TW202121538A - 半導體裝置之製造方法 - Google Patents

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Abstract

提供了半導體裝置之製造方法。 根據一實施例的方法，包括形成由第一半導體材料形成的一第一鰭部以及由不同於第一半導體材料的第二半導體材料形成的一第二鰭部於一基底上；形成一半導體蓋層於第一鰭部及第二鰭部上；以及在露出半導體蓋層的至少一部分的同時，於第一溫度下對半導體蓋層進行退火。

Description

半導體裝置之製造方法
本發明實施例係關於一種半導體技術，且特別是關於一種半導體裝置之製造方法。
半導體積體電路（IC）產業經歷了快速的增長。在IC發展的過程中，功能密度（即，每個晶片區的內連接裝置的數量）通常增加了，而特徵部件尺寸（即，可使用製造製程所形成的最小部件）卻是縮小。此種微縮的製程通常因提高生產效率及降低相關成本而帶來了收益。然而，此種微縮也伴隨著提高包含這些IC的裝置的設計及製造的複雜性，且要實現這些進展，需要在裝置製造方面進行類似的發展。
隨著IC裝置的幾何尺寸不斷縮小，原本與傳統大型裝置的效能無關緊要的缺陷現在可能會嚴重影響裝置的效能。舉例來說，已發展出p型全應變通道技術，以改善p型電晶體內的電洞遷移率。可於p型全應變通道上形成矽蓋層，以防止p型通道中半導體材料所不希望發生的氧化。已觀察到在矽蓋層與p型全應變通道之間界面處可能存在高密度的界面陷阱電荷，導致漏電流並增加通道電阻。因此，儘管傳統的p型全應變通道裝置對於其預期目的已足夠，然而其在所有方面並非能夠令人滿意。
一種半導體裝置之製造方法，包括：形成由第一半導體材料形成的一第一鰭部以及由不同於第一半導體材料的第二半導體材料形成的一第二鰭部於一基底上；形成一半導體蓋層於第一鰭部及第二鰭部上；以及在露出半導體蓋層的至少一部分的同時，於第一溫度下對半導體蓋層進行退火。
一種半導體裝置之製造方法，包括：形成包括矽及鍺的一第一鰭部於一基底上；形成包括矽的一第二鰭部於基底上；形成一矽蓋層於第一鰭部及第二鰭部上；在露出至少一部分矽蓋層的同時，於第一溫度及第一壓力下進行第一退火；形成源極/汲極特徵部件於第一鰭部及第二鰭部的源極/汲極區上；形成一閘極結構於第一鰭部及第二鰭部的通道區上方；在形成閘極結構之後，在未露出矽蓋層的任何部分的同時，於第二溫度及第二壓力下進行第二退火。
一種半導體裝置之製造方法，包括：形成包括矽及鍺的一第一鰭部於一基底上；形成包括矽的一第二鰭部於基底上；形成一矽蓋層於第一鰭部及第二鰭部上方，並且緊接形成矽蓋層之後，於約在800°C至1050°C之間的溫度下進行一第一退火。
以下的揭露內容提供許多不同的實施例或範例，以實施本發明的不同特徵部件。而以下的揭露內容是敘述各個構件及其排列方式的特定範例，以求簡化本揭露內容。當然，這些僅為範例說明並非用以所定義本發明。舉例來說，若是以下的揭露內容敘述了將一第一特徵部件形成於一第二特徵部件之上或上方，即表示其包含了所形成的上述第一特徵部件與上述第二特徵部件是直接接觸的實施例，亦包含了尚可將附加的特徵部件形成於上述第一特徵部件與上述第二特徵部件之間，而使上述第一特徵部件與上述第二特徵部件可能未直接接觸的實施例。另外，本揭露內容於各個不同範例中會重複標號及/或文字。重複是為了達到簡化及明確目的，而非自行指定所探討的各個不同實施例及/或配置之間的關係。
再者，在本文後續中形成一特徵部件於另一特徵部件上、連接至另一特徵部件上及/或耦接至另一特徵部件上可包括所述特徵部件形成為直接接觸的實施例，並且也可包括另外的特徵部件插入特徵部件之間的實施例，使得特徵部件可不直接接觸。另外，使用了空間上相對性用語，例如“下”、“上”、“水平”、“垂直”、“之上”、“上方”、“之下”、“下方”、“向上”、“向下”、“下方”、 “頂部”、“底部”等及其派生詞（例如，“水平”、“朝下”、“朝上”等），使本文實施例容易說明一特徵部件與另一特徵部件的關係。空間相對性用語意在涵蓋具有特徵部件的裝置的不同方位。更進一步，當使用“約”、“近似”等描述數值或數值範圍時，此用語旨在涵蓋包括所述數值的合理範圍內的數值，例如所述的數值的+/-10%，或任何所屬技術領域中具有通常知識者所理解的其他數值。舉例來說，用語“約5nm”涵蓋從4.5nm至5.5nm的範圍。
隨著IC裝置尺寸的縮小，短通道效應（short channel effect, SCE）妨礙平面場效電晶體（ield effect transistor, FET）的進一步微縮。已提出了各種不同的多重閘極裝置，以增強閘極控制，並防止短通道效應。這些多重閘極裝置的其中一示例為鰭部場效電晶體（fin-shape field effect transistor, FinFET）。多年來，已提出了加以改進的鰭部場效電晶體（FinFET）。舉例來說，可透過形成具有應變通道的鰭部場效電晶體（FinFET）來增加電荷載子（即，n型裝置中的電子及p型裝置中的電洞）遷移率。對於p型場效電晶體（PFET）及n型場效電晶體（NFET）來說，應變通道內所使用的材料可能不同。作為示例說明而非限制，可透過使用完全應變的矽/碳摻雜矽（Si/Si：C）通道來增強NFET中的電子遷移率，而可透過完全應變的矽鍺（SiGe）通道來增強PFET中的電洞遷移率。可使用磊晶生長來形成全應變矽/碳摻雜矽（Si/Si：C）通道及全應變矽鍺（SiGe）通道。
完全應變的磊晶通道可由位於矽（Si）鰭部的頂部上方的磊晶層所形成。完全應變通道的製造流程需要大量的微影、蝕刻、預處理、退火以及生長操作步驟。為了進一步施加p型通道應變並防止鍺發生不希望的氧化，可在工作部件上形成矽蓋層以覆蓋完全應變的p型通道。已觀察到矽蓋層的性質影響半導體裝置的效能。當矽蓋層缺乏結晶度時，矽蓋層可能會過快氧化，且可能無法充分防止p型通道內所含的鍺發生氧化。此外，當矽蓋層在其與p型通道的界面處含有缺陷時，可能會增加界面陷阱電荷（interface trap charge, DIT）的密度，因而導致漏電流、載子遷移率下降以及通道電阻增加。舉例來說，相較於n型全應變通道（n-type fully strained channel, NFSC）（其中使用Si，Si：C或其組合），p型全應變通道（p-type fully strained channel, PFSC）容易受到Si與SiGe晶格失配較大的缺陷的影響。
第1圖係繪示出了用於在工作部件200上製造半導體裝置的方法100的流程圖。第1圖將參照第2-12圖（其繪示出了根據本文實施例的方法100中不同實施例之工作部件200於不同步驟的局部剖面示意圖）進行說明。可在方法100之前、期間及之後提供其他額外步驟，且對於方法100的其他實施例，可移動、替換或取消所述的一些步驟。可在第2-12圖所繪示的工作部件200中加入其他特徵部件，在第2-12圖所繪示的工作部件200的其他實施例中，以下所述的一些特徵部件可替換、修改或取消。因為在製造流程結束之後將從工作部件200形成半導體裝置，所以為了方便起見，本文實施例中有時也會將工作部件200稱為半導體裝置200。半導體裝置200可包含於微處理器、記憶體及/或其他IC裝置內。在一些實施例中，半導體裝置200為IC晶片的一部分、系統晶片（system on chip, SoC）或其一部分，其包括各種被動及主動微電子裝置，例如電阻器、電容器、電感器、二極體、p型場效電晶體（PFET）、n型場效電晶體（NFET）、金屬氧化物半導體場效電晶體（MOSFET）、互補金屬氧化物半導體（CMOS）電晶體、雙極接面電晶體（bipolar junction transistor, BJT）、橫向擴散MOS（laterally diffused MOS, LDMOS）電晶體、高壓電晶體、高頻電晶體、其他合適的部件或其組合。
參照第1、2及3圖，方法100包括區塊102，其中具有第一半導體材料206的第一鰭部216A及具有第二半導體材料204的第二鰭部218A位於一基底202上。首先請參考第2圖，其繪示出基底202包括n型井區（n井）202N及p型井區（p井）202P。基底202可包括矽。或者或另外，基底202包括另一元素半導體（例如，鍺）、化合物半導體（例如，碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦）、合金半導體（例如，矽鍺（SiGe）、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP）或其組合。在一些實施例中，基底202包括一或多種III-V族材料、一或多種II-IV族材料或其組合。在一些實施例中，基底202為絕緣體上覆半導體的基底，例如絕緣體上覆矽（silicon-on-insulator, SOI）基底、絕緣體上覆矽鍺（silicon germanium-on-insulator, SGOI）基底或絕緣體上覆鍺（germanium-on-insulator, GOI）基底。絕緣體上覆半導體的基底可透過注氧隔離（separation by implantation of oxygen, SIMOX）、晶圓接合及/或其他合適的方法來製造。在第2圖所示的實施例中，基底202實質上由矽組成。 n井202N包括n型摻雜物，例如磷、砷、其他n型摻雜物或其組合。 p井202P包括p型摻雜物，例如硼、銦、其他p型摻雜物或其組合。 n井202N及p井202P可透過離子佈植製程、擴散製程及/或其他合適的摻雜製程直接形成於基底202上及/或其內。
在形成n井202N及p井202P之後，形成具有第一半導體材料206的膜層具有第二半導體材料204的膜層於工作部件200上。首先磊晶生長具有第二半導體材料204的膜層於基底202上，去除部分的具有第二半導體材料204的膜層以形成一凹槽，然後磊晶生長具有第一半導體材料206的膜層以填充凹槽。在一些實施例中，具有第二半導體材料204的膜層並未直接從基底202生長。在那些實施例中，可在基底202上形成一種子層（未繪示），然後形成具有第二半導體材料204的膜層於種子層上。在一些實施例中，第二半導體材料204可包括矽、碳或其組合。在一些實施例中，第一半導體材料206可包括矽、鍺或其組合。在第一半導體材料206包括矽及鍺的一些情況下，第一半導體材料206的鍺含量可在20%至80%之間。為了說明的目的，以下所述的示例為第二半導體材料204由矽形成。使用諸如矽烷（SiH4 ）、四氯化矽（SiCl4 ）、三氯矽烷（trichlorosilane, TCS）或二氯矽烷（SiH2 Cl2 或DCS（dichlorosilane））的原料氣體將具有第二半導體材料204的膜層磊晶生長至約50 nm至約100 nm之間的厚度。氫氣（H2 ）可用作減少上述原料氣體的反應氣體。取決於所使用的氣體，在磊晶層形成期間的沉積溫度可約在700°C至1250°C的範圍。舉例來說，相較於具有較多氯原子的原料氣體（例如，SiCl4 或TCS），具有較少氯原子的原料氣體（例如，DCS）可能需要較低的形成溫度。前述氣體的範圍和類型僅作為示例，而非侷限於此。為了在具有第二半導體材料204的膜層內形成凹槽，可在其上形成由介電材料形成的硬式罩幕。硬式罩幕可由氧化矽或氮化矽形成。然後進行微影製程以圖案化硬式罩幕。接著使用圖案化的硬式罩幕作為蝕刻罩幕來進行蝕刻製程，以蝕刻位於具有第二半導體材料204的膜層內的凹槽。蝕刻製程可為乾蝕刻製程或具有適當蝕刻化學劑的濕蝕刻製程。在一些實施例中，形成凹槽的蝕刻製程並未去除凹槽底部的所有第二半導體材料204，使得底部的第二半導體材料204的厚度可用作填充凹槽的第一半導體材料206的種子層。然後形成具有第一半導體材料206的膜層，以填充具有第二半導體材料204的膜層內的凹槽。根據一些實施例，具有第一半導體材料206的膜層約在550°C至700°C之間的溫度磊晶生長，並使用前驅物氣體（例如SiH4 、Si2 H6 、SiH2 Cl2 、GeH4 、HCl或其組合）及反應氣體（例如H2 、N2 或Ar或其組合）。
在磊晶生長第一半導體材料206以填充具有第二半導體材料204的膜層內的凹槽之後，可進行平坦化製程（例如，化學機械研磨（chemical mechanical polishing, CMP），以平坦化第一半導體材料206及第二半導體材料204的上表面，使其為共面的。在一些實施例中，在平坦化製程之後，第一半導體材料206具有約在45 nm至70 nm之間的厚度。之後，在第一半導體材料206及第二半導體材料204的平坦化的上表面上磊晶生長矽頂層208至約在1.5 nm至5 nm之間的厚度。在一些實施例中，沉積的矽頂層208可透過回蝕或研磨將其修整，減小厚度約在0.5 nm至4 nm之間。
為了形成第3圖所示的第一鰭部216A及第二鰭部218A，可沉積一硬式罩幕211（第2圖）於矽頂層208上。硬式罩幕211可為單層或多層。在第2圖所示的實施例中，硬式罩幕211為包括第一硬式罩幕層210及第二硬式罩幕層212的多層。第一硬式罩幕層210及第二硬式罩幕層212具有不同的成分。在一些實施例中，第一硬式罩幕層210由氧化矽形成，第二硬式罩幕層212由氮化矽形成。在一些實施例中，進行沉積、微影及/或蝕刻製程的組合以在基底202上方定義出第一鰭部216A及第二鰭部218A。舉例來說，形成第一鰭部216A及第二鰭部218A包括進行微影製程，以在硬式罩幕211上形成圖案化的光阻層；以及進行蝕刻製程，以將在圖案化的光阻層內定義的圖案轉移到硬式罩幕211。微影製程可包括形成光阻層於硬式罩幕211上、進行曝光前烘烤製程、使用罩幕進行曝光製程、後曝烤製程以及顯影製程。在曝光製程中，將光阻層暴露於輻射能（例如紫外線（UV）、深紫外線（DUV）或極紫外線（EUV）光），其中光罩會阻擋、透射及/或反射輻射，取決於光罩的罩幕圖案及/或光罩類型（例如，二元光罩、相移光罩或EUV光罩），使得圖像投影至與罩幕圖案相對應的光阻層上。由於光阻層對輻射能量敏感，因此根據光阻層的特性及顯影製程中所使用的顯影液特性，在顯影製程中光阻層的露出部分發生化學變化，並且光阻層的露出（或未露出）部分於顯影製程中溶解。在顯影製程之後，圖案化的光阻層包括與光罩相對應的光阻圖案。蝕刻製程使用圖案化的光阻層作為蝕刻罩幕，以去除部分的硬式罩幕211。蝕刻製程可包括乾蝕刻製程（例如，反應離子蝕刻（reactive ion etching, RIE）製程）、濕蝕刻製程、其他合適的蝕刻製程或其組合。在蝕刻製程之後，例如透過光阻剝離製程從基底202去除圖案化的光阻層。或者，第一鰭部216A及第二鰭部218A透過多重圖案化製程形成，例如雙重圖案化微影（double patterning lithography, DPL）製程（例如，微影-蝕刻-微影-蝕刻（lithography-etch-lithography-etch, LELE）製程、自對準雙重圖案化（self-aligned double patterning, SADP）製程、介電間隙壁（spacer-is-dielectric, SID）SADP製程、其他雙重圖案化製程或其組合）、三重圖案化製程（例如，微影-蝕刻-微影-蝕刻-微影-蝕刻（lithography-etch-lithography-etch-lithography-etch, LELELE） ）製程、自對準三重圖案化（self-aligned triple patterning, SATP）製程、其他三重圖案化製程或其組合）、其他多重圖案化製程（例如自對準四重圖案化（self-aligned quadruple patterning, SAQP）製程）或其組合。在一些實施例中，在形成第一鰭部216A及第二鰭部218A的同時，實施定向自組裝（directed self-assembly, DSA）技術。此外，在一些實施例中，曝光製程可為無光罩式微影、電子束（e-beam）寫入、離子束寫入及/或奈米壓印技術，用以圖案化光阻層及/或其他膜層。
在第3圖所示的一些實施例中，半導體裝置200包括雙鰭部電晶體，且在n井202N及p井202P的每一者上方形成兩個鰭部。在這些實施例中，形成第一鰭部216A及相鄰的鰭部216B於n井202N上方，且形成第二鰭部218A及相鄰的鰭部218B於p井202P上方。第一鰭部216A及相鄰鰭部216B可統稱為p型鰭部216，第二鰭部218A及相鄰鰭部218B可統稱為n型鰭部218。p型鰭部216用作p型主動區，用於形成具有p型全應變通道的p型電晶體。n型鰭部218用作n型主動區，用於形成具有n型通道或應變n型通道的n型電晶體。然而，本文實施例並未有限制性解釋。所屬技術領域中具有通常知識者將理解本文實施例中所揭露的方法及裝置可容易地應用於具有單一鰭部或多鰭部電晶體（即，每個電晶體具有多於三個鰭部）的半導體裝置。
現在請參照第1及4圖，方法100包括區塊104，其中形成一襯層214於第一鰭部216A及第二鰭部218A上方。襯層214用於在後續製程期間向第一鰭部216A及第二鰭部218A提供結構支撐。在一些實施例中，襯層214可由氮化矽形成約在0.5 nm至3 nm之間的厚度。在一些實施例中，可使用原子層沉積（atomic layer deposition, ALD）或化學氣相沉積（chemical vapor deposition, CVD）形成襯層214。
請參照第1、5及6圖，方法100包括區塊106，其中一隔離結構（隔離特徵部件）220位於第一鰭部216A與第二鰭部218A之間。在第5圖所示的一些實施例中，首先將介電材料219毯覆式沉積於工作部件200上，以填充p型鰭部216與n型鰭部218之間的空間。介電材料219可包括氧化矽、氮氧化矽、其他合適的隔離材料或其組合，並且可透過化學氣相沉積（CVD）或旋塗玻璃（spin-on-glass, SOG）製程進行沉積。然後進行平坦化製程（例如，CMP製程）直至去除硬式罩幕層211。現在請參照第6圖，接著回蝕刻平坦化的介電材料219，以形成隔離結構220。如第6圖所示，露出第一鰭部216A的第一半導體材料206及第二半導體材料204與第二鰭部218A的第二半導體材料204，並上升至隔離結構220上方。在第6圖所示的實施例中，隔離結構220為淺溝槽隔離（shallow trench isolation, STI）結構，且可稱為STI結構220。然而，對於其他類型的隔離結構的實施例（例如，深溝槽隔離（deep trench isolation, DTI）結構及局部矽氧化（local oxidation of silicon, LOCOS）結構）也是可預見的，只要這樣的實施例不妨礙形成具有應變通道的半導體裝置。在一些實施例中，對介電材料219的回蝕刻也去除了襯層214，而實質上不蝕刻隔離結構220、第一半導體材料206及第二半導體材料204。在一些其他實施例中，進行單獨的蝕刻製程，以選擇性地去除襯層214。在襯層214由氮化矽形成的實施例中，上述單獨的蝕刻製程係用以選擇性蝕刻氮化矽。
請參照第1及7圖，方法100包括區塊108，其中形成一矽蓋層222於第一鰭部216A及第二鰭部218A上方。可使用原子層沉積（ALD）或磊晶生長的合適的沉積技術來沉積矽蓋層222。在一些實施例中，可使用諸如矽烷（SiH4 ）、四氯化矽（SiCl4 ）、三氯矽烷（TCS）或二氯矽烷（SiH2 Cl2 或DCS）的原料氣體磊晶生長矽蓋層222至約0.5 nm至約5 nm之間的厚度。氫氣（H2 ）可用作減少上述原料氣的反應氣體。取決於所使用的氣體，在磊晶層形成期間的沉積溫度可約在380°C至1250°C的範圍。舉例來說，相較於具有較多氯原子的原料氣體（例如，SiCl4 或TCS），具有較少氯原子的原料氣體（例如，DCS）可能需要更低的形成溫度。在一些其他實施例中，可使用ALD，以相似的氣體前驅物形成相似厚度的矽蓋層222，約在0.5 nm至5 nm之間的範圍。ALD與磊晶生長之間的區別主要在於，在前者中形成交替的自限制單層，而在後者中則不需要。其他差異可能包括反應器類型及製程條件。在一些實施例中，首先將矽蓋層222形成為第一厚度，然後回蝕刻至較小的第二厚度，第二厚度約在0.5 nm至5 nm之間的厚度範圍。
請參照第1和圖8，方法100包括區塊110，其中矽蓋層222經歷退火製程300，以使矽蓋層222結晶化。在一些實施例中，區塊110中的退火製程300在第一溫度（T1）（約在800°C至1050°C之間）下進行輻射加熱。在區塊110中，所公開的溫度範圍對於退火製程300而言具關鍵性。當退火製程300的第一溫度（T1）低於800°C時，用以改善矽蓋層的結晶度及降低矽蓋層222與第一半導體層206之間的界面陷阱電荷密度的矽回流很少或沒有發生。當退火製程300的第一溫度（T1）高於1050°C時，可能損壞p型鰭部216（包括第一鰭部216A）及n型鰭部218（包括第二鰭部218A）。可在第一壓力（P1）（約在0.001大氣壓（atm）至1.1atm之間）進行區塊110中的退火製程300。已觀察到當退火製程300的退火壓力遠低於1大氣壓（例如。0.02個大氣壓）時，可能需要限量的氧氣，以控制矽蓋層222的回流。由於低壓及缺氧都將增加矽蓋層222中的矽擴散性，因此限量的氧可防止過多的矽回流（其導致矽蓋層222的厚度不均勻）。當退火製程300的第一壓力（P1）為1atm或大約1atm（例如，1.02atm）時，不需要上述限量的氧。區塊110中的退火製程300可在僅包含實質上不含氧氣的氮氣氣體氛圍中進行。當區塊110中的第一壓力（P1）遠低於1atm時，氣體氛圍包括氮氣及氧氣，氧氣含量約在0.01%至0.05%之間，例如約0.025%。當退火製程300的第一壓力（P1）為1atm或大約1atm時，氣體氛圍僅包括氮氣。在一些實施例中，當退火製程300的第一壓力（P1）為1atm或大約1atm時，可能需要一次以上除氣（purging）操作以有意地從氣體氛圍中去除氧氣。由於退火製程300是在形成矽蓋層222之後所進行，因此退火製程300可稱作後矽蓋退火（post-silicon-cap anneal, PSA）製程300。已觀察到後矽蓋退火（PSA）製程300可有效地降低矽蓋層222與第一半導體材料206之間的界面處的界面陷阱電荷密度（density of interface trap charge, DIT），且改善矽蓋層222的結晶度。穿透式電子顯微鏡（transmission electron microscope, TEM）影像顯示矽蓋層222與第一半導體材料206之間更清晰的界面可透過後矽蓋退火（PSA）製程300形成。由於在區塊110中後矽蓋退火（PSA）減少了界面處的晶格缺陷與差排，因此降低了界面陷阱電荷密度（DIT）。由於矽的氧化速率隨結晶度降低，因此改善矽蓋層222的結晶度減緩了氧化速率，且為第一半導體層206提供了更好的防護，避免不希望的氧化發生。
因為在區塊110中的後矽蓋退火（PSA）是在形成源極/汲極特徵部件、金屬閘極堆疊及其他含金屬的接觸特徵部件之前進行，所以後矽蓋退火（PSA）在相對較高的第一溫度Tl（即，約在800°C至1050°C之間）下不會有超過熱預算或對上述結構造成熱損壞的任何風險。
請參照第1及9圖，方法100包括區塊112，其中沉積一界面層224於矽蓋層222上。在一些實施例中，界面層224包括氧化矽，且使用合適的沉積製程沉積於矽蓋層222上，例如化學氣相沉積（CVD）或原子層沉積（ALD）。在一些實施例中，可進行退火製程以對沉積的界面層224進行退火，減少缺陷並改善界面層224的品質。
現在請參照第1及10圖，方法100包括區塊114，其中形成源極/汲極特徵部件226、228及一金屬閘極堆疊234。可使用先閘極製程或後閘極製程形成金屬閘極堆疊234。以下將以後者為例進行說明，而前者是完全可以預見的。在後閘極製程中，首先可形成虛置閘極堆疊（未繪示）於p型鰭部216及n型鰭部218上方，使得虛置閘極堆疊環繞p型鰭部216及n型鰭部218的每一者，並與其上表面和側面嚙合。在一些實施例中，虛置閘極堆疊可包括多晶矽並且可形成於界面層224上（如第9圖所示）。在形成虛置閘極堆疊之後，可沉積閘極間隙壁230於虛置閘極堆疊上。之後，沉積介電層（未繪示）於工作部件200上，以覆蓋虛置閘極堆疊、p型鰭部216及n型鰭部218，接著平坦化以形成切齊的上表面。在一些實施例中，可接著進行微影製程，以依序露出及凹陷p型鰭部216及n型鰭部218的源極/汲極區域，以形成p型源極/汲極特徵部件226及n型源極/汲極特徵部件。然後，可將磊晶源極/汲極特徵部件設置於p型鰭部216及n型鰭部218的凹陷源極/汲極區內。磊晶製程可實施於CVD沉積技術（例如，氣相磊晶（ vapor-phase epitaxy, VPE）、超高真空CVD（ultra-high vacuum CVD, UHV-CVD）、LPCVD及/或PECVD）、分子束磊晶、其他合適的SEG製程或其組合。在一些實施例中，P型磊晶源極/汲極特徵部件226可由摻雜p型摻雜物（例如，硼）的矽鍺形成。N型磊晶源極/汲極特徵部件228可由摻雜n型摻雜物（例如，磷）的矽或Si：C形成。在一些實施例中，進行退火製程，以活化半導體裝置200的磊晶源極/汲極特徵部件226及228內的摻雜物。根據一些實施例，在沉積磊晶源極/汲極特徵部件226及228之後，可沉積接觸蝕刻停止層（ contact etch stop layer, CESL）（未繪示）於p型源極/汲極特徵部件226及n型源極/汲極特徵部件228上。接觸蝕刻停止層（CESL）可由氮化矽或碳氮化矽形成。之後，可沉積內層介電層（interlayer dielectric layer, ILD）232於工作部件200上，以覆蓋p型源極/汲極特徵部件226及n型源極/汲極特徵部件228。內層介電（ILD）層232可由氧化矽、氮化矽、氮氧化矽、由TEOS形成的氧化物、PSG、BPSG、低k值介電材料、其他合適的介電材料或其組合形成。示例性的低k值介電材料包括FSG、碳摻雜的氧化矽、BlackDiamond®（加州聖克拉拉的應用材料）、乾凝膠（Xerogel）、氣凝膠（Aerogel）、非晶質氟化碳、聚對二甲苯（Parylene）、BCB、SiLK（道氏化學，米德蘭，密西根州）、聚醯亞胺（polyimide）、其他低k值介電材料或其組合。在一些實施例中，內層介電（ILD）層232可透過流動式CVD（flowable CVD, FCVD）或旋塗法形成。為了方便說明，在第10圖中內層介電（ILD）層232為透明，以示出閘極間隙壁230。
使用合適製程（例如，CMP製程）來平坦化內層介電（ILD）層232，直至露出虛置閘極堆疊。在本文實施例所述的示例後閘極製程中，接著進行閘極取代操作步驟，以金屬閘極堆疊234替換虛置閘極。首先，去除虛置閘極堆疊及/或部分的界面層224，以形成閘極溝槽。然後，沉積金屬閘極堆疊234於閘極溝槽內。在一些實施例中，金屬閘極堆疊234可包括閘極介電層級位於閘極介電層上方的閘極電極。在一些實施例中，閘極介電層可包括氧化矽層及高k值介電層。氧化矽層可為餘留的界面層224，或在去除全部或絕大部分的界面層224時重新形成。高k值介電層由具有高介電常數的介電材料形成，此介電常數可大於氧化矽的介電常數（k≈3.9）。示例性高k值介電材料包括鉿、鋁、鋯、鑭、鉭、鈦、釔、氧、氮、其他合適的成分或其組合。在一些實施例中，高k值介電層可包括HfO2 、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、ZrO2 、Al2 O3 、HfO2 -Al2 O3 、TiO2 、Ta2 O5 、La2 O3 、Y2 O3 、其他合適的高k值介電材料或其組合。閘極電極包括導電材料。在一些實施例中，閘極電極包括多層，例如一或多個蓋層、功函數層、膠/阻障層及/或金屬填充（或塊體）層。蓋層包括一材料，可防止或消除閘極介電曾與閘極電極的其他膜層之間的成分的擴散及/或反應。在一些實施例中，蓋層包括金屬及氮，例如氮化鈦（TiN）、氮化鉭（TaN）、氮化鎢（W2 N）、氮化矽鈦（TiSiN）、氮化鉭矽（TaSiN）或其組合。功函數層包括一導電材料，經調節而具有所需的功函數（例如，n型功函數或p型功函數），例如n型功函數材料及/或p型功函數材料。p型功函數材料包括TiN、TaN、Ru、Mo、Al、WN、ZrSi2 、MoSi2 、TaSi2 、NiSi2 、WN、其他p型功函數材料或其組合。n型功函數材料包括Ti、Al、Ag、Mn、Zr、TiAl、TiAlC、TaC、TaCN、TaSiN、TaAl、TaAlC、TiAlN、其他n型功函數材料或其組合。膠/阻障層可包括促進相鄰膜層（例如，功函數層與金屬填充層）之間的黏合的材料，及/或阻擋及/或減少閘極層（例如，功函數層與金屬填充層）之間擴散的材料。舉例來說，膠/阻障層包括金屬（例如，W、Al、Ta、Ti、Ni、Cu、Co、其他合適的金屬或其組合）、金屬氧化物、金屬氮化物（例如，TiN）或其組合。金屬填充層可包括合適的導電材料，例如Al、W及/或Cu。注意，當沿X方向觀察時，金屬閘極堆疊234隱藏於閘極間隙壁230後面。
現在請參照第1及11圖，方法100包括區塊116A，其中對工作部件200進行高壓退火（high pressure anneal, HPA）製程400。在一些實施例中，在區塊114中，可在形成源極/汲極特徵部件226、228及金屬閘極堆疊234之後進行高壓退火（HPA）製程400。在一些其他實施例中，方法100可替代地包括區塊116B（而不是區塊116A），其中在區塊118（將在以下敘述）之後進行高壓退火（HPA）製程400。 IC製造製程通常分為三類：前段（front-end-of-line, FEOL）、中段（middle-end-of-line, MEOL）及後段（back-end-of-line, BEOL）。前段（FEOL）通常涵蓋與製造IC裝置（如，電晶體）有關的製程。舉例來說，前段（FEOL）製程可包括形成主動區、隔離特徵部件、閘極結構及源極/汲極特徵部件。中段（MEOL）製程通常包括與製造與IC裝置的導電特徵部件（或導電區域）的接觸電極有關的製程，例如與閘極結構及/或源極/汲極特徵部件的接觸電極。後段（BEOL）製程通常包括與製造多層內連接（multilayer interconnect, MLI）特徵部件有關的製程，其內連接連前段（FEOL）及中段（MEOL）製程製造的IC特徵部件。鑑於上述IC製造製程流程，在區塊110中的後矽蓋退火（PSA）製程300在前段（FEOL）階段發生或為前段（FEOL）製程；區塊116A中的高壓退火（HPA）製程400在中段（MEOL）階段發生或為中段（MEOL）製程；區塊116B中的高壓退火（HPA）製程400在後段（BEOL）階段發生或為後段（BEOL）製程。
在區塊116A或區塊116B中，可透過約在350°C至約450°C之間的第二溫度（T2）下，在約10atm至約20atm之間第二壓力（P2）下及在包括氫氣的氣體氛圍中，以對流加熱方式來進行高壓退火（HPA）製程400。相較用於後矽蓋退火（PSA）製程300的參數，高壓退火（HPA）製程400的第二溫度（T2）小於後矽蓋退火（PSA）製程300的第一溫度（T1），而高壓退火（HPA）製程400的第二壓力（P2）大於後矽蓋退火（PSA）製程300的第一壓力（P1）。升高的第二壓力（P2）對於將氫從鄰近通道區的結構驅入通道區是必需的。相較於後矽蓋退火（PSA）製程300，高壓退火（HPA）製程400的第二溫度（T2）可不超過450°C，以避免回流或損壞在後段（BEOL）或中段（MEOL）階段形成的含金屬結構。
請參照第1及12圖，方法100包括區塊118，其中進行進一步的製程。如上所述，此進一步的製程包括形成額外的內層介電（ILD）層及於額外的內層介電（ILD）層內形成的接觸特徵部件。接觸特徵部件的示例可包括至金屬閘極堆疊（例如，第10圖中的金屬閘極堆疊234）的閘極接觸電極、至源極/汲極特徵部件（第10圖中的p型源極/汲極特徵部件226及n型源極/汲極特徵部件228）的源極/汲極接觸電極238及240。閘極接觸通孔將閘極接觸電極耦接至上方的導電層，源極/汲極接觸通孔將源極/汲極接觸電極耦接至上方導電層或是連接於各種源極/汲極/閘極接觸電極的導電軌結構。為了方便說明，在第12圖中僅示出了源極/汲極接觸電極238及240。在一些實施例中，接觸特徵部件可包括阻障層、襯層及金屬填充層。阻障層可由Ta、TaN、TaC、Ti、TiN、TiC以及可阻止氧擴散的其他合適的材料形成。襯層可由合適的金屬、金屬氮化物或金屬碳化物形成，例如Co、CoN及RuN。金屬填充層可由任何合適的導電材料形成，例如W、Ni、Ta、Ti、Al、Cu、Co、TaN、TiN、Ru及/或其他合適的導電材料。接觸特徵部件用以在半導體裝置200的裝置之間信號佈局及/或分佈信號（例如，時序信號、電壓信號及/或接地信號）於半導體裝置200的裝置。
在第12圖所示的一些實施例中，可形成一矽化物層236於凹陷的p型源極/汲極特徵部件226及n型源極/汲極特徵部件228上。在一些實施例中，透過在p型源極/汲極特徵部件226及n型源極/汲極特徵部件228上沉積金屬層而形成矽化物層236。金屬層包括適合於促進矽化物形成的任何材料，例如鎳、鉑、鈀、釩、鈦’鈷、鉭、鐿、鋯、其他合適的金屬或其組合。接著，加熱半導體裝置200（例如，進行退火製程），使p型源極/汲極特徵部件226及n型源極/汲極特徵部件228（例如，矽及/或鍺）的成分與金屬反應。因此，矽化物層包括金屬以及p型源極/汲極特徵部件226及n型源極/汲極特徵部件228的成分（例如，矽及/或鍺）。在一些實施例中，矽化物層236包括矽化鎳、矽化鈦或矽化鈷。任何未反應的金屬（例如，金屬層餘留部分）可透過任何合適的製程選擇性地去除，例如蝕刻製程。第12圖中繪示出第1圖中區塊116B的操作步驟。如上所述，可在進行區塊118的操作而形成包含金屬的接觸特徵部件之後進行高壓退火（HPA）製程400。
本文實施例的方法提供諸多優點。在形成矽蓋層之後，但在形成金屬閘極堆疊及接觸特徵部件之前所進行的後矽蓋退火（PSA）製程可包括高退火溫度，使矽蓋層結晶並降低因形成矽蓋層造成的界面陷阱電荷密度（DIT），而不會引起回流或損壞金屬閘極堆疊及接觸特徵部件。在中段（MEOL）或後段（BEOL）階段進行的高壓退火（HPA）製程可包括高壓以將氫驅入通道區，並降低因後矽蓋退火（PSA）製程之後所進行的製程造成的界面陷阱電荷密度（DIT）。本文實施例中兩階段減小界面陷阱電荷密度（DIT）抑制了界面陷阱電荷密度（DIT）、減小了低場散射、增加了電洞遷移率、減小了亞閾值擺幅，且減小了通道電阻。在一些實施例中，當除了進行高壓退火（HPA）製程外，還進行後矽蓋退火（PSA）製程時， p型完全應變的通道（例如，在p型鰭部216內形成的通道區）內的通道電阻可減小約5%至約10%。實驗數據證明，這種通道電阻的減小與通道長度無關。在一些實施例中，觀察到通道電阻降低5%至約10%可導致電洞遷移率增加約5%至約10%。
本文實施例提供了製造半導體裝置的方法的實施例。在一實施例中，提供了一種半導體裝置之製造方法。上述方法包括形成由第一半導體材料形成的一第一鰭部以及由不同於第一半導體材料的第二半導體材料形成的一第二鰭部於一基底上；形成一半導體蓋層於第一鰭部及第二鰭部上；以及在露出半導體蓋層的至少一部分的同時，於第一溫度下對半導體蓋層進行退火。
在一些實施例中，第一鰭部包括一p型通道區，第二鰭部包括一n型通道區，第一半導體材料包括鍺，且第二半導體材料包括矽。在一些實施例中，半導體蓋實質上由矽組成。在一些實施例中，第一溫度大於800°C。在一些實施例中，第一溫度約在800°C至1050°C之間。在一些實施例中，形成半導體蓋層包括使用原子層沉積（ALD）來沉積矽。在一些實施例中，形成半導體蓋層包括磊晶生長矽於第一鰭部及第二鰭部上方。在一些示例中，半導體蓋層的退火增加了半導體蓋層的結晶度。
在另一實施例中，提供了一種半導體裝置之製造方法。上述方法包括形成包括矽及鍺的一第一鰭部於一基底上；形成包括矽的一第二鰭部於基底上；形成一矽蓋層於第一鰭部及第二鰭部上；在露出至少一部分矽蓋層的同時，於第一溫度及第一壓力下進行第一退火；形成源極/汲極特徵部件於第一鰭部及第二鰭部的源極/汲極區上；形成一閘極結構於第一鰭部及第二鰭部的通道區上方；在形成閘極結構之後，在未露出矽蓋層的任何部分的同時，於第二溫度及第二壓力下進行第二退火。
在一些實施例中，第一溫度大於第二溫度，且第二壓力大於第一壓力。在一些實施例中，第一鰭部中的鍺含量約在20%至60%之間。在一些實施例中，形成矽蓋層包括使用原子層沉積（ALD）來沉積矽。在一些實施例中，形成矽蓋層包括磊晶生長矽於第一鰭部及第二鰭部上方。在一些實施例中，第一溫度約在800°C至1050°C之間，且第一壓力約在0.01大氣壓（atm）至1.1 atm之間。在一些實施例中，第二溫度約在350°C至450°C之間，且第二壓力約在10大氣壓（atm）至20 atm之間。在一些實施例中，閘極結構包括一高k值介電層、一功函數層及一金屬填充層。
在又一實施例中，提供了一種半導體裝置之製造方法。上述方法包括：形成包括矽及鍺的一第一鰭部於一基底上；形成包括矽的一第二鰭部於基底上；形成一矽蓋層於第一鰭部及第二鰭部上方，並且緊接形成矽蓋層之後，於約在800°C至1050°C之間的溫度下進行一第一退火。
在一些實施例中，形成矽蓋層包括使用原子層沉積（ALD）沉積矽。在一些實施例中，形成矽蓋層包括磊晶生長矽於第一鰭部及第二鰭部上方。 在一些實施例中，上述方法更包括形成一閘極結構於第一鰭部及第二鰭部的通道區上方；以及在形成閘極結構之後，於約在350°C至450°C之間的溫度下進行一第二退火 。
以上概略說明了本發明數個實施例的特徵，使所屬技術領域中具有通常知識者對於本揭露的型態可更為容易理解。任何所屬技術領域中具有通常知識者應瞭解到可輕易利用本揭露作為其它製程或結構的變更或設計基礎，以進行相同於此處所述實施例的目的及/或獲得相同的優點。任何所屬技術領域中具有通常知識者也可理解與上述等同的結構並未脫離本揭露之精神及保護範圍內，且可於不脫離本揭露之精神及範圍內，當可作更動、替代與潤飾。。
100:方法 102,104m,106,108,110,112,114,116A,116B,118:區塊 200:工作部件 202:基底 202N:n井 202P:p井 204:第二半導體材料 206:第一半導體材料 208:矽頂層 210:第一硬式罩幕層 211:硬式罩幕 212:二硬式罩幕層 214:襯層 216:p型鰭部 216A:第一鰭部 216B,218B:相鄰鰭部 218:n型鰭部 218A:第二鰭部 219:介電材料 220:隔離結構 222:矽蓋層 224:界面層 226,228:源極/汲極特徵部件 230:閘極間隙壁 232:內層介電（ILD）層 234:金屬閘極堆疊 236:矽化物層 238,240:源極/汲極接觸電極 300:退火製程/後矽蓋退火（PSA）製程 400:高壓退火（HPA）製程
第1圖係繪示出根據一些實施例之於工作部件上製造半導體裝置的方法流程圖。 第2-12圖係繪示出根據一些實施例之工作部件於第1圖方法中不同步驟的局部剖面示意圖。
無
100:方法
102,104,106,108,110,112,114,116A,116B,118:區塊

Claims (20)

  1. 一種半導體裝置之製造方法，包括： 形成由第一半導體材料形成的一第一鰭部以及由不同於該第一半導體材料的第二半導體材料形成的一第二鰭部於一基底上； 形成一半導體蓋層於該第一鰭部及該第二鰭部上；以及 在露出該半導體蓋層的至少一部分的同時，於一第一溫度下對該半導體蓋層進行退火。
  2. 如請求項1之半導體裝置之製造方法，其中該第一鰭部包括一p型通道區，其中該第二鰭部包括一n型通道區，其中該第一半導體材料包括鍺，其中該第二半導體材料包括矽。
  3. 如請求項1之半導體裝置之製造方法，其中該半導體蓋實質上由矽組成。
  4. 如請求項1之半導體裝置之製造方法，其中該第一溫度大於800°C。
  5. 如請求項1之半導體裝置之製造方法，其中該第一溫度約在800°C至1050°C之間。
  6. 如請求項1之半導體裝置之製造方法，其中形成該半導體蓋層包括使用原子層沉積（ALD）來沉積矽。
  7. 如請求項1之半導體裝置之製造方法，其中形成該半導體蓋層包括磊晶生長矽於該第一鰭部及該第二鰭部上方。
  8. 如請求項1之半導體裝置之製造方法，其中該半導體蓋層的退火增加了該半導體蓋層的結晶度。
  9. 一種半導體裝置之製造方法，包括： 形成包括矽及鍺的一第一鰭部於一基底上； 形成包括矽的一第二鰭部於該基底上； 形成一矽蓋層於第一鰭部及第二鰭部上； 在露出至少一部分該矽蓋層的同時，於一第一溫度及一第一壓力下進行一第一退火； 形成源極/汲極特徵部件於該第一鰭部及該第二鰭部的源極/汲極區上； 形成一閘極結構於該第一鰭部及該第二鰭部的通道區上方；以及在形成該閘極結構之後，在未露出該矽蓋層的任何部分的同時，於一第二溫度及一第二壓力下進行一第二退火。
  10. 如請求項9之半導體裝置之製造方法，其中該第一溫度大於該第二溫度，其中該第二壓力大於該第一壓力。
  11. 如請求項9之半導體裝置之製造方法，其中該第一鰭部中的鍺含量約在20%至60%之間。
  12. 如請求項9之半導體裝置之製造方法，其中形成該矽蓋層包括使用原子層沉積（ALD）來沉積矽。
  13. 如請求項9之半導體裝置之製造方法，其中形成該矽蓋層包括磊晶生長矽於該第一鰭部及該第二鰭部上方。
  14. 如請求項9之半導體裝置之製造方法，其中該第一溫度約在800°C至1050°C之間，其中該第一壓力約在0.01大氣壓（atm）至1.1 atm之間。
  15. 如請求項9之半導體裝置之製造方法，其中該第二溫度約在350°C至450°C之間，其中該第二壓力約在10大氣壓（atm）至20 atm之間。
  16. 如請求項9之半導體裝置之製造方法，其中該閘極結構包括一高k值介電層、一功函數層及一金屬填充層。
  17. 一種半導體裝置之製造方法，包括： 形成包括矽及鍺的一第一鰭部於一基底上； 形成包括矽的一第二鰭部於該基底上； 形成一矽蓋層於該第一鰭部及該第二鰭部上方；以及 緊接在形成該矽蓋層之後，於約在800°C至1050°C之間的溫度下進行一第一退火。
  18. 如請求項17之半導體裝置之製造方法，其中形成該矽蓋層包括使用原子層沉積（ALD）沉積矽。
  19. 如請求項17之半導體裝置之製造方法，其中形成該矽蓋層包括磊晶生長矽於該第一鰭部及該第二鰭部上方。
  20. 如請求項17之半導體裝置之製造方法，更包括： 形成一閘極結構於該第一鰭部及該第二鰭部的通道區上方；以及 在形成該閘極結構之後，於約在350°C至450°C之間的溫度下進行一第二退火。
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