TW202137488A - 積體電路裝置 - Google Patents

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旭升 吳
劉昌淼
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Abstract

提供積體電路裝置及其形成方法。在一些實施例中，積體電路裝置包含：位於基板上方的第一多閘極主動區域、位於基板上方的第二多閘極主動區域、位於第一多閘極主動區域上方的第一閘極結構、位於第二多閘極主動區域上方的第二閘極結構、以及設置在介於第一閘極結構以及第二閘極結構之間的介電部件。介電部件包含與第一閘極結構以及第二閘極結構接觸的無氧層、位於無氧層上方的氧化矽層、以及設置在介於無氧層以及氧化矽層之間的過渡層。過渡層的氧含量小於氧化矽層的氧含量。

Description

積體電路裝置
本發明實施例是關於積體電路裝置及其形成方法，特別是關於具有介電部件的積體電路裝置及其形成方法。
積體電路(integrated circuit，IC)產業經歷了指數級增長。IC材料及設計的技術進步已經產生了幾代IC，其中每一代IC都比上一代IC具有更小、且更複雜的電路。在IC發展的過程中，功能密度(functional density)(亦即，每個晶片區域的互連裝置的數量)通常已經增加，且同時幾何尺寸(亦即，可以使用製造製程產生的最小部件(或線))已經縮小了。這種按照比例縮小的製程通常藉由提高產品良率並降低相關成本來提供益處。
這種按照比例縮小的製程亦增加IC製程及製造的複雜性，且為了實現這些進步，需要在IC製程及製造方面進行類似的發展。舉例而言，傳統的閘極切割(gate cut)技術受到先進IC技術節點所需的IC部件(feature)的密集包裝的顯著限制。特別地，閘極切割技術通常實施蝕刻製程，前述蝕刻製程在閘極堆疊物(其包含，例如，至少一閘極電極層及至少一閘極介電層)中形成閘極切割開口，然後以再填充介電材料(refill dielectric material)填充閘極切割開口。傳統上，為了防止閾值電壓因氧擴散而偏移，要被填充在閘極切割開口中的再填充介電材料包含具有高介電常數的材料，從而導致高寄生電容及性能下降。因此，儘管現有的閘極切割技術與所得的閘極結構通常已經足以滿足其之預期目的，但是它們在所有方面都不是完全令人滿意的。
一實施例是關於一種積體電路裝置。所述積體電路裝置包含：位於基板上方的第一多閘極(multi-gate)主動區域、位於基板上方的第二多閘極主動區域、位於第一多閘極主動區域上方的第一閘極結構、位於第二多閘極主動區域上方的第二閘極結構、以及設置在介於第一閘極結構及第二閘極結構之間的介電部件。介電部件包含與第一閘極結構以及第二閘極結構接觸的無氧層(oxygen-free)、位於無氧層上方的氧化矽層、以及設置在介於無氧層以及氧化矽層之間的過渡層(transition layer)。其中，過渡層的氧含量(oxygen content)小於氧化矽層的氧含量。
另一實施例是關於一種方法。所述方法包含：接收包含閘極結構的積體電路裝置工作件。執行閘極切割製程，以藉由閘極切割開口使閘極結構分離為(separate)第一閘極結構以及第二閘極結構。使無氧介電層沉積在積體電路裝置工作件上方，並沉積至閘極切割開口中。形成矽層於無氧介電層上方。沉積氧化矽層於矽層上方。平坦化積體電路裝置工作件，以暴露第一閘極結構以及第二閘極結構。
又另一實施例是關於一種方法。所述方法包含：接收包含金屬閘極結構的積體電路裝置工作件。執行閘極切割製程，以形成閘極切割開口，來使閘極結構分離為第一金屬閘極結構以及第二金屬閘極結構。順應性地沉積氮化矽層於閘極切割開口的側壁與底表面上方。順應性地形成矽層於氮化矽層上方。沉積氧化矽層於矽層上方，以填充閘極切割開口。平坦化積體電路裝置工作件，以使氧化矽層的頂表面與金屬閘極結構的頂表面實質上等高(substantially level)。
本揭露總體上涉及積體電路裝置，並且更具體地，涉及用於積體電路裝置的閘極切割技術。
以下的揭露內容提供許多不同的實施例或範例以實施所提標的之不同部件。以下的揭露構件及佈置的特定範例以簡化本揭露。當然，這些特定的範例僅為示意且非用於限定。舉例而言，若是在下面的描述中敘述了使一第一部件形成於一第二部件上方(over)或上(on)，即表示其可能包含上述第一部件與上述第二部件被形成為直接接觸(in direct contact)的實施例，亦可能包含了使額外部件形成於介於上述第一部件與上述第二部件之間，而使上述第一部件與上樹第二部件被形成為可能未直接接觸的實施例。另外，在不同範例中，本揭露可能重複使用相同的元件符號及/或標記。這些重複係了簡化與清晰的目的，並非用以限定介於所討論的不同實施例及/或構形(configuration)之間的特定關係。
再者，在本文中可使用空間相關用詞，諸如「在…下方(beneath)」、「之下(below)」、「較低的(lower)」、「之上(above)」、「較高的(upper)」、及其類似的用詞，而為了便於描述在圖式中的一個元件或部件與另一個(些)元件或部件之間的關係。除了在圖式中繪示的方位外，這些空間相關用詞意欲包含使用中或操作中的裝置之不同方位。裝置可能被轉向不同方位(旋轉90度或其他方位)，則在本文中使用的空間相關用詞也可據此作為相同解釋。
更甚者，當用「大約(about)」、「近似(approximate)」及其類似用詞描述一個數字或數值範圍時，前述用詞旨在涵蓋包含所述數字的合理範圍內的數字，諸如，在所述的數字的+/-10%之內、或在所屬領域領域中具有通常知識者所理解的其他數值之內。舉例而言，用詞「大約5nm」涵蓋從4.5nm至5.5nm的尺寸範圍。
當閘極切割技術(gate cutting techniques)應用於包含金屬填充層、各種功函數層、閘極介電層、以及界面層的金屬閘極結構時，閘極切割製程可稱為切割金屬閘極製程(cut metal gate process)。在傳統切割金屬閘極製程中，形成在閘極切割開口中以分離金屬閘極結構的閘極切割介電部件，可藉由填充到閘極切割開口中的氮化矽來形成，來防止在再填充介電材料中的氧原子。依據製程條件，氮化矽具有為大約5至大約10的範圍之介電常數。在普通製程條件下，氮化矽的介電常數為大約7.5。另外，可使空隙(voids)或孔隙率(porosity)引入到氧化矽中，以進一步使介電常數降低至接近3。相較於由氧化矽形成的閘極切割介電部件，在傳統切割金屬閘極製程中的氮化矽閘極切割介電部件可導致閘極至閘極電容(gate-to-gate capacitance)增加2%至20%。當使用環形振盪器(oscillator)進行索引(indexed)時，閘極至閘極寄生電容的這種增加可能轉化為速度降低。
雖然僅使用氧化矽來形成閘極切割介電部件可以減少閘極至閘極寄生電容，但是其可能產生其他挑戰。已經觀察到的是，當與金屬閘極結構直接接觸時，在隨後的退火製程期間中，來自氧化矽的氧可以擴散到各種金屬層中，諸如功函數層。
本揭露提供了用於劃分(dividing)金屬閘極結構為單獨的(separated)閘極結構段(segments)的多層閘極切割介電部件、以及形成多層閘極切割介電部件的方法。根據本揭露的實施例的多層閘極切割介質部件包含在閘極切割開口的側壁上方的氮化矽層、在氮化矽層上方的矽過渡層、以及在矽過渡層上方的氧化矽層。氮化矽層用作氧阻障層，以阻止氧擴散，同時過渡層用作氧陷阱區，以捕獲氧原子。可藉由使用原子層沉積(atomic layer deposition，ALD)、化學氣相沉積(chemical vapor deposition，CVD)、電漿輔助化學氣相沉積(plasma-enhanced chemical vapor deposition，PECVD)、或磊晶成長(epitaxial growth)，在氮化矽層上沉積矽層來形成過渡層。在氧化矽層被沉積在矽層上方之後，可在獨立的(stand-alone)退火製程中、或者在隨後的退火製程中對氧化矽層進行退火。本揭露的閘極切割介電部件包含氧化矽，以減少閘極至閘極電容，且氮化矽層及過渡層共同防止氧從氧化矽層擴散到閘極結構段中。
第1圖顯示根據本揭露的各個態樣的用於製造積體電路裝置的方法10的流程圖。下面結合第2圖至第10圖來描述第1圖，其中第2圖至第10圖是根據第1圖的方法10之在製造的各個階段之積體電路裝置工作件的局部上視圖或剖面圖。在本揭露全文中，為便於參照，積體電路裝置工作件(integrated circuit device workpiece)(或者，工作件(workpiece))、以及由積體電路裝置工作件形成的積體電路裝置100可互換使用。因為這個原因，積體電路裝置工作件、以及積體電路裝置100可共享相同的元件符號。可在方法10之前、進行期間、以及之後提供額外步驟，且對於方法10的額外實施例，一些經描述的步驟可移動、替換、或取消。
積體電路裝置100可被包含在微處理器、記憶體、及/或其他積體電路裝置中。在一些實施方式中，積體電路裝置100可為IC晶片的一部分、單晶片系統(system on chip，SoC)或者其之一部分，所述一部分包含各種被動及主動微電子裝置，諸如電阻器(resistor)、電容器(capacitor)、電感器(inductor)、二極體(diode)、p型場效電晶體(p type field-effect transistor，PFET)，n型場效電晶體(n type field-effect transistor，NFET)、金屬氧化物半導體場效電晶體(metal-oxide-semiconductor FET，MOSFET)、互補式MOS(complementary MOS，CMOS)電晶體、雙極接面電晶體(bipolar junction transistor，BJT)、橫向擴散MOS(laterally diffused MOS，LDMOS)電晶體、高壓電晶體(high voltage transistor)、高頻電晶體(high frequency transistor)、其他合適的組件、或其組合。取決於積體電路裝置100的設計需求，各種電晶體可是平面式電晶體、或多閘極式(multi-gate)電晶體，諸如鰭式FET(fin-type FET，FinFET)、或環繞閘極式(gate-all-around，GAA)電晶體。為清楚起見，已經簡化第2圖至第10圖，以更好地理解本揭露的發明構思。可添加額外的部件在積體電路裝置100中，且在積體電路裝置100中的其他實施例中，可替換、修改、或消除下述的一些部件。
參照第1圖、第2圖、以及第3圖，方法10包含方框12，在方框12中接收積體電路裝置工作件(integrated circuit device workpiece)(或者稱為工作件(workpiece)、或者稱為積體電路裝置100)，且積體電路裝置工作件包含閘極結構110。第2圖是積體電路裝置100的局部俯視圖，且第3圖是在第2圖中沿著剖面處I-I’的積體電路裝置100的局部剖面圖。積體電路裝置100包含基板(substrate)(晶圓(wafer))102。在所描繪的實施例中，基板102是半導體基板，其包含，舉例而言，矽。基板102可替代地(alternatively)或額外地(additionally)包含另一種元素半導體(elementary semiconductor)，諸如：鍺(germanium)；化合物半導體(compound semiconductor)，諸如：碳化矽(silicon carbide)、砷化鎵(gallium arsenide)、磷化鎵(gallium phosphide)、磷化銦(indium phosphide)、砷化銦(indium arsenide)、及/或銻化銦(indium antimonide)；合金半導體(alloy semiconductor)，諸如：SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、及/或GaInAsP;或其組合。可替代地，基板102是絕緣體上覆半導體(semiconductor-on-insulator)基板，諸如，絕緣體上覆矽(silicon-on-insulator，SOI)基板、絕緣體上覆矽鍺(silicon germanium-on-insulator，SGOI)基板、或絕緣體上覆鍺(germanium-on-insulator，GOI)基板。絕緣體上覆半導體基板可藉由氧離子佈植分離式技術(separation by implantation of oxygen，SIMOX)、晶圓鍵合(wafer bonding)、及/或其他合適的方法來製造。在一些實施方式中，基板102包含一或多種III-V族材料、及/或一種或多種II-IV族材料。
基板102可包含根據積體電路裝置100的設計需求配置的各種摻雜區域，諸如：摻雜區域103、以及摻雜區域105。在一些實施方式中，基板102包含以p型摻質摻雜的p型摻雜區域(舉例而言，p型井區)，p型摻質諸如：硼(boron)(舉例而言，BF2 )、銦(indium)、其他p型摻質、或其組合。在一些實施方式中，基板102包含以n型摻質摻雜的n型摻雜區域(舉例而言，n型井區)，n型摻質諸如：磷(phosphorus)、砷(arsenic)、其他n型摻質、或其組合。在一些實施方式中，基板102包含由p型摻質、以及n型摻質的組合形成的摻雜區域。在所描繪的實施例中，摻雜區域103及/或摻雜區域105被配置為p型金屬氧化物半導體(p-type MOS，PMOS)FinFET或n型MOS(n-type MOS，NMOS)FinFET。舉例而言，摻雜區域103及/或摻雜區域105是n型摻雜區域、p型摻雜區域、或其組合。各種摻雜區域可直接形成在基板102上、及/或形成於基板102中，舉例而言，提供p型井區結構、n型井區結構、雙井區(dual-well)結構、凸起結構(raised structure)、或其組合。可執行離子植入製程、擴散製程及/或其他合適的摻雜製程，以形成各種摻雜區域。
積體電路裝置100包含設置在基板102上方的鰭片104(也稱為鰭片結構、或稱為主動鰭片區域)。鰭片104實質上彼此平行地定向(oriented)，每個鰭片104具有在Y方向定義的長度、在X方向上定義的寬度、以及在Z方向上定義的高度。本揭露考慮可由加工及製造引起之鰭片104的高度、寬度及長度的改變。舉例而言，在第3圖中，鰭片104的寬度從鰭片104的上部到鰭片104的下部改變。在所描繪的實施例中，寬度從鰭片104的上部到鰭片104的下部逐漸變細，使得上部的平均寬度小於下部的平均寬度。在一些實施方式中，取決於在鰭片104的高度的何處測量寬度，沿著鰭片104的寬度可從大約3nm至大約20nm變化。在一些實施方式中，鰭片104的寬度取決於鰭片104相對於彼此的位置、及/或鰭片104相對於積體電路裝置100的其他部件的位置而改變。舉例而言，中心鰭片(center fin)的寬度可以大於邊緣鰭片(edge fin)的寬度。在另一範例中，可替代地，中心鰭片的寬度小於邊緣鰭片的寬度。在這兩種實施方式中，邊緣鰭片的寬度可代表邊緣鰭片的平均寬度，且中心鰭片的寬度可代表中心鰭片的平均寬度。
每個鰭片104具有沿著其之在Y方向上的長度定義的至少一通道區域、至少一源極區域、以及至少一汲極區域，其中，通道區域設置在介於源極區域與汲極區域之間(通常稱為源極/汲極區域)。通道區域包含定義在介於側壁部分之間的頂部，其中頂部及側壁部分與閘極結構接合(engage)(如下所述)，使得在操作期間，電流可在介於源極/汲極區域之間流動。源極/汲極區域亦包含在介於側壁部分之間定義的頂部。在一些實施方式中，鰭片104是基板102的一部分(諸如，基板102的材料層的一部分)。舉例而言，在基板102包含矽的情況下，鰭片104包含矽。可替代地，在一些實施方式中，鰭片104定義在上覆(overlying)基板102的材料層中，諸如一或多個半導體材料層。舉例而言，鰭片104可包含具有設置在基板102上方的各種半導體層(舉例而言，異質結構(heterostructure))的半導體層堆疊物。半導體層可包含任何合適的半導體材料，諸如：矽、鍺、矽鍺(silicon germanium)、其他合適的半導體材料、或其組合。取決於積體電路裝置100的設計需求，半導體層可包含相同或不同的材料、蝕刻速率(etching rate)、組分原子百分比(constituent atomic percentage)、組成重量百分比(constituent weight percentages)、厚度、及/或構形。在一些實施方式中，半導體層堆疊物包含交替的半導體層，諸如，由第一材料構成的半導體層、以及由第二材料構成的半導體層。舉例而言，半導體層堆疊物使矽層及矽鍺層交替(舉例而言，從底部到頂部為SiGe/Si/SiGe/Si/SiGe/Si)。在一些實施方式中，半導體層堆疊物包含相同材料但具有交替的組分原子百分比的半導體層，諸如，具有第一原子百分比的組分的半導體層、以及具有第二原子百分比的組分的半導體層。舉例而言，半導體層堆疊物包含具有交替的矽及/或鍺原子百分比的矽鍺層(舉例而言，從底部到頂部為Sia Geb /Sic Ged /Sia Geb /Sic Ged /Sia Geb /Sic Ged ，其中a與c是矽的不同原子百分比，且b與d是鍺的不同原子百分比。
鰭片104藉由任何合適的製程形成在基板102上。在一些實施方式中，如第3圖所描繪，執行沉積、微影(lithography)、及/或蝕刻製程的組合，以定義從基板102延伸的鰭片104。舉例而言，形成鰭片104包含執行微影製程，以在基板102上方形成圖案化阻劑層(resist layer)(或者，形成設置在基板102上方的諸如異質結構之材料層)；以及執行蝕刻製程，以使在圖案化阻劑層中定義的圖案轉移到基板102(或者，轉移到設置在基板102上方的諸如異質結構之材料層)。微影製程可包含：在基板102上形成阻劑層(舉例而言，藉由旋轉塗佈(spin coating))；執行曝光前烘烤(pre-exposure baking)製程；使用遮罩執行曝光製程；執行曝光後烘烤(post-exposure baking)製程；以及執行顯影(developing)製程。在曝光製程期間中，使阻劑層暴露於輻射能(諸如，紫外(UV)光)、深紫外(DUV)光、或極紫外(EUV)光)，其中取決於遮罩的遮罩圖案、及/或遮罩類型(舉例而言，二元遮罩(binary mask)、相移遮罩(phase shift mask)、或EUV遮罩)，遮罩會阻擋、透射、及/或反射輻射，使阻劑層形成在阻劑層上，使得圖像被投影至對應於遮罩圖案的阻劑層上。由於阻劑層對輻射能量敏感，因此取決於在顯影製程期間中使用的阻劑層的特性及顯影溶液的特性，在顯影製程期間中之阻劑層的經暴露部分發生化學變化，且阻劑層的經暴露(或者，未經暴露)部分溶解。在顯影之後，圖案化阻劑層包含對應於遮罩的阻劑圖案。蝕刻製程使用圖案化阻劑層作為蝕刻遮罩，以移除基板102(或者，設置在基板102上方的材料層)的一部分。蝕刻製程可包含乾式蝕刻製程(舉例而言，反應離子蝕刻(RIE)製程)、濕式蝕刻製程、其他合適的蝕刻製程、或其組合。在蝕刻製程之後，舉例而言，藉由阻劑剝離(stripping)製程，從基板102移除圖案化阻劑層。可替代地，鰭片104藉由多重圖案化製程(multiple patterning process)來形成，諸如：雙重圖案化微影(double patterning lithography，DPL)製程(舉例而言，微影-蝕刻-微影-蝕刻(lithography-etch-lithography-etch，LELE)製程、自對準雙重圖案化(self-aligned double patterning，SADP)製程、間隙壁為介電質之(spacer-is-dielectric，SID)SADP製程、其他雙重(double)圖案化製程、或其組合)、三重圖案化微影(triple patterning)製程(舉例而言，微影-蝕刻-微影-蝕刻-微影-蝕刻(lithography-etch-lithography-etch-lithography-etch，LELELE)製程、自對準三重圖案化(self-aligned triple patterning，SATP)製程、其他三重(triple)圖案化製程、或其組合)、其他多重圖案化製程(舉例而言，自對準四圖案化(self-aligned quadruple patterning，SAQP)製程)、或其組合。在一些實施方式中，在形成鰭片104的同時實施直接自組裝(directed self-assembly，DSA)技術。此外，在一些實施例中，曝光製程可實施圖案化阻劑層的無遮罩微影(maskless lithgraphy)、電子束寫入、離子束寫入、及/或奈米壓印技術。
隔離部件106形成在基板102上方、及/或基板102之中，以隔離積體電路裝置100的各個區域，諸如：各個裝置區域。舉例而言，隔離部件106使諸如積體電路裝置100的兩個FET之主動裝置區域及/或被動裝置區域彼此分離並隔離。隔離部件106進一步地使鰭片104彼此分離並隔離。在所描繪的實施例中，隔離部件106圍繞鰭片104的底部。隔離部件106包含氧化矽(silicon oxide)、氮化矽(silicon nitride)、氮氧化矽(silicon oxynitride)、其他合適的隔離材料(舉例而言，包含矽(silicon)、氧(oxygen)、氮(nitrogen)、碳(carbon)、或其他合適的隔離組分)、或其組合。隔離部件106可包含不同的結構，諸如，淺溝槽隔離(shallow trench isolation，STI)結構、深溝槽隔離(deep trench isolation，DTI)結構、及/或矽的局部氧化(local oxidation of silicon，LOCOS)結構。在一些實施方式中，可藉由在基板102中蝕刻溝槽(trench)(舉例而言，藉由使用乾式蝕刻製程、及/或濕式蝕刻製程)並以絕緣材料填充溝槽(舉例而言，藉由使用化學氣相沉積製程、或者玻璃上旋轉塗佈(spin-on glass)製程)來形成STI部件。可執行化學機械研磨(chemical mechanical polishing，CMP)製程，以移除多餘的絕緣材料、及/或平坦化隔離部件106的頂表面。在一些實施方式中，可藉由在形成鰭片104之後，在基板102上方沉積絕緣材料來形成STI部件(在一些實施方式中，使得絕緣材料層填充介於鰭片104之間的間隙(gap)(溝槽)，以及回蝕絕緣材料層以形成隔離部件106。在一些實施方式中，隔離部件106包含填充溝槽的多層結構，諸如，設置在襯層介電層(liner dielectric layer)上方的主體介電層(bulk dielectric layer)，其中主體介電層及襯層介電層包含取決於設計需求的材料(舉例而言，包含氮化矽的主體介電層設置在包含熱氧化物的襯墊介電層上)。在一些實施方式中，隔離部件106包含設置在經摻雜的襯層(包含舉例而言，硼矽玻璃(boron silicate glass，BSG)或磷矽玻璃(phosphosilicate glass，PSG))上方的介電層。
諸如顯示於第2圖及第3圖的閘極結構110，各種閘極結構設置在鰭片104上方。閘極結構110沿X方向(舉例而言，實質上地垂直於鰭片104)延伸。閘極結構110設置在鰭片104的各通道區域上方，從而插入鰭片104的各源極/汲極區域。閘極結構110可接合鰭片104的各通道區域，使得在操作期間中，電流可介於鰭片104的各源極/汲極區域之間流動。在一些實施方式中，閘極結構110包覆(wrap)鰭片104的相應通道區域。閘極結構110包含被配置為根據積體電路裝置100的設計需求實現所需的功能的閘極堆疊物，使得閘極結構110可包含不同的層及/或材料。閘極結構110具有包含閘極介電質(dielectric)108及閘極電極109的閘極堆疊物。閘極介電質108順應性地(conformally)設置在鰭片104及隔離部件106上方，使得閘極介電質108具有實質上均勻的厚度。在所描繪的實施例中，閘極介電質108設置在定義閘極結構110的積體電路裝置100的側壁表面及底表面上。閘極介電質108包含介電材料，諸如：氧化矽、高介電常數(高k)介電材料、其他合適的介電材料、或其組合。在所描繪的實施例中，閘極介電質108包含高k介電材料(因此可被稱為高k介電層)，諸如：二氧化鉿(HfO2 )、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化鋯(zirconium oxide)、氧化鋁(aluminum oxide)、二氧化鉿-氧化鋁(HfO2 -Al2 O3 )合金、其他合適的高k介電材料、或其組合。高k介電材料通常是指具有高介電常數的介電材料，舉例而言，介電常數大於氧化矽的介電常數(k≈3.9)的介電材料。在一些實施方式中，閘極介電質108進一步包含設置在介於高k介電層及鰭片104之間的界面層(interfacial layer)(包含諸如氧化矽之介電材料)。
閘極電極109設置在閘極介電質108上方。閘極電極109包含導電材料。在一些實施例中，閘極電極109包含覆蓋層(capping layer)、一或多個功函數層、黏著/阻障層(glue /barrier layer)及金屬填充(或本體(bulk))層。覆蓋層順應性地設置在閘極介電質108上方，使得覆蓋層具有實質上均勻的厚度。覆蓋層可包含防止或消除介於閘極介電質108及閘極結構110的其他層之間的組分的擴散及/或反應的材料。在一些實施方式中，覆蓋層包含金屬及氮(nitrogen)，諸如：氮化鈦(titanium nitride，TiN)、氮化鉭(tantalum nitride，TaN)、氮化鎢(tungsten nitride，W2 N)、氮化鈦矽(titanium silicon nitride，TiSiN)、氮化鉭矽(tantalum silicon nitride，TaSiN)、或其組合。一或多個功函數層順應性地設置在覆蓋層上方。一或多個功函數層可包含經調節以具有所需的功函數(諸如：n型功函數、或p型功函數)的導電材料，諸如：n型功函數材料、及/或p型功函數材料。p型功函數材料包含TiN、TaN、Ru、Mo、Al、WN、ZrSi2 、MoSi2 、TaSi2 、NiSi2 、WN、其他p型功函數材料、或其組合。n型功函數材料包含Ti、Al、Ag、Mn、Zr、TiAl、TiAlC、TaC、TaCN、TaSiN、TaAl、TaAlC、TiAlN、其他n型功函數材料、或其組合。黏著/阻障層順應性地設置在一或多個功函數層上方。黏著/阻障層包含促進介於諸如一或多個功函數層及金屬填充層的相鄰的層之間的黏著性的材料、及/或阻擋及/或減少介於諸如一或多個功函數層及金屬填充層的閘極層之間的擴散的材料。舉例而言，黏著/阻障層可包含金屬(舉例而言，W、Al、Ta、Ti、Ni、Cu、Co、其他合適的金屬、或其組合)、金屬氧化物、金屬氮化物、或其組合。在所描繪的實施例中，黏著/阻障層包含鈦(titanium)及氮，舉例而言，TiN。金屬填充層設置在黏著/阻障層上。金屬填充層包含合適的導電材料，諸如：Al、W、及/或Cu。在所描繪的實施例中，金屬填充層包含W。金屬填充層可額外地或共同地包含其他金屬、金屬氧化物、金屬氮化物、其他合適的材料、或其組合。閘極介電質108及/或閘極電極109可包含許多其他層，舉例而言，覆蓋層、界面層、擴散層、阻障層、硬遮罩層、或其組合。
可根據閘極後製(gate last)製程、閘極先製(gate first)製程、或混合閘極後製/閘極先製(hybrid gate last/gate first)製程，來製造閘極結構110的閘極堆疊物。在閘極後製製程實施方式中，閘極結構110包含隨後被金屬閘極堆疊物取代的虛設(dummy)閘極堆疊物(通常稱為閘極取代(gate replacement)製程)。虛設閘極堆疊物包含舉例而言，界面層(包含舉例而言，氧化矽)、及虛設閘極電極層(包含舉例而言，多晶矽)。在此種實施方式中，移除虛設閘極電極層以形成開口(溝槽)，隨後在前述開口(溝槽)中形成閘極介電質108及/或閘極電極109。閘極後製製程及/或閘極先製製程可實施沉積製程、微影製程、蝕刻製程、其他合適的製程、或其組合。沉積製程包含CVD、物理氣相沉積(physical vapor deposition PVD)、原子層沉積(ALD)、高密度電漿CVD(high density plasma CVD，HDPCVD)、金屬有機CVD(metal organic CVD，MOCVD)、遠程電漿CVD(remote plasma CVD，RPCVD)、電漿輔助CVD(PECVD)、低壓CVD(low-pressure CVD，LPCVD)、原子層CVD(atomic layer CVD，ALCVD)、常壓CVD(atmospheric pressure CVD，APCVD)、鍍膜(plating)、其他合適的方法、或其組合。微影圖案化製程包含阻劑塗層(舉例而言，旋轉塗佈)、軟烘烤(soft baking)、遮罩對準、曝光、曝光後烘烤，顯影阻劑、清洗(rinsing)、乾燥(舉例而言，硬烘烤)、其他合適的製程、或其組合。可替代地，微影曝光製程可藉由其他方法來輔助、實施、或取代，諸如：無遮罩微影、電子束寫入、或離子束寫入。蝕刻製程包含乾式蝕刻製程、濕式蝕刻製程、其他蝕刻製程、或其組合。
閘極結構110進一步包含與各閘極堆疊物相鄰(舉例而言，沿著其之側壁)設置的各閘極間隙物113。閘極間隙物113藉由任何合適的製程形成，且包含介電材料。介電材料可包含矽、氧、碳、氮、其他合適的材料、或其組合(舉例而言，氧化矽、氮化矽、氧氮化矽、或碳化矽)。舉例來說，在所描繪的實施例中，可在基板102上方沉積諸如氮化矽層之包含矽及氮的介電層，且隨後非等向性地(anisotropically)蝕刻，以形成閘極間隙物113。在一些實施方式中，閘極間隙物113包含多層結構，諸如：包含氮化矽的第一介電層、以及包含氧化矽的第二介電層。在一些實施方式中，閘極間隙物113包含相鄰於閘極堆疊物形成的多於一組的間隙物組(set of spacers)，諸如：密封間隙物(seal spacers)、偏置間隙物(offset spacers)、犧牲間隙物(sacrificial spacers)、虛設間隙物(dummy spacers)、及/或主間隙物(main spacers)。在此種實施方式中，各種間隙物組可包含具有不同蝕刻速率的材料。舉例而言，可在基板102上方沉積包含矽及氧的第一介電層，然後進行非等向性地蝕刻，以形成相鄰於閘極堆疊物的第一間隙物組，並可在基板102上方沉積包含矽及氮的第二介電層，然後進行非等向性蝕刻，以形成相鄰於第一間隙物組的第二間隙物組。可執行植入、擴散及/或退火製程，以在形成閘極間隙物113之前及/或之後，在鰭片104中形成經輕摻雜的源極及汲極(lightly doped source and drain，LDD)部件、及/或經重摻雜的源極及汲極(heavily doped source and drain，HDD)部件。
磊晶源極部件及磊晶汲極部件(稱為磊晶源極/汲極部件)設置在鰭片104的源極/汲極區域上方。舉例而言，半導體材料磊晶成長於鰭片104上方，形成磊晶源極/汲極部件。在一些實施方式中，在鰭片凹陷(fin recess)製程(舉例而言，回蝕製程)之後，形成磊晶源極/汲極部件112在鰭片104的源極/汲極區域上方，使得磊晶源極/汲極部件112從經凹陷的鰭片104成長。在一些實施方式中，磊晶源極/汲極部件112包覆鰭片104的源極/汲極區域。在此種實施方式中，鰭片104可不經受鰭片凹陷製程。磊晶源極/汲極部件112沿著y方向橫向延伸(成長)(在一些實施方式中，磊晶源極/汲極部件跨越(span)多於一個鰭片(舉例而言，每個磊晶源極/汲極部件112跨越兩個鰭片104)。)。磊晶製程可實施CVD沉積技術(舉例而言，氣相磊晶(vapor-phase epitaxy，VPE)、超高真空CVD(ultra-high vacuum CVD，UHV-CVD)、LPCVD、及/或PECVD)、分子束磊晶(molecular beam epitaxy)、其他合適的選擇性磊晶成長(selective epitaxial growth，SEG)製程、或其組合。磊晶製程可使用與基板102的組分相互作用的氣態及/或液態前驅物。磊晶源極/汲極部件112以n型摻質及/或p型摻質摻雜。在一些實施方式中，一或多個磊晶源極/汲極部件112是包含矽及/或鍺的磊晶層，其中含矽鍺的(silicon germanium containing)磊晶層以硼、碳、其他p型摻質、或其組合摻雜(舉例而言，形成Si：Ge：B磊晶層)。在一些實施方式中，磊晶源極/汲極部件112中的一或多個是包含矽及/或碳的磊晶層，其中含矽的(silicon-containing)磊晶層、或含矽碳的(silicon-carbon-containing)磊晶層以磷、砷、其他n型摻質、或其組合摻雜(舉例而言，形成Si：P磊晶層、或Si：C：P磊晶層)。在一些實施方式中，磊晶源極/汲極部件112包含在通道區域中實現所需的拉伸應力(tensile stress)及/或壓縮應力(compressive stress)的材料及/或摻質。在一些實施方式中，藉由在向磊晶製程的原材料(source material)中添加雜質，在沉積期間摻雜磊晶源極/汲極部件112。在一些實施方式中，在沉積製程之後，藉由離子植入製程來摻雜磊晶源極/汲極部件112。在一些實施方式中，執行退火製程，以活化在積體電路裝置100的磊晶源極/汲極部件112、及/或其他源極/汲極區域中的摻質，舉例而言，HDD區域及/或LDD區域(兩者均未在第2圖及第3圖中顯示。
層間介電(interlevel dielectric，ILD)層114設置在基板102上方，特別是在鰭片104及閘極結構110上方。在一些實施方式中，ILD層114是多層互連(multilayer interconnect，MLI)部件的一部分，前述多層互連部件的一部分電連接各種裝置(舉例而言，電晶體、電阻器、電容器、及/或電感器)、及/或積體電路裝置100的組件(舉例而言，閘極結構及/或源極/汲極部件)，使得各種裝置及/或組件可如同積體電路裝置100的設計需求所規定般地運作。ILD層114包含介電材料，前述介電材料包含，舉例而言，氧化矽、氮化矽、氮氧化矽、TEOS形成的氧化物、PSG、硼摻雜磷矽玻璃(Boron-Doped Phospho-Silicate Glass，BPSG)、低k介電材料、其他合適的介電材料、或其組合。例示性的低k介電材料包含氟摻雜矽玻璃(fluorine-doped silicate glass，FSG)、碳摻雜的氧化矽、黑鑽石(BlackDiamond®)(應用材料，加利福尼亞州聖克拉拉)、乾凝膠(Xerogel)、氣凝膠(Aerogel)、非晶型氟化碳(amorphous fluorinated carbon)、聚對二甲苯(Parylene)、苯並環丁烯(benzocyclobutene，BCB)、SiLK(陶氏化學(DowChemical)，米德蘭，密西根州)、聚醯亞胺、其他低k介電材料、或其組合。在一些實施方式中，ILD層114具有包含多層結構，前述多層結構具有多種介電材料。在一些實施方式中，接觸蝕刻停止層(contact etch stop layer，CESL)設置在介於ILD層114與鰭片104及/或閘極結構110之間。CESL包含與ILD層114不同的材料。在所描繪的實施例中，在ILD層114包含低k介電材料的情況下，CESL包含矽及氮(舉例而言，氮化矽、或氮氧化矽)。ILD層114及/或CESL形成在基板102上方，舉例而言，藉由沉積製程(諸如：CVD、PVD、ALD、HDPCVD、MOCVD、RPCVD、PECVD、LPCVD，ALCVD、APCVD、鍍膜、其他合適的方法、或其組合)來形成。在一些實施方式中，ILD層114及/或CESL藉由流動式CVD(flowable CVD，FCVD)製程形成，前述製程包含舉例而言，在基板102上方沉積可流動的材料(舉例而言，液體化合物)，且藉由舉例而言，熱退火、及/或紫外線照射之合適的技術，使可流動的材料轉變為固體材料。在沉積ILD層114及/或CESL之後，執行CMP製程及/或其他平坦化製程，使得觸及(reached)(暴露(exposed))閘極結構110的頂部。注意的是，第2圖顯示鰭片104及源極/汲極部件112被ILD層114覆蓋時的透視圖。
參照第1圖、第4圖、及第5圖，方法10包含方框14，在方框14中執行閘極切割製程，以形成使閘極結構110分離為第一閘極結構段110-1及第二閘極結構段110-2的閘極切割開口116。第4圖是積體電路裝置100的局部俯視圖，第5圖是積體電路裝置100的沿著第4圖的I-I’剖面的局部剖視圖。閘極切割製程包含光微影(photolithography)操作。舉例而言，可在積體電路裝置100上方(特別是在閘極結構110及ILD層114上方)形成圖案層，其中圖案層包含暴露閘極結構110的一部分的開口。圖案層是用於移除(或切割)閘極結構110的一部分，以形成閘極切割開口116，從而使閘極結構110分離為第一閘極結構段110-1及第二閘極結構段110-2。因此，圖案化層可被可替代地稱為閘極切割遮罩。在所描繪的實施例的進一步改進中，選擇開口的尺寸，使得隨後的蝕刻製程可完全切斷閘極結構110，且隨後的蝕刻製程不會暴露或損壞源極/汲極部件112。
圖案化層可包含不同於閘極結構110的材料(特別是閘極間隙物113的材料、閘極電極109的材料、以及閘極介電質108的材料)、以及ILD層的材料，以在隨後的蝕刻製程期間中，獲得蝕刻選擇比(etching selectivity)。在一些實施方式中，圖案化層可包含矽、非晶矽、半導體氧化物(舉例而言，氧化矽(SiO2 ))、半導體氮化物(舉例而言，氮化矽(SiN))、半導體氧氮化物(舉例而言，氧氮化矽((SiON)、及/或半導體碳化物(舉例而言，碳化矽(SiC))、其他半導體材料、及/或其他介電材料。在一些實施方式中，圖案化層包含阻劑材料(因此，可被稱為圖案化阻劑層、及/或圖案化光阻層)。在一些實施方式中，圖案化層具有多層結構。
圖案化層藉由沉積製程、微影製程、及/或蝕刻製程形成。藉由CVD、PVD、ALD、HDPCVD、MOCVD、RPCVD、PECVD、LPCVD、ALCVD、APCVD、電鍍、其他合適的沉積製程、或其組合，使圖案化層(或圖案化層中的層)沉積在積體電路裝置100上方。然後，藉由執行微影製程，以形成在圖案層上方的圖案化阻劑層；並執行蝕刻製程，以使在圖案化阻劑層中定義的圖案轉移到圖案化層，來形成圖案化層中的開口。微影製程可包含在圖案層上形成阻劑層(舉例而言，藉由旋轉塗佈)、執行曝光前烘烤製程、使用遮罩執行曝光製程、執行曝光後烘烤製程、以及執行顯影製程。在曝光製程期間中，使阻劑層暴露於輻射能(舉例而言，UV光、DUV光、或EUV光)，其中取決於阻劑層的遮罩圖案、及或遮罩類型(舉例而言，二元遮罩、相移遮罩、或EUV遮罩)，遮罩會阻擋、透射、及/或反射輻射至阻劑層，使得圖像被投影至對應於遮罩圖案的阻劑層上。由於阻劑層對輻射能量敏感，因此取決於在顯影製程期間中使用的阻劑層的特性及顯影溶液的特性，在顯影製程期間中之阻劑層的經暴露部分發生化學變化，且阻劑層的經暴露(或者，未經暴露)部分溶解。在顯影之後，圖案化阻劑層包含對應於遮罩的阻劑圖案。蝕刻製程使用圖案化阻劑層作為蝕刻遮罩，以移除圖案化層的一部分。蝕刻製程可包含乾式蝕刻製程、濕式蝕刻製程、其他合適的蝕刻製程、或其組合。在一些實施方式中，乾式蝕刻製程施用含氟氣體(舉例而言，CF4 、SF6 、CH2 F2 、CHF3 、及/或C2 F6 )、含氯氣體(舉例而言，Cl2 、CHCl3 、CCl4 、及/或BCl3 )、含溴氣體(舉例而言，HBr、及/或CHBr3 )、含碘氣體、其他合適的氣體、及/或電漿、及/或其組合。在一些實施方式中，濕式蝕刻製程使用蝕刻溶液，前述蝕刻溶液包含氫氧化銨(ammonium hydroxide，NH4 OH)、過氧化氫(hydrogen peroxide，H2 O2 )、硫酸(sulfuric acid，H2 SO4 )、氫氧化四甲基銨(tetramethylammonium hydroxide，TMAH)，氯化氫(HCl))、其他合適的濕式蝕刻溶液、或其組合。舉例而言，濕式蝕刻溶液使用NH4 OH：H2 O2 溶液、HCl：H2 O2 ：H2 O溶液(稱為鹽酸過氧化物混合物(hydrochloric-peroxide mixture，HPM))、NH4 OH：H2 O2 ：H2 O溶液(稱為過氧化氨混合物(ammonia-peroxide mixture，APM))、或者H2 SO4 ：H2 O2 溶液(稱為過氧化硫混合物(sulfuric peroxide mixture，SPM))。在蝕刻製程之後，舉例而言，藉由阻劑剝離製程，從圖案化層移除圖案化阻劑層。可替代地，可藉由其他方法來實施、或取代曝光製程，舉例而言，無遮罩微影、電子束寫入、離子束寫入、及/或奈米壓印技術。
然後，以圖案化的圖案化層作為蝕刻遮罩，蝕刻閘極結構110及ILD層114，以形成閘極切割開口116。如第4圖及第5圖所示，閘極結構110被閘極切割開口116劃分成第一閘極結構段110-1及第二閘極結構段110-2。在第4圖及第5圖所示的一些實施例中，由於蝕刻製程實質上地上移除閘極結構110(包含閘極切割開口116中的閘極介電質108、閘極電極109、以及閘極間隙物113)，所以在蝕刻製程之後暴露隔離部件106。在一些實施方式中，亦蝕刻並移除隔離部件106的一部分，以確保閘極結構110被完全切斷。在所描繪的實施例中，閘極切割開口116(也稱為閘極切割窗口(window)、或閘極切割區域)具有跨距(span)D、寬度W、以及高度H，其中跨距D在實質上地上平行於鰭片104的方向(在此，在Y方向上)延伸，寬度W在實質上地平行於閘極結構110的方向(在此，在X方向上)延伸，且高度H在實質上地垂直於鰭片104及閘極結構110之兩者的方向(在此，在Z方向上)延伸。在一些情況下，寬度W在介於大約10nm及100nm之間，且高度H在介於大約50nm及大約200nm之間。跨距D的範圍取決於閘極結構的數量、及閘極結構的Y方向尺寸(Lgate )。如果僅有一個閘極結構藉由閘極切割製程來分離，則跨距D可在介於Lgate (〜Lgate )及比Lgate (〜Lgate +50nm)多大約50nm的範圍內。如果有複數個閘極結構藉由閘極切割製程來切割，則跨距D可實質上地相同於兩個最外面的閘極結構的端部到端部(end-to-end)的尺寸、或者大於端部到端部的尺寸為大約50nm。雖然在所示實施例中的第一閘極結構段110-1及第二閘極結構段110-2中的每一個在兩個鰭片104上方延伸，但是本揭露不限制於此，且構思其中第一閘極結構段110-1及第二閘極結構段110-2中的每一個設置在更多或是更少的鰭片104上方的實施例。
參照第1圖及第6圖，方法10包含方框16，在方框16中在閘極切割開口116中沉積第一介電層118。第一介電層118包含無氧(oxygen-free)介電材料，前述無氧介電材料不供應氧，且作為氧原子的擴散阻障層。在一些實施例中，第一介電層118包含諸如氮化矽之半導體氮化物，且使用ALD、PECVD、PEALD、或其他合適的技術，順應性地沉積在積體電路裝置100上方。由於第一介電層118由具有介電常數(〜9.5)大於氧化矽介電常數(〜3.9)的介電材料形成，並且較厚的第一介電層118會增加閘極至閘極的電容，因此在第一介電層118能阻擋氧擴散到第一閘極結構段110-1及第二閘極結構段110-2中的情況下，第一介電層118應盡可能地薄。另外，已經觀察到的是，當第一介電層118的厚度小於1nm時，第一介電層118不再能夠阻擋氧擴散。基於這些考慮，在一些實施方式中，第一介電層118的厚度在介於大約1nm及大約10nm之間。因為第一介電層118具有阻擋氧擴散的作用，所以第一介電層118可被稱為氧阻障層(oxygen blocking layer)。
參照第1圖及第7圖，方法10包含方框18，在方框18中沉積矽層120在閘極切割開口116中且在第一介電層118上方。在一些實施例中，矽層120可為使用ALD、CVD、PEALD、或其他合適的方法順應性地沉積的多晶矽層。在這些實施例中，含矽前驅物是諸如：矽氫化物(silicon hydrides)、或矽鹵化物(silicon halides)。在一些實施方式中，可在ALD製程中使用矽烷(silane)、及三氯矽烷(trichlorosilane)來形成矽層120。在一些替代實施例中，矽層120可為藉由選擇性磊晶形成的單晶層。在這些替代實施例中，可選擇性地(selectively)附接到第一介電層118的含矽前驅物被用於磊晶製程中，前述磊晶製程諸如：氣相磊晶(VPE)、超高真空CVD(UHV-CVD)、LPCVD、及/或PECVD、分子束磊晶、其他合適的SEG製程、或其組合。
由於矽層120由具有介電常數(〜11.7)大於氧化矽介電常數(〜3.9)的矽形成，並且較厚的矽層120會增加閘極至閘極的電容，因此在矽層120能捕獲(trap)擴散到矽層120中的氧原子的情況下，矽層120應盡可能地薄。另外，已經觀察到的是，當矽層120的厚度小於0.5nm時，矽層120不再能夠捕獲氧原子。基於這些考慮，在一些實施方式中，矽層120的厚度在介於大約0.5nm及大約6nm之間。因為矽層120具有阻擋捕獲氧原子的作用，以防止氧原子擴散至第一閘極結構段110-1及第二閘極結構段110-2，所以矽層120可被稱為氧捕獲層(oxygen trap layer)。
參照第1圖及第8圖，方法10包含方框20，在方框20中沉積第二介電層122於矽層120上方，以填充閘極切割開口116。在一些實施例中，第二介電層122可由具有小於氮化矽的介電常數(介於大約5及大約10之間)的介電材料形成。在一些實施方式中，第二介電層122包含諸如氧化矽的半導體氧化物，且可使用CVD、ALD、PECVD、PEALD、或其他合適的方法來沉積。在一些其他實施方式中，第二介電層122可藉由以旋轉塗佈玻璃製程，使用TEOS形成的氧化物、PSG、BPSG、低k介電材料、其他合適的介電材料、或其組合來形成。例示性的低k介電材料包含FSG、碳摻雜的氧化矽、黑鑽石(BlackDiamond®)(應用材料，加利福尼亞州聖克拉拉)、乾凝膠、氣凝膠、非晶型氟化碳、聚對二甲苯(Parylene)、BCB、SiLK(陶氏化學(DowChemical)，米德蘭，密西根州)、聚醯亞胺、其他低k介電材料、或其組合。
參照第1圖及第9圖，方法10可選地(optionally)包含方框22，在方框22中執行退火製程200，以對第二介電層122進行退火。在一些實施例中，執行退火製程200，以在執行進一步製程之前固化且緻密化第二介電層122。在那些實施例中，退火製程200包含在介於大約400℃及大約600℃之間的溫度，諸如，在介於大約400℃及大約500℃之間的溫度。在一些替代實施例中，當對積體電路裝置100執行進一步的熱製程時，可省略在方框22處的退火製程200，且固化及緻密化第二介電層122。
無論第二介電層122是在方框22處執行退火，還是在後續製造製程期間中進行退火，來自第二介電層122的氧可擴散到矽層120中，從而使矽層120轉變為過渡層120。藉由如第11圖所代表性地顯示的氧含量分佈顯示過渡層120的特徵(characterized)。如第11圖所示，其顯示出如第9圖中所顯示的區域AA中的氧含量分佈，第二介電層122包含具有以SiOX 表示的氧含量的氧化矽。由於第二介電層122可被認為是氧的來源，因此即使在一些氧原子擴散到過渡層120中之後，第二介電層122沿X方向在其之整個厚度上的氧含量可實質上地均勻。在一些情況下，第二介電層122中的氧含量維持大於過渡層120中的氧含量。與第二介電層122不同，相較於遠離第二介電層122的過渡層120的一部分，相鄰於第二介電層122的過渡層120的一部分可更富含氧(oxygen-rich)。就這一點而言，在相鄰於第二介電層122的過渡層120的一部分中的氧含量可表示為SiOY ，且在遠離第二介電層122的過渡層120的一部分中的氧含量可表示為SiOZ 。在本揭露的實施例中，X大於Y，且Y大於Z。在執行適度的(modest)後續退火的一些實施方式中，X是介於1及2之間；Y是介於1與2之間；且Z可小於1。在執行更廣泛性的後續退火的實施例中，X、Y及Z可全部趨向於2，因此可實質上地相同。
參照第1圖及第10圖，方法10包含方框24，在方框24中平坦化積體電路裝置100。在一些實施例中，可使用化學機械研磨(CMP)、或其他合適的方法來平坦化積體電路裝置100，以移除在第一閘極結構段110-1及第二閘極結構段110-2上方(以及在ILD層130上方，第10中未顯示)的第一介電118、矽層120、及第二介電層122，以提供水平表面(level surface)124。介於第一閘極結構段110-1及第二閘極結構段110-2之間的經平坦化的第一介電層118、矽層120、及第二介電層122共同形成閘極切割介電部件126。
參照第1圖，方法10包含方框26，在方框26中執行進一步製程，以使積體電路裝置100的製造更完整。這種進一步製程可包含形成各種接觸結構，以促進積體電路裝置100的操作。舉例而言，類似於ILD層114的一或多個ILD層可形成在基板102上方。然後，接觸物可形成在一或多個ILD層中。舉例而言，閘極接觸物可各別與第一閘極結構段110-1及第二閘極結構段110-2電耦合，且源極/汲極接觸物可各別電耦合至源極/汲極部件112。這些接觸物包含諸如金屬的導電材料。金屬包含鋁、鋁合金(諸如，鋁/矽/銅(aluminum/silicon/copper)合金)、銅、銅合金、鈦、氮化鈦、鉭、氮化鉭、鎢、多晶矽、金屬矽化物、其他合適的金屬、或其組合。在一些情況下，在介於源極/汲極部件112、以及源極/汲極接觸物之間的界面處形成金屬矽化物。金屬矽化物可包含矽化鎳(nickel silicide)、矽化鈷(cobalt silicide)、矽化鎢(tungsten silicide)、矽化鉭(tantalum silicide)、矽化鈦(titanium silicide)、矽化鉑(platinum silicide)、矽化鉺(erbium silicide)、矽化鈀(palladium silicide)、或其組合。
在本揭露中揭露用於積體電路裝置，特別是用於多閘極電晶體裝置的閘極切割技術。在此揭露的閘極切割技術及相關的閘極切割介電部件可在各種任意的裝置類型中來實現。舉例而言，可實現本揭露的態樣，以形成適用於平面式場效電晶體(planar field-effect transistor，FET)、多閘極電晶體(平面或垂直)，諸如，鰭式FET(FinFET)裝置、環繞閘極式(GAA)裝置、Ω閘極(Ω閘極)裝置、或π閘極(π閘極)裝置，以及應變半導體(strained-semiconductor)裝置、絕緣體上矽(SOI)裝置、部分耗盡的SOI(partially-depleted SOI)裝置、完全耗盡的SOI(fully-depleted SOI)裝置、或其他裝置。本揭露預期所屬技術領域中具有通常知識者可認識到可從本文描述的閘極切割技術及/或閘極結構中受益的其他積體電路裝置。
本揭露提供用於使金屬閘極結構劃分成單獨的閘極結構段的多層閘極切割介電部件、以及形成多層閘極切割介電部件的方法。根據本揭露的實施例的多層閘極切割介電部件包含用作氧阻障層以阻止氧擴散的氮化矽層、以及用作氧捕獲層以捕獲氧原子的過渡層。氮化矽層及過渡層使得閘極切割介電部件的大部分(substantial portion)可由氧化矽形成，同時最小化由於氧擴散引起的閾值電壓變化。本揭露的閘極切割介電部件使得閘極至閘極電容減少並改善裝置性能。
本揭露提供了積體電路裝置及方法的實施例。在一些實施例中，本揭露提供了一種積體電路裝置，其包含：位於基板上方的第一多閘極主動區域、位於基板上方的第二多閘極主動區域、位於第一多閘極主動區域上方的第一閘極結構、位於第二多閘極主動區域上方的第二閘極結構、以及設置在介於第一閘極結構以及第二閘極結構之間的介電部件。介電部件包含與第一閘極結構以及第二閘極結構接觸的無氧層、位於無氧層上方的氧化矽層、以及設置在介於無氧層以及氧化矽層之間的過渡層，其中過渡層的氧含量小於氧化矽層的氧含量。
在一些實施例中，第一多閘極主動區域以及第二多閘極主動區域沿著第一方向平行地延伸，且第一閘極結構以及第二閘極結構沿著垂直於第一方向的第二方向對齊。在一些實施方式中，積體電路裝置進一步包含在介於第一多閘極主動區域以及第二多閘極主動區域之間延伸的隔離部件，且介電部件延伸到隔離部件，以完全分離第一閘極結構以及第二閘極結構。在一些實施例中，積體電路裝置進一步包含位於第一多閘極主動區域上方的第一源極/汲極部件、以及位於第二多閘極主動區域上方的第二源極/汲極部件。介電部件的一部分在介於第一源極/汲極部件以及第二源極/汲極部件之間延伸，使得過渡層的一部分在介於第一源極/汲極部件以及第二源極/汲極部件之間延伸。在某些情況下，無氧層包含氮化矽。在一些實施例中，其中過渡層包含鄰接(with)無氧層的第一界面、以及鄰接(with)氧化矽層的第二界面，且第一界面的氧含量小於第二界面的氧含量。在一些實施方式中，無氧層的厚度在介於大約1nm與大約10nm之間。在一些實施例中，過渡層的厚度在介於大約0.5nm與大約6nm之間。
在一些實施例中，本揭露提供了一種方法，其包含：接收包含閘極結構的積體電路裝置工作件；執行閘極切割製程，以藉由閘極切割開口使閘極結構分離為(separate)第一閘極結構以及第二閘極結構；使無氧介電層沉積在積體電路裝置工作件上方，並沉積至閘極切割開口中；形成矽層於無氧介電層上方；沉積氧化矽層於矽層上方；以及平坦化積體電路裝置工作件，以暴露第一閘極結構以及第二閘極結構。
在一些實施例中，無氧介電層的沉積包含：順應性地沉積氮化矽層於積體電路裝置工作件上方。在一些實施方式中，矽層的形成包含：磊晶成長矽層於無氧介電層上。在一些實施方式中，矽層的形成包含使用矽烷(silane)的衍生物。在一些實施例中，前述方法進一步包含：對積體電路裝置工作件進行退火，以緻密化(densify)氧化矽層。在一些實施例中，退火包含介於大約400℃與大約600℃之間的退火溫度。在一些情況下，對積體電路裝置工作件進行的退火導致氧從氧化矽層擴散到矽層中，以部分地氧化(oxidize)前述矽層。在一些實施例中，閘極結構包含金屬。
在又一實施例中，本揭露提供了一種方法，其包含：接收包含金屬閘極結構的積體電路裝置工作件；執行閘極切割製程，以形成閘極切割開口，來使閘極結構分離為第一金屬閘極結構以及第二金屬閘極結構；順應性地沉積氮化矽層於閘極切割開口的側壁與底表面上方；順應性地形成矽層於氮化矽層上方；沉積氧化矽層於矽層上方，以填充閘極切割開口；以及平坦化積體電路裝置工作件，以使氧化矽層的頂表面與金屬閘極結構的頂表面實質上等高(substantially level)。
在一些實施例中，前述方法進一步包含：對積體電路裝置工作件進行退火，以部分地氧化前述矽層。在一些實施方式中，矽層的順應性地沉積包含使用原子層沉積(ALD)來沉積矽層。在一些情況下，氧化矽層的沉積包含使用旋塗法沉積氧化矽層。
前述內文概述了各種實施例的部件，使得所屬技術領域中具有通常知識者可以從各個方面更佳地了解本揭露。所屬技術領域中具有通常知識者應可理解的是，可輕易地以本揭露為基礎來設計或修改其他製程及結構，並以此實現與在本文中介紹的各種實施例相同的目的、及/或達到相同的優點。所屬技術領域中具有通常知識者也應理解的是，這些等效的構型並未背離本揭露的發明精神與範圍，且在不背離本揭露的發明精神與範圍之前提下，可對本揭露進行各種改變、置換或替代。
10:方法 12,14,16,18,20,22,24,26:方框 100:積體電路裝置 102:基板 103,105；摻雜區域 104:鰭片 106:隔離部件 108:閘極介電質 109:閘極電極 110:閘極結構 110-1:第一閘極結構段 110-2:第二閘極結構段 112:源極/汲極部件 113:閘極間隙物 114:層間介電層 116:閘極切割開口 118:第一介電層 120:矽層 122:第二介電層 124:水平表面 126:閘極介電部件 200:退火製程 AA:區域 D:跨距 H:高度 W:寬度
根據以下的詳細說明並配合閱讀所附圖式，能夠最好的理解本揭露。要強調的是，根據本產業的一般作業，各種部件並未必按照比例繪製，且僅用於說明性的目的。事實上，可任意地增加或減少各種部件的尺寸，以做清楚的說明。 第1圖是根據本揭露的各個態樣的用於製造積體電路裝置的方法的流程圖。 第2圖至第10圖是根據本揭露的各個態樣的在各個製造階段(諸如，與第1圖中的方法相關的那些製造階段)的積體電路裝置的一部分或整體的局部(fragmentary)示意圖。 第11圖是根據本揭露的各個態樣的橫跨(across)填充在閘極切割開口中的材料之層的氧含量分布圖。
100:積體電路裝置
102:基板
103,105:摻雜區域
104:鰭片
106:隔離部件
108:閘極介電質
110-1:第一閘極結構段
110-2:第二閘極結構段
118:第一介電層
120:矽層
122:第二介電層
124:水平表面
126:閘極介電部件

Claims (1)

  1. 一種積體電路裝置，其包括： 一第一多閘極(multi-gate)主動區域，位於一基板上方； 一第二多閘極主動區域，位於該基板上方； 一第一閘極結構，位於該第一多閘極主動區域上方； 一第二閘極結構，位於該第二多閘極主動區域上方；以及 一介電部件，設置在介於該第一閘極結構以及該第二閘極結構之間，且該介電部件包括： 一無氧(oxygen-free)層，與該第一閘極結構以及該第二閘極結構接觸； 一氧化矽層，位於該無氧層上方；以及 一過渡層，設置在介於該無氧層以及該氧化矽層之間，其中該過渡層的氧含量(oxygen content)小於該氧化矽層的氧含量。
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