TWI837803B - 半導體結構及其製造方法 - Google Patents

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沙哈吉 Ｂ 摩爾
劉奕瑩
梁順鑫
王菘豊
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Abstract

示例性方法包括在半導體高台上形成具有半導體層堆疊的半導體鰭。半導體疊層包括第一半導體層、第二半導體層，並且第一半導體層位於半導體高台與第二半導體層之間。方法更包括形成相鄰半導體高台的隔離部件以及沿半導體層堆疊的側壁形成半導體覆層。半導體覆層在半導體高台的頂面下方延伸，並且隔離部件的一部分在半導體覆層和半導體高台的側壁之間。方法更包括在通道區中，用閘極堆疊取代半導體鰭的第一半導體層和半導體覆層。隔離部件的部分位於閘極堆疊和半導體高台的側壁之間。

Description

半導體結構及其製造方法
本揭露是關於半導體結構及其製造方法，特別是關於多閘極裝置及多閘極裝置的隔離技術。
最近已經引入了多閘極裝置，其閘極部分或完全圍繞通道延伸，以提供對至少兩側的通道的存取，以改善閘極控制。多閘極裝置可大幅縮減積體電路(IC)技術，保持閘極控制並減輕短通道效應(SCE)，同時與傳統積體電路製造製程無縫整合。隨著多閘極裝置的不斷擴展，需要先進的技術來優化多閘極裝置的可靠度及/或性能。
本揭露一些實施例提供一種半導體結構的製造方法，方法包括在半導體高台上方形成具有半導體層堆疊的半導體鰭。半導體層堆疊包括第一半導體層和第二半導體層。第一半導體層位於半導體高台與第二半導體層之間。上述方法還包括形成相鄰半導體高台的隔離部件以及沿半導體層堆疊的側壁形成半導體覆層。半導體覆層在半導體高台的頂面下方延伸，且隔離部件的一部分在半導體覆層和半導體高台的側壁之間。上述方法更包括在通道區中，用閘極堆疊取代半導體鰭的第一半導體層和半導體覆層。隔離部件的部分在閘極堆疊和半導體高台的側壁之間。
本揭露另一些實施例提供一種半導體結構的製造方法，方法包括形成從基板延伸的鰭結構。鰭結構包括在基板延伸部上方的半導體層堆疊，並且半導體層堆疊包括多個第一半導體層和多個第二半導體層。上述方法更包括形成鄰近鰭結構的隔離部件。隔離部件具有設置在介電襯墊上方的介電層。上述方法更包括回蝕刻隔離部件並暴露隔離部件的沿基板延伸部的側壁的介電襯墊的部分，以及沿半導體層堆疊的側壁形成犧牲半導體層。犧牲半導體層在基板延伸部的頂面下方延伸至隔離部件的介電層，並且犧牲半導體層覆蓋隔離部件的介電襯墊的部分。上述方法更包括在隔離部件上方形成介電鰭。犧牲半導體層在介電鰭與半導體層堆疊之間，並且犧牲半導體層在介電鰭與隔離部件之間。上述方法更包括移除犧牲半導體層和第一半導體層，以及在第二半導體層周圍形成金屬閘極堆疊。在一些實施例中，沿半導體層堆疊的側壁形成犧牲半導體層包括在鰭結構和隔離部件上方沉積半導體層，以及從半導體層堆疊的頂面和隔離部件的頂面移除半導體層。在一些實施例中，移除犧牲半導體層和第一半導體層會部分移除介電鰭。
本揭露又一些實施例提供一種半導體結構，半導體結構包括半導體高台、相鄰半導體高台的隔離部件、設置在隔離部件上方的介電鰭、設置在半導體高台上方的半導體層、以及圍繞半導體層的閘極堆疊。閘極堆疊的一部分在半導體高台的頂面下方延伸，並且閘極堆疊的部分在隔離部件和介電鰭之間。在一些實施例中，隔離部件包括設置在介電襯墊上方的氧化層，並且閘極堆疊的部分物理接觸氧化層、介電襯墊和介電鰭。在一些實施例中，介電鰭的底面低於半導體高台的頂面。在一些實施例中，半導體結構更包括設置在半導體高台上方並且相鄰半導體層的磊晶源/汲極部件。磊晶源/汲極部件在隔離部件的頂面上延伸並且物理接觸介電鰭。在一些實施例中，隔離部件包括設置在介電襯墊上方的氧化層，並且磊晶源/汲極部件物理接觸氧化層和介電襯墊。
本揭露一般有關一種積體電路裝置，特別有關一種多閘極裝置的隔離技術，例如鰭式場效電晶體(FET)、全繞式閘極(GAA)場效電晶體及/或其他類型的多閘極裝置。
以下的揭露內容提供了許多不同實施例或範例，以便實施本揭露的不同部件。此外，下文描述了組件及排列之特定實例以簡化本揭露。當然，此些範例僅為示例而非侷限本揭露。舉例來說，在若是說明書敘述一第一部件形成於一第二部件上方或之上，即表示其可能包含上述第一部件與上述第二部件是直接接觸的實施例，亦可能包含了有額外部件形成於上述第一部件與上述第二部件之間，而使上述第一部件與第二部件可能未直接接觸的實施例。另外，本文中用於與空間相對用詞，，舉例來說，“下部(lower)”、“上部(upper)”、“水平(horizontal)”、“垂直(vertical)”、“之上(above)”、“上方(over)”、“之下(below)”、“下方(beneath)”、“向上(up)”、“向下(down)”、“頂部(top)」、“底部(bottom)”、等等及類似的用詞(舉例來說，“水平地(horizontally)”、“向下地(downwardly)”、“向上地(upwardly)”、等等)係為了便於描述圖式中一個部件與另一個部件之間的關係。空間相關用詞意欲包含使用中或操作中的元件或特徵之裝置所述者不同方位。此外，當用“約”、“近似”等來描述數字或數字範圍時，上述用語意指涵蓋考慮到製造製程中固有出現的變異的合理範圍內的數字，如所屬技術領域中具有通常知識者所理解的。舉例來說，基於與製造具有與該數字相關聯的特性的特徵相關聯的已知製造公差，數字或數字範圍涵蓋包括所描述的數字在內的合理範圍，例如在所描述的數字的+/-10%內。舉例來說，具有“約5 nm”厚度的材料層可涵蓋從4.5 nm到5.5 nm的尺寸範圍，其中所屬技術領域中具有通常知識者已知與沈積材料層相關的製造公差為+/-10％。更進一步而言，本揭露可在各種實施例中重複元件符號及/或字母。這種重複是為了簡單和清楚的目的，並且其本身並不規定所討論的各種實施例及/或配置之間的關係。
多閘極裝置包括閘極結構，上述閘極結構部分或完全圍繞通道區延伸，以提供對至少兩側的通道的存取。一種這樣的多閘極裝置是全繞式閘極(GAA)裝置，其包括垂直或水平堆疊的通道層(區域)，並以允許閘極堆疊環繞(或環繞)通道的方式懸浮在基板上方。全繞式閘極裝置可顯著增加閘極堆疊和通道區域之間的接觸面積，與其他多閘極裝置相比，例如鰭式場效電晶體(FinFET)，其已被觀察到降低次臨界擺幅(subthreshold swing，SS)、降低短通道效應(SCE)、增加驅動電流及/或改善通道控制。
本發明提出一種全繞式閘極製造技術，包括在形成虛置閘極和閘極隔離鰭之前沿半導體鰭的側壁形成犧牲半導體層，例如犧牲矽鍺層，以及在形成閘極隔離鰭之後形成虛置閘極。利用此技術，在全繞式閘極裝置的通道區域中，在半導體鰭的頂部而不是半導體鰭的側壁上形成虛置閘極，並且閘極取代製程包括從半導體鰭的頂部移除虛置閘極以形成閘極開口(與半導體鰭的頂部和側壁相反)，移除由閘極開口暴露的通道區域中的第一半導體層和犧牲半導體層(即，擴大閘極開口以圍繞全繞式閘極裝置的通道區中的第二半導體層)，並用閘極填充閘極開口。所提出的全繞式閘極製造技術還調整隔離結構以允許犧牲半導體層延伸超出半導體鰭的半導體高台的頂面。舉例來說，所提出的全繞式閘極製造技術包括，在形成犧牲半導體層之前，形成相鄰半導體鰭的隔離部件，並回蝕刻隔離部件直到隔離部件的頂面低於半導體高台的頂面。這允許犧牲半導體層和隨後形成的閘極(其取代犧牲半導體層)延伸超出半導體高台的頂面至隔離部件。在回蝕刻之後，可沿半導體高台的側壁保留隔離部件的部分，使得隔離部件的部分在半導體高台的側壁和犧牲半導體層之間以及在半導體高台的側壁和隨後形成的閘極之間。在一些實施例中，隔離部件包括介電層和介電襯墊，介電層的頂面低於半導體高台的頂面，並且沿半導體高台的側壁保留的隔離部件的部分是介電襯層，在回蝕刻後隔離部件的上述部分未被介電層覆蓋。
所提出的全繞式閘極製造技術提供了優於傳統全繞式閘極製造技術的幾個優點。作為一個示例，由於在形成犧牲半導體層和閘極隔離鰭之後形成虛置閘極，虛置閘極覆蓋半導體鰭的頂部而不是側壁，這便於移除虛置閘極。舉例來說，蝕刻製程不必移除高深寬比的虛置閘極(例如，在半導體鰭和閘極隔離鰭的側壁之間的虛置閘極部分具有相對較大的長度但相對較小的寬度，例如長寬比約大於10)，這消除了沿通道層的側壁及/或通道層之間的虛置閘極殘留物，並顯著改善了隨後形成的閘極與通道層的側壁及/或下通道層的底部/頂部之間的接觸。作為另一示例，延伸超出半導體高台的頂面的犧牲半導體層的部分提供將犧牲半導體層和相應地半導體鰭錨定到下面的裝置特徵(例如，隔離部件)的“基腳(feet)”，使得犧牲半導體層可在結構上支撐半導體鰭並顯著減少及/或消除鰭彎曲及/或鰭塌陷。作為又一示例，延伸超出半導體高台的頂面的犧牲半導體層的部分對隨後形成的閘極堆疊去除基腳(de-foot)，例如，通過任何閘極基腳(gate footing)及/或閘極加寬(gate widening)推至半導體高台的頂面下方，這可最小化及/或消除閘極堆疊向源/汲極區的突出。不同的實施例可能具有不同的優點，並且不需要任何實施例的特定優點。所提出的多閘極裝置製造技術和所得多閘極裝置的細節在下文中描述。
第1圖是根據本揭露的各個方面的用於製造多閘極裝置的方法10的流程圖。在方框15，方法10包括在半導體高台上方形成具有半導體層堆疊的半導體鰭。半導體層堆疊包括第一半導體層和第二半導體層。第一半導體層位於第二半導體層與半導體高台之間。在方框20，方法10包括在形成相鄰鰭結構的隔離部件。在一些實施例中，隔離部件包括在介電襯墊上方的介電層(例如，氧化層)。在方框25，方法10包括回蝕刻隔離部件直到隔離部件的頂面低於半導體高台的頂面。在一些實施例中，介電層的頂面低於半導體高台的頂面，並且回蝕刻暴露介電襯墊。在方框30，方法10包括形成半導體覆層，上述半導體覆層沿半導體層堆疊的側壁延伸超過半導體高台的頂面至隔離部件。在半導體高台的頂面下方的半導體覆層的一部分是半導體基腳(semiconductor foot)，並且在一些實施例中，隔離部件(例如，介電襯墊)位於半導體基腳和半導體高台之間。在方框35處，方法10包括在隔離部件上方並與半導體覆層相鄰地形成介電鰭(例如，閘極隔離鰭)。半導體基腳位於介電鰭和隔離部件之間。在一些實施例中，介電鰭包括下部和上部，其中下部包括位於介電襯墊上方的介電層(例如，氧化層)並且上部包括高k介電層。
在方框40，方法10包括在源/汲極區中，用半導體高台上方的磊晶源/汲極部件取代第一半導體層、第二半導體層和半導體覆層。在一些實施例中，這種取代可包括執行第一蝕刻製程以移除第一半導體層和第二半導體層，從而形成源/汲極凹陷；進行第二蝕刻製程以移除半導體覆層並橫向延伸源/汲極凹陷，從而暴露隔離部件和介電鰭；用磊晶材料填充源/汲極凹陷。在方框45，方法10包括在通道區中，用閘極堆疊取代第一半導體層和半導體覆層，閘極堆疊圍繞第二半導體層並在半導體高台的頂面下方延伸。在半導體高台的頂面下方延伸的閘極堆疊的一部分是閘極基腳(gate foot)，其取代了半導體覆層的半導體基腳。在一些實施例中，隔離部件(例如，介電襯墊)在閘極基腳和半導體高台之間，並且閘極基腳在隔離部件和介電鰭之間。閘極基腳的長度大於半導體基腳的長度，及/或閘極基腳的寬度大於半導體基腳的寬度。閘極基腳和半導體基腳之間的長度及/或寬度差異可能是由於在移除第一半導體層及/或半導體覆層時對介電鰭的輕微蝕刻造成的。在一些實施例中，這種取代可包括執行從通道區移除第一半導體層和半導體覆層的蝕刻製程。在一些實施例中，在形成介電鰭之後，在通道區中的半導體鰭和半導體覆層上方形成虛置閘極，並且虛置閘極也被閘極堆疊取代。在此實施例中，移除虛置閘極以形成暴露通道區中的第一半導體層和半導體覆層的閘極開口，隨後移除第一半導體層和半導體覆層。為了清楚起見，已簡化第1圖以更好地理解本揭露的發明概念。可在方法10之前、期間和之後提供其他步驟，並且對於方法10的其他實施例，可移動、取代或消除所描述的一些步驟。
第2A-2S圖，第3A-3I圖和第4A-4D圖是根據本揭露的各個方面的部分或全部在例如與第1圖的方法10相關的不同製造階段的多閘極裝置100的局部剖面圖。第2A-2S圖是沿閘極長度方向穿過多閘極裝置100的源/汲極區截取(切)。第3A-3I圖是沿閘極寬度方向穿過多閘極裝置100的源/汲極區和通道區截取。第4A-4D圖沿閘極長度方向穿過多閘極裝置100的通道區截取。第3A-3I圖 (例如，閘極剖面圖)分別對應於第2J–2S圖(例如，源/汲極剖面圖)的相同製造階段。第4A-4D圖(例如，通道剖面圖)分別對應於第2P-2S 圖和第3A-3I圖的相同製造階段。多閘極裝置100被製造為包括至少一個全繞式閘極電晶體(即，具有圍繞至少一個懸浮通道(例如，奈米線、奈米片、奈米棒等)的閘極的電晶體，其中至少一個懸浮通道在磊晶源/汲極之間延伸)。在一些實施例中，多閘極裝置100配置有至少一個p型全繞式閘極電晶體及/或至少一個n型全繞式閘極電晶體。多閘極裝置100可包括在微處理器、記憶體、其他積體電路裝置或上述之組合中。在一些實施例中，多閘極裝置100是積體電路晶片、晶片上系統(SoC)或其一部分的一部分，其包括各種被動和主動微電子裝置，例如電阻、電容、電感、二極體、p型場效電晶體(PFET)、n 型場效電晶體(NFET)、金屬氧化物半導體場效電晶體(MOSFET)、互補式金屬氧化物半導體(CMOS)電晶體、雙載子接面電晶體(BJT)、橫向擴散金屬氧化物半導體(LDMOS)電晶體、高壓電晶體、高頻電晶體、其他合適的組件或上述之組合。為了便於描述和理解，本文同時討論第2A-2S圖、第3A-3I圖和第4A-4D圖。為了清楚起見，為了更好地理解本揭露的發明概念，已簡化第2A-2S圖、第3A-3I圖和第4A-4D圖。可在多閘極裝置100中添加額外的特徵，並且可在多閘極裝置100的其他實施例中取代、修改或消除下面描述的一些特徵。
轉到第2A圖，多閘極裝置100包括半導體基板(晶圓)105、半導體基板105上方的半導體層堆疊110(包括例如半導體層115和半導體層120)以及半導體層堆疊110上方的半導體硬遮罩層125。半導體基板105包括元素半導體，例如矽及/或鍺；化合物半導體，例如碳化矽(SiC)、砷化鎵(GaAs)、磷化鎵(GaP)、磷化銦(InP)、砷化銦(InAs)、銻化銦(InSb)或上述之組合；合金半導體，例如矽鍺(SiGe)、磷化砷鎵(GaAsP)、砷化鋁銦(AlInAs)、砷化鋁鎵 (AlGaAs)、砷化銦鎵 (GaInAs)、磷化銦鎵 (GaInP)、磷化砷銦鎵 (GaInAsP)或上述之組合；或上述之組合。在所示的實施例中，半導體基板105包括矽。半導體基板105可包括各種摻雜區，例如p型摻雜區(稱為p井)、n型摻雜區(稱為n井)或上述之組合。N井包括n型摻質，例如磷、砷、其他n型摻質或上述之組合。P井包括p型摻質，例如硼、銦、其他p型摻質或上述之組合。在一些實施例中，半導體基板105中的摻雜區包括p型摻質和n型摻質的組合。各種摻雜區可直接形成在半導體基板105上及/或半導體基板105中，例如，提供p井結構、n井結構、雙井結構、昇起式結構或上述之組合。可執行離子植入製程、擴散製程、其他合適的摻雜製程或上述之組合以形成各種摻雜區。
半導體層115的組成不同於半導體層120的組成，以在後續製程期間實現不同的蝕刻選擇比及/或不同的氧化速率。在第2A圖中，半導體層115和半導體層120包括不同的材料、成分原子百分比、成分重量百分比、厚度及/或特性以在蝕刻製程期間實現期望的蝕刻選擇比，例如實施以在多閘極裝置的通道區域中形成懸浮通道層的蝕刻製程。在所示的實施例中，其中半導體層115包括矽鍺並且半導體層120包括矽，對於給定的蝕刻劑，半導體層120的矽蝕刻速率不同於半導體層115的矽鍺蝕刻速率。在一些實施例中，半導體層115和半導體層120包括相同的材料但具有不同的成分原子百分比以實現蝕刻選擇比及/或不同的氧化速率。舉例來說，半導體層115和半導體層120可包括矽鍺，其中半導體層115和半導體層120具有不同的矽原子百分比及/或不同的鍺原子百分比。半導體層115和半導體層120包括半導體材料的任何組合，其提供期望的蝕刻選擇比、期望的氧化速率差異及/或期望的性能特性(例如，使電流最大化的材料)，包括本文揭露的任何半導體材料。
通過在半導體基板105上方沉積半導體層115和半導體層120來形成半導體層堆疊110。從半導體基板105的頂面以交錯或交替配置垂直(例如，沿z方向)堆疊半導體層115和半導體層120。在一些實施例中，沉積包括以所示的交錯和交替配置來磊晶成長半導體層115和半導體層120。舉例來說，第一個的半導體層115在半導體基板105上磊晶成長，第一個的半導體層120在第一個的半導體層115上磊晶成長，第二個的半導體層115在第一個的半導體層120上磊晶成長，依此類推，直到半導體層堆疊110具有所需數量的半導體層115和半導體層120。在此實施例中，半導體層115和半導體層120可被稱為磊晶層。半導體層115和半導體層120可通過分子束磊晶(MBE)、化學氣相沉積(CVD)、金屬有機化學氣相沉積(MOCVD)、其他合適的磊晶成長製程或上述之組合來磊晶成長。
在一些實施例中，通過將含矽前驅物及/或含鍺前驅物和載氣引入到製程腔室中的例如遠距電漿化學氣相沉積(RPCVD)的選擇性化學氣相沉積製程形成半導體層115和半導體層120，含矽前驅物及/或含鍺前驅物與多閘極裝置100的半導體表面相互作用以分別形成半導體層115和半導體層120。含矽前驅物包括矽烷(SiH 4)、乙矽烷 (Si 2H 6)、二氯矽烷(DCS)、三氯氫矽(SiHCl 3)、四氯化矽(SiCl 4)、其他合適的含矽前驅物或上述之組合。含鍺前驅物包括鍺烷(GeH 4)、乙鍺烷(Ge 2H 6)、四氯化鍺(GeCl 4)、二氯化鍺(GeCl 2)、其他合適的含鍺前驅物或上述之組合。載氣可是惰性氣體，例如氫氣(H 2)。在所示的實施例中，半導體層115和半導體層120在相同的製程腔室中磊晶成長並且調整前驅物特性和交替前驅物，以形成半導體層115和半導體層120。舉例來說，在沉積半導體層120時，製程腔室中引入含矽前驅物(例如，矽烷(SiH 4))和載體前驅物(例如，氫氣(H 2))，並且在沉積半導體層 115 時，製程腔室中引入含矽前驅物、載體前驅物和含鍺前驅物(例如，鍺烷(GeH 4))。在一些實施例中，選擇性化學氣相沉積製程將含摻質的前驅物引入製程腔室，以促進半導體層 115 和半導體層 120 的原位摻雜。含摻質的前驅物包括硼(例如，乙硼烷(B 2H 6))、磷(例如，磷化氫(PH 3))、砷(例如，砷化氫(AsH 3))、其他合適的含摻質前驅物，或上述之組合。在一些實施例中，選擇性化學氣相沉積製程將含有蝕刻劑的前驅物引入製程腔室，以防止或限制矽材料及/或鍺材料在介電質表面及/或非半導體表面上的成長。在此實施例中，調整選擇性化學氣相沉積製程的參數，以確保半導體材料在半導體表面上的淨沉積。含蝕刻劑前驅物包括氯氣(Cl 2)、氯化氫(HCl)、可促進所需半導體材料(例如矽及/或鍺)(長選擇性的其他含蝕刻劑前驅物或上述之組合。
半導體硬遮罩層125包括元素半導體，例如矽及/或鍺；碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦等化合物半導體；合金半導體，例如矽鍺(SiGe)、磷化砷鎵(GaAsP)、砷化鋁銦(AlInAs)、砷化鋁鎵 (AlGaAs)、砷化銦鎵 (GaInAs)、磷化銦鎵 (GaInP)及/或磷化砷銦鎵 (GaInAsP)；或上述之組合。在所示實施例中，半導體硬遮罩層125包括矽鍺，並且半導體硬遮罩層125的厚度大於半導體層115的厚度。在一些實施例中，通過例如用於形成半導體層115的那些磊晶成長製程來沉積半導體硬遮罩層125。在一些實施例中，在用於形成半導體層120和半導體層115的相同製程腔室中，在最頂層的半導體層120上方沉積半導體硬遮罩層125。在此實施例中，用於沉積半導體硬遮罩層125的選擇性化學氣相沉積(即，在多閘極裝置100暴露於含矽前驅物、載體前驅物和含鍺前驅物之位置)的時間比用於沉積半導體層115的選擇性化學氣相沉積的時間長，以提供更厚的半導體硬遮罩層125。
在第2B圖中，圖案化半導體層堆疊110和半導體基板105，以形成從半導體基板105延伸的鰭，例如鰭130A和鰭130B。鰭130A和鰭130B各自沿y方向實質上相互平行地延伸，且具有y方向的長度、x方向的寬度和z方向的高度。鰭130A和鰭130B各自包括基板部分(即，半導體基板105的圖案化的突出部分，其可被稱為半導體高台105'、半導體基板105的鰭部分、基板延伸部、基板鰭部分、蝕刻的基板部分等)、位於基板部分上方的半導體層堆疊部分(即，半導體層堆疊110的部分，其包括半導體層115和半導體層120)、以及在半導體層堆疊部分上方的圖案化層部分(即，圖案化層135)。鰭130A和鰭130B具有寬度W1(此處是沿x方向)，鰭130A和鰭130B之間具有間距S(此處是沿x方向)。在一些實施例中，寬度W1約為5 nm至約30 nm。在一些實施例中，間距S約為10 nm至約50 nm。
圖案化層135包括與半導體層堆疊110和半導體基板105的材料不同的材料，以在後續製程期間實現蝕刻選擇比，使得可選擇性地蝕刻半導體層堆疊110及/或半導體基板105且最小(或沒有)蝕刻圖案化層135，反之亦然。在所示的實施例中，圖案化層135包括沉積在半導體硬遮罩層125上的墊層136和沈積在墊層136上的遮罩層138。在一些實施例中，墊層136和遮罩層138是介電硬遮罩層。舉例來說，墊層136和遮罩層138各自包括矽、氧、氮、碳及/或其他合適的介電成分。在一些實施例中，墊層136包括設置在氧化矽層上方的氮化矽層或氮氧化矽層，並且遮罩層138為氧化矽層。在一些實施例中，墊層136的氧化矽層通過熱氧化及/或其他合適的製程形成，而墊層136的氮化矽層通過化學氣相沉積(CVD)、低壓化學氣相沉積(LPCVD)、電漿輔助化學氣相沉積(PECVD)形成)、熱氮化(例如，矽的熱氮化)、其他合適的製程或上述之組合。在一些實施例中，遮罩層138通過電漿輔助化學氣相沉積(PECVD)形成(例如，遮罩層是電漿輔助氧化物(PEOX)層)。墊層136可包括促進半導體層堆疊110和遮罩層138之間的粘著性、在蝕刻遮罩層138時用作蝕刻停止層及/或在形成隔離部件時用作平坦化停止層的材料。本揭露考慮用於形成墊層136及/或遮罩層138的其他材料及/或方法，以及圖案化層135的其他配置。
在半導體層堆疊110上方形成圖案化層135之後，執行微影及/或蝕刻製程以圖案化圖案化層135、半導體層堆疊110和半導體基板105。微影製程可包括在圖案化層135上方形成光阻層(例如，通過旋塗)，進行曝光前烘烤製程，使用遮罩進行曝光製程，進行曝光後烘烤製程，以及進行顯影製程。在曝光製程中，光阻層暴露於輻射能(例如紫外(UV)光、深紫外(DUV)光或極紫外(EUV)光)，其中遮罩阻擋、透射、及/或反射到光阻層的輻射能取決於遮罩的遮罩圖案及/或遮罩類型(舉例來說，二元遮罩，相位移遮罩、或EUV遮罩)，使對應於遮罩圖案的影像投射至光阻層上。由於光阻層對輻射能敏感，因此光阻層的曝光部分會發生化學變化，且取決於光阻層的特性和用於顯影製程之顯影溶液的特性，光阻層的曝光(或未曝光)部分在顯影製程中會溶解。在顯影之後，圖案化光阻層包括相應於遮罩的光阻圖案。蝕刻製程使用圖案化的光阻層作為蝕刻遮罩移除半導體層堆疊的部分。在一些實施例中，在設置在半導體層堆疊上方的遮罩層上方形成圖案化光阻層，第一蝕刻製程移除遮罩層的部分以形成圖案化層135(即，圖案化硬遮罩層)，並且第二蝕刻製程使用圖案化層135作為蝕刻遮罩移除半導體層堆疊110的部分及/或半導體基板105的部分。蝕刻製程可包括乾蝕刻、濕蝕刻、其他合適的蝕刻或上述之組合。在蝕刻製程之後，移除圖案化的光阻層，例如，通過光阻去除製程或其他合適的製程。
在一些實施例中，通過多重圖案化製程形成鰭130A和鰭130B，例如雙重圖案化微影(DPL)製程(舉例來說，微影-蝕刻-微影-蝕刻(LELE)製程、自對準雙重圖案化(SADP)製程、介電間隙壁(SID)製程、其他雙重圖案化製程、或上述之組合)、三重圖案化製程(舉例來說，微影-蝕刻-微影-蝕刻-微影-蝕刻(LELELE)製程、自對準三重圖案化(SATP)製程、其他三重圖案化製程、或上述之組合)及/或其他多重圖案化製程(舉例來說，自對準四重圖案化(SAQP)製程)。這樣的製程還可提供鰭130A和鰭130B，每個鰭130A和鰭130B具有各自的圖案化層135、各自的半導體層堆疊110和各自的半導體高台105'。在一些實施例中，在圖案化半導體層堆疊110及/或半導體基板105的同時實施導向自組裝(directed self-assembly，DSA)技術。
在鰭130A和鰭130B之間及/或圍繞鰭130A和鰭130B形成溝槽140。轉到第2C圖，製程包括在溝槽140中形成隔離部件150。在一些實施例中，隔離部件150通過在部分填充溝槽140的多閘極裝置100上方沉積介電層、在多閘極裝置100上方(特別是在介電層上方)沉積氧化層填充溝槽140的剩餘部分，並執行平坦化製程，例如化學機械研磨(CMP)製程，直到到達並暴露墊層136(即，墊層136用作平坦化停止層)為止。平坦化製程移除遮罩層138和遮罩層138上方及/或墊層136頂面上方的任何介電層及/或氧化物材料。剩餘的介電層和氧化物材料分別形成隔離部件 150的介電襯墊152和氧化層154。平坦化製程可移除墊層 136 的部分。舉例來說，平坦化製程可移除墊層 136 的頂層(例如，氧化矽層)並暴露下層的墊層 136(例如，氮化矽層)。在此實施例中，平坦化製程減少鰭130A和鰭130B的墊層136的厚度。
介電層(即，介電襯墊152)通過原子層沉積(ALD)、化學氣相沉積(CVD)、物理氣相沉積(PVD)、高密度電漿化學氣相沉積(HDPCVD)、有機金屬化學氣相沉積(MOCVD)、遠距電漿化學氣相沉積(RPCVD)、電漿輔助化學氣相沉積(PECVD)、低壓化學氣相沉積(LPCVD)、原子層化學氣相沉積(ALCVD)、常壓化學氣相沉積(APCVD)、次大氣壓化學氣相沉積(SACVD)、其他合適的方法或上述之組合形成。介電襯墊152覆蓋由半導體層堆疊110的側壁和墊層136的側壁形成的溝槽140的側壁，以及由半導體高台105'及/或半導體基板105形成的溝槽140的底部。介電襯墊152包括合適的介電材料，例如含氧介電材料(例如，包括氧與矽、碳及/或氮結合的介電材料)。舉例來說，介電襯墊152包括氧化矽、氮氧化矽及/或碳氮氧化矽。在此實施例中，介電襯墊152可被稱為氧化物襯墊。在一些實施例中，介電襯墊152包括n型摻質及/或p型摻質。在一些實施例中，介電層(即，介電襯墊152)用作用於隨後成長及/或沉積氧化物材料(即，氧化層154)的種子層。
在所示的實施例中，氧化物材料(即，氧化層154)通過流動式化學氣相沉積(FCVD)形成，其可包括在多閘極裝置100上沉積可流動氧化物材料(例如，處於液態)並通過退火製程將可流動氧化物材料轉化成固態氧化物材料。可流動氧化物材料可流入溝槽140並與多閘極裝置100的暴露表面一致。在一些實施例中，可流動氧化物材料是可流動矽氧材料，並且退火製程將可流動矽氧材料轉化進入矽和氧層(silicon-and-oxygen layer)，例如氧化矽層。在一些實施例中，退火製程為熱退火，其可將多閘極裝置100加熱到有利於可流動氧化物材料轉化成固體氧化物材料的溫度。在一些實施例中，退火製程將可流動氧化物材料暴露於紫外光(UV)輻射。在一些實施例中，在執行平坦化製程之前執行退火製程。在一些實施例中，氧化物材料通過高深寬比沉積(HARP)製程沉積。在一些實施例中，氧化物材料通過高密度電漿化學氣相沉積(HDPCVD)沉積。在一些實施例中，在平坦化製程之後執行退火製程以進一步固化及/或緻密化氧化層154。
如第2D圖所示，凹陷及/或回蝕刻隔離部件150，使得鰭130A和鰭130B從隔離部件150延伸(突出)。隔離部件150填充溝槽140的下部並圍繞鰭130A和鰭130B的部分。隔離部件150具有寬度W2，其大約等於鰭130A和鰭130B之間的間距S。在一些實施例中，寬度W2約為10 nm至約50 nm。從隔離部件150的頂面延伸的鰭130A和鰭130B的部分被指定為上方鰭主動區155U，並且被隔離部件150包圍的鰭130A和鰭130B的部分被指定為下方鰭主動區155L。隔離部件150將多閘極裝置100的主動裝置區域及/或被動裝置區域彼此電性隔離。舉例來說，隔離部件150將鰭130A和鰭130B、鰭130A與多閘極裝置100的其他裝置區域、以及鰭130B與多閘極裝置100的其他裝置區域分離和電性隔離。可配置隔離部件150的各種尺寸及/或特性以實現淺溝槽隔離(STI)結構、深溝槽隔離(DTI)結構、矽局部氧化(LOCOS)結構、其他合適的隔離結構或上述之組合。在所示的實施例中，隔離部件150是淺溝槽隔離(STI)。
在一些實施例中，蝕刻製程相對於鰭130A和鰭130B的半導體層選擇性地移除隔離部件150。換句話說，蝕刻製程實質上移除隔離部件150，但不移除或不實質移除半導體遮罩層125、半導體層120和半導體層115。舉例來說，選擇用於蝕刻製程的蝕刻劑，以比半導體材料(例如，半導體遮罩層125、半導體層120和半導體層115)更高的速率蝕刻介電材料(例如，氧化層154、介電襯墊152及/或墊層136)。蝕刻製程是乾蝕刻、濕蝕刻、其他合適的蝕刻製程或上述之組合。在一些實施例中，蝕刻製程移除墊層136。在一些實施例中，墊層136在蝕刻製程期間用作蝕刻遮罩。在一些實施例中，第一蝕刻製程回蝕刻氧化層154並且第二蝕刻製程回蝕刻介電襯墊152。第一蝕刻製程可相對於介電襯墊152選擇性地移除氧化層154，並且第二蝕刻製程可選擇性地移除介電襯墊152相對於氧化層154。在一些實施例中，第一蝕刻製程部分移除介電襯墊152及/或第二蝕刻製程部分移除氧化層154。在一些實施例中，第二蝕刻製程是鰭修整製程，其減少鰭130A和鰭130B的尺寸(例如，將鰭130A和鰭130B的寬度從第一寬度減小到第二寬度)及/或修改鰭130A和鰭130B的輪廓。舉例來說，在鰭130A和鰭130B具有錐形輪廓(例如，錐形側壁和沿鰭130A和鰭130B的高度增加的寬度)的情況下，鰭修整製程可減少側壁錐形化，從而為鰭130A和鰭130B提供實質上垂直側壁及/或沿其高度的實質上一致的寬度。
蝕刻製程使隔離部件150凹陷直到達到上方鰭主動區155U的目標高度為止。在第2D圖中，隔離部件150的高度(此處是沿z方向)與半導體高台105'的高度大致相同，並且具有高度H的上方鰭主動區155U由半導體層堆疊110形成。在一些在實施例中，高度H約為30 nm至約60 nm。在一些實施例中，通過蝕刻製程部分暴露而不是完全暴露半導體層堆疊110，並且隔離部件150的高度大於半導體高台105'的高度。在此實施例中，隔離部件150在最底部的半導體層120下方。在一些實施例中，通過蝕刻製程部分暴露半導體高台105'，並且隔離部件150的高度小於半導體高台105'的高度。
在一些實施例中，氧化層154比介電襯墊152更進一步被回蝕刻，從而在隔離部件150中形成凹陷156。在所示的實施例中，凹陷156在上部鰭主動區155U下方具有深度D1(此處是沿z方向)，其為半導體高台105'的頂面與氧化層154的頂面彎曲表面之間的距離。在一些實施例中，深度D1約為3 nm至約40 nm。在一些實施例中，氧化層154的頂部彎曲表面是凹面。
氧化層154的過度蝕刻暴露了介電襯墊152的部分，使得介電襯墊152具有未被氧化層154覆蓋的襯墊部分152A和被氧化層154覆蓋的襯墊部分152B。襯墊部分152A具有長度L1(此處是沿z方向)並形成凹陷156的側壁。在一些實施例中，長度L1約為 3 nm 至約 20 nm。在一些實施例中，在蝕刻製程之前，介電襯墊152具有相對的表面(例如，與半導體高台105'和半導體基板105共享界面的外表面和與氧化層154共享界面的內表面)，其實質上具有相同的輪廓，並且介電襯墊152具有實質均勻的厚度，例如厚度T1。蝕刻製程可調整介電襯墊152的暴露部分的內表面的輪廓，使得襯墊部分152A和襯墊部分152B在蝕刻製程之後具有不同的物理特性。舉例來說，蝕刻製程可使介電襯墊152的暴露部分的內表面變圓，從而為襯墊部分152A提供具有不同輪廓的相對表面(例如，彎曲的內表面和線性外表面)，而襯墊部分152B具有相對的表面具有實質相同的輪廓(例如，線性內表面和線性外表面)。在一些實施例中，襯墊部分152A具有小於厚度T1的厚度(此處是沿x方向)，並且沒有暴露於蝕刻製程的襯墊部分152B具有厚度T1(此處是沿x方向)。在一些實施例中，襯墊部分152A的厚度沿長度L1從厚度T2增加到厚度T1。在一些實施例中，厚度T1約為1 nm至約5 nm。在一些實施例中，厚度T2約為1 nm至約3 nm。在一些實施例中，襯墊部分152A的厚度沿長度L1從大約1 nm增加到大約5 nm。在一些實施例中，襯墊部分152A的厚度取決於其輪廓沿長度L1變化。
參考第2E圖，通過原子層沉積(ALD)、化學氣相沉積(CVD)、物理氣相沉積(PVD)、高密度電漿化學氣相沉積(HDPCVD)、有機金屬化學氣相沉積(MOCVD)、遠距電漿化學氣相沉積(RPCVD)、電漿輔助化學氣相沉積(PECVD)、低壓化學氣相沉積(LPCVD)、原子層化學氣相沉積(ALCVD)、常壓化學氣相沉積(APCVD)、次大氣壓化學氣相沉積(SACVD)、其他合適的沉積方法或上述之組合，在多閘極裝置100上沉積矽鍺層160'。在一些實施例中，矽鍺層160'通過保形沉積製程形成並且與沈積在其上的多閘極裝置100的表面一致。在第2E圖中，矽鍺層160'具有實質均勻的厚度，例如厚度T3，並且覆蓋鰭130A和鰭130B的頂部、鰭130A和鰭130B的側壁、凹陷156的側壁以及凹陷156的底部。在實施例中，矽鍺層160'包裹鰭130A和鰭130B，部分填充凹陷156，並且部分填充溝槽140的上部。在所示的實施例中，厚度T3小於凹陷156的深度D1。在一些實施例中，厚度T3約為5 nm至約12 nm。在一些實施例中，厚度T3大於或等於凹陷156的深度D1。在一些實施例中，厚度T3大於或等於犧牲矽鍺層160(也稱為矽鍺覆層)沿鰭130A和鰭130B的側壁的目標厚度。
參考第2F圖，通過例如乾蝕刻、濕蝕刻、其他合適的蝕刻製程或上述之組合的蝕刻製程移除矽鍺層160'的部分。矽鍺層160'的剩餘部分形成犧牲矽鍺層160，其覆蓋鰭130A和鰭130B的側壁(例如，半導體遮罩層125的側壁和半導體層堆疊110的側壁)。在所示的實施例中，因為隔離部件150的頂面(具體地，隔離部件150的氧化層154的頂面)低於半導體高台105'的頂面，所以犧牲矽鍺層160延伸超出上方鰭主動區155U，在半導體高台105'的頂面下方至隔離部件150的氧化層154。在一些實施例中，犧牲矽鍺層160覆蓋介電襯墊152的襯墊部分152A。在一些實施例中，犧牲矽鍺層160'物理接觸介電襯墊152和氧化層154。犧牲矽鍺層160沿z方向縱向延伸並且具有厚度T4(此處是沿x方向)。厚度T4大於襯墊部分152A的厚度。舉例來說，厚度T4大於襯墊部分152A的厚度T2。在第2F圖中，在襯墊部分152A的底部具有厚度T1的情況下，厚度T4也大於厚度T1。在一些實施例中，厚度T4約為5 nm至約20 nm。厚度T4小於或等於厚度T3。舉例來說，沿鰭130A和鰭130B的側壁的矽鍺層160'的厚度可通過蝕刻製程降低，使得厚度T4小於厚度T3。
在半導體高台105'的頂面下方的犧牲矽鍺層160的部分被稱為基腳160F。由於犧牲矽鍺層160鄰接鰭130A和鰭130B的側壁，因此基腳160F將犧牲矽鍺層160錨定到隔離部件150，並且相應地，將鰭130A和鰭130B錨定到隔離部件150。基腳160F因此增強犧牲矽鍺層160的結構穩定性，並且具有基腳160F的犧牲矽鍺層160可在結構上支撐鰭130A和鰭130B，這在鰭的深寬比隨著積體電路技術的微縮而增加時，在隨後的製程期間可減少(並且在一些實施例中，消除)鰭130A及/或鰭130B彎曲及/或塌陷的情況。在第2F圖中，基腳160F覆蓋介電襯墊152的襯墊部分152A，部分填充凹陷156，物理接觸介電襯墊152，並且物理接觸氧化層154。基腳160F的長度L2(此處是沿z方向)大於襯墊部分152A的長度L1且小於凹陷156的深度D1。在一些實施例中，長度L2約為 3  nm 至約 20 nm。具有長度L2小於約3 nm的基腳160F的犧牲矽鍺層160可能無法充分錨定到隔離部件150，且因此對鰭130A及/或鰭130B提供不足的結構支撐，這可能導致鰭塌陷及/或鰭彎曲。基腳160F具有與表面A相對的表面A和表面B。表面A物理接觸襯墊部分152A，表面B實質上垂直地(此處是沿z方向)延伸，並且基腳160F的厚度T5在表面A和表面B之間。在一些實施例中，厚度T5實質上等於厚度T4。在一些實施例中，厚度T5沿基腳160F的長度L2從厚度T4減小到小於厚度T4的厚度。在一些實施例中，厚度T5 沿基腳160F的長度變化，取決於襯墊部分152沿長度L1的厚度變化和表面B的變化。
基腳160F具有底部160F'，底部160F'超過介電襯墊152的襯墊部分152A並且沿氧化層154的彎曲頂面橫向延伸。底部160F'橫向地(例如，沿x方向)延伸超過基腳160F的表面B。底部160F'具有表面C和與表面C相對的表面D。表面C物理接觸氧化層154，表面C從表面A延伸，並且表面D從表面B延伸。底部160F還具有從表面C延伸到表面D的表面E。表面E是基腳160F的尖端並且不物理接觸介電襯墊152及/或氧化層154。在所示的實施例中，表面E是曲面。厚度T6在表面C和表面D之間。厚度T6小於厚度T5。在一些實施例中，厚度T6約為0.5 nm至約2 nm。底部160F'各自具有相對於與犧牲矽鍺層160的縱向方向(例如，z軸)平行的軸的對應頸角(necking angle)θ，和相對於與犧牲矽鍺層160的縱向方向(例如，x軸)垂直的軸的對應足角(necking angle)φ。可配置蝕刻製程為確保頸角θ和足角φ在限定範圍內，上述限定範圍可優化用於在後續製程期間移除犧牲矽鍺層160的蝕刻製程，例如當用磊晶源/汲極部件及/或閘極堆疊取代犧牲矽鍺層160時，如下文進一步描述。在一些實施例中，頸角θ約為125°至約179°。在一些實施例中，足角約為10°至約63°。頸角約小於125°及/或足角約小於10° 可能導致蝕刻不足。舉例來說，實施以移除犧牲矽鍺層160的蝕刻製程可能無法充分移除底部160F'(與厚度T5相比可能相對厚)，使得在襯墊部分152A及/或氧化物上仍有矽鍺殘留物。頸角約大於179°及/或底角約大於63°可能導致過度蝕刻。舉例來說，實施以移除犧牲矽鍺層160並確保實質上完全移除底部160F'(與厚度T5相比可能相對薄)的蝕刻製程可能會無意中移除周圍部件的部分，例如隔離部件150、介電鰭170及/或半導體層120。
在一些實施例中，蝕刻製程為異向性蝕刻製程，其通常是指在不同方向具有不同蝕刻速率的蝕刻製程，使得蝕刻製程在特定方向上移除材料。舉例來說，蝕刻具有大於水平蝕刻速率的垂直蝕刻速率(在一些實施例中，水平蝕刻速率等於零)。因此，異向性蝕刻製程實質上在垂直方向(此處是z方向)上移除材料，而在水平方向(此處是x方向及/或y方向)上移除最少(甚至沒有)材料。在此實施例中，異向性蝕刻不移除或移除最少覆蓋鰭130A和鰭130B的側壁(例如，半導體遮罩層125、半導體層120和半導體層115的側壁)的矽鍺層160'的部分以及覆蓋凹陷156的側壁的矽鍺層160'的部分(例如，介電襯墊152的襯墊部分152A)，但移除覆蓋鰭130A和鰭130B的矽鍺層160'的頂部的部分(例如，半導體遮罩層125的頂面)和覆蓋凹陷156底部的矽鍺層160'的部分(例如氧化層154的彎曲頂面)。
轉到第2G-2I圖，製程包括在隔離部件150上方形成介電鰭170。介電鰭170填充溝槽140上部的剩餘部分並在半導體高台105'的頂面下方延伸以填充隔離部件150中的凹陷156的剩餘部分。每個介電鰭170包括下部，其包括介電襯墊172和氧化層174，以及上部，其包括介電襯墊172和高k介電層(高介電常數介電層)176。在下部，介電襯墊172包裹氧化層174，介電襯墊172在氧化層174和犧牲矽鍺層160之間，並且介電襯墊172在氧化層174和氧化層154之間。在上部，介電襯墊172在高k介電層176和犧牲矽鍺層160之間。在一些實施例中，氧化層174物理接觸介電襯墊172和高k介電層176，並且介電襯墊172物理接觸氧化層154、犧牲矽鍺層160、氧化層174和高k介電層176。在一些實施例中，高k介電層176物理接觸犧牲矽鍺層160，例如在介電鰭170的製程期間，至少部分地移除介電襯墊172覆蓋犧牲矽鍺層160的部分。
介電襯墊172包括含矽介電材料，例如包括與氧、碳及/或氮結合的矽的介電材料。舉例來說，介電襯墊172包括氧化矽、氮化矽、碳化矽、碳氮化矽、氮氧化矽、碳氧化矽、碳氧化矽或上述之組合。在所示的實施例中，介電襯墊172是碳氮化矽(SiCN)層，其可增強半導體高台105'(和其上方的上方鰭主動區155U)的隔離。氧化層174包括含氧介電材料。在一些實施例中，氧化層174類似於氧化層154。舉例來說，氧化層174包括矽和氧(例如，氧化矽)。高k介電層176包括高k介電材料，其通常是指相對於二氧化矽的介電常數(k≈3.9)具有高介電常數(k值)的介電材料。在一些實施例中，高k介電層176包括二氧化鉿(HfO 2)、氧化鋁鉿(HfAlO x)(例如，氧化鉿矽(HfSiO)或矽酸鉿(HfSiO 4))、氮氧化鉿矽(HfSiON)、氧化鑭鉿(HfLaO)、氧化鉿鉭(HfTaO)、氧化鉿鈦(HfTiO)、氧化鉿鋯(HfZrO)、氧化鋁鉿(HfAlO x)、一氧化鋯(ZrO)、二氧化鋯(ZrO 2)、鋯英石(ZrSiO 2)、一氧化鋁(AlO)、矽酸鋁(AlSiO)、氧化鋁(Al 2O 3)、一氧化鈦(TiO)、二氧化鈦(TiO 2)、氧化鑭(LaO)、矽酸鑭(LaSiO)、三氧化二鉭(Ta 2O 3)、五氧化二鉭(Ta 2O 5)、氧氧化釔(Y 2O 3)、鈦酸鍶(SrTiO 3)、鋯酸鋇(BaZrO 3)、鈦酸鋇(BaTiO 3)、鈦酸鍶鋇((Ba,Sr)TiO 3)、二氧化鉿-氧化鋁(HfO 2-Al 2O 3)、其他合適的高k介電材料或上述之組合。在一些實施例中，高k介電層176是金屬氧化層，例如氧化鉿(例如，HfO x)層、氧化鋁(AlO x)層、氧化鋯(ZrO x)層或上述之組合，其中x是高k介電層176的介電材料中氧原子的數量。在所示的實施例中，高k介電層176是氧化鉿層(例如，HfO 2)。在一些實施例中，介電襯墊172及/或高k介電層176包括n型摻質及/或p型摻質。舉例來說，介電襯墊172可是硼摻雜的氮化物襯墊。
在一些實施例中，通過在多閘極裝置100上沉積介電層，在隔離部件150上方形成介電鰭170，其中介電層部分填充溝槽140的上部(第2G圖)；在介電層上方沉積氧化物材料，其中氧化物材料填充溝槽140上部的剩餘部分(第2G圖)；以及執行平坦化製程，例如化學機械研磨(CMP)，以從半導體遮罩層125(第2G圖)的頂面上方移除氧化物材料及/或介電層。在此實施例中，半導體遮罩層125用作平坦化(例如，化學機械研磨(CMP))停止層，並且執行平坦化製程直到到達並暴露半導體遮罩層125為止。氧化物材料和介電層的剩餘部分形成介電襯墊172和介電鰭170的氧化物層174，其與犧牲矽鍺層160結合以填充溝槽140的上部，而隔離部件150填充溝槽140的下部。介電層由原子層沉積(ALD)、化學氣相沉積(CVD)、物理氣相沉積(PVD)、高密度電漿化學氣相沉積(HDPCVD)、有機金屬化學氣相沉積(MOCVD)、遠距電漿化學氣相沉積(RPCVD)、電漿輔助化學氣相沉積(PECVD)、低壓化學氣相沉積(LPCVD)、原子層化學氣相沉積(ALCVD)、常壓化學氣相沉積(APCVD)、次大氣壓化學氣相沉積(SACVD)、其他合適的沉積方法或上述之組合形成。氧化物材料通過流動式化學氣相沉積(FCVD)、混合物理化學氣相沉積(HPCVD)、高深寬比沉積(HARP)、化學氣相沉積(CVD)、其他合適的沉積方法或上述之組合形成。在所示的實施例中，通過流動式化學氣相沉積(FCVD)沉積氧化物材料。
在一些實施例中，形成介電鰭170還包括使氧化層174凹陷(例如，回蝕刻)至深度D2，從而形成具有由介電襯墊172及/或犧牲矽鍺層160形成的側壁和由氧化層174形成的底部的凹陷178 (第2H圖)；在多閘極裝置100上方沉積高k介電材料，其中高k介電材料填充凹陷178(第2I圖)；以及執行平坦化製程，例如化學機械研磨(CMP)，以移除設置在半導體遮罩層125的頂面上方的高k介電材料的部分(第2I圖)。在此實施例中，半導體遮罩層125用作平坦化(例如，化學機械研磨(CMP))停止層，並且執行平坦化製程直到到達並暴露半導體遮罩層125為止。高k介電材料的剩餘部分形成高k介電層176。在一些實施例中，介電鰭270的頂面(例如，高k介電層176的頂面，並且在一些實施例中是介電襯墊172的頂面)、半導體遮罩層125的頂面，以及犧牲矽鍺層160的頂面可為實質上平坦。在一些實施例中，蝕刻製程通過相對於半導體材料選擇性地移除氧化層174來使氧化層174凹陷。舉例來說，蝕刻製程實質移除氧化層174，但不移除或實質不移除半導體遮罩層125及/或犧牲矽鍺層160。在一些實施例中，選擇用於蝕刻製程的蝕刻劑材料，以比半導體材料更高的速率(即，蝕刻劑相對於氧化層174具有高蝕刻選擇比)蝕刻氧化物。高k介電材料由原子層沉積(ALD)、化學氣相沉積(CVD)、物理氣相沉積(PVD)、高密度電漿化學氣相沉積(HDPCVD)、有機金屬化學氣相沉積(MOCVD)、遠距電漿化學氣相沉積(RPCVD)、電漿輔助化學氣相沉積(PECVD)、低壓化學氣相沉積(LPCVD)、原子層化學氣相沉積(ALCVD)、常壓化學氣相沉積(APCVD)、次大氣壓化學氣相沉積(SACVD)、其他合適的沉積方法或上述之組合形成。
在一些實施例中，蝕刻製程還相對於介電襯墊172選擇性地移除氧化層174，使得蝕刻製程不移除或實質上不移除介電襯墊172。在一些實施例中，例如所示的，蝕刻製程輕微蝕刻介電襯墊172，並且形成凹陷178的側壁的介電襯墊172的部分具有變化的厚度，例如錐形厚度。在第2H圖中，在回蝕刻之後保留介電襯墊172並將高k介電層176與犧牲矽鍺層160分離。在一些實施例中，回蝕刻暴露犧牲矽鍺層160(即，通過蝕刻製程完全移除介電襯墊172的側壁部分)，使得犧牲矽鍺層160形成凹陷178的側壁的一部分及/或全部，並且高k介電層176物理接觸犧牲矽鍺層160。在一些實施例中，選擇用於蝕刻製程的蝕刻劑，以比半導體材料(即，半導體遮罩層125及/或犧牲矽鍺層160)和碳氮化物材料(即，介電襯墊172)更高的速率(即，蝕刻劑對氧化物材料具有高蝕刻選擇比)蝕刻氧化物(即，氧化層174)。在此實施例中，蝕刻劑可以比半導體材料更高的速率蝕刻碳氮化物材料。
參考第2J圖和第3A圖，執行蝕刻製程，以從鰭130A和鰭130B移除半導體遮罩層125，從而形成暴露鰭130A和鰭130B的半導體層堆疊110的開口179。蝕刻製程進一步移除沿半導體遮罩層125的側壁設置的犧牲矽鍺層160的部分。在第2J圖所示，開口179具有由高k介電層176形成的側壁和由半導體層堆疊110和犧牲矽鍺層160形成的底部。蝕刻製程是乾蝕刻、濕蝕刻、其他合適的蝕刻製程或上述之組合。在一些實施例中，蝕刻製程相對於介電鰭170，特別是相對於高k介電層176，選擇性地移除半導體遮罩層125。換句話說，蝕刻製程實質上移除了半導體遮罩層125和犧牲矽鍺層160但不移除或實質不移除高k介電層176。舉例來說，選擇用於蝕刻製程的蝕刻劑，以比高k介電材料(例如，高k介電層176)更高的速率(即，蝕刻劑對於矽鍺具有高蝕刻選擇比)蝕刻矽鍺(例如，半導體遮罩層125和犧牲矽鍺層160)。在一些實施例中，進一步選擇蝕刻劑，以比矽(例如，半導體層120)更高的速率蝕刻矽鍺(例如，半導體遮罩層125和犧牲矽鍺層160)。在此實施例中，最頂層的矽層120可用作蝕刻停止層。在一些實施例中，例如所示的，蝕刻製程進一步部分或完全移除沿高k介電層176的側壁設置的介電襯墊172的部分(即，犧牲矽鍺層160和高k介電質176之間的介電襯墊172的部分)。
轉到第2J-2L圖、第3A-3C圖和第4A圖，在鰭130A、鰭130B和介電鰭170的部分上方形成虛置閘極堆疊180。每個虛置閘極堆疊180包括虛置閘極介電質182、虛置閘極電極194和硬遮罩186。虛置閘極堆疊180在與鰭130A和鰭130B的縱向方向不同(例如，正交於)的方向上縱向延伸。舉例來說，虛置閘極堆疊180沿x方向實質上相互平行地延伸，具有x方向的長度、y方向的寬度和z方向的高度。虛置閘極堆疊180設置在多閘極裝置100的通道區(CR)上方以及多閘極裝置100的源/汲極區(S/D)之間。在多閘極裝置100的通道區(第4A圖)中的X-Z平面中，虛置閘極閘極堆疊180設置在鰭130A和鰭130B的頂面(特別是半導體層疊層110的頂面)上，並包裹介電鰭170的高k介電層176。舉例來說，在通道區中，虛置閘極堆疊180設置在介電鰭170的高k介電層176的頂部和側壁上。注意，由於犧牲矽鍺層160是沿鰭130A和鰭130B的側壁形成的，並且介電鰭170是在形成虛置閘極堆疊180之前形成的，虛置閘極堆疊180不包裹及/或覆蓋上方鰭主動區155U的側壁。在Y-Z平面(第3C圖)中，虛置閘極堆疊180設置在鰭130A和鰭130B的相應通道區的頂面上方，使得虛置閘極堆疊180插入鰭130A和鰭130B的相應源/汲極區。在多閘極裝置100(第2L圖)的源/汲極區中的X-Z平面中，虛置閘極堆疊180的虛置閘極介電質182設置在鰭130A和鰭130B的頂面上並包裹介電鰭170的高k介電層176。
虛置閘極介電質182包括介電材料，例如氧化矽。虛置閘極電極184包括合適的虛置閘極材料，例如多晶矽。硬遮罩186包括合適的硬遮罩材料，例如氮化矽。在一些實施例中，虛置閘極堆疊180包括許多其他層，例如，覆蓋層、界面層、擴散層、阻擋層或上述之組合。通過沉積製程、微影製程、蝕刻製程、其他合適的製程或上述之組合來形成虛置閘極堆疊180。舉例來說，第一沉積製程在多閘極裝置100(第2J圖和第3A圖)上方形成虛置閘極介電層182'，第二沉積製程在虛置閘極介電層182'上方形成虛置閘極電極層184'(第2K圖和第3B圖)，並且第三沉積製程在虛置閘極電極層184'上方形成硬遮罩層186'(第2K圖和第3B圖)。在第2J圖和第2K圖中，虛置閘極介電層182'和虛置閘極電極層184'結合以填充開口(凹陷)179，並且虛置閘極介電層182'和虛置閘極電極層184'包裹介電鰭170的高k介電層176。虛置閘極介電層182'和虛置閘極電極層184'還覆蓋並物理接觸開口(凹陷)179的底部，開口(凹陷)179由鰭130A和鰭130B的頂部以及沿鰭130A和鰭130B的側壁設置的犧牲矽鍺層160的頂部形成。在所示的實施例中，在半導體遮罩層125的蝕刻期間移除沿高k介電層176的側壁設置的介電襯墊172。因此，虛置閘極介電層182'物理接觸高k介電層176的頂部和高k介電層176的側壁。第一沉積製程、第二沉積製程和第三沉積製程包括化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)、遠距電漿化學氣相沉積(RPCVD)、電漿輔助化學氣相沉積(PECVD)、高密度電漿化學氣相沉積(HDPCVD)、流動式化學氣相沉積(FCVD)、高深寬比沉積(HARP)、低壓化學氣相沉積(LPCVD)、原子層化學氣相沉積(ALCVD)、常壓化學氣相沉積(APCVD)、次大氣壓化學氣相沉積(SACVD)、有機金屬化學氣相沉積(MOCVD)、電鍍、其他合適的方法或上述之組合。
在第 2L圖、第3C圖和第4A圖中，執行例如本文所述的微影圖案化製程和蝕刻製程，以圖案化硬遮罩層186'、虛置閘極電極層184'和虛置閘極介電層182'。舉例來說，從多閘極裝置100的源/汲極區移除硬遮罩層186'和虛置閘極電極層184'，從而在鰭130A和鰭130B的通道區中形成具有虛置閘極介電質182、虛置閘極電極184和硬遮罩186的虛置閘極堆疊180，如第3C圖和第4A圖所示。在一些實施例中，沒有通過微影圖案化製程和蝕刻製程從多閘極裝置100的源/汲極區移除虛置閘極介電層182'。在此實施例中，虛置閘極介電質182跨越通道區和源/汲極區，例如如第 2L圖、第3C圖和第4A圖所示。在一些實施例中，通過微影圖案化製程和蝕刻製程，從多閘極裝置100的源/汲極區移除虛置閘極介電層182'。
在第 2L圖、第3C圖和第4A圖中，形成與虛置閘極堆疊180相鄰(即，沿其側壁)的閘極間隔物188，從而形成閘極結構200，並且形成與介電質的高k介電層176相鄰(即，沿其側壁)的鰭間隔物189。在所示的實施例中，鰭間隔物189部分填充開口(凹陷)179，並且虛置閘極介電質182位於鰭間隔物189和高k介電層176之間。閘極間隔物188和鰭間隔物189通過任何合適的製程形成並且包括介電材料，其可包括矽、氧、碳、氮、其他合適的材料或上述之組合(例如，氧化矽、氮化矽、氧氮化矽、碳化矽、矽碳氮化物、碳氧化矽、氮碳氧化矽或上述之組合)。舉例來說，在多閘極裝置100上方沉積且蝕刻包括矽和氮的介電層，例如氮化矽層，以形成閘極間隔物188和鰭間隔物189。在一些實施例中，閘極間隔物188及/或鰭間隔物189包括多層結構，例如包括氮化矽的第一介電層和包括氧化矽的第二介電層。在一些實施例中，相鄰虛置閘極堆疊180形成多於一組的間隔物，例如密封間隔物、偏移間隔物、犧牲間隔物、虛置間隔物、主間隔物或上述之組合。在此實施例中，各組間隔物可包括不同的材料，例如，具有不同的蝕刻速率。舉例來說，可沉積和蝕刻氧化矽層以形成相鄰虛置閘極堆疊180的側壁的第一組的閘極隔離物188，並且可沉積和蝕刻氮化矽層以形成相鄰第一組的閘極隔離物188的第二組的閘極隔離物188。
轉到第2M圖和第3D圖，製程包括在多閘極裝置100的源/汲極區中形成源/汲極凹陷210。在所示的實施例中，蝕刻製程完全移除半導體層堆疊110並移除一些但不是全部的多閘極裝置100的源/汲極區中的的半導體高台105'。在X-Z平面(第2M圖)中，每個源/汲極凹陷210具有由半導體高台105'形成的底部和由鰭間隔物189、犧牲矽鍺層160和介電襯墊152形成的側壁。在Y-Z平面(第3D圖)中，每個源/汲極凹陷210具有由半導體高台105'形成的底部和由在多閘極裝置100的通道區中的半導體層堆疊110 (例如，半導體層115和半導體層120)的剩餘部分形成的側壁。在此實施例中，源/汲極凹陷210的底部在介電鰭170的最底部表面之下並且在隔離部件150的最底部表面之上 (即，隔離部件150比源/汲極凹陷210更深地延伸到半導體高台105'中)。源/汲極凹陷150的底部也在隔離部件250的頂面之下。在一些實施例中，蝕刻製程移除一些但不是全部的半導體層堆疊110，使得源/汲極凹陷210具有由相應的半導體層115或半導體層120形成的底部。在一些實施例中，蝕刻製程移除半導體層堆疊110並暴露半導體高台105'(即，源/汲極凹陷210不延伸到半導體高台105'中)。蝕刻製程可包括乾蝕刻、濕蝕刻、其他合適的蝕刻製程或上述之組合。在一些實施例中，蝕刻製程是多步驟蝕刻製程。舉例來說，蝕刻製程可交替蝕刻劑以分別和交替地移除半導體層115、半導體層120、虛置閘極介電質182或上述之組合。在一些實施例中，配置蝕刻製程的參數以選擇性地蝕刻半導體層堆疊110，而最小蝕刻(甚至沒有)閘極結構200(即，硬遮罩186和閘極間隔物188)及/或介電鰭170(即，高k介電層176)。在一些實施例中，執行例如本文所述的微影製程以形成覆蓋閘極結構200及/或介電鰭170的圖案化遮罩層，並且蝕刻製程使用圖案化遮罩層作為蝕刻遮罩。
轉到第2N圖和第3E圖，通過移除多閘極裝置100的源/汲極區中的犧牲矽鍺層160形成源/汲極凹陷210的源/汲極凹陷延伸部212(第2N圖)，並且在閘極結構200下(例如，在閘極間隔物188下)形成內部間隔物215 (第3E圖)。源/汲極凹陷延伸部212沿x方向增加源/汲極凹陷210的寬度並暴露隔離部件150和介電鰭170。在此實施例中，源/汲極凹陷210的上部的寬度大於源/汲極凹陷210的下部的寬度。在一些實施例中，源/汲極凹陷210上部的寬度大於開口(凹陷)179的寬度。源/汲極凹陷延伸部212暴露介電襯墊152、氧化層154和介電襯墊172。源/汲極凹陷延伸部212還暴露虛置閘極介電質182及/或鰭間隔物189。內部間隔物215將半導體層120彼此分開並且將最底層的半導體層120與半導體高台105'分開，並且內部間隔物215在虛置閘極堆疊 180下方鄰接半導體層115的側壁。
在一些實施例中，形成源/汲極凹陷延伸部212和內間隔物215包括第一蝕刻製程、沉積製程和第二蝕刻製程。第一蝕刻製程選擇性地蝕刻由源/汲極凹陷210暴露的半導體層115和矽鍺犧牲層160，而對半導體層120、半導體高台105'、隔離部件150、介電鰭170、鰭間隔物189、閘極結構200或上述之組合的蝕刻最小(甚至沒有)。因此，第一蝕刻製程在半導體層120之間形成間隙，在半導體高台105'和半導體層120之間形成間隙，並形成源/汲極凹陷延伸212(即，橫向延伸源/汲極凹陷210)。間隙位於閘極間隔物188下方，使得半導體層120的部分懸置在閘極間隔物188下方並通過間隙彼此隔開。在一些實施例中，間隙至少部分地在虛置閘極堆疊180下方延伸。配置第一蝕刻製程為橫向蝕刻(例如，沿x方向和y方向)半導體層115和犧牲矽鍺層160，從而減小半導體層115沿y方向的長度並增加源/汲極凹陷210沿x方向的寬度。第一蝕刻製程是乾蝕刻、濕蝕刻、其他合適的蝕刻製程或上述之組合。在一些實施例中，第一蝕刻製程是異向性蝕刻製程，其水平蝕刻速率大於垂直蝕刻速率(在一些實施例中，垂直蝕刻速率等於零)，使得異向性蝕刻製程實質上以水平方向(此處為 x 方向和 y 方向)移除材料，在垂直方向(此處為 z 方向)上對材料的移除最小(甚至沒有)。
沉積製程在閘極結構200上方和在形成源/汲極凹陷210的部件(例如，半導體高台105'、半導體層115、半導體層120、隔離部件150、介電鰭170、鰭隔離物189或上述之組合)上方形成間隔層。沉積製程可包括化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)、高密度電漿化學氣相沉積(HDPCVD)、有機金屬化學氣相沉積(MOCVD)、遠距電漿化學氣相沉積(RPCVD)、電漿輔助化學氣相沉積(PECVD)、低壓化學氣相沉積(LPCVD)、原子層化學氣相沉積(ALCVD)、常壓化學氣相沉積(APCVD)、電鍍、其他合適的方法或上述之組合。間隔層部分填充(並且在一些實施例中完全填充)源/汲極凹陷210，並且配置沉積製程，以確保間隔層填充半導體層120之間的間隙。間隔層(以及因此內部間隔物215)包括不同於半導體層120的材料的材料、半導體高台105'的材料、隔離部件150的材料、介電鰭170的材料、鰭間隔物189的材料、閘極間隔物188的材料，硬遮罩186的材料或上述之組合，以在第二蝕刻製程期間實現期望的蝕刻選擇比。在一些實施例中，間隔層包括介電材料，上述介電材料包括矽、氧、碳、氮、其他合適的材料或上述之組合(例如，氧化矽、氮化矽、氧氮化矽、碳化矽、碳氮氧化矽或上述之組合)。在一些實施例中，間隔層包括例如本文所述的低k介電材料。在一些實施例中，介電材料包括摻質(例如，p型摻質及/或n型摻質)並且間隔層為摻雜介電層。
然後第二蝕刻製程選擇性地蝕刻間隔層，以形成填充間隙的內部間隔層215，且對半導體層120、半導體高台105'、介電襯墊152、氧化層154、介電襯墊172、鰭間隔物189、閘極結構200或上述之組合的蝕刻最小(甚至沒有)。第二蝕刻製程是乾蝕刻、濕蝕刻、其他合適的蝕刻製程或上述之組合。
轉到第2O圖和第3E圖，磊晶源/汲極部件220形成在源/汲極凹陷210中並填充源/汲極凹陷210，包括源/汲極凹陷延伸212。舉例來說，半導體材料從半導體高台105'磊晶成長，並且源/汲極凹陷210暴露半導體層120。在 X-Z 平面(第2O圖)中，磊晶源/汲極部件 220 物理接觸半導體高台 105'、隔離部件 150 和介電鰭 170。因為源/汲極凹陷 210 延伸到半導體高台 105' 中的深度，磊晶源/汲極部件220在介電鰭170的底部下方延伸。舉例來說，磊晶源/汲極部件220的最底部表面低於介電鰭170的最底部表面，並且在所示的實施例中，低於隔離部件150的頂部表面，此外，填充源/汲極凹陷延伸212的磊晶源/汲極部件220的部分在隔離部件150的頂部上方橫向(此處為沿x方向)延伸到介電鰭 170 並從鰭間隔物189 垂直(此處為沿 y 方向)延伸到隔離部件 150。在所示的實施例中，填充源/汲極凹陷延伸 212 的磊晶源/汲極部件 220 的部分物理接觸隔離部件150的介電襯墊152、隔離部件150的氧化層154、介電鰭170的介電襯墊172和虛置閘極介電質182(其設置在鰭間隔物189和磊晶源/汲極部件220之間)。在Y-Z平面(第3E圖)中，磊晶源/汲極部件220物理接觸半導體高台105'、半導體層120和內部間隔物215。在例如所示的(第2O圖)一些實施例中，磊晶源/汲極部件220完全填充源/汲極凹陷210並延伸到開口(凹陷)179中並部分填充開口(凹陷)179。在此實施例中，磊晶源/汲極部件220的頂面低於介電鰭170的頂面。舉例來說，磊晶源/汲極220的頂面低於介電鰭170的高k介電層176的頂面。在一些實施例中，延伸到開口(凹陷)179中的磊晶源/汲極部件220物理接觸鰭間隔物189。在一些實施例中，磊晶源/汲極220的頂面實質與介電鰭170的最頂表面等高或高於介電鰭170的最上表面。在一些實施例中，磊晶源/汲極部件220在最頂層的半導體層120之上延伸，且在相鄰的閘極結構 200(第3E圖)之間。在此實施例中，磊晶源/汲極部件220可物理接觸閘極間隔物188。在例如所示的一些實施例中，介電鰭170的介電層174的頂面(或者，換句話說，高於高k介電層176和介電層174之間的界面)低於磊晶源/汲極部件220的頂面和半導體層堆疊110的最頂層的半導體層120的頂面。
磊晶製程可使用化學氣相沉積(CVD)沉積技術(例如，遠距電漿化學氣相沉積(RPCVD)、低壓化學氣相沉積(LPCVD)、氣相磊晶(VPE)、超高真空化學氣相沉積(UHV-CVD)或上述之組合)、分子束磊晶(MBE)、其他合適的磊晶成長製程或上述之組合。磊晶製程可使用氣體前驅物及/或液體前驅物，它們與半導體高台105'及/或半導體層120的成分相互作用。磊晶源/汲極部件220摻雜有n型摻質及/或p型摻質。在一些實施例中(例如，對於n型電晶體)，磊晶源/汲極部件220包括矽，其可摻雜有碳、磷、砷、其他n型摻質或上述之組合(例如，Si:C磊晶源/汲極部件、Si:P磊晶源/汲極部件、或Si:C:P磊晶源/汲極部件)。在一些實施例中(例如，對於p型電晶體)，磊晶源/汲極部件220包括矽鍺或鍺，其可摻雜有硼、其他p型摻質或上述之組合(例如，Si:Ge:B磊晶源/汲極部件)。在一些實施例中，磊晶源/汲極部件220包括多於一層的磊晶半導體層，其中磊晶半導體層可包括相同或不同的材料及/或相同或不同的摻質濃度。作為示例，磊晶源/汲極部件220可包括第一磊晶層、第二磊晶層和第三磊晶層，其中第一磊晶層位於半導體高台105'和第二磊晶層之間，第二磊晶層位於第一磊晶層與第三磊晶層之間，第三磊晶層為蓋層。在一些實施例中，磊晶源/汲極部件220包括在n型電晶體及/或p型電晶體的相應通道區中實現期望的拉伸應力及/或壓縮應力的材料及/或摻質。在一些實施例中，在沉積期間通過將雜質添加到磊晶製程的源極材料(即，原位)來摻雜磊晶源/汲極部件220。在一些實施例中，通過在沉積製程之後的離子植入製程來摻雜磊晶源/汲極部件220。在一些實施例中，執行退火製程(例如，快速熱退火及/或雷射退火)以活化磊晶源/汲極部件220及/或其他源/汲極區(例如，重摻雜源/汲極(HDD)及/或輕摻雜源/汲極(LDD)區)中的摻質。在一些實施例中，磊晶源/汲極部件220在分離的製程順序中形成，例如，通過在形成n型電晶體的磊晶源/汲極部件時遮蔽p型電晶體區域並在形成p型電晶體的磊晶源/汲極部件時遮蔽n型電晶體區域。
轉到第2P圖、第 3F圖和第4B圖，在多閘極裝置100上方形成介電層225。介電層225設置在磊晶源/汲極部件220上方。在X-Z平面(第2P圖)中，介電層225填充開口(凹陷)179的剩餘部分並在相鄰介電鰭170的高k介電層176之間延伸。在Y-Z平面(第3F圖)中，介電層225填充相鄰閘極結構200之間的空間，並在相鄰閘極結構200的閘極間隔物188之間延伸。在一些實施例中，形成介電層225包括在多閘極裝置100上沉積接觸蝕刻停止層(CESL)，在接觸蝕刻停止層上沉積層間介電(ILD)層，並執行化學機械研磨(CMP)及/或其他平坦化製程，直到到達(暴露)虛置閘極堆疊180的頂部(或頂面)為止。在所示的實施例中，平坦化製程移除虛置閘極堆疊180的硬遮罩186以暴露下面的虛置閘極電極184，例如多晶矽閘極電極。接觸蝕刻停止層和層間介電層通過化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)、高密度電漿化學氣相沉積(HDPCVD)、高深寬比沉積(HARP)、流動式化學氣相沉積(FCVD)、有機金屬化學氣相沉積(MOCVD)、遠距電漿化學氣相沉積(RPCVD)、電漿輔助化學氣相沉積(PECVD)、低壓化學氣相沉積(LPCVD)、原子層化學氣相沉積(ALCVD)、常壓化學氣相沉積(APCVD)、其他合適的方法或上述之組合形成。在一些實施例中，層間介電層由流動式化學氣相沉積(FCVD)、高深寬比沉積(HARP)、高密度電漿化學氣相沉積(HDPCVD)或上述之組合形成。層間介電層包括介電材料，包括例如氧化矽、摻雜碳的氧化矽、氮化矽、氮氧化矽、四乙基正矽酸鹽(tetraethylorthosilicate, TEOS)形成的氧化物、磷矽玻璃(PSG)、硼矽酸鹽玻璃(BSG)、硼磷矽玻璃(BPSG)、氟矽酸鹽玻璃(FSG)、Black Diamond ®(購自Applied Materials of Santa Clara, California)、乾凝膠(xerogel)、氣凝膠(aerogel)、非晶氟化碳、聚對二甲苯(parylene)、基於雙苯并環丁烯(BCB)的介電材料、SiLK(購自Dow Chemical, Midland, Michigan)、聚醯亞胺(polyimide)、其他合適的介電材料或上述之組合。在一些實施例中，層間介電層包括介電常數小於二氧化矽的介電常數的介電材料。在一些實施例中，層間介電層包括介電常數小於約2.5的介電材料(即，極低k(ELK)介電材料)，例如二氧化矽(SiO 2)(例如，多孔氧化矽)、矽碳化物、碳摻雜氧化物(例如，基於SiCOH的材料(具有例如Si-CH 3鍵))或上述之組合，其中的每一個都被調整/配置為表現出小於約2.5的介電常數。接觸蝕刻停止層包括不同於層間介電層的材料，例如不同於層間介電層的介電材料的介電材料。舉例來說，在層間介電層包括低k介電材料例如多孔氧化矽的情況下，接觸蝕刻停止層可包括矽和氮，例如氮化矽、氮碳化矽或氮碳氧化矽。接觸蝕刻停止層及/或層間介電層可包括具有多種介電材料的多層結構。
轉到第 2Q圖、第2R圖、第3G圖、第3H圖、第4C圖和第4D圖，執行閘極取代製程以用閘極堆疊230取代虛置閘極堆疊180，每個閘極堆疊230包括閘極介電質232和閘極電極234。舉例來說，在第 2Q圖、第3G圖 和第4C圖中，移除虛置閘極堆疊180以形成暴露鰭130A和鰭130B的通道區的閘極開口240。閘極開口240在Y-Z平面(第3G圖)中的閘極間隔物188之間和在X-Z平面(第4C圖)中的介電鰭170(例如，高k介電層176及/或介電襯墊172)之間。在一些實施例中，蝕刻製程相對於介電層225、鰭間隔物189、閘極間隔物188、高k介電層176、介電襯墊172、犧牲矽鍺層160、半導體層120或上述之組合選擇性移除虛置閘極堆疊180。換句話說，蝕刻製程實質上移除虛置閘極堆疊180，但沒有移除或實質上沒有移除介電層225、鰭間隔物189、閘極間隔物188、高k介電層176、介電襯墊172、犧牲矽鍺層160、半導體層120或上述之組合。蝕刻製程是乾蝕刻、濕蝕刻、其他合適的蝕刻製程或上述之組合。在一些實施例中，蝕刻製程使用圖案化遮罩層作為蝕刻遮罩，其中圖案化遮罩層覆蓋多閘極裝置100的源/汲極區(例如，介電層225、鰭間隔物189、閘極間隔物188、介電鰭170、或上述之組合)，但其中具有暴露多閘極裝置100(例如，虛置閘極堆疊180)的通道區的開口。
在閘極開口240中形成閘極堆疊230之前，執行通道釋放製程(channel release process)以形成懸浮通道層。舉例來說，在第2Q圖、第3G圖 和第4C圖中，選擇性地移除由閘極開口240暴露的半導體層115和犧牲矽鍺層160，以分別形成氣隙242和氣隙244，從而將半導體層120懸置在多閘極裝置100的通道區中。氣隙242在半導體層之間120和在半導體層120和半導體高台105'之間。氣隙244位於半導體層120與介電鰭170之間以及在氣隙(間隙)242與介電鰭170之間。在第4C圖中，因為犧牲矽鍺層160在如上所述的半導體高台105'的頂面下方延伸，所以在介電鰭170(例如，介電襯墊172)和隔離部件150(例如，介電襯墊152)之間沿x方向和隔離部件150(例如，氧化層154)和沿z方向的氣隙(間隙)244之間形成氣隙246。在所示的實施例中，每個通道區具有三個懸浮的半導體層120，其在下文中被稱為通道層120'。通道層120'沿z方向垂直堆疊並分別提供三個通道，在多閘極裝置100的電晶體操作期間，電流可在相應的磊晶源/汲極部件220之間流動通過這些通道。
在一些實施例中，蝕刻製程選擇性地移除半導體層115和犧牲矽鍺層160，而對半導體高台105'、半導體層120、介電鰭170(特別是高k介電層176及/或或介電襯墊172)、閘極隔離物188、鰭隔離物189、內部間隔物215、介電層225或上述之組合的蝕刻最小(甚至沒有)。在一些實施例中，選擇用於蝕刻製程的蝕刻劑，以比矽(即，半導體層120和半導體高台105')和介電材料(即，高k介電層176、介電襯墊172、閘極間隔物188、鰭間隔物189、內間隔物215、介電層225或上述之組合)更高的速率蝕刻矽鍺(即，半導體層115和犧牲矽鍺層160)(即，蝕刻劑對矽鍺具有高蝕刻選擇比)。蝕刻製程是乾蝕刻、濕蝕刻、其他合適的蝕刻製程或上述之組合。在一些實施例中，在執行蝕刻製程之前，氧化製程將半導體層115和犧牲矽鍺層160轉化為矽鍺氧化物部件，然後蝕刻製程移除矽鍺氧化物部件。在一些實施例中，在移除半導體層115及/或犧牲矽鍺層160期間及/或之後，執行蝕刻製程以調整半導體層120的輪廓，以實現通道層120'的目標尺寸及/或目標形狀。舉例來說，通道層120'可具有圓柱形輪廓(例如，奈米線)、矩形輪廓(例如，奈米棒)、片狀輪廓(例如，奈米片(例如，X-Y平面中的尺寸大於X-Z 平面和 Y-Z 平面中的尺寸以形成片狀結構))或任何其他合適的形狀輪廓。在一些實施例中，通道層120'具有奈米尺寸的尺寸並且可單獨或統稱為“奈米結構”。在一些實施例中，通道層120'具有亞奈米尺寸及/或其他合適的尺寸。
在第2R圖、第3H圖 和第4D圖中，製程包括形成填充閘極開口240、氣隙(間隙)242、氣隙(間隙)244和氣隙(間隙)246的閘極堆疊230(也稱為高k/金屬閘極)。閘極堆疊230和閘極間隔物188統稱為閘極結構248。在多閘極裝置100包括至少一個全繞式閘極電晶體的情況下，例如本實施例，閘極堆疊230圍繞通道層120'。閘極堆疊230設置在通道層120'之間以及通道層120'和半導體高台105'之間。在Y-Z平面(第3H圖)中，閘極堆疊230設置在相應的閘極間隔物188和相應的內部間隔物215之間。在X-Z平面(第4D圖)中，閘極堆疊230設置在通道層120'和介電襯墊172及/或介電鰭170的高k介電層176之間。
在第4D圖中，填充氣隙246的閘極堆疊230的部分形成閘極基腳230F。閘極基腳 230F 在半導體高台 105' 的頂面之下，在隔離部件 150 的介電襯墊 152 和介電鰭 170 的介電襯墊 172 之間，物理接觸介電襯墊 152，物理接觸介電襯墊 172，以及物理接觸氧化層 154。拉長的犧牲矽鍺層160，其在半導體高台105'的頂面下方延伸，對閘極堆疊230“去除基腳(de-foot)”。去除基腳的閘極堆疊230最小化及/或防止閘極堆疊230突出到多閘極裝置100的源/汲極區中，其可減少金屬從閘極堆疊230擴散到源/汲極區及/或改善多閘極裝置100的操作。舉例來說，與其中閘極堆疊的側壁輪廓由在形成隔離部件之後和形成介電鰭之前在半導體鰭的通道區域周圍形成的虛置閘極堆疊提供的全繞式閘極製造技術相反，由虛置閘極堆疊200和犧牲矽鍺層160提供閘極堆疊230的側壁輪廓。具體而言，由犧牲矽鍺層160提供閘極堆疊230的側壁輪廓以及從最頂層通道層120'的頂面開始半導體高台105'的頂面的閘極堆疊230的寬度(此處是沿x方向)，而不是由虛置閘極堆疊提供。通過在半導體高台105'的頂面下方延伸犧牲矽鍺層160，將任何閘極加寬、閘極基腳(例如，閘極基腳230F)及/或閘極側壁變化推到半導體高台105'的頂面下方，這提供了閘極堆疊230具有從最頂層的通道層120'的頂面到半導體高台105'的頂面(即，主動區)的實質均勻的寬度，而不是在半導體高台105'的頂面上方具有可突出到源/汲極區域中的更寬的底部。
閘極基腳230F具有厚度T7(此處是沿x方向)和長度L3(此處是沿z方向)。在一些實施例中，厚度T7大約等於基腳160F的厚度T5。在所示的實施例中，移除犧牲矽鍺層160的蝕刻製程也移除了介電襯墊172，但蝕刻速率明顯低於犧牲矽鍺層160，從而提供具有沿x方向的寬度分別大於厚度 T4 和厚度 T5的氣隙(間隙)244及/或氣隙(間隙)246。在此實施例中，厚度T7大於厚度T5。在一些實施例中，厚度T7約為5 nm至約20 nm。在一些實施例中，移除介電襯墊272還可能導致暴露比由基腳160F覆蓋的氧化層154更大的部分，從而使氣隙(間隙)246比犧牲矽鍺層160延伸到半導體高台105'的頂面下方。在此實施例中，閘極堆疊230會比犧牲矽鍺層160更延伸到半導體高台105'的頂面下方，並且長度L3大於長度L2。在一些實施例中，長度L3是 約3.5 nm 至約22.6 nm。在一些實施例中，移除犧牲矽鍺層160的蝕刻製程也移除了介電襯墊152及/或氧化層154，但是蝕刻速率明顯低於犧牲矽鍺層160，這也可增加氣隙(間隙)244的寬度及/或氣隙(間隙)246的寬度，並因此也增加相對於厚度T5的厚度T7及/或相對於長度L2的長度L3。利用閘極基腳230F，閘極堆疊230包裹半導體高台105'的頂部並物理接觸半導體高台105'的頂部表面。在所示的實施例中，介電襯墊152位於閘極堆疊230和半導體高台105'的頂部的側壁之間。在一些實施例中，移除犧牲矽鍺層160的蝕刻製程可從半導體高台105'的頂部的側壁完全移除襯墊部分152A。在此實施例中，閘極堆疊230物理接觸半導體高台105'的頂部的側壁，其中蝕刻製程完全移除襯墊部分152A。
閘極基腳230F也可具有底部230F'，其類似於基腳160F的底部160F'。舉例來說，底部230F'是閘極基腳230F的沿氧化層154的頂面延伸超過襯墊部分152的部分。底部230F'位於隔離部件150的氧化層154和介電鰭170的介電襯墊172之間。底部230F'的厚度、頸角和足角分別與底部160F'的厚度T6、頸角θ和足角φ相似。在一些實施例中，由於在移除犧牲矽鍺層160時，移除介電襯墊172、介電襯墊152及/或氧化層154，底部230F'的厚度、頸角和足角分別大於底部160F'的厚度T6、頸角θ和足角φ。
根據多閘極裝置100的設計要求配置閘極堆疊230，以期望的功能，並且閘極堆疊230可包括相同或不同的層及/或材料。如所指出的，閘極堆疊230包括各自的閘極介電質232和各自的閘極電極234，每個閘極介電質232可包括閘極介電層，每個閘極電極234可包括功函數層和體(或填充)導電層。閘極堆疊230可包括許多其他層，例如，覆蓋層、界面層、擴散層、阻擋層、硬遮罩層或上述之組合。在一些實施例中，閘極介電質 232 包括設置在界面層(包括介電材料，例如氧化矽)上方的閘極介電層，和設置在閘極介電質 232 上方的閘極電極 234。閘極介電層包括介電材料，例如如氧化矽、高k介電材料、其他合適的介電材料或上述之組合。高 k 介電材料的示例包括二氧化鉿(HfO 2)、氧化鉿矽(HfSiO)、氮氧化鉿矽(HfSiON)、氧化鉿鉭(HfTaO)、氧化鉿鈦(HfTiO)、氧化鉿鋯(HfZrO)、氧化鋯、氧化鋁、二氧化鉿-氧化鋁(HfO 2-Al 2O 3)合金、其他合適的高k介電材料或上述之組合。在一些實施例中，閘極介電層是高k介電層。閘極電極234包括導電材料，例如多晶矽、鋁(Al)、銅(Cu)、鈦(Ti)、鉭(Ta)、鎢(W)、鉬(Mo)、鈷(Co)、氮化鉭(TaN)、矽化鎳(NiSi)、矽化鈷(CoSi)、氮化鈦(TiN)、氮化鎢(WN)、鋁化鈦(TiAl)、氮化鈦鋁(TiAlN)、氮碳化鉭(TaCN)、 碳化鉭(TaC)、氮化鉭矽(TaSiN)、其他導電材料、或上述之組合。在一些實施例中，功函數層是被調整成具有期望功函數(例如n型功函數或p型功函數)的導電層，並且導電體層是形成在功函數層上方的導電層。在一些實施例中，功函數層包括n型功函數材料，例如鈦(Ti)、銀(Ag)、錳(Mn)、鋯(Zr)、鈦鋁(TiAl)、碳化鈦鋁(TiAlC)、氮化鈦鋁(TiAlN)、碳化鉭(TaC)、氮碳化鉭(TaCN)、氮化鉭矽(TaSiN)、其他合適的n型功函數材料或上述之組合.在一些實施例中，功函數層包括p型功函數材料，例如釕(Ru)、鉬(Mo)、鋁(Al)、氮化鈦(TiN)、氮化鉭(TaN)、氮化鎢(WN)、二矽化鋯(ZrSi 2)、二矽化鉬(MoSi 2)、二矽化鉭(TaSi 2)、二矽化鎳(NiSi 2)、其他合適的p型功函數材料或上述之組合。體導電層包括合適的導電材料，例如鋁(Al)、鎢(W)、銅(Cu)、鈦(Ti)、鉭(Ta)、多晶矽、金屬合金、其他合適的材料或上述之組合。在一些實施例中，形成閘極堆疊230包括在多閘極裝置100上方沉積閘極介電層，上述閘極介電層部分地填充閘極開口(例如，閘極開口240、氣隙(間隙)242、氣隙(間隙)244和氣隙(間隙)246)，在閘極介電層上方沉積閘極電極層填充閘極開口的剩餘部分的，並在閘極電極層及/或閘極介電層上執行平坦化製程，例如化學機械研磨(CMP)。沉積製程可包括化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)、遠距電漿化學氣相沉積(RPCVD)、電漿輔助化學氣相沉積(PECVD)、高密度電漿化學氣相沉積(HDPCVD)、流動式化學氣相沉積(FCVD)、高深寬比沉積(HARP)、低壓化學氣相沉積(LPCVD)、原子層化學氣相沉積(ALCVD)、常壓化學氣相沉積(APCVD)、次大氣壓化學氣相沉積(SACVD)、有機金屬化學氣相沉積(MOCVD)、電鍍、其他合適的方法或上述之組合。
轉到第2S圖和第3I圖，製程可包括形成裝置級接觸，例如金屬到多晶矽(MP)接觸，其通常指閘極堆疊230的接觸，以及金屬到裝置(MD)接觸，其通常指接觸到多閘極裝置100的電性主動區的接觸，例如磊晶源/汲極部件220。裝置級接觸將積體電路裝置部件電性和物理連接到下面進一步描述的多層內連線(MLI)部件的金屬層。在一些實施例中，在多閘極裝置100上方形成類似於介電層225的介電層250，並且在介電層250和介電層225中形成源/汲極接觸255。在一些實施例中，源/汲極接觸255通過執行例如本文所述的微影和蝕刻製程來形成接觸開口，上述接觸開口延伸穿過介電層250和介電層225並且暴露磊晶源/汲極部件220；執行第一沉積製程以在介電層250和部分填充接觸開口的介電層225上方形成接觸阻障材料；以及執行第二沉積製程以在接觸阻障材料上方形成接觸塊體材料，其中接觸塊體材料填充接觸開口的剩餘部分。在此實施例中，接觸阻障材料和接觸塊體材料設置在接觸開口中和介電層250的頂面上方。第一沉積製程和第二沉積製程可是化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)、高密度電漿化學氣相沉積(HDPCVD)、金屬有機化學氣相沉積(MOCVD)、 遠距電漿化學氣相沉積(RPCVD)、電漿輔助化學氣相沉積(PECVD)、低壓化學氣相沉積(LPCVD)、原子層化學氣相沉積(ALCVD)、常壓化學氣相沉積(APCVD)、電漿輔助原子層沉積(PEALD)、電鍍、無電電鍍、其他合適的沉積方法或上述之組合。在一些實施例中，在形成接觸阻障材料之前(例如，通過在磊晶源/汲極部件220上沉積金屬層並加熱多閘極裝置100以導致磊晶源/汲極部件220的成分與金屬層的金屬成分反應)，在磊晶源/汲極部件220上方形成矽化物層。在一些實施例中，矽化物層包括金屬成分(例如，鎳、鉑、鈀、釩、鈦、鈷、鉭、鐿、鋯、其他合適的金屬或上述之組合)和磊晶源/汲極部件220的成分(例如，矽及/或鍺)。在一些實施例中，源/汲極接觸255包括鎢及/或鈷，並且矽化物層包括鈦和矽。在此實施例中，矽化鈦層可降低磊晶源/汲極部件220和源/汲極接觸255之間的電阻，例如包括鎢插塞及/或鈷插塞的那些。執行化學機械研磨(CMP)製程及/或其他平坦化製程以例如從介電層250的頂面上方移除多餘的接觸塊體材料和接觸阻障材料，從而產生源/汲極接觸255(即，接觸阻障層和填充接觸開口的接觸體層)。化學機械研磨(CMP)製程平坦化源/汲極接觸255的頂面，使得介電層250的頂面和源/汲極接觸255的頂面形成實質平坦的表面。
介電層225、介電層250、金屬到裝置(MD)接觸(例如，源/汲極接觸255)和金屬到多晶矽(MP)接觸(例如，與一個或多個閘極堆疊230的接觸)是多層內連線(MLI)部件的一部分。多層內連線(MLI)部件電性耦合多閘極裝置100的p型電晶體及/或n型電晶體的各種裝置(例如，多閘極裝置100的p型電晶體及/或n型電晶體、電阻、電容及/或電感)及/或組件(例如，閘極電極及/或磊晶源/汲極部件)，使得各種裝置及/或組件可按照多閘極裝置100的設計要求的規定操作。多層內連線(MLI)部件包括介電層和導電層(例如，金屬層)的組合，其結合以形成各種內連線結構。舉例來說，導電層形成垂直內連線部件，例如裝置級接觸及/或通孔，及/或水平內連線部件，例如導線。垂直內連線部件通常連接多層內連線(MLI)部件的不同級別(或不同層)中的水平內連線部件。在操作期間，內連線部件在多閘極裝置100的裝置及/或組件之間路由信號及/或將信號(例如，時脈信號、電壓信號及/或接地信號)分配到多閘極裝置100的裝置及/或組件。
在一些實施例中，介電層225是多層內連線(MLI)部件的最底層(例如，介電層225是ILD 0並且介電層250是ILD 1)。製程可繼續形成多層內連線(MLI)部件的附加部件，例如多層內連線(MLI)部件的金屬層(級)，例如第一金屬層(即，第一金屬 (M1)層和第零通孔(V0)層)，第二金屬層(即，第二金屬(M2)層和第一通孔(V1)層)…至最頂層金屬層(即，第X金屬 (MX)層和第Y通孔 (VY)層，其中X是多層內連線(MLI)部件的圖案化金屬線層的總數，Y是在第一金屬層上的多層內連線(MLI)部件的圖案化通孔層的總數。每個金屬層包括圖案化金屬線層和圖案化通孔層，其配置為提供設置在絕緣層中的至少一個內連線結構。圖案化金屬線層和圖案化金屬通孔層通過任何合適的製程形成，包括通過各種雙鑲嵌製程，並且包括任何合適的材料及/或層。
例如隔離部件150和介電鰭170的隔離結構的深度可取決於在其間插入隔離結構的主動區的類型。第5和6圖分別是根據本揭露的各個方面的部分或全部的多閘極裝置300A和多閘極裝置300B的局部剖面圖。為了清楚和簡單起見，第2A-2S圖、第3A-3I圖和第4A-4D圖中的多閘極裝置100、第5圖中的多閘極裝置300A和第6圖中的多閘極裝置300B的類似部件用相同的元件符號表示。多閘極裝置300A和多閘極裝置300B在許多方面類似於多閘極裝置100。多閘極裝置300A及/或多閘極裝置300B可包括在微處理器、記憶體、其他積體電路裝置或上述之組合中。在一些實施例中，多閘極裝置300A及/或多閘極裝置300B是積體電路晶片、晶片上系統(SoC)或其一部分的一部分，其包括各種被動和主動微電子裝置，例如電阻、電容、電感、二極體、p型場效電晶體(PFET)、n 型場效電晶體(NFET)、金屬氧化物半導體場效電晶體(MOSFET)、互補式金屬氧化物半導體(CMOS)電晶體、雙載子接面電晶體(BJT)、橫向擴散金屬氧化物半導體(LDMOS)電晶體、高壓電晶體、高頻電晶體、其他合適的組件或上述之組合。為了清楚起見，已簡化第5和6圖以更好地理解本揭露的發明概念。可在多閘極裝置300A及/或多閘極裝置300B中添加額外的特徵，並且在多閘極裝置300A及/或多閘極裝置300B的其他實施例中可取代、修改或消除下面描述的一些特徵。
如第5圖所示，多閘極裝置300A包括配置有具有p型磊晶源/汲極部件320A的p型電晶體的p型電晶體區域302A和配置有具有n型磊晶源極部件320B的n型電晶體的n型電晶體區域302B。p型電晶體區(例如，PP區)中的主動區之間的隔離結構的深度比n型電晶體區(例如，NN區)中的主動區之間的隔離結構的深度深。舉例來說，p型磊晶源/汲極部件320A之間的隔離部件150具有深度d1，n型磊晶源/汲極部件320B之間的隔離部件150具有深度d2，p型磊晶源/汲極部件320A之間的介電鰭170具有深度d3，並且n型磊晶源/汲極部件320B之間的介電鰭170具有深度d4。深度 d1 和深度 d2 在半導體高台 105' 的頂面和相應隔離部件 150 的底面之間，深度 d3 和深度 d4 在半導體高台 105' 的頂面和介電鰭 170 的底面之間。PP區域的深度 d1大於NN區域的深度d2，PP區域的深度d3大於NN區域的深度d4。
在第6圖中，多閘極裝置300B包括p型電晶體區302A、n型電晶體區302B和配置有p型電晶體的p型電晶體區302C，p型電晶體具有p型磊晶源/汲極部件320A。p型電晶體區(例如，PP區)中的主動區之間的隔離結構的深度比不同類型電晶體區(例如，NP區)中的主動區之間的隔離結構的深度深。舉例來說，p型磊晶源/汲極部件320A之間的隔離部件150具有深度d1，n型磊晶源/汲極部件320B和p型磊晶源/汲極部件320A之間的隔離部件150具有深度d5， p型磊晶源/汲極部件320A之間的介電鰭170具有深度d3，並且n型磊晶源/汲極部件320B和p型磊晶源/汲極部件320A之間的介電鰭170具有深度d6。深度d5在半導體高台105'的頂面和相應隔離部件150的底面之間，深度d6在半導體高台105'的頂面和介電鰭170的底面之間。PP區中的深度d1大於NP 區的深度 d5，PP 區的深度 d3 大於 NP 區的深度 d6。
本文揭露了用於增強例如全繞式閘極(GAA)場效電晶體的多閘極裝置的性能及/或可靠度的製造技術。本揭露提供了許多不同的實施例。示例性方法包括在半導體高台上方形成具有半導體層堆疊的半導體鰭。半導體層堆疊包括第一半導體層和第二半導體層。第一半導體層位於半導體高台與第二半導體層之間。上述方法還包括形成相鄰半導體高台的隔離部件以及沿半導體層堆疊的側壁形成半導體覆層。半導體覆層在半導體高台的頂面下方延伸，並且隔離部件的一部分在半導體覆層和半導體高台的側壁之間。上述方法更包括在通道區中，用閘極堆疊取代半導體鰭的第一半導體層和半導體覆層。隔離部件的部分位於閘極堆疊和半導體高台的側壁之間。
在一些實施例中，上述方法更包括在形成半導體覆層之後並且在用閘極堆疊取代半導體鰭的第一半導體層和半導體覆層之前在隔離部件上方形成介電鰭。在此實施例中，取代半導體鰭的第一半導體層和半導體覆層可包括執行蝕刻製程，蝕刻製程具有針對第一半導體層和半導體覆層的第一蝕刻速率、針對第二半導體層的第二蝕刻速率，以及針對介電鰭的第三蝕刻速率。第一蝕刻速率大於第二蝕刻速率，第一蝕刻速率大於第三蝕刻速率，第三蝕刻速率大於第二蝕刻速率。在一些實施例中，上述方法更包括在半導體鰭上方形成虛置閘極堆疊。虛置閘極堆疊包裹著介電鰭的頂部。在此實施例中，用閘極堆疊取代半導體鰭的第一半導體層和半導體覆層可包括通過移除虛置閘極堆疊形成閘極開口以暴露半導體鰭的頂面，以及在形成閘極開口之後執行蝕刻製程來。在執行蝕刻製程之後的第一間隙在第二半導體層和介電鰭之間，第二間隙在第二半導體層和半導體高台之間，第三間隙在介電鰭和隔離部件的部分之間。在此實施例中，用閘極堆疊取代半導體鰭的第一半導體層和半導體覆層可進一步包括用閘極介電質和閘極電極填充閘極開口、第一間隙、第二間隙和第三間隙。
在一些實施例中，上述方法還包括在源/汲極區域中，用半導體高台上方的磊晶源/汲極部件取代半導體鰭的第一半導體層、半導體鰭的第二半導體層和半導體覆層。磊晶源/汲極部件在隔離部件的頂面上方延伸。在一些實施例中，形成隔離部件包括凹陷隔離部件的頂面以暴露隔離部件的部分。在一些實施例中，形成隔離部件包括在相鄰半導體鰭的溝槽中沉積介電襯墊，在溝槽中且在介電襯墊上方沉積介電層，平坦化介電層和介電襯墊，以及回蝕刻介電層和直到介電層的頂面低於半導體高台的頂面為止。在此實施例中，隔離部件的部分是介電襯墊的一部分。在一些實施例中，回蝕刻使介電襯墊的該部分的暴露表面變圓。在一些實施例中，隔離部件包括設置在介電襯墊上方的塊體介電質，介電襯墊在半導體高台和塊體介電質之間，閘極堆疊包裹半導體高台，並且在閘極堆疊和半導體高台的側壁之間的隔離部件的部分是介電襯墊。
另一示例性方法包括形成從基板延伸的鰭結構。鰭結構包括在基板延伸部上方的半導體層堆疊，並且半導體層堆疊包括多個第一半導體層和多個第二半導體層。上述方法更包括形成鄰近該鰭結構的隔離部件。隔離部件具有設置在介電襯墊上方的介電層。上述方法更包括回蝕刻隔離部件並暴露隔離部件的沿基板延伸部的側壁的介電襯墊部分，以及沿半導體層堆疊的側壁形成犧牲半導體層。犧牲半導體層在基板延伸部的頂面下方延伸至隔離部件的介電層，並且犧牲半導體層覆蓋隔離部件的介電襯墊的部分。上述方法更包括在隔離部件上方形成介電鰭。犧牲半導體層在介電鰭與半導體層堆疊之間，而且犧牲半導體層在介電鰭與隔離部件之間。上述方法更包括移除犧牲半導體層和第一半導體層，以及在第二半導體層周圍形成金屬閘極堆疊。在一些實施例中，沿半導體層堆疊的側壁形成犧牲半導體層包括在鰭結構和隔離部件上方沉積半導體層，以及從半導體層堆疊的頂面和隔離部件的頂面移除半導體層。在一些實施例中，移除犧牲半導體層和第一半導體層會部分移除介電鰭。
在一些實施例中，在基板延伸部的頂面下方的金屬閘極堆疊的長度大於在基板延伸部的頂面下方的犧牲半導體層的長度。在一些實施例中，第二半導體層的側壁與介電鰭之間的金屬閘極堆疊的寬度大於半導體層堆疊的側壁與介電鰭之間的犧牲半導體層的寬度。在一些實施例中，上述方法更包括從通道區移除犧牲半導體層和第一半導體層，並在通道區中的第二半導體層周圍形成金屬閘極堆疊。在一些實施例中，上述方法更包括在源/汲極區中形成磊晶源/汲極。在一些實施例中，磊晶源/汲極是通過從源/汲極區移除第一半導體層和第二半導體層以形成源/汲極凹陷，從源/汲極區移除犧牲半導體層以橫向延伸源/汲極凹陷，以及在源/汲極凹陷中形成磊晶層來形成的。在一些實施例中，上述方法更包括在形成介電鰭之後，在半導體層堆疊上方形成虛置閘極堆疊，以及在形成磊晶源/汲極之後，移除虛置閘極堆疊，以暴露犧牲半導體層和半導體層堆疊。
示例性半導體結構包括半導體高台、相鄰半導體高台的隔離部件、設置在隔離部件上方的介電鰭、設置在半導體高台上方的半導體層、以及圍繞半導體層的閘極堆疊。閘極堆疊的一部分在半導體高台的頂面下方延伸，並且閘極堆疊的部分在隔離部件和介電鰭之間。在一些實施例中，隔離部件包括設置在介電襯墊上方的氧化層，並且閘極堆疊的部分物理接觸氧化層、介電襯墊和介電鰭。在一些實施例中，介電鰭的底面低於半導體高台的頂面。在一些實施例中，半導體結構更包括設置在半導體高台上方並且相鄰半導體層的磊晶源/汲極部件。磊晶源/汲極部件在隔離部件的頂面上延伸並且物理接觸介電鰭。在一些實施例中，隔離部件包括設置在介電襯墊上方的氧化層，並且磊晶源/汲極部件物理接觸氧化層和介電襯墊。
以上概述數個實施例之特徵，以使所屬技術領域中具有通常知識者可更加理解本揭露實施例的觀點。所屬技術領域中具有通常知識者應理解，可輕易地以本揭露實施例為基礎，設計或修改其他製程和結構，以達到與在此介紹的實施例相同之目的及/或優勢。在所屬技術領域中具有通常知識者也應理解，此類均等的結構並無悖離本揭露的精神與範圍，且可在不違背本揭露之精神和範圍下，做各式各樣的改變、取代和替換。
10:方法 15,20,25,30,35,40,45:方框 100:多閘極裝置 105:半導體基板 105':半導體高台 110:半導體層堆疊 115,120:半導體層 120':通道層 125:半導體硬遮罩層 130A,130B:鰭 135:圖案化層 136:墊層 138:遮罩層 140:溝槽 150:隔離部件 152,172:介電襯墊 152A:襯墊部分 152B:襯墊部分 154,174:氧化層 155U:上方鰭主動區 155L:下方鰭主動區 156,178:凹陷 160':矽鍺層 160:犧牲矽鍺層 160F:基腳 160F':底部 170:介電鰭 176:高k介電層 179:開口 180:虛置閘極堆疊 182:虛置閘極介電質 182':虛置閘極介電層 184':虛置閘極電極層 194:虛置閘極電極 186':硬遮罩層 186:硬遮罩 188:閘極間隔物 189:鰭間隔物 200:閘極結構 210:源/汲極凹陷 212:源/汲極凹陷延伸部 215:內部間隔物 220:磊晶源/汲極部件 225,250:介電層 230:閘極堆疊 230F:閘極基腳 230F':底部 232:閘極介電質 234:閘極電極 240:閘極開口 242,244,246:氣隙 248:閘極結構 255:源/汲極接觸 300A,300B:多閘極裝置 302A,302C:p型電晶體區域 302B:n型電晶體區域 320A:p型磊晶源/汲極部件 320B:n型磊晶源極部件 A,B,C,D,E:表面 CR:通道區 D1,D2,d1,d2,d3,d4,d5,d6:深度 L1,L2,L3:長度 W1,W2:寬度 S:間距 S/D:源/汲極區 H:高度 T1,T2,T3,T4,T5,T6,T7:厚度
由以下的詳細敘述配合所附圖式，可更加理解本揭露實施例的觀點。應注意的是，依據在業界的標準做法，各種特徵並未按照比例繪製。事實上，為了討論的清晰，可任意放大或縮小各種特徵的尺寸。 第1圖是根據本揭露的各個方面的用於製造多閘極裝置的方法的流程圖。 第2A-2S圖，第3A-3I圖和第4A-4D圖是根據本揭露的各個方面的部分或全部在例如與第1圖的方法相關的不同製造階段的多閘極裝置的局部剖面圖。 第5圖是根據本揭露的各個方面的部分或全部的具有不同電晶體區域的多閘極裝置的局部剖面圖。 第6圖是根據本揭露的各個方面的部分或全部的具有不同電晶體區域的多閘極裝置的局部剖面圖。
10:方法
15,20,25,30,35,40,45:方框

Claims (10)

  1. 一種半導體結構的製造方法，包括：在一半導體高台上方形成具有一半導體層堆疊的一半導體鰭，其中該半導體層堆疊包括一第一半導體層和一第二半導體層，並且其中該第一半導體層位於該半導體高台和該第二半導體層之間；形成相鄰該半導體高台的一隔離部件；沿該半導體層堆疊的一側壁形成一半導體覆層，其中該半導體覆層在該半導體高台的一頂面下方延伸，且該隔離部件的一部分位於該半導體覆層與該半導體高台的一側壁之間，其中該第一半導體層和該半導體覆層包括相同的材料；以及在通道區中，用一閘極堆疊取代該半導體鰭的該第一半導體層和該半導體覆層，其中該隔離部件的該部分在該閘極堆疊和該半導體高台的該側壁之間。
  2. 如請求項1之半導體結構的製造方法，更包括：在一源/汲極區域中，用該半導體高台上方的一磊晶源/汲極部件取代該半導體鰭的該第一半導體層、該半導體鰭的該第二半導體層和該半導體覆層，其中該磊晶源/汲極部件在隔離部件的一頂面上方延伸。
  3. 如請求項1或2之半導體結構的製造方法，更包括：在形成該半導體覆層之後並且在用該閘極堆疊取代該半導體鰭的該第一半導體層和該半導體覆層之前，在該隔離部件上方形成一介電鰭；以及其中取代該半導體鰭和該半導體覆層的該第一半導體層包括執行一蝕刻製程，該蝕刻製程具有針對該第一半導體層和該半導體覆層的一第一蝕刻速率、針對該第二半導體層的第二蝕刻速率和針對該介電鰭的一第三蝕刻速率，其中 該第一蝕刻速率大於該第二蝕刻速率，該第一蝕刻速率大於該第三蝕刻速率，並且該第三蝕刻速率大於該第二蝕刻速率。
  4. 如請求項3之半導體結構的製造方法，更包括：該半導體鰭上方形成一虛置閘極堆疊，其中該虛置閘極堆疊包裹該介電鰭的一頂部；以及其中用該閘極堆疊取代該半導體鰭的該第一半導體層和該半導體覆層包括：通過移除該虛置閘極堆疊形成一閘極開口，以暴露該半導體鰭的一頂面；在形成該閘極開口後執行一蝕刻製程，其中在執行該蝕刻製程之後的一第一間隙位於該第二半導體層與該介電鰭之間，一第二間隙位於該第二半導體層與該半導體高台之間，一第三間隙位於該介電鰭與該隔離部件的該部分之間，以及用一閘極介電質和一閘極電極填充該閘極開口、該第一間隙、該第二間隙和該第三間隙。
  5. 一種半導體結構的製造方法，包括：形成從一基板延伸的一鰭結構，其中該鰭結構包括在一基板延伸部上方的一半導體層堆疊，並且該半導體層堆疊包括多個第一半導體層和多個第二半導體層；形成鄰近該鰭結構的一隔離部件，其中該隔離部件具有設置在一介電襯墊上方的一介電層；回蝕刻該隔離部件並暴露該隔離部件的沿該基板延伸部的一側壁的該介電襯墊的一部分；沿該半導體層堆疊的一側壁形成一犧牲半導體層，其中該犧牲半導體層在該 基板延伸部的一頂面下方延伸至該隔離部件的該介電層，並且該犧牲半導體層覆蓋該隔離部件的該介電襯墊的該部分；在該隔離部件上方形成一介電鰭，其中該犧牲半導體層在該介電鰭和該半導體層堆疊之間，並且該犧牲半導體層在該介電鰭和該隔離部件之間；移除該犧牲半導體層和該些第一半導體層；以及在該些第二半導體層周圍形成一金屬閘極堆疊。
  6. 如請求項5之半導體結構的製造方法，其中沿該半導體層堆疊的該側壁形成該犧牲半導體層包括：在該鰭結構和該隔離部件上方沉積一半導體層；以及從該半導體層堆疊的一頂面和該隔離部件的一頂面移除該半導體層。
  7. 如請求項5或6之半導體結構的製造方法，更包括：從一通道區移除該犧牲半導體層和該些第一半導體層，並在該通道區中的該些第二半導體層周圍形成該金屬閘極堆疊；以及在一源/汲極區中形成一磊晶源/汲極，其中形成該磊晶源/汲極包括：移除該些第一半導體層和該些第二半導體層以形成一源/汲極凹陷，從該源/汲極區移除該犧牲半導體層以橫向擴展該源/汲極凹陷，以及在該源/汲極凹陷中形成一磊晶層。
  8. 一種半導體結構，包括：一半導體高台；一隔離部件，相鄰該半導體高台；一介電鰭，設置在該隔離部件上方；一半導體層，設置在該半導體高台上方；以及 一閘極堆疊，圍繞該半導體層，其中該閘極堆疊的一部分在該半導體高台的一頂面下方延伸，並且該閘極堆疊的該部分在該隔離部件和該介電鰭之間。
  9. 如請求項8之半導體結構，其中該隔離部件包括設置在一介電襯墊上方的一氧化層，並且該閘極堆疊的該部分物理接觸該氧化層、該介電襯墊和該介電鰭。
  10. 如請求項8或9之半導體結構，其中該介電鰭的一底面低於該半導體高台的該頂面。
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