TW202410467A - 半導體結構及其製造方法 - Google Patents

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gate
semiconductor
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劉格成
劉昌淼
鄭銘龍
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台灣積體電路製造股份有限公司
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    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
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    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
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    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
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Abstract

例示性裝置包含在基底延伸部上方的通道層的堆疊物、閘極及絕緣層。通道層的堆疊物在第一磊晶源極/汲極與第二磊晶源極/汲極之間延伸。閘極圍繞通道層的堆疊物的每個通道層。絕緣層在基底延伸部上方，閘極在通道層的堆疊物的最底部通道層與絕緣層之間，且絕緣層在閘極與基底延伸部之間。絕緣層在第一磊晶源極/汲極與第二磊晶源極/汲極之間延伸，每個磊晶源極/汲極可包含未摻雜磊晶層。未摻雜磊晶層的頂表面在最底部通道層的底表面之下及/或絕緣層的頂表面之上。絕緣層可環繞基底延伸部及/或在絕緣層具有空氣間隙。

Description

半導體結構及其製造方法
本發明實施例係有關於半導體技術，且特別是有關於半導體結構及其製造方法。
近年來，已引進具有閘極部分或完全延伸圍繞通道區以在至少兩面上提供到通道的路徑的多閘極裝置，以改善閘極控制。多閘極裝置使積體電路(integrated circuit，IC)技術能夠積極微縮化，保持閘極控制以及減少短通道效應(short-channel effects，SCEs)，同時與傳統積體電路製造過程無縫整合。隨著多閘極裝置持續微縮化，需要先進技術來最佳化多閘極裝置可靠性及/或效能。
在一些實施例中，提供半導體結構，半導體結構包含半導體台面；半導體層，設置於半導體台面上方；閘極堆疊物，圍繞半導體層；以及介電層，設置於閘極堆疊物與半導體台面之間，其中介電層環繞半導體台面。
在一些實施例中，提供半導體結構，半導體結構包含第一磊晶源極/汲極及第二磊晶源極/汲極，設置於基底上方，其中基底的升高部分在第一磊晶源極/汲極與第二磊晶源極/汲極之間；絕緣層，設置於基底的升高部分上方以及第一磊晶源極/汲極與第二磊晶源極/汲極之間；通道層，設置於基底的升高部分上方以及第一磊晶源極/汲極與第二磊晶源極/汲極之間；以及閘極，設置於基底的升高部分上方以及第一磊晶源極/汲極與第二磊晶源極/汲極之間，其中:閘極環繞通道層，閘極包含閘極介電質及閘極電極，且絕緣層在閘極與基底的升高部分之間。
在另外一些實施例中，提供半導體結構的製造方法，此方法包含在基底上方形成鰭結構，其中鰭結構包含基底部分、基底部分上方的第一犧牲層、第一犧牲層上方的第一半導體層及第一半導體層上方的第二半導體層；形成隔離部件相鄰於鰭結構的基底部分；在隔離部件上方形成第二犧牲層，其中第二犧牲層相鄰於基底部分及第一犧牲層；選擇性移除第一犧牲層及第二犧牲層，進而在第一半導體層與基底部分之間形成間隙；以絕緣層填充間隙；在鰭結構的第一區中，移除第二半導體層、第一半導體層、絕緣層及基底部分的一部分，進而在鰭結構的第一區中形成延伸超出絕緣層的底表面的源極/汲極凹口；在源極/汲極凹口中形成磊晶源極/汲極；以及在鰭結構的第二區中，以閘極堆疊物取代第一半導體層，其中閘極堆疊物圍繞第二半導體層，且絕緣層在閘極堆疊物與基底部分之間。
本文有關於積體電路裝置，且特別有關於多閘極裝置的隔離技術，多閘極裝置例如鰭式場效電晶體(fin-like field-effect transistors，FinFETs)、全繞式閘極(gate-all-around，GAA)場效電晶體、其他類型的多閘極裝置或前述之組合。
要瞭解的是以下的揭露內容提供許多不同的實施例或範例，以實施提供之主體的不同部件。以下敘述各個構件及其排列方式的特定範例，以求簡化揭露內容的說明。當然，這些僅為範例並非用以限定本發明實施例。例如，元件之尺寸不限於本揭示之一實施方式之範圍或數值，但可取決於元件之處理條件及/或要求性質。此外，在隨後描述中在第二部件上方或在第二部件上形成第一部件之包括第一及第二部件形成為直接接觸之實施例，以及亦可包括額外部件可形成在第一及第二部件之間，使得第一及第二部件可不直接接觸之實施例。此外，為了方便描述本發明實施例的一部件與另一部件的關係，可使用空間相關用語，例如“下部”、“上部”、“水平”、“垂直”、“在…之上”、“上方”、“在…之下”、“下方”、“上”、“下”、“頂部”、“底部”等及前述的衍生用語(例如“水平地”、“向下地”、“向上地”等)。空間相關用語用以涵蓋包含部件的裝置的不同方位。此外，本文也可能使用重複的參考符號及/或用字。這些重複符號或用字係為了簡化與清晰的目的，並非用以限定各個實施例及/或所述外觀結構之間的關係。
再者，當用“大約”、“近似”及類似術語描述數字或數字範圍時，此術語目的在涵蓋考慮到如本領域技術人員所理解在製造期間固有出現的變化的合理範圍內的數字。舉例來說，基於與製造具有與數字相關聯的特徵的部件相關聯的已知製造公差，數字或數字範圍涵蓋包含所描述數字的合理範圍，例如所描述的數字的+/-10％之內。舉例來說，具有厚度“約5nm”的材料層涵蓋尺寸範圍從4.5nm至5.5nm，其中本領域技術人員已知與沉積材料層相關的製造公差為+/-10%。再者，考慮到任何製造過程中固有的變化，當裝置部件被描述為具有“實質性”性質及/或特性時，此術語旨在捕捉製造過程的公差範圍內的性質及/或特性。舉例來說，“大致垂直”或“大致水平”特徵旨在補捉在用於製造此類特徵的製造過程的給定公差範圍內大致垂直及水平的特徵—但不是數學上或完美垂直及水平。
多閘極裝置包含部分或完全延伸圍繞通道區以在至少兩面上提供到通道的路徑的閘極結構。此一多閘極裝置為全繞式閘極(gate-all around，GAA)裝置，全繞式閘極裝置包含在基底上方以垂直或水平堆疊且懸置方式的通道層(區域)，允許閘極堆疊物環繞(或圍繞)並佔據通道層。通道層延伸於源極區與汲極區(例如磊晶源極/汲極)之間，且電壓可應用至閘極堆疊物、源極區及/或汲極區，以控制源極區與汲極區之間的電流流動。相較於其他多閘極裝置(例如鰭式場效電晶體)，全繞式閘極裝置可顯著增加閘極堆疊物與通道區之間的接觸面積，這已被觀察到可降低亞臨界擺幅(subthreshold swing，SS)、減少短通道效應(short channel effects，SCEs)、增加驅動電流及/或改善通道控制。
然而，隨著積體電路(IC)技術節點微縮化(即透過增加裝置密度(即在給定晶片面積中的互連裝置的數量)及/或縮小幾何大小(即裝置部件的尺寸及/或大小及/或裝置部件之間的間隔))。舉例來說，寄生電晶體可形成於閘極堆疊物、基底的升高部分(其上設置通道層及閘極堆疊物)與磊晶源極/汲極之間，且電流可能不期望地流經/洩漏通過磊晶源極/汲極之間的基底的升高部分。由於閘極堆疊物環繞了傳統全繞式閘極裝置中的基底的升高部分，而不是向通道層那樣圍繞，因此在基底的升高部分中的關態漏電流的閘極堆疊物的控制受限於三側(例如三閘極控制)，這隨著積體電路技術節點微縮化已被證明是不足夠的，且已被觀察到在全繞式閘極裝置中誘導及/或加劇汲極誘導能障降低(drain-induced-barrier-lowering，DIBL)。
已探索許多方法來減少通過基底的升高部分(之後被稱為台面(mesa))的漏電流，例如降低台面的高度及/或其他尺寸，縮小通道層的尺寸，縮小磊晶源極/汲極的深度(以及體積)，以較少的導電材料(例如被配置為底部未摻雜磊晶層搭配磊晶源極/汲極)覆蓋台面，在台面中形成抗擊穿(anti-punch through，APT)層或前述之組合。透過這些方法可減少漏電流及/或汲極誘導能障降低，這些方法受限於積體電路設計及/或積體電路製造複雜性，且經常例如透過增加通道電阻(R ch)及/或寄生電容使全繞式閘極裝置的其他電性效能下降。在絕緣層上覆半導體(semiconductor-on-insulator，SOI)基底(例如絕緣層上覆矽基底)上形成全繞式閘極裝置為消除通過台面的漏電流路徑。然而，絕緣層上覆半導體基底及絕緣層上覆半導體基底的對應製造的成本過高。
因此，本發明實施例提出底部隔離技術(也可被稱為塊狀基底隔離技術及/或台面隔離技術)，底部隔離技術顯著減少通過台面的漏電流，而很少影響至不影響全繞式閘極裝置的其他電氣特性(例如通道電阻)。本文描述的全繞式閘極裝置具有將閘極與從塊狀基底延伸的半導體台面電性及物理隔離的絕緣層。在沿通道層的長度的全繞式閘極裝置的剖面示意圖中，絕緣層在半導體台面與閘極堆疊物之間，絕緣層在磊晶源極/汲極之間，且閘極堆疊物不物理接觸半導體台面。在沿通道層的寬度的全繞式閘極裝置的剖面示意圖中，絕緣層環繞半導體台面，絕緣層在半導體台面與閘極堆疊物之間，且絕緣層在閘極堆疊物與隔離部件(設置於基底上方且相鄰於半導體台面)之間。在一些實施例中，絕緣層為介電層，例如氮化矽層。在一些實施例中，絕緣層為低介電常數介電層。
絕緣層可大致抑制及/或消除形成於閘極堆疊物、磊晶源極/汲極與下方的半導體台面之間的任何寄生電晶體，進而減少及/或阻擋通過半導體台面的漏電流。再者，由於絕緣層將半導體台面與閘極堆疊物隔離，半導體台面大致接地，因此半導體台面將不用作磊晶源極/汲極之間的通道(進而不需要被閘極堆疊物控制)，且相較於傳統全繞式閘極裝置(例如其中閘極堆疊物環繞半導體台面)，流過的任何漏電流都可以忽略不計。因此，本文揭露的全繞式閘極裝置展現較佳的關態控制及/或整體的改善效能。再者，通道層及/或閘極堆疊物的設計可被配置為獨立於半導體台面。舉例來說，可以選擇通道層的尺寸及/或閘極堆疊物的尺寸，而無需考慮這些尺寸將如何減少及/或消除與台面相關的漏電流，例如傳統的全繞式閘極裝置設計有寬度縮小的通道層，以改善閘極控制及最小化台面相關漏電流的影響。
絕緣層可透過在半導體層堆疊物的最底部半導體層(被加工以形成通道層)與塊狀基底之間設置犧牲層來形成。後續以絕緣層取代犧牲層。最底部通道層與半導體台面之間的距離透過犧牲層/絕緣層的厚度增加，這對應增加了磊晶源極/汲極的底部與最底部通道層之間的階梯高度(step height)。增加階梯高度允許磊晶源極/汲極具有較厚的未摻雜磊晶部分，而不減少磊晶源極/汲極的摻雜磊晶部分的體積。在本文揭露的全繞式閘極裝置中，未摻雜部分覆蓋半導體台面的側壁及絕緣層的側壁，這減少了半導體台面周圍的導電性。未摻雜部分的頂部在最底部通道層之下，且在絕緣層之上，以最佳化控制底部漏電流，而不限制摻雜部分的體積。本文揭露的全繞式閘極裝置可更在半導體台面中實現抗擊穿層，以進一步限制漏電流，且相較於傳統全繞式閘極裝置中的抗擊穿層，可減少抗擊穿層的摻雜物濃度，這可減少摻雜物的外擴散及/或改善磊晶材料品質。
寄生電容也可產生於基底及/或台面與閘極堆疊物之間。舉例來說，電容元件本質上由基底/台面(即第一導體)、閘極堆疊的閘極電極(即第二導體)及閘極堆疊物的閘極介電質(即第一導體與第二導體之間的絕緣體)形成，這對全繞式閘極裝置不利地促成塊狀基底-閘極寄生電容(C BG)。電容與其導體之間的距離成反比(即電容隨著其導體之間的距離增加而減小)，並與其絕緣體的介電常數成正比(即電容隨著其絕緣體的介電常數減小而減小)。本文揭露的全繞式閘極裝置也可透過增加塊狀基底與閘極堆疊物的閘極電極之間的距離及/或縮小塊狀基底與閘極堆疊物的閘極電極之間的絕緣體的介電常數來降低塊狀基底-閘極寄生電容。舉例來說，在半導體台面與閘極堆疊物之間添加絕緣層增加了閘極堆疊物的閘極電極與塊狀基底之間的距離，進而縮小塊狀基底-閘極寄生電容。在此一範例中，貢獻塊狀基底-閘極寄生電容的電容元件的絕緣體透過絕緣層及閘極介電質形成，而非傳統全繞式閘極裝置只靠閘極介電質形成。再者，絕緣層包含比閘極介電質(例如高介電常數介電層)更低介電常數的介電材料(例如低介電常數介電層)，這縮小了絕緣體的整體介電常數，且進一步降低塊狀基底-閘極寄生電容。在一些實施例中，空氣間隙形成於絕緣層中，這可更減少整體介電常數，並對應進一步減少塊狀基底-閘極寄生電容。
本文以下頁面描述所提出用於多閘極裝置的底部隔離技術及最終形成的多閘極裝置。不同實施例可具有不同優點，且任何實施例沒有需要特定優點。
第1圖為依據本發明實施例各方面，製造具有改善底部隔離的多閘極裝置的方法10的流程圖。在方塊15，方法10包含在基底上方形成鰭結構。鰭結構包含基底部分、基底部分上方的第一犧牲層、第一犧牲層上方的第一半導體層以及第一半導體層上方的第二半導體層。在方塊20，方法10包含形成相鄰於鰭結構的基底部分的隔離部件。在方塊25，在隔離部件上方形成第二犧牲層。第二犧牲層相鄰於基底部分及第一犧牲層。在方塊30，方法10包含選擇性移除第一犧牲層及第二犧牲層，以在第一半導體層與基底部分之間形成間隙。在方塊35，以絕緣層(例如介電層)填充間隙。在方塊40，在鰭結構的源極/汲極區中，移除第二半導體層、第一半導體層、絕緣層及基底部分的一部分，以形成延伸超出絕緣層的底表面的源極/汲極凹口。在方塊45，方法10包含在源極/汲極凹口中形成磊晶源極/汲極。在方塊50，在鰭結構的通道區中，以閘極堆疊物取代第一半導體層。閘極堆疊物圍繞第二半導體層，且絕緣層位於閘極堆疊物與基底部分之間。為了簡潔起見，已將第1圖簡化，以更佳理解本發明實施例的發明概念。可在方法10之前、期間及之後提供額外的步驟，且對於方法10的額外實施例，可移動、取代或消除所描述的一些步驟。
第2A-2R、3A-3R、4A-4R及5A-5C圖為依據本發明實施例各方面，在例如與第1圖的方法相關聯的各個製造階段，多閘極裝置100的一部分或整體的局部剖面示意圖。第3A-3R及4A-4R圖分別對應第2A-2R圖的製造階段。第5A圖對應至第2D圖的製造階段，第5B圖對應至第2F圖的製造階段，而第5C圖對應至第2H圖的製造階段。第3A-3D圖及第4A-4D圖分別沿第2A-2D圖的線1-1及線2-2截取；第3E-3J圖沿第2E-2J圖的線1-1及線1’-1’截取；第4E-4J圖沿第2E-2J圖的線2-2及線2’-2’截取；及第3K-3R圖及第4K-4R圖分別沿第2K-2R圖的線1-1及線2-2截取。第5A-5C圖分別沿第2D、2F及2R圖的線3-3截取。第2A-2R圖沿閘極寬度方向(即金屬閘極x切面視圖)截取的多閘極裝置100。第3A-3R圖為沿閘極長度方向(即源極/汲極y切面視圖)通過多閘極裝置100的對應源極/汲極區S/D(source/drain，S/D)截取。第4A-4R圖為沿閘極長度方向(即通道y切面視圖及/或金屬閘極y切面視圖)通過對應的多閘極裝置100的通道區C(channel，C)截取。第5A-5C圖為沿閘極長度方向通過多閘極裝置100的閘極的閘極間隙壁截取。為了方便描述及理解，本文同時討論第2A-2R圖、第3A-3R圖、第4A-4R圖及第5A-5C圖。為了簡潔起見，已將第2A-2R圖、第3A-3R圖、第4A-4R圖及第5A-5C圖簡化，以更佳理解本發明實施例的發明概念。可對多閘極裝置100添加額外部件，且在多閘極裝置100的其他實施例中，可取代、修改或消除以下描述的一些部件。
製造多閘極裝置100，以包含至少一全繞式閘極電晶體(即具有圍繞至少一懸置通道(例如奈米線、奈米片、奈米棒等)的閘極的電晶體，其中至少一懸置通道延伸於磊晶源極/汲極之間)。多閘極裝置100可被配置具有至少一p型全繞式閘極電晶體及/或至少一n型全繞式閘極電晶體。多閘極裝置100可被包含在微處理器、記憶體、其他積體電路裝置或前述之組合中。在一些實施例中，多閘極裝置100為積體電路晶片的一部分、系統單晶片(system on chip，SoC)或前述之一部分，多閘極裝置100包含各種被動及主動微電子裝置，例如電阻、電容、電感、二極體、p型場效電晶體(p-type FETs，PFETs)、n型場效電晶體(n-type FETs，NFETs)、金屬氧化物半導體場效電晶體(metal-oxide semiconductor FETs，MOSFETs)、互補金屬氧化物半導體(complementary metal-oxide semiconductor，CMOS)電晶體、雙極性接面電晶體(bipolar junction transistors，BJTs)、橫向擴散金屬氧化物半導體(laterally diffused MOS，LDMOS)電晶體、高壓電晶體、高頻電晶體、其他合適的組件或前述之組合。
請參照第2A、3A及4A圖，多閘極裝置100包含基底105(晶圓)。基底105包含元素半導體(例如矽及/或鍺)、化合物半導體(例如碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、銻化銦或前述之組合)、合金半導體(例如SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、GaInAsP或前述之組合)或前述之組合。在所示的實施例中，基底105包含矽。基底105可包含各種摻雜區，例如p型摻雜區(例如p型井)、n型摻雜區(例如n型井)或前述之組合。n型井包含n型摻雜物，例如磷、砷、其他n型摻雜物或前述之組合。p型井包含p型摻雜物，例如硼、銦、其他p型摻雜物或前述之組合。在一些實施例中，形成於基底105中的摻雜區包含n型摻雜物和p型摻雜物的組合。各種摻雜區可形成於基底105正上方及/或基底105中，例如提供p型井結構、n型井結構、雙井結構、凸起結構或前述之組合。各種摻雜區(例如p型井及/或n型井)透過離子佈植製程、擴散製程、其他合適的摻雜製程或前述之組合形成於基底105中。
可進行抗擊穿(anti-punch through，APT)佈植，以在基底105中形成抗擊穿(APT)層106。抗擊穿層106為基底105中的摻雜區，此摻雜區被配置來防止擊穿(即防止汲極空乏區與源極空乏區之間不期望的合併及/或可忽略的間隔，上述情況可導致源極/汲極之間不期望的導電路徑及/或漏電流，進而阻礙電晶體的開關功能)及/或不想要的摻雜物擴散。在多閘極裝置100的n型區中(對應至具有設置於p型基底中的n型源極/汲極的n型通道裝置)，抗擊穿層106可包含p型摻雜物，例如硼及/或二氟化硼(BF 2)。在多閘極裝置100的p型區中(對應至具有設置於n型基底中的p型源極/汲極的p型通道裝置)，抗擊穿層106可包含n型摻雜物，例如磷及/或砷。由於揭露的底部隔離技術將後續形成的閘極堆疊物與基底105物理及電性隔離，因此抗擊穿層106的摻雜物濃度可被配置為低於傳統全繞式閘極裝置(即其中閘極堆疊物直接接觸塊狀基底)中的抗擊穿層的摻雜物濃度。舉例來說，抗擊穿層106的摻雜物濃度小於約1 x 10 14cm -3，且在一些實施例中，抗擊穿層106的摻雜物濃度為約1 x 10 12cm -3至約1 x 10 14cm -3。這樣低的抗擊穿摻雜物濃度可有利地最小化接面漏電，同時防止擊穿。具有摻雜物濃度大於1 x 10 15cm -3的抗擊穿層可能導致在後續加工期間出現不期望的向外擴散，這可能不期望地將摻雜物引入半導體層120(即後續形成的通道)，並改變裝置特性及/或為後續形成的磊晶源極/汲極提供不好的成長表面，這可能使後續形成的磊晶源極/汲極的品質下降。
犧牲層108A在基底105上方，且半導體層堆疊物110(包含半導體層115及半導體層120)在犧牲層108A上方。犧牲層108A的組成不同於半導體層115及半導體層120的組成，且半導體層115的組成不同於半導體層120的組成。犧牲層108A、半導體層115與半導體層120之間的組成差異被配置及/或調整為在後續加工期間提供所期望的蝕刻選擇性及/或不同的氧化速率。組成差異包含不同的材料、成分原子百分比、成分重量百分比、厚度及/或材料特性，這些差異可為給定的蝕刻劑提供蝕刻選擇性及/或不同的氧化速率。犧牲層108A、半導體層115及半導體層120可包含半導體材料的任何組合，這些半導體材料的任何組合提供所期望的蝕刻選擇性、所期望的氧化速率差異及/或所期望的效能特性(例如最大化電流的材料)，包含本文揭露的任何半導體材料。
在所示的實施例中，犧牲層108A及半導體層115包含相同材料，但是具有不同的成分原子百分比，以提供所期望的蝕刻選擇性(即可蝕刻犧牲層108A，而最小化至不蝕刻半導體層115或反之亦然)，且半導體層115及半導體層120包含不同材料，以提供所期望的蝕刻選擇性及/或不同的氧化速率。舉例來說，犧牲層108A包含具有第一鍺濃度的矽鍺，半導體層115包含具有第二鍺濃度的矽鍺，而半導體層120包含矽。第一鍺濃度大於第二鍺濃度，以提供犧牲層108A相對於半導體層115及半導體層120的高蝕刻選擇性。舉例來說，配置第一鍺濃度及第二鍺濃度，為給定的蝕刻劑提供約 1:10 至約 1:50 的蝕刻選擇性，使得給定的蝕刻劑可蝕刻/移除犧牲層108A，而最小化至不蝕刻/移除半導體層115。在一些實施例中，犧牲層108A具有鍺濃度大於約40原子百分比(atomic percent，at%)，且半導體層115具有鍺濃度小於約30at%。舉例來說，半導體層115具有鍺濃度在約18at%至約25at%。在這些實施例中，犧牲層108A、半導體層115和半導體層120對給定蝕刻劑的蝕刻速率不同。在一些實施例中，半導體層115和半導體層120包含相同材料，但是具有不同的原子百分比。舉例來說，半導體層115和半導體層120包含具有不同的矽原子百分比及/或不同的鍺原子百分比的矽鍺。在這些實施例中，半導體層115和半導體層120的鍺原子百分比小於犧牲層108A的鍺原子百分比。
犧牲層108A沿z方向具有厚度t1，半導體層115沿z方向具有厚度t2，而半導體層120沿z方向具有厚度t3。厚度t1大於厚度t2和厚度t3，且厚度t2和厚度t3相同或不同。在一些實施例中，厚度t1在約10nm至約20nm。在一些實施例中，厚度t2在約4nm至約8nm。在一些實施例中，厚度t3在約4nm至約8nm。半導體層115和半導體層120從犧牲層108A的頂表面以交錯及/或交替配置垂直堆疊(例如沿z方向)，且半導體層堆疊物110沿z方向具有高度h。在一些實施例中，高度h在約50nm至約60nm。在一些實施例中，犧牲層108A及半導體層堆疊物110透過在基底105上磊晶成長犧牲層108A及在犧牲層108A上方在所示的交錯及交替配置中磊晶成長半導體層115及半導體層120來沉積於基底105上方。舉例來說，第一個半導體層115磊晶成長於犧牲層108A上，第一個半導體層120磊晶成長於第一個半導體層115上，第二個半導體層115磊晶成長於第一個半導體層120上，依此類推，直到半導體層堆疊物110具有所期望數量的半導體層115和半導體層120及/或半導體層堆疊物110具有所期望的高度。在這些實施例中，犧牲層108A、半導體層115及半導體層120可被稱為磊晶層。
犧牲層108A、半導體層115及半導體層120可透過分子束磊晶(molecular beam epitaxy，MBE)、化學氣相沉積(chemical vapor deposition，CVD)、金屬有機化學氣相沉積(metalorganic CVD，MOCVD)、其他合適的磊晶成長製程或前述之組合磊晶成長。在一些實施例中，犧牲層108A、半導體層115及半導體層120透過選擇性化學氣相沉積製程(例如遠端電漿化學氣相沉積(remote plasma CVD，RPCVD))形成，此製程包含將含矽前驅物及/或含鍺前驅物及載氣引入製程腔體中。含矽前驅物及/或含鍺前驅物與多閘極裝置100的半導體表面反應，以分別形成犧牲層108A、半導體層115及半導體層120。含矽前驅物包含SiH 4、Si 2H 6、DCS、SiHCl 3、SiCl 4、其他合適的含矽前驅物或前述之組合。含鍺前驅物包含GeH 4、Ge 2H 6、GeCl 4、GeCl 2、其他合適的含鍺前驅物或前述之組合。載氣可為惰性氣體，例如H 2。在一些實施例中，犧牲層108A、半導體層115及半導體層120在相同製程腔體中磊晶成長並調整前驅物特性，以形成犧牲層108A、半導體層115及半導體層120。舉例來說，當沉積犧牲層108A及半導體層115時，將含矽前驅物(例如SiH 4)、含鍺前驅物(例如GeH 4)及載氣前驅物(例如H 2)引入製程腔體，而當沉積半導體層120時，將含矽前驅物及載氣前驅物引入製程腔體。當沉積半導體層120時，可停止鍺濃度前驅物的流動，及/或可調整各種參數(例如含鍺前驅物的流量)，以提供具有不同鍺濃度的犧牲層108A及半導體層115。在一些實施例中，在沉積不同半導體層之間進行沖洗製程。舉例來說，在每個沉積步驟之間進行沖洗製程，以移除之前沉積步驟的沉積氣體/前驅物及在進行後續沉積步驟之前的製程所產生的副產物，例如在沉積個別半導體層115及在個別半導體層115上方沉積個別半導體層120之間進行沖洗製程。
在一些實施例中，選擇性化學氣相沉積製程將含摻雜劑前驅物引入製程腔體，以促進半導體層115及/或半導體層120的原位摻雜。含摻雜劑前驅物包含硼(例如B 2H 6)、磷(例如PH 3)、砷(例如AsH 3)、其他合適的含摻雜劑前驅物或前述之組合。在一些實施例中，選擇性化學氣相沉積製程將含蝕刻劑前驅物引入製程腔體，以防止或限制矽材料及/或鍺材料成長於介電表面及/或非半導體表面上。在這些實施例中，調整選擇性化學氣相沉積製程的參數，以確保半導體材料淨沉積於半導體表面上。含蝕刻劑前驅物包含Cl 2、HCl、可促進所期望半導體材料(例如矽及/或鍺)成長選擇性的其他含蝕刻劑前驅物或前述之組合。
請參照第2B、3B及4B圖，將半導體層堆疊物110、犧牲層108A及基底105圖案化，以形成從基底105延伸的鰭(例如鰭130A及鰭130B)。鰭130A及鰭130B沿x方向大致彼此平行延伸，具有在x方向的長度、在y方向的寬度W1及在z方向的高度。鰭130A及鰭130B各包含基底部分(即基底105的對應被圖案化的投影部分，可被稱為基底延伸部105’、基底105的鰭部、基底鰭部、蝕刻基底部分等)、基底部分上方的犧牲層部分(即犧牲層108A的對應部分)以及犧牲層部分上方的半導體層堆疊物部分(即半導體層堆疊物110的對應部分)。鰭130A及鰭130B具有沿y方向在兩者之間的間隔S以及沿y方向的間距P。間距一般代表鰭的寬度(例如寬度W1)及相鄰鰭之間的間隔(例如間隔S)(即相鄰鰭的邊緣之間的橫向距離)的總和。在一些實施例中，間距P在約60nm至約70nm。在一些實施例中，寬度W1在約20nm至約30nm。在一些實施例中，間隔S在約30nm至約50nm。在一些實施例中，間距為相鄰鰭的中心之間的橫向距離。
進行微影及/或蝕刻製程，以將半導體層堆疊物110、犧牲層108A及基底105圖案化。微影製程可包含(例如透過旋塗)在半導體層堆疊物110上方形成光阻層，進行預曝光烘烤製程，使用遮罩進行曝光製程，進行曝光後烘烤製程，以及進行顯影製程。在曝光製程期間，光阻層暴露於輻射能(例如紫外線(ultraviolet，UV)光源、深紫外線(deep UV，DUV)光源或極紫外線(extreme UV，EUV)光源)，其中取決於遮罩及/或遮罩類型(例如二元遮罩、相位移遮罩或極紫外線遮罩)的遮罩圖案，遮罩阻檔、傳輸及/或反射輻射到光阻層，使得將對應至遮罩圖案的影像投影至光阻層上。由於光阻層對輻射能敏感，因此光阻層的曝光部分化學改變，且取決於光阻層的特性以及在顯影製程中使用的顯影溶液的特性，光阻層的曝光(或未曝光)部分在顯影製程期間溶解。在顯影之後，圖案化光阻層包含對應至遮罩的光阻圖案。蝕刻製程使用圖案化光阻層作為蝕刻遮罩來移除半導體層堆疊物110、犧牲層108A及基底105的一部分。在一些實施例中，圖案化光阻層形成於遮罩層上方，遮罩層設置於半導體層堆疊物110上方，第一蝕刻製程移除遮罩層的一部分，以形成圖案化層(即圖案化硬遮罩層)，且第二蝕刻製程使用圖案化層作為蝕刻遮罩來移除半導體層堆疊物110、犧牲層108A及基底105的一部分。蝕刻製程可包含乾蝕刻、濕蝕刻、其他合適的蝕刻或前述之組合。在蝕刻製程之後，例如透過光阻剝離製程或其他合適的製程來移除圖案化光阻層。
在一些實施例中，鰭130A及鰭130B透過多重圖案化製程形成，多重圖案化製程例如雙重圖案化微影(double patterning lithography，DPL)製程(例如微影-蝕刻-微影-蝕刻(lithography-etch-lithography-etch，LELE)製程、自對準雙重圖案化(self-aligned double patterning，SADP)製程、間隔物為介電質(spacer-is-dielectric，SID)製程、其他雙重圖案化製程或前述之組合)、三重圖案化製程(例如微影-蝕刻-微影-蝕刻-微影-蝕刻 (lithography-etch-lithography-etch- lithography-etch，LELELE)製程、自對準三重圖案化(self-aligned triple patterning，SATP)製程、其他三重圖案化製程或前述之組合)及/或其他多重圖案化製程(例如自對準四重圖案化(self-aligned quadruple patterning，SAQP)製程)。這些製程也可為鰭130A及鰭130B提供對應的半導體層堆疊物110、對應的犧牲層108A及對應的基底延伸部105’。在一些實施例中，在圖案化各層形成鰭130A及鰭130B時，使用導向式自組裝(directed self-assembly，DSA)技術。
溝槽140在鰭130A與鰭130B之間及/或圍繞鰭130A及鰭130B，且隔離部件142形成於溝槽140中。隔離部件142填充溝槽140的下部，並圍繞鰭130A及鰭130B的一部分。鰭130A及鰭130B從隔離部件142的頂表面延伸的部分可被稱為鰭主動區。隔離部件142電性隔離主動裝置區及/或被動裝置區。舉例來說，隔離部件142將鰭130A與鰭130B隔開且電性隔離，將鰭130A與多閘極裝置100的其他裝置區及/或裝置隔開且電性隔離，將鰭130B與多閘極裝置100的其他裝置區及/或裝置隔開且電性隔離。隔離部件142包含氧化矽、氮化矽、氮氧化矽、其他合適的隔離材料(例如包含矽、氧、氮、碳或其他合適的隔離組成)或前述之組合。隔離部件142可具有多層結構。舉例來說，隔離部件142可包含在介電襯墊(包含例如氮化矽、氧化矽、氮氧化矽、氮碳氧化矽或前述之組合)上方的塊狀介電質(例如氧化層)。在另一犯例中，隔離部件142包含在摻雜襯墊上方的介電層，例如硼矽酸鹽玻璃(boron silicate glass，BSG)襯墊及/或磷矽酸鹽玻璃(phosphosilicate glass，PSG)襯墊。隔離部件142的尺寸及/或性質被配置為提供淺溝槽隔離(shallow trench isolation，STI)結構、深溝槽隔離(deep trench isolation，DTI)結構、矽局部氧化(local oxidation of silicon，LOCOS)結構、其他合適的隔離結構或前述之組合。在所示的實施例中，隔離部件142為淺溝槽隔離結構。
隔離部件142可透過在多閘極裝置100上方沉積襯墊層(例如介電層)部分填充溝槽140，在多閘極裝置100上方(特別來說，在襯墊層上方)沉積氧化材料填充溝槽140的剩下部分，並進行平坦化製程來形成。進行平坦化製程(例如化學機械研磨(chemical mechanical polishing，CMP)製程)，直到到達並暴露平坦化停止層(例如半導體層120)。在一些實施例中，平坦化製程移除在鰭130A及鰭130B的頂表面之上及/或上方的遮罩層、任何襯墊層、任何氧化材料或前述之組合。襯墊層及氧化材料的剩下部分分別形成隔離部件142的襯墊及塊狀介電質。介電襯墊可覆蓋溝槽140的側壁(由鰭130A及鰭130B的側壁形成)及溝槽140的底部(由基底105形成)。襯墊層由原子層沉積(atomic layer deposition，ALD)、化學氣相沉積、物理氣相沉積(physical vapor deposition，PVD)、高密度電漿化學氣相沉積(high density plasma CVD，HDPCVD)、金屬有機化學氣相沉積、遠端電漿化學氣相沉積(remote plasma CVD，RPCVD)、電漿輔助化學氣相沉積(plasma enhanced CVD，PECVD)、低壓化學氣相沉積(low-pressure CVD，LPCVD)、原子層化學氣相沉積(atomic layer CVD，ALCVD)、常壓化學氣相沉積(atmospheric pressure CVD，APCVD)、次常壓化學氣相沉積(subatmospheric CVD，SACVD)、其他合適的方法或前述之組合形成。氧化材料透過可流動化學氣相沉積(flowable CVD，FCVD)、高深寬比沉積(high aspect ratio deposition，HARP)製程、高密度電漿化學氣相沉積、其他合適的製程或前述之組合形成。在一些實施例中，當形成隔離部件142時，進行退火製程。
接著，將隔離部件142凹陷及/或回蝕刻，使得鰭130A及鰭130B從隔離部件142突出。在所示的實施例中，回蝕刻隔離部件142直到隔離部件142在犧牲層108A下方目標距離(或深度)，例如沿z方向距離d1。距離d1在犧牲層108A的底表面與隔離部件142的頂表面之間。在一些實施例中，距離d1為約5nm至約20nm。在這些實施例中，隔離部件142沿z方向的高度小於基底延伸部105’沿z方向的高度(例如相對於基底105的頂表面)。在一些實施例中，蝕刻製程相對於鰭130A及鰭130B的半導體層選擇性移除隔離部件142。換句話說，蝕刻製程大致移除隔離部件142，但是不移除或大致不移除半導體層120、半導體層115、犧牲層108A及基底延伸部105’。舉例來說，選擇用於蝕刻製程的蝕刻劑，此蝕刻劑蝕刻介電材料(例如隔離部件142)的速率大於蝕刻半導體材料(例如半導體層120、半導體層115、犧牲層108A及基底延伸部105’)的速率。蝕刻製程為乾蝕刻、濕蝕刻、其他合適的蝕刻製程或前述之組合。在一些實施例中，蝕刻製程移除鰭130A及鰭130B的遮罩層。在一些實施例中，鰭130A及鰭130B的遮罩層在蝕刻製程期間用作蝕刻遮罩。
請參照第2C圖、第3C圖及第4C圖，犧牲層108B形成於隔離部件142上方。犧牲層108B沿z方向具有厚度t4。厚度t4大於距離d1，以確保犧牲層108B重疊(覆蓋)犧牲層108A，使得犧牲層108B及犧牲層108A結合形成沿y方向的連續犧牲層108，如第3C及4C圖所示。犧牲層108A及犧牲層108B進而共用界面144，且犧牲層108A與犧牲層108B之間的重疊ov沿z方向(例如長度)對應界面144的尺寸。在一些實施例中，厚度t4在約20nm至約30nm。重疊ov小於或等於厚度t1，以確保犧牲層108B在最底部半導體層115下方。在所示的實施例中，重疊ov小於犧牲層108A的厚度t1，且沿z方向的距離d2在犧牲層108A的頂表面與犧牲層108B的頂表面之間。在一些實施例中，重疊ov在約10nm至約15nm。在一些實施例中，距離d2小於約5nm。在一些實施例中，厚度t4小於距離d1及距離d2的總和，但是大於距離d1，使得犧牲層108B及隔離部件142覆蓋基底延伸部105’的側壁。
犧牲層108B的組成不同於半導體層115的組成及半導體層120的組成。犧牲層108B、犧牲層108A、半導體層115及半導體層120之間的組成差異被配置以提供後續加工期間所期望的蝕刻選擇性。組成的差異包含為給定的蝕刻劑提供蝕刻選擇性的不同的材料、組成原子百分比、組成重量百分比、厚度及/或材料特性。在一些實施例中，犧牲層108B及犧牲層108A包含相同材料，且具有相同的組成原子百分比，例如具有相同鍺濃度的矽鍺。在一些實施例中，犧牲層108B及犧牲層108A包含相同材料，但是具有不同的組成原子百分比，例如具有不同鍺濃度的矽鍺。在這些實施例中，犧牲層108B的鍺濃度大於半導體層115的鍺濃度，但是不同於犧牲層108A的鍺濃度，以提供犧牲層108B相對於半導體層115及半導體層120的高蝕刻選擇性。在一些實施例中，犧牲層108B具有鍺濃度大於約40at%。犧牲層108B的鍺濃度可大於或小於犧牲層108A的鍺濃度。在一些實施例中，犧牲層108A包含結晶半導體材料(例如結晶矽鍺)，而犧牲層108B包含結晶半導體材料(例如具有與犧牲層108A不同的鍺百分比的結晶矽鍺)或非晶半導體材料(例如例如具有與犧牲層108A不同的鍺百分比的非晶矽鍺)。在一些實施例中，依據圖案密度調整及/或選擇犧牲層108A及犧牲層108B的鍺濃度，這樣可減少蝕刻負載效應。在一些實施例中，犧牲層108B及犧牲層108A包含不同材料。
犧牲層108B可透過在多閘極裝置100上方沉積半導體材料(例如具有鍺濃度大於約40at%的矽鍺)來填充溝槽140的剩下部分，及/或回蝕刻半導體材料直到半導體材料在最底部半導體層115下方來形成。在一些實施例中，回蝕刻半導體材料，直到犧牲層108B具有目標厚度(例如厚度t4)、在最底部半導體層115下方的目標距離/深度(例如距離d2)、在犧牲層108A與犧牲層108B之間的目標重疊(例如重疊ov)或前述之組合。半導體材料可透過原子層沉積、化學氣相沉積、物理氣相沉積、高密度電漿化學氣相沉積、金屬有機化學氣相沉積、遠端電漿化學氣相沉積、電漿輔助化學氣相沉積、低壓化學氣相沉積、原子層化學氣相沉積、常壓化學氣相沉積、次常壓化學氣相沉積、其他合適的方法或前述之組合沉積。在一些實施例中，半導體材料透過毯覆式沉積製程來沉積。凹陷及/或回蝕刻可為乾蝕刻、濕蝕刻、其他蝕刻製程或前述之組合。在一些實施例中，回蝕刻為選擇性蝕刻製程，例如參照第2F、2H、3F、3H、4F及4H圖的以下描述。在一些實施例中，為了最小化及/或防止犧牲層108A的移除，回蝕刻為非等向性蝕刻(例如被配置以移除z方向的材料，而最小化移除(至不移除)x方向及/或y方向的材料)。在一些實施例中，距離d2在約0nm至約1nm，以最小化及/或防止犧牲層108A的移除。在一些實施例中，在回蝕刻之前，進行平坦化製程(例如化學機械研磨)，直到到達並暴露平坦化停止層(例如鰭130A及鰭130B的半導體層120)。在一些實施例中，平坦化製程移除在鰭130A及鰭130B的頂表面之上及/或上方的遮罩層。
請參照第2D、3D、4D及5A圖，虛設閘極145形成於鰭130A及鰭130B的一部分上方，且閘極間隙壁148形成相鄰於虛設閘極145(沿虛設閘極145的側壁)，進而形成閘極結構150。虛設閘極145的縱向延伸方向不同於(例如垂直於)鰭130A及鰭130B的縱向方向。舉例來說，虛設閘極145沿y方向彼此大致平行延伸，具有在y方向的長度、在x方向的寬度及在z方向的高度。虛設閘極145設置於多閘極裝置100的通道區C上方及多閘極裝置100的源極/汲極區S/D之間。在XZ平面中(第2D圖)，虛設閘極145設置於鰭130A及鰭130B的對應通道區C的頂表面上方，使得虛設閘極145在鰭130A及鰭130B的對應的源極/汲極區S/D之間。在多閘極裝置100的通道區C中的YZ平面中(第4D及5A圖)，虛設閘極145及閘極間隙壁148設置於鰭130A及鰭130B的頂部及側壁上，使得虛設閘極145環繞鰭130A及鰭130B。虛設閘極145及閘極間隙壁148填充通道區C中的溝槽140。由於犧牲層108A在基底延伸部105’與鰭130A及鰭130B的半導體層堆疊物110之間，且犧牲層108B在隔離部件142上方並連接至犧牲層108A，因此閘極結構150(即虛設閘極145及閘極間隙壁148)不會物理接觸基底105及/或基底延伸部105’。舉例來說，閘極結構150透過犧牲層108與基底105及/或基底延伸部105’隔開。再者，閘極結構150垂直延伸超出半導體層堆疊物110。舉例來說，閘極結構150沿z方向延伸至半導體層堆疊物110的最底部半導體層115下方距離d2(第2D、4D及5A圖)。
每個虛設閘極145可包含層的堆疊物，例如虛設閘極介電質、虛設閘極電極及硬遮罩。虛設閘極介電質包含介電材料，例如氧化矽。虛設閘極電極包含合適的虛設閘極材料，例如多晶矽。硬遮罩包含合適的硬遮罩材料，例如氮化矽。在一些實施例中，虛設閘極145包含許多其他層，例如蓋層、界面層、擴散層、阻障層或前述之組合。虛設閘極145透過沉積製程、微影製程、蝕刻製程、其他合適的製程或前述之組合形成。舉例來說，第一沉積製程在多閘極裝置100上方形成虛設閘極介電層，第二沉積製程在虛設閘極介電層上方形成虛設閘極電極層，且第三沉積製程在虛設閘極電極層上方形成硬遮罩層。第一沉積製程、第二沉積製程及第三沉積製程包含化學氣相沉積、物理氣相沉積、原子層沉積、遠端電漿化學氣相沉積、電漿輔助化學氣相沉積、高密度電漿化學氣相沉積、可流動化學氣相沉積、高深寬比沉積、低壓化學氣相沉積、原子層化學氣相沉積、常壓化學氣相沉積、次常壓化學氣相沉積、金屬有機化學氣相沉積、鍍覆、其他合適的方法或前述之組合。接著，進行如本文描述的微影圖案化製程和蝕刻製程，以將硬遮罩層、虛設閘極電極層和虛設閘極介電層圖案化。舉例來說，從多閘極裝置100的源極/汲極區S/D移除硬遮罩層及虛設閘極電極層，進而形成虛設閘極145，虛設閘極145具有在鰭130A及鰭130B的通道區C中但是不在鰭130A及鰭130B的源極/汲極區S/D的虛設閘極介電質、虛設閘極電極及硬遮罩，如第2D、3D及4D圖所示。在一些實施例中，虛設閘極介電層不透過微影圖案化及蝕刻製程從多閘極裝置100的源極/汲極區S/D移除。在一些實施例中，虛設閘極介電質可橫跨多閘極裝置100的通道區C及源極/汲極區S/D。
閘極間隙壁148透過任何合適製程形成，且包含介電材料，介電材料可包含矽、氧、碳、氮、其他合適的材料或前述之組合(例如氧化矽、氮化矽、氮氧化矽、碳化矽、氮碳化矽、碳氧化矽、氮碳氧化矽或前述之組合)。舉例來說，包含矽和氮(例如氮化矽層)的介電層沉積於多閘極裝置100上方，並蝕刻介電層，以形成閘極間隙壁148。在一些實施例中，閘極間隙壁148多含多層結構，例如包含氮化矽的第一介電層及包含氧化矽的第二介電層。在一些實施例中，閘極間隙壁148包含多於一組的間隙壁，例如密封間隙壁、偏移間隙壁、犧牲間隙壁、虛設間隙壁、主要間隙壁或前述之組合。在這些實施例中，各組間隙壁可包含具有不同蝕刻速率的不同材料。舉例來說，可沉積氧化矽層，並蝕刻氧化矽層以形成相鄰於虛設閘極145的側壁的第一組間隙壁，且可沉積氮化矽層，並蝕刻氮化矽層以形成相鄰於第一組間隙壁的第二組間隙壁。在一些實施例中，在形成閘極間隙壁148時，鰭間隙壁可形成相鄰於(即沿著側壁)源極/汲極區S/D中的鰭130A及鰭130B，且鰭間隙壁可包含與閘極間隙壁148相同的材料及/或層。在一些實施例中，鰭間隙壁包含與閘極間隙壁148不同的材料及/或層。
請參照第2E、3E及4E圖，進行微影製程，以形成圖案化遮罩層152(即硬遮罩及/或蝕刻遮罩)。圖案化遮罩層152覆蓋多閘極裝置100的區域154A(例如n型裝置區)，並暴露多閘極裝置100的區域154B(例如p型裝置區)。舉例來說，圖案化遮罩層152覆蓋對應的閘極結構150、對應的鰭130A及130B的一部分以及區域154A中的基底105的對應部分，同時圖案化遮罩層152中的開口155暴露對應的閘極結構150、對應的鰭130A及130B的一部分以及區域154B中的基底105的對應部分。在一些實施例中，圖案化遮罩層152為圖案化光阻層。在一些實施例中，圖案化遮罩層152為圖案化抗反射塗層。在一些實施例中，圖案化遮罩層152包含多層。舉例來說，圖案化遮罩層152可包含設置於圖案化底部抗反射塗佈(bottom antireflective coating，BARC)層上方的圖案化光阻層。
微影製程可包含(例如透過旋塗)在多閘極裝置100上方形成光阻層，進行預曝光烘烤製程，使用遮罩進行曝光製程，進行曝光後烘烤製程，以及進行顯影製程。在曝光製程期間，光阻層暴露於輻射能(例如紫外線(ultraviolet，UV)光源、深紫外線(deep UV，DUV)光源或極紫外線(extreme UV，EUV)光源)，其中取決於遮罩及/或遮罩類型(例如二元遮罩、相位移遮罩或極紫外線遮罩)的遮罩圖案，遮罩阻檔、傳輸及/或反射輻射到光阻層，使得將對應至遮罩圖案的影像投影至光阻層上。由於光阻層對輻射能敏感，因此光阻層的曝光部分化學改變，且取決於光阻層的特性以及在顯影製程中使用的顯影溶液的特性，光阻層的曝光(或未曝光)部分在顯影製程期間溶解。圖案化光阻層包含覆蓋區域154A並暴露區域154B的光阻圖案，進而提供圖案化遮罩層152。
請參照第2F、3F、4F及5B圖，從區域154B移除犧牲層108A及犧牲層108B，以形成間隙156(也被稱為空隙或空氣間隙)。在區域154B的XZ平面中(第2F圖)，間隙156沿x方向連續延伸，且基底延伸部105’的頂表面與最底部半導體層115及閘極結構150隔開(因此不物理接觸)。在區域154B的源極/汲極區S/D中的YZ平面中(第3F圖)，間隙156沿y方向連續延伸，間隙156暴露隔離部件142的頂表面，且基底延伸部105’的頂表面與最底部半導體層115隔開(因此不物理接觸)。在區域154B的通道區C中的YZ平面中(第4F及5B圖)，間隙156沿y方向連續延伸，且基底延伸部105’的頂表面與最底部半導體層115、虛設閘極145及閘極間隙壁148隔開(因此不物理接觸)。因此，在區域154B中，半導體層堆疊物110浮在基底延伸部105’之上，且閘極結構150的一部分(即虛設閘極145及閘極間隙壁148)浮在基底延伸部105’及隔離部件142之上。間隙156在最底部半導體層115與基底延伸部105’之間的部分沿z方向具有間隔s1(第2F、3F、4F及5B圖)。間隙156在閘極結構150(即虛設閘極145及閘極間隙壁148)與隔離部件142之間的部分沿z方向具有間隔s2(第4F及5B圖)。間隙156在閘極結構150與基底延伸部105’之間的部分沿z方向具有間隔s3(第2F、4F及5B圖)。
間隔s1大約等於犧牲層108A的厚度t1，且間隔s2大約等於犧牲層108B的厚度t4。可以注意的是，配置厚度t1，以確保間隔s1足夠大，以允許後續沉積的絕緣材料填充間隙156，同時考慮了後續的磊晶源極/汲極成長。舉例來說，如果犧牲層108A的厚度t1小於10nm，則透過移除犧牲層108A形成的間隙(例如間隙156)可能太薄，而導致很難以絕緣材料填充間隙。然而，如果犧牲層108A的厚度t1大於10nm，則犧牲層108A可能將大於所期望的應變引入鰭130A及鰭130B，這可導致當形成犧牲層108B時，及/或形成取代犧牲層108A的絕緣層(例如絕緣層160A)時，可形成大於後續形成的源極/汲極凹口的所期望部分，這可能負面影響後續的磊晶源極/汲極(例如透過導致其中的不連續)。更可以注意到的是，厚度t4被配置為足夠大的間隔s2及間隔s3(對應至重疊ov)，以允許後續沉積的絕緣材料環繞基底延伸部105’並覆蓋基底延伸部105’的一部分，使得後續形成的絕緣層可足夠降低塊狀基底-閘極電容，同時考慮了後續通道釋放及閘極取代加工。舉例來說，如果犧牲層108B的厚度t4小於20nm，基底延伸部105’的一部分可被虛設閘極145覆蓋，因此之後形成的閘極堆疊物將不會與基底延伸部105’物理隔離。然而，如果犧牲層108B的厚度t4大於30nm，後續形成的絕緣層可沿半導體層堆疊物110的側壁延伸，這可增加以閘極堆疊物取代半導體層115的複雜性(即通道釋放及閘極取代)。在一些實施例中，間隔s2大於間隔s1。間隔s3小於間隔s1及間隔s2。在一些實施例中，間隔s3約等於犧牲層108A與犧牲層108B之間的重疊ov。在一些實施例中，間隔s3為厚度t1(或間隔s1)與距離d2之間的差異。
犧牲層108A及犧牲層108B透過任何合適製程從區域154B移除。在一些實施例中，蝕刻製程相對於基底延伸部105’、半導體層115、半導體層120、隔離部件142、虛設閘極145、閘極間隙壁148、其他裝置部件或前述之組合選擇性移除犧牲層108A及犧牲層108B。換句話說，蝕刻製程大致移除犧牲層108，但是不移除或大致不移除基底延伸部105’、半導體層115、半導體層120、隔離部件142、虛設閘極145及閘極間隙壁148。舉例來說，選擇用於蝕刻製程的蝕刻劑，蝕刻製程蝕刻具有鍺濃度大於約40at%的矽鍺(例如犧牲層108A及犧牲層108B)的速率大於蝕刻具有鍺濃度小於30at%的矽鍺(例如半導體層115)、矽(例如半導體層120及基底延伸部105’)、多晶矽(例如虛設閘極145)及介電材料(例如隔離部件142及閘極間隙壁148)的速率。
蝕刻製程為乾蝕刻、濕蝕刻、其他蝕刻製程或前述之組合。調整各種蝕刻參數，以控制犧牲層108的選擇性蝕刻，例如蝕刻氣體組成、載氣組成、蝕刻氣體流量、載氣流量、蝕刻溶液組成、蝕刻時間、蝕刻壓力、蝕刻溫度、電源功率、射頻(radio frequency，RF)及/或直流電(direct current，DC)偏壓電壓、射頻及/或直流電偏壓功率、其他蝕刻參數或前述之組合。在一些實施例中，蝕刻製程為使用包含HF、CH 3COOH、H 2O 2、HNO 3、四甲基氫氧化銨(tetramethylammonium hydroxide，TMAH)、四乙基氫氧化銨(tetraethylammonium hydroxide，TEAH)、NH 4OH、KOH、其他合適的濕蝕刻劑組成或前述之組合的蝕刻溶液的濕蝕刻來選擇性移除犧牲層108。調整蝕刻溶液的組成的濃度、蝕刻溫度、蝕刻時間(浸在蝕刻溶液中的時間)或前述之組合，以實現所期望的蝕刻選擇性。在一些實施例中，蝕刻製程為多步驟蝕刻製程，例如乾蝕刻以及之後的濕蝕刻，這可改善蝕刻效率。在這些實施例中，乾蝕刻可使用包含HCl、CF 4、C 4F 8、NF 3、NH 3、其他用於選擇性移除矽鍺的其他蝕刻氣體前驅物或前述之組合的蝕刻氣體。調整蝕刻氣體流量、蝕刻壓力、蝕刻溶液的組成的濃度、蝕刻溫度、蝕刻時間或前述之組合，以實現所期望的蝕刻選擇性。在一些實施例中，蝕刻製程可輕微移除犧牲層108在圖案化遮罩層152下方的部分，例如其中調整蝕刻時間，以確保從區域154B完全移除犧牲層108。在這些實施例中，如第2F圖所示，蝕刻製程可部分蝕刻區域154A中的犧牲層108A，使得區域154A中的犧牲層108A具有曲面(例如凹面158)，且間隙156稍微橫向從區域154B延伸至區域154A以及圖案化遮罩層152下方。在蝕刻製程之後，例如透過光阻剝離製程或其他合適製程移除圖案化遮罩層152。在一些實施例中，圖案化遮罩層152透過蝕刻製程部分移除。
請參照第2G、3G及4G圖，絕緣層160A透過原子層沉積、化學氣相沉積、物理氣相沉積、遠端電漿化學氣相沉積、電漿輔助化學氣相沉積、高密度電漿化學氣相沉積、可流動化學氣相沉積、高深寬比沉積、低壓化學氣相沉積、原子層化學氣相沉積、常壓化學氣相沉積、次常壓化學氣相沉積、金屬有機化學氣相沉積、其他合適的方法或前述之組合沉積於多閘極裝置100上方。在區域154B中，絕緣層160A填充間隙156。絕緣層160A在半導體層堆疊物110(特別來說，最底部半導體層115)與基底延伸部105’之間、閘極結構150與基底延伸部105’之間以及閘極結構150與隔離部件142之間。在間隙156延伸到區域154A中的地方，絕緣層160A也略微橫向延伸至區域154A中。在犧牲層108A具有凹面158的實施例中，絕緣層160A具有與凹面158交界的凸面162(即絕緣層160A及犧牲層108A具有曲面界面)。在一些實施例中，為了確保充分填充間隙156的間隔s1、間隔s2(大於間隔s1)及間隔s3(小於間隔s1)，絕緣層160A透過原子層沉積或可流動化學氣相沉積來沉積，兩個沉積方式皆具有良好的間隙填充能力。絕緣層160A也覆蓋半導體層堆疊物110的頂表面(特別來說，最頂部半導體層120的頂表面)(第2G圖)、閘極結構150的頂部及側壁(第2G及4G圖)以及半導體層堆疊物110的頂部及側壁(第3G圖)。在源極/汲極區S/D中(第3G圖)，絕緣層160A圍繞區域154B中的鰭130A及鰭130B的半導體層堆疊物110，並環繞區域154A中的鰭130A及鰭130B的半導體層堆疊物110。再者，在區域154A中(第3G圖)，絕緣層160A覆蓋犧牲層108A的側壁不重疊犧牲層108B的部分以及犧牲層108B的頂表面。
絕緣層160A包含可將基底延伸部105’與最底部半導體層115及/或閘極結構150電性隔離的材料。舉例來說，絕緣層160A為介電層。在所示的實施例中，絕緣層160A包含矽及氮，例如氮化矽(SiN)、氮碳化矽(SiCN)、氮氧化矽(SiON)、氮碳氧化矽(SiCON)、其他含矽氮的介電材料或前述之組合。在一些實施例中，絕緣層160A包含矽及碳，例如碳化矽(SiC)、碳摻雜氧化矽(SiCO)、其他含矽碳介電材料或前述之組合。在一些實施例中，絕緣層160A包含介電材料，例如氟矽酸鹽玻璃(fluorosilicate glass，FSG)、碳摻雜氧化矽、多孔碳摻雜氧化物、黑鑽石® (加州聖克拉拉的應用材料公司)、乾凝膠、氣凝膠、非晶氟化碳、聚對二甲苯、苯並環丁烯(benzocyclobutene，BCB)、SiLK (密西根州密德蘭的陶氏化學)、聚醯亞胺、包含本文描述的其他低介電常數介電材料或前述之組合。
請參照第2H、3H、4H及5C圖，對絕緣層160A進行修整製程，以暴露源極/汲極區S/D中的鰭130A及鰭130B的半導體層堆疊物110。在區域154A，修整製程從半導體層堆疊物110的頂部、半導體層堆疊物110的側壁、犧牲層108A的側壁及犧牲層108B的頂部移除絕緣層160A。在區域154B中，修整製程從半導體層堆疊物110的頂部、半導體層堆疊物110的側壁、基底延伸部105’的側壁及隔離部件142的頂部移除絕緣層160A。因此，在修整製程之後，區域154A不再包含絕緣層160A，使得犧牲層108A及犧牲層108B暴露於其中。在區域154B中，絕緣層160A在最底部半導體層115與基底延伸部105’之間(第2H及3H圖)以及閘極結構150與隔離部件142之間(第2H及4H圖)。舉例來說，絕緣層160A在鰭130A及鰭130B中的最底部半導體層115與基底延伸部105’之間具有厚度t5，且絕緣層160A在閘極結構150與隔離部件142之間具有厚度t6。厚度t5約等於間隔s1及/或犧牲層108A的厚度t1。在一些實施例中，厚度t5在約10nm至約20nm。厚度t6約等於間隔s2(及/或犧牲層108B的厚度t4)。在一些實施例中，厚度t6在約20nm至約30nm。距離d3在基底延伸部105’的頂部與閘極結構150的底部之間(第2H及4H圖)。距離d3約等於間隔s3。在一些實施例中，距離d3約等於重疊ov。在一些實施例中，距離d3為厚度t5與距離d2之間的差值。在一些實施例中，距離d3在約10nm至約15nm。
絕緣層160A透過任何合適製程修整。在一些實施例中，蝕刻製程相對於基底延伸部105’、犧牲層108A、犧牲層108B、半導體層115、半導體層120、隔離部件142、虛設閘極145、閘極間隙壁148、其他裝置部件或前述之組合選擇性移除絕緣層160A。換句話說，蝕刻製程大致移除絕緣層160A，但是不移除或大致不移除基底延伸部105’、犧牲層108A、犧牲層108B、半導體層115、半導體層120、隔離部件142、虛設閘極145及閘極間隙壁148。舉例來說，選擇用於蝕刻製程的蝕刻劑，蝕刻製程蝕刻含矽氮的介電材料(例如絕緣層160A)的速率大於蝕刻其他介電材料(例如隔離部件142及閘極間隙壁148)、半導體材料(例如基底延伸部105’、 犧牲層108A、犧牲層108B、半導體層115、半導體層120)及多晶矽(例如虛設閘極145)的速率。在另一範例中，選擇用於蝕刻製程的蝕刻劑，蝕刻製程蝕刻含矽碳的介電材料的速率大於蝕刻其他介電材料、半導體材料及多晶矽的速率。在另一範例中，選擇用於蝕刻製程的蝕刻劑，蝕刻製程蝕刻低介電常數介電材料的速率大於蝕刻其他介電材料、半導體材料及多晶矽的速率。蝕刻製程為乾蝕刻、濕蝕刻、其他合適的蝕刻製程或前述之組合。在一些實施例中，蝕刻製程為具有垂直蝕刻速率大於水平蝕刻速率的非等向性蝕刻製程。在一些實施例中，水平蝕刻速率為約零。非等向性蝕刻製程可因此在垂直方向中(即z方向)移除材料，而在水平方向中(即x方向及/或y方向)最小化至不移除材料。調整各種蝕刻參數(例如蝕刻氣體組成、載氣組成、蝕刻氣體流量、載氣流量、蝕刻溶液組成、蝕刻時間、蝕刻壓力、蝕刻溫度、電源功率、射頻及/或直流電偏壓電壓、射頻及/或直流電偏壓功率、其他蝕刻參數或前述之組合)，以控制蝕刻製程的方向及/或選擇性。
在第2H、3H、4H及5C圖的進一步加工包含從區域154A移除犧牲層108A及犧牲層108B，進而在區域154A中形成間隙166。在區域154A中的XZ平面中(第2H圖)，間隙166沿x方向連續延伸，且基底延伸部105’的頂表面與最底部半導體層115及閘極結構150隔開(因此不物理接觸)。間隙166也暴露絕緣層160A的凸面162。在區域154A的源極/汲極區S/D中的YZ平面中(第3H圖)，間隙166沿y方向連續延伸，間隙166暴露隔離部件142的頂表面，且基底延伸部105’的頂表面與最底部半導體層115隔開(且因此不物理接觸)。在區域154A的通道區C中的YZ平面中(第4H圖)，間隙166沿y方向連續延伸，且基底延伸部105’的頂表面與最底部半導體層115及虛設閘極145隔開(且因此不物理接觸)。因此，在區域154A中，半導體層堆疊物110浮於基底延伸部105’之上，且閘極結構150的一部分浮於基底延伸部105’及隔離部件142之上。相似於形成於區域154B中的間隙156，間隙166在最底部半導體層115與基底延伸部105’之間的部分具有間隔s1，間隙166在虛設閘極145與隔離部件142之間的部分具有間隔s2，且間隙166在閘極結構150與基底延伸部105’之間的部分具有間隔s3。
犧牲層108透過任何合適製程從區域154A移除。在一些實施例中，蝕刻製程相對於基底延伸部105’、半導體層115、半導體層120、隔離部件142、虛設閘極145、閘極間隙壁148、絕緣層160A、其他裝置部件或前述之組合選擇性移除犧牲層108A及犧牲層108B。換句話說，蝕刻製程從區域154A大致移除絕緣層108，但是不移除或大致不移除基底延伸部105’、半導體層115、半導體層120、隔離部件142、虛設閘極145、閘極間隙壁148及絕緣層160A。舉例來說，選擇用於蝕刻製程的蝕刻劑，蝕刻製程蝕刻具有鍺濃度大於約40at%的矽鍺(例如犧牲層108A及犧牲層108B)的速率大於蝕刻具有鍺濃度小於30at%的矽鍺(例如半導體層115)、矽(例如半導體層120及基底延伸部105’)、多晶矽(例如虛設閘極145)及介電材料(例如隔離部件142、閘極間隙壁148及絕緣層160A)的速率。蝕刻製程為乾蝕刻、濕蝕刻、其他蝕刻製程或前述之組合。調整各種蝕刻參數，以控制犧牲層108A及犧牲層108B的選擇性蝕刻，例如蝕刻氣體組成、載氣組成、蝕刻氣體流量、載氣流量、蝕刻溶液組成、蝕刻時間、蝕刻壓力、蝕刻溫度、電源功率、射頻及/或直流電偏壓電壓、射頻及/或直流電偏壓功率、其他蝕刻參數或前述之組合。在一些實施例中，蝕刻製程為乾蝕刻，乾蝕刻使用包含HCl、CF 4、C 4F 8、NF 3、NH 3、其他用於選擇性移除矽鍺的其他蝕刻氣體前驅物或前述之組合的蝕刻氣體，其中調整蝕刻氣體流量、蝕刻壓力、蝕刻溫度、蝕刻時間或前述之組合，以實現所期望的蝕刻選擇性。
在一些實施例中，修整絕緣層160A及移除犧牲層108是分開的、不同的製程。舉例來說，第一蝕刻製程修整區域154A及區域154B中的絕緣層160A，而第二蝕刻製程移除犧牲層108。在一些實施例中，修整絕緣層160A及移除犧牲層108為單一製程，例如使用可大致移除絕緣層160A、犧牲層108A及犧牲層108B而最小化移除至不移除半導體層115、半導體層120、基底延伸部105’、虛設閘極145、隔離部件142及閘極間隙壁148的蝕刻劑。在一些實施例中，移除犧牲層108的步驟包含在進行蝕刻製程之前，在多閘極裝置100上方形成覆蓋區域154B並暴露154A的圖案化遮罩層。圖案化遮罩層可被配置及/或形成類似圖案化遮罩層152。在這些實施例中，在蝕刻製程之後移除圖案化遮罩層。
請參照第2I、3I及4I圖，絕緣層160B透過原子層沉積、化學氣相沉積、物理氣相沉積、遠端電漿化學氣相沉積、電漿輔助化學氣相沉積、高密度電漿化學氣相沉積、可流動化學氣相沉積、高深寬比沉積、低壓化學氣相沉積、原子層化學氣相沉積、常壓化學氣相沉積、次常壓化學氣相沉積、金屬有機化學氣相沉積、其他合適的方法或前述之組合沉積於多閘極裝置100上方。絕緣層160B填充間隙166。絕緣層160B在半導體層堆疊物110(特別來說，最底部半導體層115)與基底延伸部105’之間、閘極結構150與基底延伸部105’之間以及閘極結構150與隔離部件142之間。在絕緣層160A具有凸面162的實施例中，絕緣層160B具有與凸面162交界的凹面，使得絕緣層160B及絕緣層160A具有曲面界面168。在一些實施例中，為了確保充分填充間隙166的間隔s1、間隔s2及間隔s3，絕緣層160B透過原子層沉積或可流動化學氣相沉積來沉積。絕緣層160B也覆蓋半導體層堆疊物110的頂表面(特別來說，最頂部半導體層120的頂表面)(第2I圖)、閘極結構150的頂部及側壁(第2I及4I圖)以及半導體層堆疊物110的頂部及側壁(第3I圖)。在源極/汲極區S/D中(第3I圖)，絕緣層160B圍繞區域154A中的鰭130A及鰭130B的半導體層堆疊物110，並環繞區域154B中的鰭130A及鰭130B的半導體層堆疊物110。再者，在區域154B中(第3I圖)，絕緣層160B覆蓋絕緣層160A的側壁以及基底延伸部105’的側壁不被隔離部件142覆蓋的部分。
絕緣層160B包含可將基底延伸部105’與最底部半導體層115及/或閘極結構150電性隔離的材料。舉例來說，絕緣層160B可包含與絕緣層160A相同的材料或不同的材料。在所示的實施例中，絕緣層160B及絕緣層160A包含相同的介電材料。絕緣層160B及絕緣層160A使用相同材料可改善一致性。舉例來說，絕緣層160B及絕緣層160A為包含矽及氮的介電層，例如SiN、SiCN、SiON、SiCON、其他含矽氮的介電材料或前述之組合。在一些實施例中，絕緣層160B包含矽及碳，例如SiC、SiCO、其他含矽碳介電材料或前述之組合。在一些實施例中，絕緣層160B包含低介電常數介電材料。
請參照第2J、3J及4J圖，對絕緣層160B進行修整製程，以暴露源極/汲極區S/D中的鰭130A及鰭130B的半導體層堆疊物110。修整製程從半導體層堆疊物110的頂部、半導體層堆疊物110的側壁、基底延伸部105’的側壁及隔離部件142的頂部移除絕緣層160B。因此，在修整製程之後，區域154B不再包含絕緣層160B，而在區域154A中，絕緣層160B在最底部半導體層115與基底延伸部105’之間(第2J、3J及4J圖)以及閘極結構150與隔離部件142之間(第2J及4J圖)。舉例來說，在區域154A中，鰭130A及鰭130B包含在最底部半導體層115與基底延伸部105’之間具有厚度t7的絕緣層160B，且絕緣層160B在閘極結構150與隔離部件142之間具有厚度t8。厚度t7約等於間隔s1(及/或犧牲層108A的厚度t1)，且厚度t8約等於間隔s2(及/或犧牲層108B的厚度t4)。厚度t7可等於、小於或大於厚度t5，且厚度t8可等於、小於或大於厚度t6。在一些實施例中，厚度t7為約10nm至約20nm。在一些實施例中，厚度t8為約20nm至約30nm。距離d4在基底延伸部105’的頂部與閘極結構150的底部之間(第2J及4J圖)。距離d4約等於間隔s3。距離d4可等於、小於或大於距離d3。在一些實施例中，距離d4約等於重疊ov。在一些實施例中，距離d4為厚度t5與距離d2之間的差值。在一些實施例中，距離d4在約10nm至約15nm。
絕緣層160B透過任何合適製程修整。在一些實施例中，蝕刻製程相對於基底延伸部105’、半導體層115、半導體層120、隔離部件142、虛設閘極145、閘極間隙壁148、其他裝置部件或前述之組合選擇性移除絕緣層160B。換句話說，蝕刻製程大致移除絕緣層160B，但是不移除或大致不移除基底延伸部105’、半導體層115、半導體層120、隔離部件142、虛設閘極145及閘極間隙壁148。舉例來說，選擇用於蝕刻製程的蝕刻劑，蝕刻製程蝕刻含矽氮的介電材料(例如絕緣層160B)的速率大於蝕刻其他介電材料(例如隔離部件142及閘極間隙壁148)、半導體材料(例如基底延伸部105’、半導體層115、半導體層120)及多晶矽(例如虛設閘極145)的速率。在另一範例中，選擇用於蝕刻製程的蝕刻劑，蝕刻製程蝕刻含矽碳的介電材料的速率大於蝕刻其他介電材料、半導體材料及多晶矽的速率。在另一範例中，選擇用於蝕刻製程的蝕刻劑，蝕刻製程蝕刻低介電常數介電材料的速率大於蝕刻其他介電材料、半導體材料及多晶矽的速率。蝕刻製程為乾蝕刻、濕蝕刻、其他合適的蝕刻製程或前述之組合。在一些實施例中，蝕刻製程為具有垂直蝕刻速率大於水平蝕刻速率的非等向性蝕刻製程，且非等向性蝕刻製程被配置來在垂直方向移除材料，而在水平方向最小化移除(至不移除)材料。在一些實施例中，水平蝕刻速率為約零。調整各種蝕刻參數(例如蝕刻氣體組成、載氣組成、蝕刻氣體流量、載氣流量、蝕刻溶液組成、蝕刻時間、蝕刻壓力、蝕刻溫度、電源功率、射頻及/或直流電偏壓電壓、射頻及/或直流電偏壓功率、其他蝕刻參數或前述之組合)，以控制蝕刻製程的方向及/或選擇性。
請參照第2K、3K及4K圖，源極/汲極凹口170形成於多閘極裝置100的源極/汲極區S/D中。舉例來說，在源極/汲極區S/D中，蝕刻製程移除半導體層堆疊物110、絕緣層160A、絕緣層160B，且移除一些但是並非全部的基底延伸部105’。為了確保磊晶源極/汲極的高品質成長，進行蝕刻製程直到源極/汲極凹口170延伸超出絕緣層160A及/或絕緣層160B，並暴露基底延伸部105’，使得源極/汲極凹口170具有由半導體表面形成的底部，磊晶材料從此半導體表面形成的底部可容易成長。基底延伸部105’(即半導體表面，例如矽表面)提供比絕緣層160A及/或絕緣層160B(即介電表面)更佳的磊晶成長表面。在第2K圖中，源極/汲極凹口170延伸至通道區C的半導體層堆疊物110(特別來說，最底部半導體層115)之下距離d5(深度)。深度d5大於或等於厚度t5及/或厚度t7，以確保暴露基底延伸部105’。在一些實施例中，距離d5在約15nm至約30nm。由於基底延伸部105’在通道區C中的部分在蝕刻製程期間被覆蓋及保護，因此基底延伸部105’具有在源極/汲極區S/D中的凹陷部分及在通道區C中的非凹陷部分。通道區C中的非凹陷部分(在源極/汲極區S/D中的基底延伸部105’的凹陷部分之上)被標註為台面105’’(mesas)(也被稱為基底台面、半導體台面、小丘、延伸部或前述之組合)。在XZ平面中(第2K圖)，每個源極/汲極凹口170具有由基底延伸部105’形成的底部及由半導體層堆疊物110(即半導體層115及半導體層120)形成的側壁、絕緣層160A及/或絕緣層160B以及台面105’’。在YZ平面中(第3K圖)，每個源極/汲極凹口170具有由基底延伸部105’形成的底部。在所示的實施例中，源極/汲極凹口170的頂表面在隔離部件142的頂表面之上。在一些實施例中，源極/汲極凹口170的頂表面在隔離部件142的頂表面之下，或是相對於基底105的頂表面與隔離部件142的頂表面在相同的高度。
源極/汲極蝕刻製程可包含乾蝕刻、濕蝕刻、其他合適的蝕刻製程或前述之組合。在一些實施例中，蝕刻製程為多步驟蝕刻製程。舉例來說，蝕刻製程可交替使用蝕刻劑，以分別並交替移除半導體層115、半導體層120、絕緣層160A及/或絕緣層160B、基底延伸部105’或前述之組合。在一些實施例中，配置蝕刻製程的參數，以選擇性蝕刻半導體層堆疊物110及/或基底延伸部105’，而最小化蝕刻(至不蝕刻)閘極結構150(即虛設閘極145及閘極間隙壁148)。在一些實施例中，配置蝕刻製程的參數，以選擇性蝕刻絕緣層160A及/或絕緣層160B，而最小化蝕刻(至不蝕刻)閘極結構150、半導體層堆疊物110、基底延伸部105’或前述之組合。在一些實施例中，進行本文描述的微影製程，以形成覆蓋閘極結構150的圖案化遮罩層，且蝕刻製程使用圖案化遮罩層作為蝕刻遮罩。
請參照第2L、3L及4L圖，內部間隙壁172形成於閘極結構150下方(例如閘極間隙壁148下方)。內部間隙壁172將半導體層120彼此隔開、將區域154A中的最底部半導體層120與絕緣層160B隔開，將區域154B中的最底部半導體層120與絕緣層160A隔開，並鄰接虛設閘極145下方的半導體層115的側壁。內部間隙壁172沿x方向具有寬度W2。在一些實施例中，寬度W2為約3nm至約8nm。內部間隙壁172包含介電材料，介電材料包含矽、氧、碳、氮、其他合適的材料或前述之組合(例如氧化矽、氮化矽、氮氧化矽、碳化矽、氮碳氧化矽或前述之組合)。在所示的實施例中，內部間隙壁172包含了含矽碳的介電材料，例如SiOC及/或SiOCN。在一些實施例中，間隔層包含本文描述的低介電常數介電材料。在一些實施例中，介電材料包含摻雜物(例如p型摻雜物及/或n型摻雜物)。
在一些實施例中，形成內部間隙壁172的步驟包含第一蝕刻製程、沉積製程及第二蝕刻製程。第一蝕刻製程選擇性蝕刻源極/汲極凹口170暴露的半導體層115，而最小化蝕刻(至不蝕刻)半導體層120、基底延伸部105’、台面105’’、閘極結構150、絕緣層160A、絕緣層160B、其他裝置部件或前述之組合。第一蝕刻製程進而形成在半導體層120之間的間隙、在區域154A中最底部半導體層120與絕緣層160B之間的間隙以及在區域154B中最底部半導體層120與絕緣層160A之間的間隙。間隙在閘極間隙壁148下方，使得半導體層120的一部分懸置於閘極間隙壁148下方，且半導體層120、絕緣層160A、絕緣層160B或前述之組合透過間隙彼此隔開。在一些實施例中，間隙稍微、橫向延伸於虛設閘極145下方。第一蝕刻製程被配置為橫向蝕刻(例如沿x方向及/或y方向)半導體層115，進而減少半導體層115的長度。第一蝕刻製程為乾蝕刻、濕蝕刻、其他合適的蝕刻製程或前述之組合。在一些實施例中，第一蝕刻製程為具有水平蝕刻速率大於垂直蝕刻速率的非等向性蝕刻製程(在一些實施例中，垂直蝕刻速率等於零)。非等向性蝕刻製程可因此在水平方向中(即x方向及/或y方向)移除材料，而在垂直方向中(即z方向)最小化移除(至不移除)材料。
沉積製程在閘極結構150上方及形成源極/汲極凹口170的其他部件(例如基底延伸部105’、台面105’’、半導體層115、半導體層120、絕緣層160A、絕緣層160B或前述之組合)上方形成間隔層。沉積製程可包含化學氣相沉積、物理氣相沉積、原子層沉積、高密度電漿化學氣相沉積、金屬有機化學氣相沉積、遠端電漿化學氣相沉積、電漿輔助化學氣相沉積、低壓化學氣相沉積、原子層化學氣相沉積、常壓化學氣相沉積、其他合適的方法或前述之組合。間隔層部分(且在一些實施例中，完全)填充源極/汲極凹口170。配置沉積製程，以確保間隔層填充半導體層120之間的間隙、最底部半導體層120與絕緣層160B之間的間隙、最底部半導體層120與絕緣層160A之間的間隙。間隔層(以及進而形成的內部間隙壁172)包含材料不同於半導體層120的材料、基底延伸部105’及台面105’’的材料、閘極結構150的材料或前述之組合，以在第二蝕刻製程期間實現蝕刻選擇性。間隔層的材料也可不同於絕緣層160A的材料及/或絕緣層160B的材料，以確保在第二蝕刻製程期間最小化蝕刻(至不蝕刻) 絕緣層160A及/或絕緣層160B。在沉積之後，第二蝕刻製程選擇性蝕刻間隔層，以形成填充間隙的內部間隙壁172，而最小化蝕刻(至不蝕刻)半導體層120、基底延伸部105’、台面105’’、閘極結構150、絕緣層160A、絕緣層160B或前述之組合。在一些實施例中，第二蝕刻製程從源極/汲極區S/D中的基底延伸部105’完全移除間隔層，以確保源極/汲極凹口170具有由半導體表面形成的底部，磊晶源極/汲極可後續從此半導體表面成長。第二蝕刻製程為乾蝕刻、濕蝕刻、其他合適的蝕刻製程或前述之組合。
請參照第2M、3M及4M圖，未摻雜磊晶層176(或非故意摻雜(unintentionally doped，UID)磊晶層)形成於源極/汲極凹口170中。未摻雜磊晶層176大致不含摻雜物。未摻雜磊晶層176包含矽、鍺、矽鍺、其他合適的半導體材料或前述之組合。在所示的實施例中，未摻雜磊晶層176包含大致沒有n型摻雜物及p型摻雜物的矽或大致沒有n型摻雜物及p型摻雜物的矽鍺。為了本發明實施例的目的，具有摻雜物濃度小於約1 x 10 16cm −3的半導體材料被視為未摻雜及/或非故意摻雜。未摻雜磊晶層176沿z方向在未摻雜磊晶層176的頂部與源極/汲極凹口170的底部(由基底延伸部105’的凹陷部分的表面形成)之間具有厚度t9。厚度t9大於在源極/汲極凹口170的底部之上的絕緣層160A/絕緣層160B的頂表面的高度h1，且小於在源極/汲極凹口170的底部之上的最底部半導體層120(即最底部半導體層120的底表面)的高度h2。因此，未摻雜磊晶層176在最底部半導體層120下方，這將提供多閘極裝置100的通道層。在一些實施例中，厚度t9在約20nm至約30nm。如果厚度t9小於20nm，則未摻雜磊晶層176可能不足以隔離台面105’’的側壁，使得漏電流可產生於絕緣層160A/絕緣層160B下方的台面105’’中。在一些實施例中，厚度t9小於20nm會暴露台面105’’的側壁，且後續形成於源極/汲極凹口170中的摻雜磊晶層會不期望地覆蓋及/或物理接觸台面105’’。如果厚度大於30nm，則未摻雜磊晶層176可能完全或部分覆蓋最底部半導體層120的側壁，這會降低和/或阻止最底部半導體層120用作多閘極裝置100的通道。在一些實施例中，高度h1約等於距離d5。在一些實施例中，高度h1在約15nm至約30nm。
請參照第2N、3N及4N圖，磊晶層178形成於源極/汲極凹口170中的未摻雜磊晶層176上方。磊晶層178填充源極/汲極凹口170，使得磊晶層178及未摻雜磊晶層176一起形成磊晶源極/汲極180。磊晶層178覆蓋半導體層120的側壁(第2N圖)。磊晶層178包含矽、鍺、矽鍺、其他合適的半導體材料或前述之組合。磊晶層178摻雜n型摻雜物及/或p型摻雜物。在一些實施例中，磊晶層178的摻雜物濃度大於約5 x 10 20cm −3，且在一些實施例中，磊晶層178的摻雜物濃度違約5 x 10 20cm −3至約5 x 10 21cm −3。在p型電晶體區中，磊晶層178可包含摻雜p型摻雜物(例如硼、銦、其他p型摻雜物或前述之組合)的半導體材料(例如矽鍺)。在n型電晶體區中，磊晶層178可包含摻雜n型摻雜物(例如磷、砷、其他n型摻雜物或前述之組合)的半導體材料(例如矽)。在一些實施例中，p型磊晶源極/汲極及n型磊晶源極/汲極包含相同的半導體材料。在一些實施例中，p型磊晶源極/汲極及n型磊晶源極/汲極包含不同的半導體材料。在一些實施例中，p型磊晶源極/汲極及/或n型磊晶源極/汲極具有多層結構。舉例來說，磊晶層178可包含第一磊晶層、第二磊晶層及第三磊晶層，其中第一磊晶層在半導體層120與第二磊晶層之間，第二磊晶層在第一磊晶層與第三磊晶層之間，且第三磊晶層為蓋層。在一些實施例中，磊晶層178包含在半導體層120中實現所期望的拉伸應力及/或壓縮應力的材料及/或摻雜物。第一磊晶層可環繞第二磊晶層。輕摻雜源極/汲極(lightly doped source/drain，LDD)區、重摻雜源極/汲極(heavily doped source/drain，HDD)區、其他摻雜區或前述之組合可設置於磊晶層178中。這些摻雜區可延伸至半導體層120中，例如延伸至閘極間隙壁148下方。
未摻雜磊晶層176可從基底延伸部105’及台面105’’成長，且磊晶層178可從半導體層120及未摻雜磊晶層176成長。未摻雜磊晶層176及/或磊晶層178可透過使用化學氣相沉積的沉積技術(例如氣相磊晶(vapor-phase epitaxy，VPE)、超高真空化學氣相沉積(ultra-high vacuum CVD，UHV-CVD)、低壓化學氣相沉積及/或電漿輔助化學氣相沉積)、分子束磊晶、其他合適的選擇性磊晶成長製程或前述之組合的磊晶製程形成。磊晶製程可使用氣體前驅物及/或液體前驅物，這些前驅物與與基底延伸部105’、台面105’’、半導體層120、未摻雜磊晶層176或前述之組合的組成反應。在一些實施例中，調整磊晶成長條件(例如磊晶成長前驅物、磊晶成長溫度、磊晶成長時間、磊晶成長壓力及/或其他合適的磊晶成長參數)，以實現在半導體表面上磊晶成長，而在介電表面及/或非半導體表面上最小化成長(至不成長)。在一些實施例中，在沉積期間透過添加摻雜物至磊晶製程的源材料來摻雜磊晶層178。在一些實施例中，控制磊晶成長參數，以防止磊晶源極/汲極沿y方向的合併，例如n型磊晶源極/汲極與p型磊晶源極/汲極之間的合併。在一些實施例中，磊晶層178透過在沉積製程之後的離子佈植製程摻雜。在一些實施例中，進行退火製程，以活化磊晶層178及/或其他源極/汲極區(例如重摻雜源極/汲極區及/或輕摻雜源極/汲極區)中的摻雜物。在一些實施例中，區域154A中的磊晶源極/汲極180及區域154B中的磊晶源極/汲極180在個別的加工程序中形成，例如當形成用於區域154B中的n型電晶體的磊晶源極/汲極時遮蔽區域154A，且當形成用於區域154A中的p型電晶體的磊晶源極/汲極時遮蔽區域154B。
請參照第2O、3O及4O圖，介電層形成於多閘極裝置100上方。在所示的實施例中，介電層具有多層結構，例如接觸蝕刻停止層(contact etch stop layer，CESL)186及層間介電(interlayer dielectric，ILD)層188。層間介電層188及接觸蝕刻停止層186設置於磊晶源極/汲極180上方。在XZ平面中(第2O圖)，層間介電層188及接觸蝕刻停止層186填充相鄰的閘極結構150之間的空間，接觸蝕刻停止層186在層間介電層188與閘極間隙壁148之間，且接觸蝕刻停止層186在層間介電層188與磊晶源極/汲極180之間。在YZ平面中(第3O圖)，層間介電層188及接觸蝕刻停止層186填充相鄰的磊晶源極/汲極180之間的空間，接觸蝕刻停止層186在層間介電層188與隔離部件142之間，且接觸蝕刻停止層186在層間介電層188與磊晶源極/汲極180之間。
層間介電層188包含介電材料，例如氧化矽、四乙氧基矽烷(tetraethoxysilane，TEOS)氧化物、磷矽酸鹽玻璃、硼矽酸鹽玻璃、硼摻雜磷矽酸鹽玻璃、氟矽酸鹽玻璃、碳摻雜氧化物、黑鑽石® (加州聖克拉拉的應用材料公司)、乾凝膠、氣凝膠、非晶氟化碳、聚對二甲苯、苯並環丁烯(BCB)基介電材料、SiLK (密西根州密德蘭的陶氏化學)、聚醯亞胺、其他介電材料或前述之組合。在一些實施例中，層間介電層188包含低介電常數介電材料，例如碳摻雜氧化物或極低介電常數介電材料(例如k ≤ 2.5)，例如多孔碳摻雜氧化物及/或多孔二氧化矽。接觸蝕刻停止層186包含與層間介電層188不同的材料，例如介電材料不同於層間介電層188的介電材料。舉例來說，其中層間介電層188包含低介電常數介電材料(例如多孔氧化矽)，而接觸蝕刻停止層186包含矽及氮(例如氮化矽、氮碳化矽或氮碳氧化矽)。接觸蝕刻停止層186及/或層間介電層188可具有多層結構。
形成介電層的步驟可包含在多閘極裝置100上方沉積接觸蝕刻停止層186，在接觸蝕刻停止層186上方沉積層間介電層188，並進行化學機械研磨及/或其他平坦化製程，直到到達(暴露)虛設閘極145的頂部(例如虛設閘極145的頂表面)。在一些實施例中，平坦化製程移除虛設閘極145的硬遮罩，以暴露下方的虛設閘極電極，例如多晶矽閘極電極。接觸蝕刻停止層186及層間介電層188透過化學氣相沉積、物理氣相沉積、原子層沉積、高密度電漿化學氣相沉積、高深寬比沉積、可流動化學氣相沉積、金屬有機化學氣相沉積、遠端電漿化學氣相沉積、電漿輔助化學氣相沉積、低壓化學氣相沉積、原子層化學氣相沉積、常壓化學氣相沉積、其他合適的方法或前述之組合形成。在一些實施例中，層間介電層188透過可流動化學氣相沉積、高深寬比沉積、高密度電漿化學氣相沉積或前述之組合形成。
請參照第2P-2R、3P-3R及4P-4R圖，進行閘極取代製程，以閘極堆疊物190取代虛設閘極145，每個閘極堆疊物190包含閘極介電質192及閘極電極194。舉例來說，在第2P、3P及4P圖圖中，移除虛設閘極145，以形成暴露鰭130A及鰭130B的通道區C的閘極開口196。在XZ平面中(第2P圖)，閘極開口196在閘極間隙壁148之間，並暴露最頂部半導體層120。在YZ平面中(第4P圖)，閘極開口196暴露半導體層120、半導體層115、絕緣層160A及絕緣層160B。在一些實施例中，蝕刻製程相對於半導體層115、半導體層120、閘極間隙壁148、絕緣層160A、絕緣層160B、接觸蝕刻停止層186、層間介電層188、其他裝置部件或前述之組合選擇性移除虛設閘極145。換句話說，蝕刻製程移除虛設閘極145，但是最小化移除(至不移除)半導體層115、半導體層120、閘極間隙壁148、絕緣層160A、絕緣層160B、接觸蝕刻停止層186、層間介電層188。蝕刻製程為乾蝕刻、濕蝕刻、其他合適的蝕刻製程或前述之組合。
在閘極開口196中形成閘極堆疊物190之前，進行通道釋放製程，以形成懸置的通道層。舉例來說，在第2Q、3Q及4Q圖中，選擇性移除閘極開口196暴露的半導體層115，以形成間隙198，進而懸置多閘極裝置100的通道區C中的半導體層120。間隙198在半導體層120之間、半導體層120與絕緣層160A之間及半導體層120與絕緣層160B之間。在所示的實施例中，每個通道區C具有三個懸置的半導體層120，之後被稱為通道層120’。通道層120’沿z方向垂直堆疊，且分別提供三個通道，通過通道的電流可流經對應的磊晶源極/汲極180之間。在一些實施例中，蝕刻製程選擇性移除半導體層115，而最小化蝕刻(至不蝕刻)半導體層120、閘極間隙壁148、絕緣層160A、絕緣層160B、內部間隙壁172、層間介電層188或前述之組合。在一些實施例中，選擇用於蝕刻製程的蝕刻劑，蝕刻製程蝕刻矽鍺(即半導體層115)的速率大於蝕刻矽(即半導體層120)及介電材料(即閘極間隙壁148、絕緣層160A、絕緣層160B、內部間隙壁172、層間介電層188或前述之組合)的速率(即蝕刻劑相對於矽鍺具有高蝕刻選擇性)。蝕刻製程為乾蝕刻、濕蝕刻、其他合適的蝕刻製程或前述之組合。在一些實施例中，在進行蝕刻製程之前，氧化製程將半導體層115轉變為矽鍺氧化物部件，且蝕刻製程接著移除矽鍺氧化物部件。在一些實施例中，在移除半導體層115期間及/或之後，進行蝕刻製程，以改變半導體層120的輪廓，以實現通道層120’的目標尺寸及/或目標形狀。舉例來說，通道層120’可具有圓柱狀輪廓(例如奈米線)、矩形形狀輪廓(例如奈米棒)、片狀輪廓(例如奈米片(例如XY平面中的尺寸大於XZ平面及YZ平面中的尺寸，以形成片狀結構))或任何其他合適的形狀輪廓。在一些實施例中，通道層120’具有奈米尺寸大小，且可單獨或共同被稱為“奈米結構”。 在一些實施例中，通道層120’具有次奈米尺寸及/或其他合適尺寸。
在第2R、3R及4R圖中，加工包含形成填充閘極開口196及間隙198的閘極堆疊物190(也被稱為高介電常數/金屬閘極)。閘極堆疊物190及閘極間隙壁148被統稱為閘極結構150。其中多閘極裝置100包含至少一個全繞式閘極電晶體(例如本文實施例)，閘極堆疊物190圍繞通道層120’。閘極堆疊物190設置於通道層120’之間、通道層120’與絕緣層160A之間及通道層120’與絕緣層160B之間(第2P及4P圖)。在YZ平面中(第2P圖)，閘極堆疊物190設置於對應的閘極間隙壁148與對應的內部間隙壁172之間。取決於多閘極裝置100的設計需求，閘極堆疊物190被配置以實現所期望的功能性，且閘極堆疊物190可包含相同或不同層及/或材料。可以注意的是，閘極堆疊物190包含對應的閘極介電質192(每個閘極介電質192可包含閘極介電層)及對應的閘極電極194(每個閘極電極194可包含功函數層及塊狀(或填充)導電層)。閘極堆疊物190可包含許多其他層，例如蓋層、界面層、擴散層、阻障層、硬遮罩層或前述之組合。在一些實施例中，閘極介電質192包含設置於界面層(包含介電材料，例如氧化矽)上方的閘極介電層，且閘極電極194設置於閘極介電質192上方。閘極介電層包含介電材料，例如氧化矽、高介電常數介電材料、其他合適的介電材料或前述之組合。例示性的高介電常數介電材料包含二氧化鉿(HfO 2)、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化鋯、氧化鋁、二氧化鉿-氧化鋁(HfO 2-Al 2O 3)合金、其他合適的高介電常數介電材料或前述之組合。在一些實施例中，閘極介電層為高介電常數介電層。閘極電極194包含導電材料，例如多晶矽、Al、Cu、Ti、Ta、W、Mo、Co、TaN、NiSi、CoSi、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN、其他導電材料或前述之組合。在一些實施例中，功函數層為調整為具有所期望功函數(例如n型功函數或p型功函數)的導電層，且塊狀導電層可為形成於功函數層上方的導電層。在一些實施例中，功函數層包含n型功函數材料，例如Ti、Ag、Mn、Zr、TaAl、TaAlC、TiAlN、TaC、TaCN、TaSiN、其他合適的n型功函數材料或前述之組合。在一些實施例中，功函數層包含p型功函數材料，例如Ru、Mo、Al、TiN、TaN、WN、ZrSi 2、MoSi 2、TaSi 2、NiSi 2、WN、其他合適的p型功函數材料或前述之組合。塊狀導電層包含合適的導電材料，例如Al、W、Cu、Ti、Ta、多晶矽、金屬合金、其他合適的材料或前述之組合。在一些實施例中，形成閘極堆疊物190的步驟包含在多閘極裝置100上方沉積閘極介電層，以部分填充閘極開口(例如開口196及間隙198)，在閘極介電層上方沉積閘極電極，以填充閘極開口的剩下部分，並對閘極電極層及/或閘極介電層進行平坦化製程(例如化學機械研磨)。沉積製程可包含化學氣相沉積、物理氣相沉積、原子層沉積、遠端電漿化學氣相沉積、電漿輔助化學氣相沉積、高密度電漿化學氣相沉積、可流動化學氣相沉積、高深寬比沉積、低壓化學氣相沉積、原子層化學氣相沉積、常壓化學氣相沉積、次常壓化學氣相沉積、金屬有機化學氣相沉積、鍍覆、其他合適的方法或前述之組合。
在一些實施例中，多閘極裝置100包含至少一個電晶體，電晶體包含通道(例如通道層120’)、源極/汲極(例如磊晶源極/汲極180)以及閘極(例如閘極堆疊物190)。閘極佔據定義於源極/汲極之間的通道，且電流在操作期間可通過源極/汲極之間(例如在源極與汲極之間或相反亦然)，且閘極及通道設置於塊狀基底(例如基底105)的升高部分(例如基底延伸部105’/台面105’’)。由於塊狀基底的升高部分透過例如本文描述的絕緣層(例如絕緣層160A/絕緣層160B)及磊晶源極/汲極的未摻雜部分(例如未摻雜磊晶層176)與閘極物理及電性隔離，因此相較於傳統的全繞式閘極電晶體，此電晶體通過塊狀基底的漏電流極小甚至沒有，降低寄生電容，改善效能。
在一些實施例中，多閘極裝置100的製造可包含形成各種接點，以促進多閘極裝置100的電晶體的操作。舉例來說，一個或多個介電層(例如相似於層間介電層188及/或接觸蝕刻停止層186)可形成於閘極結構(包含閘極堆疊物190及閘極間隙壁148)及層間介電層188上方。接著，接點可形成於層間介電層188及/或接觸蝕刻停止層186及/或設置於層間介電層188及/或接觸蝕刻停止層186上方的介電層中。舉例來說，對應形成接點，以物理及/或電性耦接多閘極裝置100的閘極堆疊物190及至少一個磊晶源極/汲極180。接點包含導電材料，例如金屬。金屬包含鋁、鋁合金(例如鋁/矽/銅合金)、銅、銅合金、鈦、氮化鈦、鉭、氮化鉭、鎢、多晶矽、金屬矽化物、其他合適金屬或前述之組合。金屬矽化物可包含矽化鎳、矽化鈷、矽化鎢、矽化鉭、矽化鈦、矽化鉑、矽化鉺、矽化鈀或前述之組合。在一些實施例中，設置於層間介電層188及/或接觸蝕刻停止層186上方的介電層及接點(例如延伸通過層間介電層188、接觸蝕刻停止層186及/或設置於層間介電層188和接觸蝕刻停止層186上方的介電層的閘極接點及源極/汲極接點)為設置於基底105上方的多層互連部件的一部分。多層互連部件可包含金屬層及介電層的組合，此組合被配置以形成垂直互連部件(例如接點及/或導通孔)及/或水平互連部件(例如導線)。各種導電部件包含相似於接點的材料。在一些實施例中，使用鑲嵌製程及/或雙鑲嵌製程來形成多層互連部件。
第6A-6C圖為依據本發明實施例各方面，多閘極裝置200的一部分或整體的局部剖面示意圖。為了清楚及簡潔起見，透過相同的參考符號標註第6A-6C圖中的多閘極裝置200及第2A-2R圖、第3A-3R圖、第4A-4R圖及第5A-5C圖中的多閘極裝置100的相似部件。第6B圖沿第6A圖的線1-1截取。第6C圖沿第6A圖的線2-2及線2’-2’截取。為了清楚起見，已簡化第6A-6C圖，以更佳理解本發明實施例的發明概念。可在多閘極裝置200中添加額外部件，且在多閘極裝置200的其他實施例中，可取代、修改或消除以下描述的一些部件。
多閘極裝置200在許多方面相似於多閘極裝置100。在第6A-6C圖中，多閘極裝置200被配置及製造相似於多閘極裝置100，除了多閘極裝置200包含在區域154B中的填充層260A及區域154A中的填充層260B。填充層260A及填充層260B包含不同材料，且取決於裝置及/或製造於裝置中的結構來選擇這些材料，以最佳化降低電容、其他效能參數、前述之製造或其對應區域的前述之組合。在一些實施例中，填充層260A及填充層260B包含具有不同介電常數的介電材料。舉例來說，區域154A為具有p型電晶體於其中的p型裝置區，而區域154B為具有n型電晶體於其中的n型裝置區，選擇填充層260A的介電材料及/或介電常數，以降低n型裝置區中的寄生電容，選擇填充層260B的介電材料及/或介電常數，以降低p型裝置區中的寄生電容。在一些實施例中，由於台面漏電流影響n型裝置比p型裝置更多(即p型裝置的效能對台面漏電流更具免疫力及/或更不易受影響)，因此填充層260A(在區域154B中，例如n型裝置區)可包含介電材料(例如氮化矽)，且填充層260B(在區域154A中，例如p型裝置區)可包含半導體材料(例如矽)。在基底延伸部105’/台面105’’與閘極堆疊物190之間為n型裝置區提供絕緣層(即填充層260A)可降低區域154B中的n型電晶體的寄生電容、抑制台面漏電流、改善汲極誘導能障降低(DIBL)控制或前述之組合。在基底延伸部105’/台面105’’與閘極堆疊物190之間為p型裝置區提供半導體層(即填充層260B)提供了台面通道(mesa channels)(例如因為閘極堆疊物190環繞於基底延伸部105’/台面105’’之間)的閘極控制，這可以提高區域154A中p型電晶體的導通效能。在這些實施例中，抗擊穿層106可充分阻擋p型裝置區中的底部漏電。
第7A-7C圖為依據本發明實施例各方面，多閘極裝置300的一部分或整體的局部剖面示意圖。為了清楚及簡潔起見，透過相同的參考符號標註第7A-7C圖中的多閘極裝置300及第2A-2R圖、第3A-3R圖、第4A-4R圖及第5A-5C圖中的多閘極裝置100的相似部件。第7B圖沿第7A圖的線1-1截取。第7C圖沿第7A圖的線2-2及線2’-2’截取。為了清楚起見，已簡化第7A-7C圖，以更佳理解本發明實施例的發明概念。可在多閘極裝置300中添加額外部件，且在多閘極裝置300的其他實施例中，可取代、修改或消除以下描述的一些部件。
多閘極裝置300在許多方面相似於多閘極裝置100。在第7A-7C圖中，多閘極裝置300被配置及製造相似於多閘極裝置100，除了多閘極裝置300包含絕緣層160A中的空氣間隙362A以及絕緣層160B中的空氣間隙362B。在XZ平面中(第7A圖)，空氣間隙362A及空氣間隙362B延伸於未摻雜磊晶層176之間。在YZ平面中(第7C圖)，空氣間隙362A及空氣間隙362B各沿y方向連續延伸。舉例來說，空氣間隙362B及空氣間隙362A延伸於基底延伸部105’及隔離部件142上方。由於空氣具有介電常數約為1(k ≈ 1)(小於介電質、絕緣材料(例如氮化矽)的介電常數)，因此空氣間隙362A及空氣間隙362B可進一步降低閘極堆疊物190與基底延伸部105’/台面105’’之間的寄生電容，這可進一步改善多閘極裝置300的效能。在一些實施例中，在XZ平面中，絕緣層160A及絕緣層160B分別圍繞空氣間隙362A及空氣間隙362B。空氣間隙362A及空氣間隙362B可在分別沉積絕緣層160A及絕緣層160B期間形成。在一些實施例中，縮小犧牲層108A的厚度t1及/或犧牲層108B的厚度t4，以促進空氣間隙362A及空氣間隙362B的形成。
多閘極裝置200及/或多閘極裝置300可包含至少一個全繞式閘極電晶體，例如至少一個p型全繞式閘極電晶體及/或至少一個n型全繞式閘極電晶體。多閘極裝置200及/或多閘極裝置300可被包含在微處理器、記憶體、其他積體電路裝置或前述之組合中。在一些實施例中，多閘極裝置200及/或多閘極裝置300為積體電路晶片的一部分、系統單晶片或前述之組合，這些包含各種被動微電子裝置及主動微電子裝置，例如電阻、電容、電感、二極體、p型場效電晶體、n型場效電晶體、金屬氧化物半導體場效電晶體、互補金屬氧化物半導體電晶體、雙極性接面電晶體、橫向擴散金屬氧化物半導體電晶體、高壓電晶體、高頻電晶體、其他合適的組件或前述之組合。
本文揭露了用於增強多閘極裝置(例如全繞式閘極場效電晶體)的效能及/或可靠性的底部隔離技術。本文提供了許多不同的實施例。例示性半導體結構包含半導體台面、設置於半導體台面上方的半導體層、圍繞半導體層的閘極堆疊物以及設置於閘極堆疊物與半導體檯面之間的介電層。介電層環繞半導體台面。在一些實施例中，空氣間隙設置於介電層中。
在一些實施例中，半導體結構更包含磊晶源極/汲極結構，具有設置於未摻雜部分上方的摻雜部分，摻雜部分設置相鄰於半導體層，未摻雜部分設置相鄰於介電層及半導體台面。在一些實施例中，磊晶源極/汲極結構的未摻雜部分的頂表面在介電層的頂表面與半導體層的底表面之間。
在一些實施例中，介電層的第一厚度大於半導體層的第二厚度。在一些實施例中，介電層沿第一方向具有第一尺寸及沿不同於第一方向的第二方向的第二尺寸，且半導體層具有沿第一方向的第三尺寸及沿第二方向的第四尺寸，第一尺寸約等於第三尺寸，第二尺寸大於第四尺寸。
在一些實施例中，半導體結構更包含隔離部件，設置相鄰於半導體台面，介電層在隔離部件與閘極堆疊物之間。在一些實施例中，介電層在閘極堆疊物與半導體台面之間的第一厚度小於介電層在閘極堆疊物與隔離部件之間的第二厚度。在一些實施例中，半導體結構更包含空氣間隙，設置於介電層中。
例示性裝置包含第一磊晶源極/汲極及第二磊晶源極/汲極，設置於基底上方，基底的升高部分在第一磊晶源極/汲極與第二磊晶源極/汲極之間。此裝置更包含絕緣層，設置於基底的升高部分上方以及第一磊晶源極/汲極與第二磊晶源極/汲極之間。此裝置更包含通道層，設置於基底的升高部分上方以及第一磊晶源極/汲極與第二磊晶源極/汲極之間。此裝置更包含閘極，設置於基底的升高部分上方以及第一磊晶源極/汲極與第二磊晶源極/汲極之間。閘極環繞通道層，閘極包含閘極介電質及閘極電極，絕緣層在閘極與基底的升高部分之間。此裝置更包含隔離部件，設置於基底上方。在一些實施例中，基底的升高部分延伸通過隔離部件，絕緣層在閘極的第一部分與基底的升高部分之間及閘極的第二部分與隔離部件之間，閘極的第二部分的底表面在基底的升高部分的頂表面之上。
在一些實施例中，第一磊晶源極/汲極及第二磊晶源極/汲極各包含未摻雜磊晶層，未摻雜磊晶層的頂表面在通道層的底表面之下，且未摻雜磊晶層的底表面在絕緣層的底表面之下。在一些實施例中，絕緣層包含矽及氮。
在一些實施例中，通道層為第一通道層，基底的升高部分為第一升高部分，閘極為第一閘極，絕緣層為第一絕緣層。在這些實施例中，此裝置更包含第二通道層，設置於基底的第二升高部分上方以及第一磊晶源極/汲極與第三磊晶源極/汲極之間。此裝置更包含第二絕緣層，設置於基底的第二升高部分上方以及第一磊晶源極/汲極與第三磊晶源極/汲極之間。此裝置更包含第二閘極，設置於基底的第二升高部分上方以及第一磊晶源極/汲極與第三磊晶源極/汲極之間。第二閘極圍繞第二通道層，且第二絕緣層在第二閘極與基底的第二升高部分之間。在一些實施例中，第一絕緣層及第二絕緣層包含相同材料。在一些實施例中，第一絕緣層及第二絕緣層包含不同材料。
例示性方法包含在基底上方形成鰭結構，鰭結構包含基底部分、基底部分上方的第一犧牲層、第一犧牲層上方的第一半導體層及第一半導體層上方的第二半導體層。此方法更包含形成隔離部件相鄰於鰭結構的基底部分，以及在隔離部件上方形成第二犧牲層，第二犧牲層相鄰於基底部分及第一犧牲層。此方法更包含選擇性移除第一犧牲層及第二犧牲層，以在第一半導體層與基底部分之間形成間隙。此方法更包含以絕緣層填充間隙，且在鰭結構的第一區中，移除第二半導體層、第一半導體層、絕緣層及基底部分的一部分，以在鰭結構的第一區中形成延伸超出絕緣層的底表面的源極/汲極凹口。此方法更包含在源極/汲極凹口中形成磊晶源極/汲極，以及在鰭結構的第二區中，以閘極堆疊物取代第一半導體層，閘極堆疊物圍繞第二半導體層，絕緣層在閘極堆疊物與基底部分之間。
在一些實施例中，形成磊晶源極/汲極的步驟可包含在源極/汲極凹口中形成未摻雜磊晶層，以及在源極/汲極凹口中的未摻雜磊晶層上方形成摻雜磊晶層。未摻雜磊晶層的頂表面在第二半導體層的底表面之下且在絕緣層的頂表面之上。在一些實施例中，以絕緣層填充間隙的步驟包含沉積介電材料，並修整介電材料。在一些實施例中，第一半導體層包含具有第一鍺濃度的矽鍺，第一犧牲層包含具有第二鍺濃度的矽鍺，第二犧牲層包含具有第三鍺濃度的矽鍺，第一鍺濃度小於第二鍺濃度及第三鍺濃度。
前述內文概述了許多實施例的特徵，使本技術領域中具有通常知識者可以從各個方面更加了解本發明實施例。本技術領域中具有通常知識者應可理解，且可輕易地以本發明實施例為基礎來設計或修飾其他製程及結構，並以此達到相同的目的及/或達到與在此介紹的實施例等相同之優點。本技術領域中具有通常知識者也應了解這些相等的結構並未背離本發明實施例的發明精神與範圍。在不背離本發明實施例的發明精神與範圍之前提下，可對本發明實施例進行各種改變、置換或修改。
10:方法 15,20,25,30,35,40,45,50:方塊 100,200,300:多閘極裝置 105:基底 105’:基底延伸部 105’’:台面 106:抗擊穿層 108:連續犧牲層 108A,108:犧牲層 110:半導體層堆疊物 115,120:半導體層 120’:通道層 130A,130B:鰭 140:溝槽 142:隔離部件 144:界面 145:虛設閘極 148:閘極間隙壁 150:閘極結構 152:圖案化遮罩層 154A,154B:區域 155:開口 156,166,198:間隙 158:凹面 160A,160B:絕緣層 162:凸面 168:曲面界面 170:源極/汲極凹口 172:內部間隙壁 176:未摻雜磊晶層 178:磊晶層 180:磊晶源極/汲極 186:接觸蝕刻停止層 188:層間介電層 190:閘極堆疊物 192:閘極介電質 194:閘極電極 196:閘極開口 260A,260B:填充層 362A,362B:空氣間隙 C:通道區 S/D:源極/汲極區 ov:重疊 d1,d2,d3,d4,d5:距離 h,h1,h2:高度 s1,s2,s3:間隔 t1,t2,t3,t4,t5,t6,t7,t8,t9:厚度 P:間距 W1,W2:寬度
根據以下的詳細說明並配合所附圖式可以更加理解本發明實施例。應注意的是，根據本產業的標準慣例，圖示中的各種部件(feature)並未必按照比例繪製。事實上，可能任意的放大或縮小各種部件的尺寸，以做清楚的說明。 第1圖為依據本發明實施例各方面，製造具有改善底部隔離的多閘極裝置的方法的流程圖。 第2A-2R圖為依據本發明實施例各方面，在例如與第1圖的方法相關聯的各個製造階段，多閘極裝置的一部分或整體的局部剖面示意圖。 第3A-3R圖為依據本發明實施例各方面，第2A-2R圖的多閘極裝置的一部分或整體的局部剖面示意圖。 第4A-4R圖為依據本發明實施例各方面，第2A-2R圖的多閘極裝置的一部分或整體的局部剖面示意圖。 第5A-5C圖為依據本發明實施例各方面，第2A-2R圖的多閘極裝置的一部分或整體的局部剖面示意圖。 第6A-6C圖為依據本發明實施例各方面，另一多閘極裝置的局部剖面示意圖。 第7A-7C圖為依據本發明實施例各方面，另一多閘極裝置的局部剖面示意圖。
100:多閘極裝置
105:基底
105’:基底延伸部
105”:台面
106:抗擊穿層
120’:通道層
148:閘極間隙壁
150:閘極結構
154A,154B:區域
160A,160B:絕緣層
172:內部間隙壁
176:未摻雜磊晶層
178:磊晶層
180:磊晶源極/汲極
186:接觸蝕刻停止層
188:層間介電層
190:閘極堆疊物
192:閘極介電質
194:閘極電極
C:通道區
S/D:源極/汲極區

Claims (20)

  1. 一種半導體結構，包括: 一半導體台面； 一半導體層，設置於該半導體台面上方； 一閘極堆疊物，圍繞該半導體層；以及 一介電層，設置於該閘極堆疊物與該半導體台面之間，其中該介電層環繞該半導體台面。
  2. 如請求項1之半導體結構，更包括: 一磊晶源極/汲極結構，具有設置於一未摻雜部分上方的一摻雜部分，其中該摻雜部分設置相鄰於該半導體層，且該未摻雜部分設置相鄰於該介電層及該半導體台面。
  3. 如請求項2之半導體結構，其中該磊晶源極/汲極結構的該未摻雜部分的頂表面在該介電層的頂表面與該半導體層的底表面之間。
  4. 如請求項1之半導體結構，其中該介電層的一第一厚度大於該半導體層的一第二厚度。
  5. 如請求項1之半導體結構，其中: 該介電層沿一第一方向具有一第一尺寸及沿不同於該第一方向的一第二方向的一第二尺寸； 該半導體層具有沿該第一方向的一第三尺寸及沿該第二方向的一第四尺寸；以及 該第一尺寸約等於該第三尺寸，且該第二尺寸大於該第四尺寸。
  6. 如請求項1之半導體結構，更包括: 一隔離部件，設置相鄰於該半導體台面，其中該介電層在該隔離部件與該閘極堆疊物之間。
  7. 如請求項6之半導體結構，其中該介電層在該閘極堆疊物與該半導體台面之間的一第一厚度小於該介電層在該閘極堆疊物與該隔離部件之間的一第二厚度。
  8. 如請求項1之半導體結構，更包括: 一空氣間隙，設置於該介電層中。
  9. 一種半導體結構，包括: 一第一磊晶源極/汲極及一第二磊晶源極/汲極，設置於一基底上方，其中該基底的一升高部分在該第一磊晶源極/汲極與該第二磊晶源極/汲極之間； 一絕緣層，設置於該基底的該升高部分上方以及該第一磊晶源極/汲極與該第二磊晶源極/汲極之間； 一通道層，設置於該基底的該升高部分上方以及該第一磊晶源極/汲極與該第二磊晶源極/汲極之間；以及 一閘極，設置於該基底的該升高部分上方以及該第一磊晶源極/汲極與該第二磊晶源極/汲極之間，其中: 該閘極環繞該通道層， 該閘極包含一閘極介電質及一閘極電極，且 該絕緣層在該閘極與該基底的該升高部分之間。
  10. 如請求項9之半導體結構，更包括:一隔離部件，設置於該基底上方，其中: 該基底的該升高部分延伸通過該隔離部件； 該絕緣層在該閘極的一第一部分與該基底的該升高部分之間及該閘極的一第二部分與該隔離部件之間；以及 該閘極的該第二部分的底表面在該基底的該升高部分的頂表面之上。
  11. 如請求項9之半導體結構，其中該第一磊晶源極/汲極及該第二磊晶源極/汲極各包含一未摻雜磊晶層，其中該未摻雜磊晶層的頂表面在該通道層的底表面之下。
  12. 如請求項11之半導體結構，其中該未摻雜磊晶層的底表面在該絕緣層的底表面之下。
  13. 如請求項9之半導體結構，其中該絕緣層包含矽及氮。
  14. 如請求項9之半導體結構，其中該通道層為一第一通道層，該基底的該升高部分為一第一升高部分，該閘極為一第一閘極，該絕緣層為一第一絕緣層，且該半導體結構更包括: 一第二通道層，設置於該基底的一第二升高部分上方以及該第一磊晶源極/汲極與一第三磊晶源極/汲極之間； 一第二絕緣層，設置於該基底的該第二升高部分上方以及該第一磊晶源極/汲極與該第三磊晶源極/汲極之間；以及 一第二閘極，設置於該基底的該第二升高部分上方以及該第一磊晶源極/汲極與該第三磊晶源極/汲極之間，其中: 該第二閘極圍繞該第二通道層，且 該第二絕緣層在該第二閘極與該基底的該第二升高部分之間。
  15. 如請求項14之半導體結構，其中該第一絕緣層及該第二絕緣層包含相同材料。
  16. 如請求項14之半導體結構，其中該第一絕緣層及該第二絕緣層包含不同材料。
  17. 一種半導體結構的製造方法，包括: 在一基底上方形成一鰭結構，其中該鰭結構包含一基底部分、該基底部分上方的一第一犧牲層、該第一犧牲層上方的一第一半導體層及該第一半導體層上方的一第二半導體層； 形成一隔離部件相鄰於該鰭結構的該基底部分； 在該隔離部件上方形成一第二犧牲層，其中該第二犧牲層相鄰於該基底部分及該第一犧牲層； 選擇性移除該第一犧牲層及該第二犧牲層，進而在該第一半導體層與該基底部分之間形成一間隙； 以一絕緣層填充該間隙； 在該鰭結構的一第一區中，移除該第二半導體層、該第一半導體層、該絕緣層及該基底部分的一部分，進而在該鰭結構的該第一區中形成延伸超出該絕緣層的底表面的一源極/汲極凹口； 在該源極/汲極凹口中形成一磊晶源極/汲極；以及 在該鰭結構的一第二區中，以一閘極堆疊物取代該第一半導體層，其中該閘極堆疊物圍繞該第二半導體層，且該絕緣層在該閘極堆疊物與該基底部分之間。
  18. 如請求項17之半導體結構的製造方法，其中形成該磊晶源極/汲極的步驟包含: 在該源極/汲極凹口中形成一未摻雜磊晶層，其中該未摻雜磊晶層的頂表面在該第二半導體層的底表面之下且在該絕緣層的頂表面之上；以及 在該源極/汲極凹口中的該未摻雜磊晶層上方形成一摻雜磊晶層。
  19. 如請求項17之半導體結構的製造方法，其中該第一半導體層包含具有一第一鍺濃度的矽鍺，該第一犧牲層包含具有一第二鍺濃度的矽鍺，該第二犧牲層包含具有一第三鍺濃度的矽鍺，該第一鍺濃度小於該第二鍺濃度，且該第一鍺濃度小於該第三鍺濃度。
  20. 如請求項17之半導體結構的製造方法，其中以該絕緣層填充該間隙的步驟包含沉積一介電材料，並修整該介電材料。
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