TWI727505B - 積體電路裝置及其製造方法 - Google Patents

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TWI727505B
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包家豪
陳稚軒
洪連嶸
林士豪
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台灣積體電路製造股份有限公司
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Abstract

本文揭露具有中性地帶以最小化金屬閘極邊界效應的閘極結構及其製造方法。一種範例性的金屬閘極包括第一部分、第二部分、以及第三部分。第二部分被設置於第一部分與第三部分之間。第一部分包括第一閘極介電層、第一p型功函數層、以及第一n型功函數層。第二部分包括第二閘極介電層以及第二p型功函數層。第三部分包括第三閘極介電層、第三p型功函數層、以及第二n型功函數層。第二p型功函數層將第一n型功函數層與第二n型功函數層隔離，使得第一n型功函數層並未與第二n型功函數層共享界面。

Description

積體電路裝置及其製造方法
本揭露係有關於積體電路(integrated circuit,IC)裝置，特別係有關於用於IC裝置的閘極結構及其製造方法。
積體電路(IC)工業已經歷指數性的成長。IC材料及設計在技術上的進步已產生好幾世代的IC，其中每個世代皆具有與前一世代相較更小且更複雜的電路。在IC的發展過程中，功能密度(即每單位晶片面積之互連裝置的數量)通常會增加而幾何尺寸(即使用製造製程所能創建的最小組件(或線路))則會縮小。這種微縮的過程通常會以增加生產效率及降低相關成本的方式來提供益處。
如此微縮亦增加了處理及製造IC的複雜性，且若要實現這些進步，便需要在IC製程及製造上取得相似的發展。舉例來說，為了促進先進IC技術節點所需之IC功能的密集封裝，可將金屬閘極配置為具有不同的功函數(work function)，以致能(enable)具有不同臨界電壓(threshold voltage)的電晶體，例如p型電晶體及n型電晶體。這使得p型電晶體之金屬閘極(被配置為第一功函數的第一金屬閘極部分)與n型電晶體之金屬閘極(被配置為第二功函數的第二金屬閘極部分)共享界面。已經觀察到的是，金屬穿過界面的擴散會導致p型電晶體及n型 電晶體之被期望的臨界電壓發生變化，隨著IC特徵尺寸的縮小，這種變化會隨之加劇。因此，儘管現行之金屬閘極製造技術及所獲得的金屬閘極大致上已足以滿足其預期目的，但它們並非在所有方面都是完全令人滿意的。
本揭露實施例提供一種範例性積體電路裝置，包括一閘極結構，具有第一部分、第二部分、以及第三部分，第一部分被配置以用於具有第一臨界電壓的第一電晶體，第二部分被配置以用於具有第二臨界電壓的第二電晶體，而第三部分被設置於第一部份與第二部分之間。第三部分的配置不同於第一部份的配置以及第二部分的配置。第一部分的配置不同於第二部分的配置。第三部分之配置阻擋第一部分與第二部分之間的金屬成分的擴散。
本揭露實施例提供一種範例性積體電路，包括一金屬閘極，上述金屬閘極包括第一部分、第二部分、以及第三部分，其中第二部分被設置於第一部分與第三部分之間。第一部分包括第一閘極介電層、設置於第一閘極介電層上的第一p型功函數層、以及設置於第一p型功函數層上的第一n型功函數層。第二部分包括第二閘極介電層，以及設置於第二閘極介電層上的第二p型功函數層。第三部分包括第三閘極介電層、設置於第三閘極介電層上的第三p型功函數層、以及設置於第三p型功函數層上的第二n型功函數層。第二p型功函數層將第一n型功函數層與第二n型功函數層隔離，使得第一n型功函數層並未與第二n型功函數層共享界面。
本揭露實施例提供一種積體電路裝置的製造方法，包括在一閘極結構中移除虛擬閘極以形成閘極溝槽，其中上述閘極結構包括對應第一電晶體 的第一電晶體區域、對應第二電晶體的第二電晶體區域、以及設置於第一電晶體區域與第二電晶體區域之間的邊界區域。上述製造方法更包括在第一電晶體區域、第二電晶體區域、以及邊界區域中之閘極溝槽中形成閘極介電層。上述製造方法更包括在第一電晶體區域、第二電晶體區域、以及邊界區域中之閘極介電層上的閘極溝槽中形成p型功函數層，其中p型功函數層在第一電晶體區域中具有第一厚度、在第二電晶體區域中具有第二厚度、且在邊界區域中具有第三厚度。p型功函數層及閘極介電層填充邊界區域中的閘極溝槽。上述製造方法更包括在第一電晶體區及第二電晶體區域中之p型功函數層上的閘極溝槽中形成n型功函數層。
10:方法
20-50:操作
100:IC裝置
112:摻雜井
114:摻雜井
116A:p型FinFET區域
116B:n型FinFET區域
120A,120B,120C,120D:鰭片
130:閘極結構
130-1:閘極區域
130-2:閘極區域
130-3:閘極區域
132:虛擬閘極
136:閘極間隔物
140A:磊晶源極/汲極特徵
140B:磊晶源極/汲極特徵
150:層間介電層
B-B:線段
C-C:線段
D-D:線段
110:基板
122:隔離特徵
160:閘極溝槽
170:閘極介電層
180:第一p型功函數層
185:圖案化遮罩層
190:中性區域
187:開口
200:第二p型功函數層
205:圖案化遮罩層
207:開口
210:第三p型功函數層
220:n型功函數層
170A:閘極介電層
170B:閘極介電層
170C:閘極介電層
220A:n型功函數層
220C:n型功函數層
240A:p型功函數層
240B:p型功函數層
240C:p型功函數層
230A:金屬閘極
230B:金屬閘極
230C:金屬閘極
300:圖表
310:曲線
320:曲線
400:IC裝置
410A:開口
410B:開口
510A:開口
510B:開口
190A:中性區域
610A:開口
610B:開口
190B:中性區域
本揭露從後續實施方式及附圖可更佳理解。須強調的是，依據產業之標準作法，各種特徵並未按比例繪製，並僅用於說明之目的。事實上，各種特徵之尺寸可能任意增加或減少以清楚論述。
第1圖係根據本揭露多種態樣所示，製造積體電路裝置之方法的流程圖。
第2A圖至第2D圖係根據本揭露之多種態樣所示，在各種製造階段(例如：與第1圖中之方法有關的階段)，積體電路裝置之部分或整體的局部示意圖。
第3A圖至第3D圖係根據本揭露之多種態樣所示，在各種製造階段(例如：與第1圖中之方法有關的階段)，積體電路裝置之部分或整體的局部示意圖。
第4A圖至第4D圖係根據本揭露之多種態樣所示，在各種製造階段(例如：與第1圖中之方法有關的階段)，積體電路裝置之部分或整體的局部示意圖。
第5A圖至第5D圖係根據本揭露之多種態樣所示，在各種製造階段(例如：與 第1圖中之方法有關的階段)，積體電路裝置之部分或整體的局部示意圖。
第6A圖至第6D圖係根據本揭露之多種態樣所示，在各種製造階段(例如：與第1圖中之方法有關的階段)，積體電路裝置之部分或整體的局部示意圖。
第7A圖至第7D圖係根據本揭露之多種態樣所示，在各種製造階段(例如：與第1圖中之方法有關的階段)，積體電路裝置之部分或整體的局部示意圖。
第8A圖至第8D圖係根據本揭露之多種態樣所示，在各種製造階段(例如：與第1圖中之方法有關的階段)，積體電路裝置之部分或整體的局部示意圖。
第9A圖至第9D圖係根據本揭露之多種態樣所示，在各種製造階段(例如：與第1圖中之方法有關的階段)，積體電路裝置之部分或整體的局部示意圖。
第10A圖至第10D圖係根據本揭露之多種態樣所示，在各種製造階段(例如：與第1圖中之方法有關的階段)，積體電路裝置之部分或整體的局部示意圖。
第11A圖至第11D圖係根據本揭露之多種態樣所示，在各種製造階段(例如：與第1圖中之方法有關的階段)，積體電路裝置之部分或整體的局部示意圖。
第12圖係根據本揭露之多種態樣所示，以閘極邊界距離之函數描繪臨界電壓偏移的圖表。
第13圖係根據本揭露之多種態樣所示，遮蔽方案之部分或整體的局部俯視示意圖，遮蔽方案可用於製造IC裝置中具有中性(或阻擋)區域的閘極結構。
第14圖係根據本揭露之多種態樣所示，遮蔽方案之部分或整體的局部俯視示意圖，遮蔽方案可用於製造IC裝置中具有中性(或阻擋)區域的閘極結構。
第15圖係根據本揭露之多種態樣所示，遮蔽方案之部分或整體的局部俯視示意圖，遮蔽方案可用於製造IC裝置中具有中性(或阻擋)區域的閘極結構。
本揭露係有關於積體電路(IC)裝置，特別係有關於用於IC裝置的閘極結構，例如鰭式場效電晶體(fin-like field effect transistor,FinFET)，及其製造方法。
以下之揭露提供許多不同實施例或範例，用以實施本揭露之不同特徵。本揭露之各部件及排列方式，其特定範例敘述於下以簡化說明。理所當然的，這些範例並非用以限制本揭露。舉例來說，若敘述中有著第一特徵成形於第二特徵之上或上方，其可能包含第一特徵與第二特徵以直接接觸成形之實施例，亦可能包含有附加特徵形成於第一特徵與第二特徵之間，而使第一特徵與第二特徵間並非直接接觸之實施例。
此外，本揭露可在多種範例中重複參考數字及/或字母。該重複之目的係為簡化及清晰易懂，且本身並不規定所討論之多種實施例及/或配置間之關係。除此之外，本揭露於下文所述之將一個特徵形成於另一個特徵上、連接至另一個特徵、及/或耦接至另一個特徵，可包括特徵的形成是直接接觸的實施例，以及亦可包括有額外特徵被插入形成於特徵之間，使得特徵並未直接接觸的實施例。此外，例如「較低」、「較高」、「水平」、「垂直」、「上方」、「上」、「下」、「下方」、「向上」、「向下」、「頂部」、「底部」等、及其衍生詞(例如：「水平地」、「向下地」、「向上地」等)之空間相對術語被使用，以使本揭露之一個特徵與另一個特徵之間的關係易於理解。空間相對術語旨於涵蓋包含特徵之裝置的不同方向。
積體電路(IC)通常會使用跨越具有不同臨界電壓之複數電晶體的閘極結構。舉例來說，IC裝置可包括相鄰於n型FinFET設置的p型FinFET，其中 跨越p型FinFET及n型FinFET的閘極結構包括被配置以用於p型FinFET的第一金屬閘極(此後稱為p型FinFET之金屬閘極)，以及被配置以用於n型FinFET的第二金屬閘極(此後稱為n型FinFET之金屬閘極)。在這種配置中，p型FinFET之金屬閘極與n型FinFET之金屬閘極共享(share)一個界面(interface)或邊界(此後稱為n/p(或p/n)邊界)。儘管p型FinFET及n型FinFET被配置以獨立操作，但已觀察到穿過n/p邊界之金屬擴散會令人失望地偏移p型FinFET及/或n型FinFET的臨界電壓。舉例來說，自n型FinFET之金屬閘極穿過n/p邊界擴散到p型FinFET之金屬閘極的鋁，可能會增加p型FinFET的臨界電壓。在一些情況下，這種p型FinFET的臨界電壓會較高，高於配置相似但金屬閘極並未與n型FinFET之金屬閘極毗鄰的p型FinFET。隨著FinFET尺寸不斷縮小以滿足先進IC技術節點的需求，這種n/p邊界效應益發嚴重。改進是勢在必行。
本揭露提出在p型FinFET之金屬閘極與n型FinFET之金屬閘極之間的閘極結構中施加中性地帶(區域)。閘極結構之中性區域被配置以消除(或妨礙)p型FinFET之金屬閘極與n型FinFET之金屬閘極之間的金屬擴散路徑，例如鋁擴散路徑。中性區域可因此被稱為閘極結構的金屬擴散阻擋(metal diffusion barrier)。所提出之中性區域可以大幅地降低n/p邊界效應，防止p型FinFET及/或n型FinFET發生不被期望的臨界電壓偏移(shift)。在一個範例中，所提出之閘極結構的p型FinFET之金屬閘極及n型FinFET之金屬閘極，可各自包括p型金屬層及n型金屬層，其中p型FinFET之金屬閘極的p型金屬層及n型金屬層的配置，不同於n型FinFET之金屬閘極的p型金屬層及n型金屬層的配置。在一些實施例中，p型金屬層及n型金屬層的配置，被用於達成不同於n型FinFET之金屬閘極的功函數的p型FinFET之金屬閘極的功函數。在進一步改進的範例中，中性區域可包括p 型金屬層，且不具有n型金屬層。在n型金屬層包括鋁的實施例中，中性區域之p型金屬層妨礙或防止鋁自p型FinFET之金屬閘極及n型FinFET之金屬閘極擴散，反之亦然，進而減少n/p邊界效應。
第1圖係根據本揭露多種態樣所示，用於製造IC裝置之方法10的流程圖，其中IC裝置具有被配置以具有不同功函數的閘極結構，以致能具有不同臨界電壓的電晶體。在操作20中，方法10包括移除虛擬閘極以在閘極結構中形成閘極溝槽(trench)，其中閘極溝槽跨越對應第一電晶體的第一電晶體區域、對應第二電晶體的第二電晶體區域、以及設置於第一電晶體區域與第二電晶體區域之間的邊界區域。在操作30中，方法10包括在第一電晶體區域、第二電晶體區域、以及邊界區域中之閘極溝槽中，形成閘極介電層。在操作40中，方法10包括在第一電晶體區域、第二電晶體區域、以及邊界區域中之閘極介電層上的閘極溝槽中，形成p型功函數層。p型功函數層在第一電晶體區域中具有第一厚度、在第二電晶體區域中具有第二厚度、而在邊界區域中具有第三厚度。p型功函數層及閘極介電層填充(fill)邊界區域中的閘極溝槽。在一些實施例中，p型功函數層的形成，包括在填充閘極溝槽的閘極介電層上沉積p型功函數材料、在遮蔽第二電晶體區域及邊界區域中的p型功函數材料的同時，回蝕刻(etching back)第一電晶體區域中的p型功函數材料以達到第一厚度、以及在遮蔽第一電晶體區域及邊界區域中的p型功函數材料的同時，回蝕刻第二電晶體區域中的p型功函數材料以達到第二厚度。在一些實施例中，p型功函數層的形成，包括在第一電晶體區域、第二電晶體區域、以及邊界區域中之閘極介電層上，沉積第一p型功函數材料；自第一電晶體區域移除第一p型功函數材料(同時遮蔽第二電晶體區域及邊界區域中的第一p型功函數材料)；在第一電晶體區域中之閘極介電層 上、第二電晶體區域中之第一p型功函數材料上、以及邊界區域中之第一p型功函數材料上，沉積第二p型功函數材料；自第一電晶體區域及第二電晶體區域中移除第二p型功函數材料(同時遮蔽邊界區域中的第二p型功函數材料)；以及在第一電晶體區域中之閘極介電層上、第二電晶體區域中之第一p型功函數材料上、以及邊界區域中之第二p型功函數材料上，沉積第三p型功函數材料。根據IC裝置的設計要求，第一p型功函數材料、第二p型功函數材料、以及第三p型功函數材料可為相同或不同的材料。在操作50中，方法10包括在第一電晶體區域及第二電晶體區域中之p型功函數層上的閘極溝槽中形成n型功函數層。在一些實施例中，方法10可繼續在第一電晶體區域中之n型功函數層上的閘極溝槽中形成金屬體層(metal bulk layer)。可在方法10之前、之中及之後提供其他操作，且在方法10的額外實施例中，所述的一些操作可被移動、替換或取消。
第2A圖至第11A圖、第2B圖至第11B圖、第2C圖至第11C圖、以及第2D圖至第11D圖係根據本揭露之多種態樣所示，在各種製造階段(例如：與第1圖中之方法有關的階段)中，IC裝置100之部分或整體的局部示意圖。具體來說，第2A圖至第11A圖為IC裝置100在X-Y平面的俯視圖、第2B圖至第11B圖為IC裝置100在X-Y平面分別沿著第2A圖至第11A圖之線段B-B的截面示意圖、第2C圖至第11C圖為IC裝置100在X-Y平面分別沿著第2A圖至第11A圖之線段C-C的截面示意圖、而第2D圖至第11D圖為IC裝置100在X-Y平面分別沿著第2A圖至第11A圖之線段D-D的截面示意圖。IC裝置100可被包括在微處理器、記憶體及/或其他積體電路裝置中。在一些實施例中，IC裝置100可為IC晶片的一部分、系統單晶片(system on chip,SoC)、或其一部分，IC裝置100包含各種被動(passive)及主動(active)微電子裝置，例如電阻器、電容器、電感器、二極體(diode)、p型 FET(PFET)、n型FET(NFET)、金屬氧化物半導體FET(metal-oxide-semiconductor FET,MOSFET)、互補式MOS(complementary MOS,CMOS)電晶體、雙載子接面電晶體(bipolar junction transistor,BJT)、橫向擴散MOS(laterally diffused MOS,LDMOS)電晶體、高壓(high voltage)電晶體、高頻(high frequency)電晶體、其他合適之組件、或其組合。根據IC裝置100的設計要求，各種電晶體可為平面電晶體或多重閘極(multi-gate)電晶體，例如FinFET。為使說明清晰易懂，第2A圖至第11A圖、第2B圖至第11B圖、第2C圖至第11C圖、以及第2D圖至第11D圖已被簡化，以更佳地理解本揭露之創造性構思。可在IC裝置100中增加額外之特徵，且在IC裝置100的其他實施例中，下文所述之特徵可被替換、修改、或移除。
來到第2A圖至第2D圖，IC裝置100包括基板(晶圓)110。在所繪實施例中，基板110為包括矽的體基板(bulk substrate)。替代地或附加地，體基板包括：其他元素半導體，例如鍺；化合物半導體，例如碳化矽(silicon carbide)、磷化矽(silicon phosphide)、砷化鎵(gallium arsenide)、磷化鎵(gallium phosphide)、磷化銦(indium phosphide)、砷化銦(indium arsenide)、銻化銦(indium antimonide)、氧化鋅(zinc oxide)、硒化鋅(zinc selenide)、硫化鋅(zinc sulfide)、碲化鋅(zinc telluride)、硒化鎘(cadmium selenide)、硫化鎘(cadnium sulfide)、及/或碲化鎘(cadmium telluride)；合金半導體，例如SiGe、SiPC、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、及/或GaInAsP；其他Ⅲ-V族材料；其他Ⅱ-Ⅵ族材料；或其組合。或者，基板110為絕緣層上半導體基板，例如絕緣層上矽(silicon-on-insulator,SOI)基板、絕緣層上矽鍺(silicon germanium-on-insulator,SGOI)基板、或絕緣層上鍺(germanium-on-insulator,GOI)基板。可使用佈植氧分離(separation by implantation of oxygen,SIMOX)、晶圓接合(wafer bonding)、及/或其他合適之方 法製造絕緣層上半導體基板。基板110包括根據IC裝置100之設計要求配置的許多摻雜區域，例如摻雜區域112及摻雜區域114。在一些實施例中，摻雜區域為以p型摻雜物(例如硼(例如：BF2)、銦、其他p型摻雜物、或其組合)摻雜的p型摻雜區域(例如：p型井(well))。在一些實施例中，摻雜區域為以n型摻雜物(例如磷、砷、其他n型摻雜物、或其組合)摻雜的n型摻雜區域(例如：n型井)。在一些實施方式中，摻雜區域包括p型摻雜物及n型摻雜物的組合。在第2A圖至第2D圖中，摻雜區域112被配置以在IC裝置100之p型FinFET區域116A中形成至少一個p型FinFET，而摻雜區域114被配置以在IC裝置100之n型FinFET區域116B中形成至少一個n型FinFET。舉例來說，摻雜區域112為n型井，而摻雜區域114為p型井。各種摻雜區域可被直接形成於基板110上及/或之中，舉例來說，提供p井結構、n井結構、雙井(dual-well)結構、凸起結構(raised structure)、或其組合。離子佈植製程(ion implantation process)、擴散製程(diffusion process)、及/或其他合適之摻雜製程可被執行，以形成各種摻雜區域。
鰭片120A、鰭片120B、鰭片120C、以及鰭片120D(亦稱為鰭片結構或主動鰭片區域)被設置於基板110上。鰭片120A至鰭片120D的指向基本上彼此平行，鰭片120A至鰭片120D之每一者具有以X方向定義的長度、以Y方向定義的寬度、以及以Z方向定義的高度。鰭片120A至鰭片120D之每一者皆具有沿著它們長度在X方向上定義的至少一個通道區域、至少一個源極區域、以及至少一個汲極區域，其中通道區域被設置於源極區域與汲極區域(統稱為源極/汲極區域)之間。通道區域包括定義於側壁部分之間的頂部部分，其中頂部部分及側壁部分與閘極結構(如下文所述)接合(engage)，使得電流在操作期間可在源極/汲極區域之間流動。源極/汲極區域亦包括定義於側壁部分之間的頂部部分。在一些 實施例中，鰭片120A至鰭片120D為基板110的一部分(例如：基板110之材料層的一部分)。舉例來說，在基板110包括矽的情況下，鰭片120A至鰭片120D包括矽。或者，在一些實施例中，鰭片120A至鰭片120D被定義為覆蓋在基板110上的材料層中，例如一或多層半導體材料層。舉例來說，鰭片120A至鰭片120D可包括設置在基板110上具有許多半導體層(例如：異質結構)的半導體層堆疊。半導體層可以包括任何合適之半導體材料，例如矽、鍺、矽鍺、其他合適之半導體材料、或其組合。根據IC裝置100的設計需求，半導體層可包括相同或不同的材料、蝕刻速率、組成原子百分比、組成重量百分比、厚度、及/或配置。在一些實施例中，半導體層堆疊包括交替之半導體層，例如由第一材料構成之半導體層以及由第二材料構成之半導體層。舉例來說，半導體層堆疊使矽層與矽鍺層交替(例如：自底部到頂部的矽鍺/矽/矽鍺/矽...)。在一些實施例中，半導體層堆疊包括相同材料但具有交替之原子百分比的半導體層，例如具有第一原子百分比組成的半導體層以及具有第二原子百分比組成的半導體層。舉例來說，半導體層堆疊包括具有交替之矽及/或鍺原子百分比的矽鍺層(例如：自底部到頂部的SiaGeb/SicGed/...，其中a、c為不同之矽的原子百分比，而b、d為不同之鍺的原子百分比)。
鰭片120A至鰭片120D藉由任何合適之製程形成於基板110上。在一些實施例中，沉積、微影及/或蝕刻製程的組合被執行，以定義自基板110延伸的鰭片120A至鰭片120D。舉例來說，鰭片120A至鰭片120D的形成，包括執行微影製程以在基板110(或材料層，例如設置於基板110上的異質結構)上形成圖案化之遮罩層，以及執行蝕刻製程，以將定義在圖案化之遮罩層上的圖案轉移到基板110(或材料層，例如設置於基板110上的異質結構)。微影製程可包括在設置於 基板110上之遮罩層上形成光阻(resist)層(例如：藉由自旋塗佈(spin coating))、執行曝前烤(pre-exposure baking)製程、使用光罩執行曝光製程、執行曝後烤(post-exposure baking)製程、以及執行顯影製程。在曝光製程期間，光阻層被曝露在輻射能量(例如：紫外(ultraviolet,UV)光、深紫外(deep UV,DUV)光、或極紫外(extreme UV,EUV)光)下，其中根據光罩的圖案及/或光罩的類型(例如：二元光罩(binary mask)、相移光罩(phase shift mask)、或EUV光罩)，光罩阻擋、透射、及/或反射輻射至光阻層，使得與光罩圖案對應的圖像被投射到光阻層上。因為光阻層對輻射能量相當敏感，因此光阻層被曝光的部分會產生化學變化，且根據光阻層的特性及用於顯影製程之顯影溶液的特性，曝光(或未曝光)的部分在顯影製程期間會被溶解。在顯影後，圖案化之光阻層包括與光罩對應的光阻圖案。蝕刻製程將圖案化之光阻層作為蝕刻遮罩以移除遮罩層的一些部分，並接著使用圖案化之遮罩層以移除基板110(或是設置於基板110上的材料層)的一些部分。蝕刻製程可包括乾式蝕刻製程(例如：反應式離子蝕刻(reactive ion etching,RIE)製程)、濕式蝕刻製程、其他合適之蝕刻製程、或其組合。圖案化之光阻層在蝕刻製程期間或之後被移除，舉例來說，藉由光阻剝離(resist stripping)製程。替代地或額外地，鰭片120A至鰭片120D是藉由多重圖案化製程所形成，例如雙重圖案化(double patterning lithography,DPL)製程(例如：微影-蝕刻-微影-蝕刻(lithography-etch-lithography-etch,LELE)製程、自我對準雙重圖案化(self-aligned double patterning,SADP)製程、間隔物即介電質圖案化(spacer-is-dielectric patterning,SIDP)製程、其他雙重圖案化製程、或其組合)、三重圖案化製程(例如：微影-蝕刻-微影-蝕刻-微影-蝕刻(LELELE)製程、自我對準三重圖案化(SATP)製程、其他三重圖案化製程、或其組合)、其他多重圖案化製 程(例如：自我對準四重圖案化(SAQP)製程)、或其組合。一般而言，雙重圖案化製程及/或多重圖案化製程結合了微影製程及自我對準製程，允許所創建的圖案所具有間距，舉例來說，小於另外使用單一、直接之微影製程所能獲得的間距。舉例來說，在一些實施例中，心軸層(mandrel)被用作蝕刻遮罩以移除遮罩層的一些部分，其中心軸層是使用間隔物圖案化技術所形成的。舉例來說，心軸層的形成包括使用微影製程(例如：使用圖案化之遮罩層)在遮罩層上形成圖案化之犧牲層(包括具有第一間隔的犧牲特徵)、在圖案化之犧牲層上形成間隔物層、蝕刻間隔物層以形成沿著每個犧牲層之側壁的間隔物(例如：間隔物層自犧牲特徵的頂部表面以及遮罩層之頂部表面的一部分被移除)、以及移除圖案化之犧牲層，並留下具有第二間隔的間隔物(亦可被稱為圖案化之間隔物層，包括曝露遮罩層之一些部分的開口)。心軸層及其心軸因此可分別被稱為間隔物層及間隔物。在一些實施例中，間隔物層被順應性地形成在圖案化之犧牲層上，使得間隔物層具有基本均勻的厚度。在一些實施例中，在移除圖案化之犧牲層之前或之後修剪(trim)間隔物。在一些實施例中，在形成鰭片120A至鰭片120D的同時，執行定向自我組裝(directed self-assembly,DSA)技術。
隔離特徵122被形成於基板110之上及/或之中，以隔離IC裝置100的各個區域，例如各個裝置區域。舉例來說，隔離特徵122將主動裝置區域及/或被動裝置區域彼此分隔並隔離，例如IC裝置100的各種FinFET。隔離特徵122更將鰭片120A至鰭片120D彼此分隔並隔離。在所繪實施例中，隔離特徵122圍繞鰭片120A至鰭片120D的底部部分。隔離特徵122包括氧化矽、氮化矽、氮氧化矽、其他合適之隔離材料(例如：包括矽、氧、氮、碳及/或其他合適之隔離成分)、或其組合。隔離特徵122可包括不同的結構，例如淺溝槽隔離(shallow trench isolation,STI)結構、深溝槽隔離(deep trench isolation,DTI)結構、及/或矽局部氧化(local oxidation of silicon,LOCOS)結構。在一些實施例中，可藉由在基板110中蝕刻溝槽(例如：藉由乾式蝕刻製程及/或濕式蝕刻製程)，以及以絕緣材料填充溝槽(例如：藉由使用化學氣相沉積製程或旋塗式玻璃製程)來形成STI特徵。可執行化學機械研磨(chemical mechanical polishing,CMP)製程，以移除多餘之絕緣材料及/或平坦化隔離特徵122的頂部表面。在一些實施例中，可在形成鰭片120A至鰭片120D後，藉由在基板110上沉積絕緣材料來形成STI特徵(在一些實施例中，使得絕緣材料填充鰭片120A至鰭片120D之間的間隙(溝槽))，並回蝕刻絕緣材料層以形成隔離特徵122。在一些實施例中，隔離特徵122包括填充溝槽的多層結構，例如設置於襯墊介電層上的體介電層，其中體介電層及襯墊介電層的材料取決於設計要求(例如：包括氮化矽的體介電層設置於包含熱氧化物的襯墊介電層上)。在一些實施例中，隔離特徵122包括設置於摻雜襯墊層(例如：包括硼矽玻璃(boron silicate glass,BSG)或磷矽酸鹽玻璃(phosphosilicate glass,PSG))上的介電層。
閘極結構130被設置於鰭片120A至鰭片120D及隔離特徵122上。閘極結構130沿著Y方向延伸(例如：基本上垂直於鰭片120A至鰭片120D)，並橫跨(traverse)各別之鰭片120A至鰭片120D，使得閘極結構130包裹各別之鰭片120A至鰭片120D的上方部分。閘極結構130被設置於鰭片120A至鰭片120D的通道區域上，並包裹鰭片120A至鰭片120D的通道區域，進而夾設於鰭片120A至鰭片120D的各別源極/汲極區域之間。閘極結構130接合鰭片120A至鰭片120D的各別通道區域，使得電流在操作期間可在鰭片120A至鰭片120D的各別源極/汲極區域之間流動。如將於下文進一步描述的，閘極結構130包括閘極區域130-1、閘極 區域130-2、以及閘極區域130-3，其中閘極區域130-1對應於閘極結構130將被配置為用於p型FinFET的部分，閘極區域130-2對應於閘極結構130將被配置為p型FinFET與n型FinFET之間的中性(或邊界)區域的部分，而閘極區域130-3對應於閘極結構130將被配置為用於n型FinFET的部分。閘極區域130-2跨越p型FinFET區域116A與n型FinFET區域116B之間的界面(或邊界)，例如摻雜井112(或稱摻雜區域112)與摻雜井114(或稱摻雜區域114)之間的界面(或邊界)。在所繪實施例中，摻雜井112及摻雜井114分別為n井及p井，界面可被稱為n/p邊界。閘極區域130-2相對於n/p邊界被定義，且被配置為與n/p邊界以及一部分p型FinFET區域116A與一部分n型FinFET區域116A重疊，使得p型FinFET閘極部分(對應閘極區域130-1)及n型FinFET閘極部分(對應閘極區域130-2)分別與n/p邊界間隔一定距離。
閘極結構130包括被配置以用於閘極後製(gate last)製程的閘極堆疊，例如隨後被金屬閘極取代的虛擬閘極132。虛擬閘極132可包括多重閘極結構。在一些實施例中，虛擬閘極132包括界面層(例如：包括矽及氧，例如氧化矽)以及虛擬閘極層。在一些實施例中，閘極結構130包括多晶矽閘極，使得虛擬閘極層包括多晶矽層。在一些實施例中，虛擬閘極層包括虛擬閘極介電質(例如：包括介電材料)以及虛擬閘極電極(例如：包括多晶矽)，其中虛擬閘極介電質被設置於界面層與虛擬閘極電極之間。可藉由沉積製程、微影製程、蝕刻製程、其他合適之製程、或其組合來形成虛擬閘極132。舉例來說，可執行熱氧化製程以在基板110上，特別是在鰭片120A至鰭片120D上，形成界面層。可接著執行一或多個沉積製程，以在界面層上形成虛擬閘極層。在一些實施例中，執行沉積製程以在界面層上形成虛擬閘極介電層，並執行沉積製程以在虛擬閘極介電層上形成虛擬閘極電極層。沉積製程包括化學氣相沉積(CVD)、物理氣相沉積 (physical vapor deposition,PVD)、原子層沉積(atomic layer deposition,ALD)、高密度電漿化學氣相沉積(high density plasma CVD,HDPCVD)、金屬有機化學氣相沉積(metal organic CVD,MOCVD)、遠程電漿化學氣相沉積(emote plasma CVD,RPCVD)、電漿增強型化學氣相沉積(plasma enhanced CVD,PECVD)、低壓化學氣相沉積(low pressure CVD,LPCVD)、原子層化學氣相沉積(atomic layer CVD,ALCVD)、常壓化學氣相沉積(atmospheric pressure CVD,APCVD)、電鍍(plating)、其他合適之方法、或其組合。接著執行微影圖案化及蝕刻製程，以圖案化界面層及虛擬閘極層(在一些實施例中為虛擬閘極介電層及虛擬閘極電極層)來形成虛擬閘極堆疊，使得虛擬閘極堆疊(包括界面層及虛擬閘極層)包裹鰭片120A至鰭片120D的通道區域。微影圖案化製程包括光阻塗佈(例如：自旋塗佈)、軟烤(soft baking)、光罩對準、曝光、曝後烤、光阻顯影、沖洗(rinsing)、乾燥(例如：硬烤(hard baking))、其他合適之製程、或其組合。或者，可藉由其他方法輔助、執行、或是取代微影曝光製程，例如無光罩微影(maskless lithography)、電子束寫入(electron-beam writing)、或離子束寫入。蝕刻製程包括乾式蝕刻製程、濕式蝕刻製程、其他蝕刻方法、或其組合。虛擬閘極132可包括許多其他薄層，例如覆蓋層(capping layer)、界面層、擴散層、阻擋層(barrier layer)、硬遮罩層、或其組合。
閘極結構130更包括相鄰於虛擬閘極132設置(例如：沿著虛擬閘極132的側壁設置)的閘極間隔物136。閘極間隔物136由任何合適之製程形成，並包括介電材料。介電材料可包括矽、氧、碳、氮、其他合適之材料、或其組合(例如：氧化矽、氮化矽、氮氧化矽、或碳化矽)。舉例來說，在所繪實施例中，可在基板110及虛擬閘極132上沉積包括矽及氮的介電層，例如氮化矽層，並隨後 進行非等向性的蝕刻以形成閘極間隔物136。在一些實施例中，閘極間隔物136包括多層結構，例如包括氮化矽的第一介電層及包括氧化矽的第二介電層。在一些實施方式中，閘極間隔物136包括相鄰於閘極堆疊形成的多於一組的間隔物，例如密封間隔物(seal spacer)、偏移間隔物(offset spacer)、犧牲間隔物、虛擬間隔物、及/或主間隔物。在這些實施例中，間隔物的組合可包括具有不同蝕刻速率的材料。舉例來說，包括矽及氧的第一介電層可被沉積於基板110及虛擬閘極132上，並隨後被非等向性地蝕刻以形成相鄰於閘極堆疊的第一間隔物組，而包括矽及氮的第二介電層可被沉積於基板110及虛擬閘極132上，並隨後被非等向性地蝕刻以形成相鄰於第一間隔物組的第二間隔物組。在形成閘極間隔物136之前及/或之後，可執行佈植、擴散、及/或退火製程，以在鰭片120A至鰭片120D之源極/汲極(S/D)區域中形成輕度摻雜之源極與汲極(lightly doped source and drain,LDD)特徵，及/或形成重度摻雜之源極與汲極(heavily doped source and drain,HDD)特徵(兩者皆未顯示於第2A圖至第2D圖)。
源極特徵與汲極特徵(稱為源極/汲極特徵)被形成於鰭片120A至鰭片120D之源極/汲極區域中。舉例來說，在鰭片120A至鰭片120D上磊晶生長(epitaxially grow)半導體材料，以在p型FinFET區域116A中之鰭片120A、120B上形成磊晶源極/汲極特徵140A，並在n型FinFET區域116B中之鰭片120C、120D上形成磊晶源極/汲極特徵140B。在一些實施例中，在鰭片120A至鰭片120D之源極/汲極區域上執行鰭片掘入(recess)製程(例如：回蝕刻製程)，使得磊晶源極/汲極特徵140A及磊晶源極/汲極特徵140B自鰭片120A至鰭片120D的底部部分生長。在一些實施例中，鰭片120A至鰭片120D的源極/汲極區域並未經歷鰭片掘入製程，使得磊晶源極/汲極特徵140A及磊晶源極/汲極特徵140B自鰭片120A至鰭片 120D之上方鰭片主動區的至少一部分生長，並包裹鰭片120A至鰭片120D之上方鰭片主動區的至少一部分。磊晶源極/汲極特徵140A及磊晶源極/汲極特徵140B可沿著Y方向(在一些實施例中，基本上垂直於鰭片120A至鰭片120D)橫向地延伸(生長)，使得磊晶源極/汲極特徵140A及磊晶源極/汲極特徵140B合併為跨越一個以上之鰭片的磊晶源極/汲極特徵(例如：磊晶源極/汲極特徵140A跨越鰭片120A、120B，而磊晶源極/汲極特徵140B跨越鰭片120C、120D)。在一些實施例中，磊晶源極/汲極特徵140A及/或磊晶源極/汲極特徵140B包括部分合併的部分(在生長自相鄰之鰭片120A至鰭片120D的磊晶材料之間具有間斷(或間隙))及/或完全合併的部分(在生長自相鄰之鰭片120A至鰭片120D的磊晶材料之間不具有間斷(或間隙))。
磊晶製程可執行CVD沉積技術(例如：氣相磊晶(vapor-phase epitaxy,VPE)、超高真空CVD(ultra-high vacuum CVD,UHV-CVD)、LPCVD、及/或PECVD)、分子束磊晶(molecular beam epitaxy)、其他合適之SEG製程、或其組合。磊晶製程可使用氣態及/或液態前驅物(precursor)，其與鰭片120A至鰭片120D的成分相互作用。磊晶源極/汲極特徵140A及磊晶源極/汲極特徵140B被以n型摻雜物及/或p型摻雜物摻雜。在所繪實施例中，磊晶源極/汲極特徵140A及磊晶源極/汲極特徵140B根據在它們各別的FinFET裝置區域中所製造的FinFET類型來配置。舉例來說，在p型FinFET區域116A中，磊晶源極/汲極特徵140A可包括包含矽及/或鍺的磊晶層，其中含矽鍺的磊晶層摻雜有硼、碳、其他p型摻雜物、或其組合(例如：形成Si：Ge：B磊晶層或Si：Ge：C磊晶層)。在進一步的範例中，在n型FinFET區域116B中，磊晶源極/汲極特徵140B可包括包含矽及/或碳的磊晶層，其中含矽磊晶層或含矽碳磊晶層摻雜有磷、砷、其他n型摻雜物、或其 組合(例如：形成Si：P磊晶層、Si：C磊晶層、Si：As磊晶層、或Si：C：P磊晶層)。在一些實施例中，磊晶源極/汲極特徵140A及磊晶源極/汲極特徵140B包括在通道區域中達成所期望之張應力(tensile stress)及/或壓應力(compressive stress)的材料及/或摻雜物。在一些實施例中，磊晶源極/汲極特徵140A及磊晶源極/汲極特徵140B藉由在沉積期間向磊晶製程的源材料(source material)添加雜質來進行摻雜。在一些實施例中，磊晶源極/汲極特徵140A及磊晶源極/汲極特徵140B藉由在沉積製程後的離子佈植製程來進行摻雜。在一些實施例中，可執行退火製程，以活化磊晶源極/汲極特徵140A、磊晶源極/汲極特徵140B、及/或IC裝置100之其他源極/汲極特徵(例如：HDD區域及/或LDD區域)中的摻雜物。
層間介電層(interlevel dielectric layer,ILD layer)150被形成於基板110上，具體來說，被形成於磊晶源極/汲極特徵140A、磊晶源極/汲極特徵140B、閘極結構130、以及鰭片120A至鰭片120D上。在一些實施例中，層間介電層150為多層互連(multilayer interconnect,MLI)特徵的一部分，多層互連特徵電性耦接IC裝置100的各種裝置(例如：電晶體、電阻器、電容器、及/或電感器)及/或組件(例如：閘極結構及/或源極/汲極特徵)，使得各種裝置及/或組件可依照IC裝置100之設計要求指定的方式操作。層間介電層150包括介電材料，例如氧化矽、氮化矽、氮氧化矽、TEOS形成之氧化物、PSG、BPSG、低k值介電材料、其他合適之介電材料、或其組合。範例性之低k值介電材料包括FSG、碳摻雜之氧化矽、BlackDiamond®(加利福尼亞州聖塔克拉拉之應用材料公司)、乾凝膠(Xerogel)、氣凝膠(Aerogel)、非晶氟化碳(amorphous fluorinated carbon)、聚對二甲苯(Parylene)、BCB、SiLK(密西根州米特蘭之陶氏化學公司)、聚酰亞胺(polyimide)、其他低k值介電材料、或其組合。在一些實施例中，層間介電層150具有包含複 數介電材料的多層結構。在一些實施例中，接觸蝕刻停止層(contact etch stop layer,CESL)被設置在層間介電層150與磊晶源極/汲極特徵140A之間、層間介電層150與磊晶源極/汲極特徵140B之間、層間介電層150與鰭片120A至鰭片120D之間、及/或層間介電層150與閘極結構130之間。接觸蝕刻停止層包括不同於層間介電層150的材料，例如不同於層間介電層150之介電材料的介電材料。在所繪實施例中，在層間介電層150包括低k值介電材料，而接觸蝕刻停止層包括矽及氮(例如：氮化矽或氮氧化矽)。層間介電層150及/或接觸蝕刻停止層被形成於基板110上，舉例來說，藉由沉積製程形成(例如：CVD、PVD、ALD、HDPCVD、MOCVD、RPCVD、PECVD、LPCVD、ALCVD、APCVD、電鍍、其他合適之方法、或其組合)。在一些實施例中，層間介電層150由流動式化學氣相沉積(flowable CVD,FCVD)製程所形成，舉例來說，FCVD製程包括在基板110上沉積流體材料(例如：液體化合物)，以及藉由合適之技術(例如：熱退火及/或紫外光輻射處理(treating))將流體材料轉化為固體材料。在層間介電層150及/或接觸蝕刻停止層的沉積後，執行CMP製程及/或其他平坦化製程，直到抵達(曝露)閘極結構130之虛擬閘極132的頂部表面為止。
來到第3A圖至第3D圖，開始執行閘極替換製程，以用金屬閘極堆疊取代閘極結構130的虛擬閘極堆疊(在此為虛擬閘極132)。舉例來說，移除虛擬閘極132以在閘極結構130中形成閘極溝槽(開口)160。閘極溝槽160曝露鰭片120A至鰭片120D的上方部分(亦稱為鰭片120A至鰭片120D的上方鰭片主動區)。舉例來說，移除虛擬閘極132以曝露鰭片120A至鰭片120D的通道區域。在一些實施例中，虛擬閘極132的一部分被移除，使得閘極溝槽160曝露虛擬閘極132的界面層及/或虛擬閘極介電質。在此等實施例中，界面層及/或虛擬閘極介 電質成為閘極結構130之金屬閘極堆疊的一部分。蝕刻製程為乾式蝕刻製程、濕式蝕刻製程、或其組合。在一些實施例中，蝕刻製程選擇性地移除虛擬閘極132，而沒有(或最小程度地)移除層間介電層150、閘極間隔物136、隔離特徵122、鰭片120A至鰭片120D、及/或IC裝置100的其他特徵。在一些實施例中，選擇性的蝕刻製程可被調整，使得相對於界面層及/或虛擬閘極132的虛擬閘極介電質、閘極間隔物136、層間介電層150及/或IC裝置100之其他特徵，虛擬閘極電極層(例如：包括多晶矽)具有足夠的蝕刻速率。
來到第4A圖至第4D圖，在IC裝置100上形成閘極介電層170。舉例來說，以ALD製程將閘極介電層170順應性地沉積在IC裝置100上，使得閘極介電層170具有基本均勻的厚度，且部分填充閘極區域130-1、閘極區域130-2、以及閘極區域130-3中的閘極溝槽160。閘極介電層170被設置在定義閘極溝槽160的側壁表面及底部表面上，使得閘極介電層170被設置在鰭片120A至鰭片120D、隔離特徵122、以及閘極間隔物136上。在一些實施例中，閘極介電層170具有約1nm至約2.5nm的厚度。在所繪實施例中，閘極介電層170包括高k值介電材料(因此可被稱為高k值介電層)，例如二氧化鉿(HfO2)、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化鋯、氧化鋁、二氧化鉿-氧化鋁(HfO2-Al2O3)合金、其他合適之高k值介電材料、或其組合。高k值介電材料通常是指具有高介電常數的介電材料，舉例來說，介電常數大於氧化矽之介電常數(k
Figure 108141758-A0305-02-0023-51
3.9)的材料。在一些實施例中，閘極介電層170包括介電材料，例如氧化矽或其他合適之介電材料。或者，可使用其他合適之沉積製程形成閘極介電層170，例如CVD、PVD、HDPCVD、MOCVD、RPCVD、PECVD、LPCVD、ALCVD、APCVD、自旋塗佈、電鍍、其他沉積製程、或其組合。在一些實施例中，在形成閘極介電層170 之前，先在IC裝置100上形成界面層(未圖示)，使得界面層被設置在閘極介電層170與和鰭片120A至鰭片120C之間。界面層包括介電材料，例如氧化矽，並藉由本文所述之任何製程形成，例如藉由熱氧化。在一些實施例中，界面層具有約0.7nm至約1.5nm的厚度。在一些實施例中，界面層是虛擬閘極132的一部分，在形成閘極溝槽160時未被移除。在一些實施例中，根據IC裝置100的設計需求，界面層亦被設置在閘極介電層170與隔離特徵122之間、閘極介電層170與閘極間隔物136之間、及/或閘極介電層170與層間介電層150之間。
來到第5A圖至第5D圖，在閘極介電層170上形成第一p型功函數層180。舉例來說，以ALD製程將第一p型功函數層180順應性地沉積在閘極介電層170上，使得第一p型功函數層180具有基本均勻的厚度，並部分地填充閘極區域130-1、閘極區域130-2、以及閘極區域1303-中的閘極溝槽160。在一些實施例中，第一p型功函數層180具有約0.8nm至約3nm的厚度。第一p型功函數層180包括任何合適之p型功函數材料，例如TiN、TaN、Ru、Mo、Al、WN、ZrSi2、MoSi2、TaSi2、NiSi2、WN、其他p型功函數材料、或其組合。在所繪實施例中，第一p型功函數層180包括鈦及氮，例如TiN。可使用其他合適之沉積製程形成第一p型功函數層180，例如CVD、PVD、HDPCVD、MOCVD、RPCVD、PECVD、LPCVD、ALCVD、APCVD、自旋塗佈、電鍍、其他沉積製程、或其組合。
來到第6A圖至第6D圖，自閘極區域130-1移除第一p型功函數層180，其中閘極區域130-1對應於將被配置以用於p型FinFET之閘極結構130的一部分。舉例來說，在IC裝置100上形成具有一或多個開口187的圖案化遮罩層185。圖案化遮罩層185覆蓋n型FinFET區域116A及中性區域190，其中中性區域190跨越p型FinFET區域116A與n型FinFET區域116B之間的界面、p型FinFET區域 116A之與界面相鄰的部分、以及n型FinFET區域116B之與界面相鄰的部分。因此，圖案化遮罩層185覆蓋閘極區域130-2及閘極區域130-3，其分別對應閘閘極結構130將被配置以用於中性區域及n型FinFET的部分。因為p型FinFET區域116A的一部分被定義為中性區域190的一部分，因此開口187部分地曝露p型FinFET區域116A並完全地曝露閘極區域130-1，特別是曝露這些區域中的第一p型功函數層180。圖案化遮罩層185所包括的材料不同於第一p型功函數層180的材料及閘極介電層170的材料，以在移除第一p型功函數層的期間達到足夠的蝕刻選擇性。舉例來說，圖案化遮罩層185包括包含矽及氮的介電材料(例如：SiN)。在一些實施例中，圖案化遮罩層185包括矽、非晶矽(amorphous silicon)、半導體氧化物(例如：氧化矽(SiO2))、半導體氮化物(例如：氮化矽(SiN))、半導體氮氧化物(例如：氮氧化矽(SiON))、及/或半導體碳化物(例如：碳化矽(SiC))、其他半導體材料、及/或其他介電材料。在一些實施例中，圖案化遮罩層185包括光阻材料(且因此可被稱為圖案化阻抗層及/或圖案化光阻層)。在一些實施例中，圖案化遮罩層185具有多層結構，例如遮罩阻擋層及設置於遮罩阻擋層上的遮罩層。
藉由沉積製程、微影製程、及/或蝕刻製程形成圖案化遮罩層185。舉例來說，藉由CVD、PVD、ALD、HDPCVD、MOCVD、RPCVD、PECVD、LPCVD、ALCVD、APCVD、電鍍、其他合適之沉積製程、或其組合，將遮罩層沉積在IC裝置100上。接著形成開口187，藉由執行微影製程以在遮罩層上形成圖案化之光阻層，並執行蝕刻製程以將定義於圖案化之光阻層上的圖案轉移到遮罩層上，來形成開口187。微影製程可包括在遮罩層上形成光阻層(例如：藉由自旋塗佈)、執行曝前烤製程、使用光罩執行曝光製程、執行曝後烤製程、以及執行顯影製程。在曝光製程期間，光阻層被曝露在輻射能量(例如：紫外(UV) 光、深紫外(DUV)光、或極紫外(EUV)光)下，其中根據光罩的圖案及/或光罩的類型(例如：二元光罩、相移光罩、或EUV光罩)，光罩阻擋、透射、及/或反射輻射至光阻層，使得與光罩圖案對應的圖像被投射到光阻層上。因為光阻層對輻射能量相當敏感，因此光阻層被曝光的部分會產生化學變化，且根據光阻層的特性及用於顯影製程之顯影溶液的特性，曝光(或未曝光)的部分在顯影製程期間會被溶解。在顯影後，圖案化之光阻層包括與光罩對應的光阻圖案。蝕刻製程將圖案化之光阻層作為蝕刻遮罩以移除遮罩層的一些部分，進而形成具有開口187的圖案化遮罩層185。蝕刻製程可包括乾式蝕刻製程、濕式蝕刻製程、其他合適之蝕刻製程、或其組合。在蝕刻製程後，圖案化之光阻層自圖案化遮罩層被移除，舉例來說，藉由光阻剝離製程。或者，可藉由其他方執行或是取代曝光製程，例如無光罩微影、電子束寫入、離子束寫入、及/或奈米壓模(nanoimprint)技術。
接著，可使用任何合適之製程以自p型FinFET區域116A(包括閘極區域130-1)完全地移除第一p型功函數層180，進而曝露閘極區域130-1中的閘極介電層170。舉例來說，蝕刻製程選擇性地移除第一p型功函數層180，而基本上不蝕刻閘極介電層170及/或圖案化遮罩層185。在一些實施例中，濕式蝕刻製程以蝕刻溶液移除第一p型功函數層180，蝕刻溶液包括氫氧化銨(ammonium hydroxide,NH4OH)、過氧化氫(hydrogen peroxide,H2O2)、硫酸(H2SO4)、氫氧化四甲基銨(tetramethylammonium hydroxide,TMAH)、氯化氫(HCl)、其他合適之濕式蝕刻溶液、或其組合。舉例來說，濕式蝕刻溶液利用NH4OH：H2O2溶液、HCl：H2O2：H2O溶液(稱為過氧化氫混合物(hydrochloric-peroxide mixture,HPM))、NH4OH：H2O2：H2O溶液(稱為過氧化氨混合物(ammonia-peroxide mixture, APM))、或H2SO4：H2O2溶液(稱為過氧化硫混合物(sulfuric peroxide mixture,SPM))。在一些實施例中，乾式蝕刻製程或乾式蝕刻製程與濕式蝕刻製程的組合被執行，以移除第一p型功函數層180。之後，圖案化遮罩層185自IC裝置100上被移除，舉例來說，以蝕刻製程或光阻剝離製程移除，其中蝕刻製程在基本上不蝕刻閘極介電層170及第一p型功函數層180的情況下移除圖案化遮罩層185。本揭露更思及了一些實施例，在這些實施例中，第一p型功函數層180的厚度被減少，但並非自p型FinFET區域116A(包括閘極區域130-1)中被完全移除。
來到第7A圖至第7D圖，第二p型功函數層200被形成在閘極區域130-1中的閘極介電層170上，以及形成在閘極區域130-2及閘極區域130-3中的第一p型功函數層180上。舉例來說，以ALD製程順應性地在閘極區域130-1中的閘極介電層170上沉積第二p型功函數層200，並在閘極區域130-2及閘極區域130-3中的第一p型功函數層180上沉積第二p型功函數層200，使得第二p型功函數層200具有基本均勻的厚度，並部分地填充閘極區域130-1、閘極區域130-2、以及閘極區域1303-中的閘極溝槽160。在一些實施例中，第二p型功函數層200具有約0.8nm至約3nm的厚度。第二p型功函數層200包括任何合適之p型功函數材料，例如TiN、TaN、Ru、Mo、Al、WN、ZrSi2、MoSi2、TaSi2、NiSi2、WN、其他p型功函數材料、或其組合。在所繪實施例中，第二p型功函數層200與第一p型功函數層180包括相同的材料。舉例來說，第二p型功函數層200包括鈦及氮，例如TiN。可使用其他合適之沉積製程來形成第二p型功函數層200，例如CVD、PVD、HDPCVD、MOCVD、RPCVD、PECVD、LPCVD、ALCVD、APCVD、自旋塗佈、電鍍、其他沉積製程、或其組合。
來到第8A圖至第8D圖，第二p型功函數層200自閘極區域130-1及 閘極區域130-3被移除，其分別對應於將被配置以用於p型FinFET及n型FinFET之閘極結構130的部分。舉例來說，在IC裝置100上形成具有一或多個開口207的圖案化遮罩層205。圖案化遮罩層205覆蓋中性區域190，且因此覆蓋閘極區域130-2，其對應於將被配置以用於中性區域的閘極結構130的一部分。因為p型FinFET區域116A的一部分及n型FinFET區域116B的一部分被定義為中性區域190，因此開口207部分地曝露p型FinFET區域116A及n型FinFET區域116B，但完全地曝露閘極區域130-1及閘極區域130-3，特別是曝露這些區域中的第二p型功函數層200。藉由任何合適之製程形成圖案化遮罩層205，例如上述形成圖案化遮罩層185的製程。圖案化遮罩層205所包括的材料不同於第二p型功函數層200的材料、第一p型功函數層180的材料、以及閘極介電層170的材料，以在移除第二p型功函數層200的期間達到足夠的蝕刻選擇性。舉例來說，圖案化遮罩層205包括包含矽及氮的介電材料(例如：SiN)。在一些實施例中，圖案化遮罩層205包括矽、非晶矽(amorphous silicon)、半導體氧化物(例如：氧化矽(SiO2))、半導體氮化物(例如：氮化矽(SiN))、半導體氮氧化物(例如：氮氧化矽(SiON))、及/或半導體碳化物(例如：碳化矽(SiC))、其他半導體材料、及/或其他介電材料。在一些實施例中，圖案化遮罩層205包括光阻材料(且因此可被稱為圖案化阻抗層及/或圖案化光阻層)。在一些實施例中，圖案化遮罩層205具有多層結構，例如遮罩阻擋層及設置於遮罩阻擋層上的遮罩層。
接著，可使用任何合適之製程以自p型FinFET區域116A之曝露部分(包括閘極區域130-1)以及n型FinFET區域116B之曝露部分(包括閘極區域130-3)完全地移除第二p型功函數層200，進而曝露閘極區域130-1中的閘極介電層170以及閘極區域130-3中的第一p型功函數層180。舉例來說，蝕刻製程選擇性 地移除第二p型功函數層200，而基本上不蝕刻閘極介電層170及/或圖案化遮罩層205。在一些實施例中，濕式蝕刻製程以蝕刻溶液移除第二p型功函數層200，蝕刻溶液包括氫氧化銨(NH4OH)、過氧化氫(H2O2)、硫酸(H2SO4)、氫氧化四甲基銨(TMAH)、氯化氫(HCl)、其他合適之濕式蝕刻溶液、或其組合。舉例來說，濕式蝕刻溶液利用NH4OH：H2O2溶液、HCl：H2O2：H2O溶液(稱為過氧化氫混合物(HPM))、NH4OH：H2O2：H2O溶液(稱為過氧化氨混合物(APM))、或H2SO4：H2O2溶液(稱為過氧化硫混合物(SPM))。在一些實施例中，乾式蝕刻製程或乾式蝕刻製程與濕式蝕刻製程的組合被執行，以移除第二p型功函數層200。之後，圖案化遮罩層205自IC裝置100上被移除，舉例來說，以蝕刻製程或光阻剝離製程移除，其中蝕刻製程在基本上不蝕刻閘極介電層170、第一p型功函數層180、以及第二p型功函數層200的情況下，移除圖案化遮罩層205。本揭露更思及了一些實施例，在這些實施例中，第二p型功函數層200的厚度被減少，但並非自p型FinFET區域116A之曝露部分(包括閘極區域130-1)及/或n型FinFET區域116B之曝露部分(包括閘極區域130-3)中被完全移除。在一些實施例中，在n型FinFET區域116B之曝露部分中回蝕刻第二p型功函數層200，使得閘極區域130-3中的第二p型功函數層200的厚度，小於閘極區域130-2中的第二p型功函數層200的厚度。在一些實施例中，在p型FinFET區域116A之曝露部分中回蝕刻第二p型功函數層200，使得閘極區域130-1中的第二p型功函數層200的厚度，小於閘極區域130-2中的第二p型功函數層200的厚度。
來到第9A圖至第9D圖，第三p型功函數層210被形成在閘極區域130-1中的閘極介電層170上、閘極區域130-2中的第二p型功函數層200上、以及閘極區域130-3中的第一p型功函數層180上。舉例來說，以ALD製程順應性地在 閘極區域130-1中的閘極介電層170上、閘極區域130-2中的第二p型功函數層200上、以及閘極區域130-3中的第一p型功函數層180上，沉積第三p型功函數層210，使得第三p型功函數層210具有基本均勻的厚度。因為第一p型功函數層180及第二p型功函數層200並未自閘極區域130-2被移除，因此閘極區域130-2中之閘極溝槽160的寬度，小於閘極區域130-1中之閘極溝槽160的寬度以及閘極區域130-3中之閘極溝槽160的寬度。閘極區域130-1、130-2、以及130-3中閘極溝槽160寬度上的差異，使得第三p型功函數層210填充了閘極區域130-2中之剩餘的閘極溝槽160，並部份地填充閘極區域130-1及閘極區域130-3中之剩餘的閘極溝槽160。此外，閘極區域130-3中之閘極溝槽160的寬度小於閘極區域130-1中之閘極溝槽160的寬度，這是因為第一p型功函數層180並未自閘極區域130-3中被移除。在一些實施例中，第三p型功函數層210具有約0.8nm至約3nm的厚度。第三p型功函數層210包括任何合適之p型功函數材料，例如TiN、TaN、Ru、Mo、Al、WN、ZrSi2、MoSi2、TaSi2、NiSi2、WN、其他p型功函數材料、或其組合。在所繪實施例中，第三p型功函數層210、第二p型功函數層200、以及第一p型功函數層180包括相同的材料。舉例來說，第三p型功函數層210包括鈦及氮，例如TiN。可使用其他合適之沉積製程來形成第三p型功函數層210，例如CVD、PVD、HDPCVD、MOCVD、RPCVD、PECVD、LPCVD、ALCVD、APCVD、自旋塗佈、電鍍、其他沉積製程、或其組合。
來到第10A圖至第10D圖，在閘極區域130-1、閘極區域130-2、以及閘極區域130-3中的第三p型功函數層210上形成n型功函數層220。舉例來說，以ALD製程在閘極區域130-1、閘極區域130-2、以及閘極區域130-3中的第三p型功函數層210上沉積n型功函數層220。n型功函數層220填充閘極區域130-1以及閘 極區域130-3中之剩餘的閘極溝槽160。因為閘極區域130-1中之閘極溝槽160的寬度大於閘極區域130-3中之閘極溝槽160的寬度，因此閘極區域130-1中之n型功函數層220的厚度，大於閘極區域130-3中之n型功函數層220的厚度。因為閘極區域130-2中之閘極溝槽160被閘極介電層170、第一p型功函數層180、第二p型功函數層200、以及第三p型功函數層210所填充，因此n型功函數層220不會填充閘極區域130-2中的閘極溝槽160。在一些實施例中，n型功函數層220具有約1.5nm至約2.5nm的厚度。n型功函數層220包括任何合適之n型功函數材料，例如Ti、Al、Ag、Mn、Zr、TiAl、TiAlC、TaC、TaCN、TaSiN、TaAl、TaAlC、TiAlN、其他n型功函數材料、或其組合。在所繪實施例中，n型功函數層220包括鋁。舉例來說，n型功函數層220包括鈦及鋁，例如TaAlC、TaAl、TiAlC、TiAl、TaSiAl、TiSiAl、TaAlN、或TiAlN。或者，可使用其他合適之沉積製程來形成n型功函數層220，例如CVD、PVD、HDPCVD、MOCVD、RPCVD、PECVD、LPCVD、ALCVD、APCVD、自旋塗佈、電鍍、其他沉積製程、或其組合。
來到第11A圖至第11D圖，執行平坦化製程以自IC裝置100移除多餘的閘極材料。舉例來說，執行CMP製程直到到達(曝露)層間介電層150的頂部表面，使得在CMP製程之後，閘極結構130之頂部表面與層間介電層150之頂部表面基本上呈平坦。在所繪實施例中，閘極結構130因此配置有三個不同的金屬閘極部分：閘極區域130-1中的金屬閘極230A、閘極區域130-2中的金屬閘極230B、以及閘極區域130-3中的金屬閘極230C。金屬閘極230A包括閘極介電層170A、p型功函數層240A(包括第三p型功函數層210)、以及n型功函數層220A。金屬閘極230B包括閘極介電層170B、以及p型功函數層240B(包括第一p型功函數層180、第二p型功函數層200、以及第三p型功函數層210，在所繪實施例中，皆 包括相同的材料)。金屬閘極230C包括閘極介電層170C、p型功函數層240C(包括第一p型功函數層180及第三p型功函數層210，在所繪實施例中，兩者均包括相同的材料)、以及n型功函數層220C。因此，IC裝置100包括p型FinFET區域116A中的p型FinFET以及n型FinFET區域116B中的n型FinFET，其中p型FinFET包括圍繞鰭片120A及鰭片120B之一部分的金屬閘極230A，使得金屬閘極230A被設置於磊晶源極/汲極特徵140A之間，而n型FinFET包括圍繞鰭片120C及鰭片120D的金屬閘極230C，使得金屬閘極230C被設置於磊晶源極/汲極特徵140B之間。在p型FinFET及n型FinFET中達成了不同的臨界電壓，這是因為金屬閘極230A與金屬閘極230C之p型功函數層及n型功函數層具有不同的厚度，使得金屬閘極230A與金屬閘極230C具有不同的有效功函數。舉例來說，p型功函數層240A的厚度小於p型功函數層240C的厚度，而n型功函數層220A的厚度大於n型功函數層220C的厚度。根據期望之p型FinFET與n型FinFET的臨界電壓，及/或IC裝置100的設計需求，p型功函數層240A、n型功函數層220A、p型功函數層240C、及/或n型功函數層220C的厚度能夠變化。在一些實施例中，p型功函數層240A之厚度對n型功函數層220A之厚度的比，約為1：1至1：30。在一些實施例中，p型功函數層240C之厚度對n型功函數層220C之厚度的比，約為1：1至1：30。在一些實施例中，p型功函數層240A自金屬閘極230A被消除，使得金屬閘極230A僅包括閘極介電層170A及n型功函數層220A。在一些實施例中，p型功函數層240C自金屬閘極230C被消除，使得金屬閘極230C僅包括閘極介電層170C及n型功函數層220C。
對具有相鄰於n型FinFET設置之p型FinFET的傳統IC裝置而言，跨越p型FinFET及n型FinFET的閘極結構，包括被配置以用於p型FinFET的第一金屬閘極(此後稱為p型FinFET之金屬閘極)以及被配置以用於n型FinFET的第二金屬 閘極(此後稱為n型FinFET之金屬閘極)，其中p型FinFET之金屬閘極與n型FinFET之金屬閘極共享界面或邊界(此後稱為n/p(或p/n)邊界)。舉例來說，參照IC裝置100，被配置以用於p型FinFET的金屬閘極230A被直接相鄰於用於n型FinFET的金屬閘極230C設置，並與用於n型FinFET的金屬閘極230C共享界面(邊界)。儘管p型FinFET及n型FinFET被配置為獨立操作，但穿越n/p邊界(特別是來自n型功函數層)的金屬擴散，已被觀察到會令人失望地偏移p型FinFET及/或n型FinFET的臨界電壓。舉例來說，來自n型FinFET之金屬閘極並橫向且垂直地擴散穿越n/p邊界到達p型FinFET之金屬閘極的鋁，可能會增加p型FinFET的臨界電壓。在一些情況下，p型FinFET的臨界電壓，會高於配置相似但金屬閘極並未與n型FinFET之金屬閘極接合的p型FinFET的臨界電壓。隨著FinFET尺寸的不斷縮小，這種n/p邊界效應也隨之加劇。
因此，本揭露提出在p型FinFET之金屬閘極與n型FinFET之金屬閘極之間的閘極結構中實施中性地帶(區域)。舉例來說，本揭露為閘極結構130配置金屬閘極230B，其中金屬閘極230B被設置在金屬閘極230A與金屬閘極230C之間。金屬閘極230B被配置以消除(或妨礙)金屬閘極230A(在所繪實施例中為p型FinFET之金屬閘極)與金屬閘極230C(在所繪實施例中為n型FinFET之金屬閘極)之間的金屬擴散路徑(例如：鋁擴散路徑)。因此，金屬閘極230B可被稱為閘極結構130的金屬擴散阻擋。在所繪實施例中，金屬閘極230B阻擋n型功函數層的成分在金屬閘極230A與金屬閘極230C之間擴散。舉例來說，因為金屬閘極230B並未包括n型功函數層，且p型功函數層並不會促進n型功函數層成分的擴散，因此金屬閘極230B的p型功函數層240B防止n型功函數層成分自金屬閘極230C的n型功函數層220C穿透及/或擴散到金屬閘極230B的n型功函數層220A中，反之亦 然。在n型功函數層成分為鋁的情況下，金屬閘極230B作為鋁擴散阻擋層，阻擋金屬閘極230A與金屬閘極230C之間的鋁擴散路徑。因此，金屬閘極230B能夠顯著降低n/p邊界效應，防止IC裝置100之p型FinFET及/或n型FinFET之令人失望的臨界電壓偏移。不同的實施例可具有不同的優點，且並非任何實施例都需要特定的優點。
在第12圖顯示此等優點，第12圖包括圖表300，作為FinFET之鰭片主動區(或稱為鰭片)與FinFET之金屬閘極的n/p邊界之間的距離(以奈米(nm)為單位)的函數，描繪FinFET之臨界電壓與所期望的FinFET之臨界電壓之間的偏移(以毫伏特(mV)為單位)。臨界電壓的偏移表示為自0mV(代表FinFET的臨界電壓與所期望的FinFET之臨界電壓相同)到a6(臨界電壓的偏移大於0mV)，其中a1、a2、a3、a4及a5表示臨界電壓在0mV與a6之間以mV為單位的變化。距離表示為自0nm到無窮大，其中x1、x2、x3、x4、x5、x6、x7、x8、x9、x10及x11表示0nm與無窮大之間以nm為單位的距離。曲線310表示臨界電壓的偏移，該臨界電壓為具有傳統金屬閘極之FinFET的金屬閘極邊界距離的函數，該金屬閘極包括與p型金屬閘極共享界面的n型金屬閘極。曲線320表示臨界電壓的偏移，該臨界電壓為具有本揭露所提出之金屬閘極的FinFET的金屬閘極邊界距離的函數，該FinFET包括設置在n型金屬閘極與p型金屬閘極之間的中性閘極，使得n型金屬閘不會與p型金屬閘共享界面。在這種情況下，金屬邊界距離是在鰭片主動區與中性閘極之中間(中心)之間測量的，其中中性閘極被設置在n型金屬閘極與p型金屬閘極之間。從曲線310及曲線320兩者觀察到，隨著金屬閘極邊界距離的縮小，臨界電壓相對於所期望之臨界電壓的偏移跟著增加。因為金屬閘極邊界距離會隨著FinFET在先進IC技術節點上的微縮而縮小，因此n/p邊界效應在此類FinFET 中更為普遍。然而，如曲線320所示，將金屬閘極的一部分配置為中性區域(例如：閘極結構130之金屬閘極230A與金屬閘極230C之間的金屬閘極230B)，減少了臨界電壓與所期望之臨界電壓的偏移。因此，本揭露所提出的閘極結構，可最小化來自n/p邊界效應之FinFET中的臨界電壓變化，進而改進FinFET性能。
再度來到第11A圖至第11D圖，在一些實施例中，儘管並未圖示，但在形成n型功函數層220後，在閘極區域130-1及閘極區域130-2中的閘極溝槽160可能並未被完全填充。在此等實施例中，在執行平坦化製程之前，會先在n型功函數層220上形成金屬填充(或體)層。舉例來說，以ALD製程順應性地將金屬填充層沉積在n型功函數層220上，使得金屬填充層具有基本均勻的厚度，並填充閘極溝槽160之任何剩餘部分。金屬填充層包括合適之導電材料，例如Al、W及/或Cu。金屬填充層可額外地或共同地包括其他金屬、金屬氧化物、金屬氮化物、其他合適之材料、或其組合。在一些實施例中，在形成金屬填充層之前，可選擇性地在n型功函數層220上形成阻止層(blocking layer)，使得金屬填充層被設置在阻止層上。舉例來說，以ALD製程順應性地將阻止層沉積在n型功函數層220上，使得阻止層具有基本均勻的厚度，並部分地填充閘極溝槽160。阻止層所包括的材料阻止及/或減少閘極層之間的擴散，例如金屬填充層與n型功函數層220及/或p型功函數層240A、240B、240C之間。或者，可使用其他合適之沉積製程來形成金屬填充層及/或阻止層，例如CVD、PVD、HDPCVD、MOCVD、RPCVD、PECVD、LPCVD、ALCVD、APCVD、自旋塗佈、電鍍、其他沉積製程、或其組合。
可繼續進行製造以繼續製造IC裝置100。舉例來說，可形成各種接點(contact)以幫助p型FinFET區域116A中的p型FinFET裝置以及n型FinFET區 域116B中的n型FinFET的操作。舉例來說，一或多個近似於層間介電層150的層間介電層可被形成於基板110上(特別是在層間介電層150及閘極結構150上)。接點可接著被形成在層間介電層150中，及/或設置於層間介電層150上的層間介電層中。舉例來說，接點分別與閘極結構130電性耦接，且接點分別電性耦接至p型FinFET及n型FinFET的源極/汲極區域(特別是磊晶源極/汲極特徵140A、140B)。接點包括導電材料，例如金屬。金屬包括鋁、鋁合金(例如鋁/矽/銅合金)、銅、銅合金、鈦、氮化鈦、鉭、氮化鉭、鎢、多晶矽、金屬矽化物、其他合適之金屬、或其組合。金屬矽化物可包括矽化鎳、矽化鈷、矽化鎢、矽化鉭、矽化鈦、矽化鉑、矽化鉺、矽化鈀、或其組合。在一些實施例中，設置在層間介電層150上的層間介電層及接點(例如：延伸穿過層間介電層150及/或其他層間介電層)為MLI特徵的一部分，其中MLI特徵被設置在基板110上，一如前文所述。MLI特徵可包括金屬層與層間介電層的組合，其中金屬層與層間介電層被配置以形成垂直互連特徵(例如：接點及/或通孔(vias))及/或水平互連特徵(例如：線路)。各種導電特徵包括與接點相似的材料。在一些實施例中，使用鑲嵌(damascene)製程及/或雙重鑲嵌製程以形成MLI特徵。
閘極結構130的製造執行了臨界電壓調整遮蔽方案，遮蔽方案並未曝露閘極結構被配置以作為p型FinFET金屬閘極(金屬閘極230A)與n型FinFET金屬閘極(金屬閘極230C)之間之金屬擴散阻擋的部分(例如：製造於閘極區域130-2中的金屬閘極230B)。第13圖、第14圖及第15圖係根據本揭露之多種態樣所示，遮蔽方案之部分或整體的局部俯視示意圖，遮蔽方案可用於製造IC裝置400中具有金屬擴散阻擋區域的閘極結構。IC裝置400包括IC裝置100，以及具有閘極結構的其他IC裝置，其中閘極結構包括用於p型FinFET之p金屬閘極與用於n型 FinFET的金屬閘極。在第13圖至第15圖中，定義了由臨界電壓調整遮罩所形成的開口，開口可曝露被配置以用於p型FinFET及/或n型FinFET之閘極結構的p型功函數層。被曝露之p型功函數層的厚度可被調整，以改變它所對應之閘極結構的部分的有效功函數，進而調整p型FinFET及/或n型FinFET的臨界電壓。開口的配置使得被配置為p型FinFET之金屬閘極與n型FinFET之金屬閘極之間的邊界的閘極結構區域中的p型功函數層不會被曝露。因此，閘極結構的一個區域(例如：閘極區域130-2)在臨界電壓調整操作期間不會被曝露，且只會經歷沉積操作，例如那些被實施以形成閘極介電層(在此為閘極介電層170B)及p型功函數層(此為p型功函數層240B)的操作。為使說明清晰易懂，第13圖至第15圖已被簡化，以更佳地理解本揭露之創造性構思。可在遮蔽方案中增加額外之特徵，且在遮蔽方案的其他實施例中，下文所述的一些特徵可被替換、修改、或移除。
來到第13圖，開口410A對應於被形成在遮罩層中的開口，該開口在移除或調整p型FinFET區域中之p型功函數層的厚度的操作期間，藉由p型FinFET臨界電壓調整遮罩來形成。開口410B對應於被形成在遮罩層中的開口，該開口在移除或調整n型FinFET區域中之p型功函數層的厚度的操作期間，藉由n型FinFET臨界電壓調整遮罩來形成。在一些實施例中，開口410A及開口410B對應於被形成在遮罩層中的開口，該開口在移除或調整p型FinFET區域及n型FinFET區域中之p型功函數層的厚度的操作期間(例如參照第8A圖至第8D圖所述)，藉由臨界電壓調整遮罩來形成。開口410A藉由所定義之中性區域190與開口410B分隔，因此開口410A與開口410B並未重疊，或是並未具有彼此直接對準相鄰的邊緣。在第13圖中，中性區域190沿著開口410A、開口410B的整個長度延伸。每個中性區域190與各別之摻雜井112和各別之摻雜井114之間的界面重疊。 在此等配置中，開口410A、開口410B並未與摻雜井112和摻雜井114之間的界面重疊，或是並未具有與摻雜井112和摻雜井114之間的界面對準的邊緣。每個開口410A的寬度小於由各別之摻雜井112所定義的各別之p型FinFET區域116A的寬度，而每個開口410B的寬度小於由各別之摻雜井114所定義的各別之n型FinFET區域116B的寬度。因此，開口410A及開口410B被排列以確保跨越p型FinFET區域116A及n型FinFET區域116B之閘極結構(例如：閘極結構130)的一些部分，在包括蝕刻或移除功函數層的臨界電壓調整操作期間不會曝露。中性區域190定義閘極結構之開口410A、開口410B不應重疊的部分。在一些實施例中，開口410B之寬度對開口410A之寬度對中性區域190之寬度的比給定為x：y：z，其中x為開口410B的寬度、y為開口410A的寬度、而z為中性區域190的寬度。在一些實施例中，x為約3至約10，y為約3至約10，而z約為1。在一些實施例中，減少開口410B的關鍵(critical，或稱最小)尺寸以允許中性區域190並實現第13圖所繪之遮蔽方案，這有助於改進微影覆蓋製程窗口。
來到第14圖，開口510A對應於被形成在遮罩層中的開口，該開口在移除或調整p型FinFET區域中之p型功函數層的厚度的操作期間，藉由p型FinFET臨界電壓調整遮罩來形成。開口510B對應於被形成在遮罩層中的開口，該開口在移除或調整n型FinFET區域中之p型功函數層的厚度的操作期間，藉由n型FinFET臨界電壓調整遮罩來形成。在一些實施例中，開口510A及開口510B對應於被形成在遮罩層中的開口，上述開口在移除或調整p型FinFET區域及n型FinFET區域中之p型功函數層的厚度的操作期間(例如參照第8A圖至第8D圖所述)，藉由臨界電壓調整遮罩來形成。開口510A藉由所定義之中性區域190A與開口510B分隔，因此開口510A與開口510B並未重疊，或是並未具有彼此直接對準 相鄰的邊緣。在第14圖中，中性區域190A沿著開口510A、開口510B的整個長度延伸。與中性區域190相反，每個中性區域190A並未與各別之摻雜井112和各別之摻雜井114之間的界面重疊。舉例來說，最左側之中性區域190A(第一中性區域)完全設置在第一個摻雜井112上，且具有與第一個摻雜井112和第一個摻雜井114之間之對應界面對準的邊緣。在進一步的範例中，第二左側之中性區域190A(第二中性區域)完全設置在第二個摻雜井114上，且具有與第二個摻雜井114和第一個摻雜井112之間之對應界面對準的邊緣。在此等配置中，每個開口510A具有與各別之摻雜井112和各別之摻雜井114之間的界面對準的邊緣。每個開口510A的寬度小於由各別之摻雜井112所定義的各別之p型FinFET區域116A的寬度，而每個開口510B的寬度小於各別之摻雜井114所定義的各別之n型FinFET區域116B的寬度。因此，開口510A及開口510B被排列以確保跨越p型FinFET區域116A及n型FinFET區域116B之閘極結構(例如：閘極結構130)的一些部分，在包括蝕刻或移除功函數層的臨界電壓調整操作期間不會曝露。中性區域190A定義閘極結構之開口510A、開口510B不應重疊的部分。在一些實施例中，開口510B之寬度對開口510A之寬度對中性區域190A之寬度的比給定為x：y：z，其中x為開口510B的寬度、y為開口510A的寬度、而z為中性區域190A的寬度。在一些實施例中，x為約3至約10，y為約3至約10，而z約為1。在一些實施例中，減少開口510B的關鍵(critical，或稱最小)尺寸以允許中性區域190A並實現第14圖所繪之遮蔽方案，這有助於改進微影覆蓋製程窗口。
來到第15圖，開口610A對應於被形成在遮罩層中的開口，該開口在移除或調整p型FinFET區域中之p型功函數層的厚度的操作期間，藉由p型FinFET臨界電壓調整遮罩來形成。開口610B對應於被形成在遮罩層中的開口， 該開口在移除或調整n型FinFET區域中之p型功函數層的厚度的操作期間，藉由n型FinFET臨界電壓調整遮罩來形成。在一些實施例中，開口610A及開口610B對應於被形成在遮罩層中的開口，上述開口在移除或調整p型FinFET區域及n型FinFET區域中之p型功函數層的厚度的操作期間(例如參照第8A圖至第8D圖所述)，藉由臨界電壓調整遮罩來形成。開口610A藉由所定義之中性區域190B與開口610B分隔，因此開口610A與開口610B在閘極結構跨越p型FinFET區域116A及n型FinFET區域116B的位置中並未重疊，或是並未具有彼此直接對準相鄰的邊緣。在第15圖中，每個中性區域190B與各別之摻雜井112和各別之摻雜井114之間的界面重疊。與中性區域190相反，中性區域190B並未沿著開口610A、開口610B的整個長度延伸。在此等配置中，在閘極結構被切割以分別為p型FinFET區域116A及n型FinFET區域116B提供閘極的位置處，並未定義有中性區域190B。因此，開口610A及開口610B在閘極切割區域中重疊或是具有在其之中之對準的邊緣，但仍被排列以確保跨越p型FinFET區域116A及n型FinFET區域116B之閘極結構(例如：閘極結構130)的一些部分，在包括蝕刻或移除功函數層的臨界電壓調整操作期間不會曝露。中性區域190B定義閘極結構之開口610A、開口610B不應重疊的部分。在一些實施例中，開口610B之寬度對開口610A之寬度對中性區域190B之寬度的比給定為x：y：z，其中x為開口610B的寬度、y為開口610A的寬度、而z為中性區域190B的寬度。在一些實施例中，x為約3至約10，y為約3至約10，而z約為1。在一些實施例中，減少開口610B的關鍵(critical，或稱最小)尺寸以允許中性區域190B並實現第15圖所繪之遮蔽方案，這有助於改進微影覆蓋製程窗口。
本揭露提供許多不同實施例。用於積體電路裝置，特別是用於鰭 式場效電晶體裝置的閘極製造技術被揭露於本文中。本文所揭露之閘極製造技術及相關之閘極結構，可被實施於各種裝置類型中的任何一種。舉例來說，本揭露實施例之各種態樣可被實施以用於形成適用於下列裝置之閘極結構：平面(planar)場效電晶體(FET)、多重閘極電晶體(平面或垂直，例如鰭式場效電晶體(FinFET)裝置、閘極全環(gate-all-around,GAA)裝置、奧米茄閘極(Ω-gate)裝置、或是派閘極(Π-gate)裝置)、應變半導體(strained-semiconductor)裝置、絕緣層上矽(SOI)裝置、部分耗盡(partially-depleted)SOI裝置、全空乏(fully-depleted)SOI裝置、或其他裝置。本揭露預期本技術領域具通常知識者能夠理解，其他積體電路裝置可自本文所述之閘極製造技術及/或閘極結構獲得益處。
一種範例性積體電路裝置包括一閘極結構，具有第一部分、第二部分、以及第三部分，第一部分被配置以用於具有第一臨界電壓的第一電晶體，第二部分被配置以用於具有第二臨界電壓的第二電晶體，而第三部分被設置於第一部份與第二部分之間。第三部分的配置不同於第一部份的配置以及第二部分的配置。第一部分的配置不同於第二部分的配置。第三部分之配置阻擋第一部分與第二部分之間的金屬成分的擴散。在一些實施例中，第一電晶體為p型鰭式場效電晶體，而第二電晶體為n型鰭式場效電晶體，其中上述閘極結構的第一部分橫跨p型鰭式場效電晶體的第一鰭片，而上述閘極結構的第二部分橫跨n型鰭式場效電晶體的第二鰭片。在一些實施例中，第三部分跨越在設置於基板中之n型井與p型井之間的界面上。在一些實施例中，每個第一部分及第二部分，與設置於基板中之n型井與p型井之間的界面間隔一距離。
在一些實施例中，第一部分包括第一閘極介電質及第一閘極電極，第二部分包括第二閘極介電質及第二閘極電極，而第三部分包括第三閘極 介電質及第三閘極電極。第一閘極電極、第二閘極電極、以及第三閘極電極並不相同。在一些實施例中，每個第一閘極電極及第二閘極電極皆包括第一類型金屬層及第二類型金屬層，其中第一類型金屬層與第二類型金屬層在第一閘極電極中的配置，不同於第一類型金屬層與第二類型金屬層在第二閘極電極中的配置。在這些實施例中，第三閘極電極包括第一類型金屬層，但不含第二類型金屬層。在一些實施例中，第一類型金屬層為p型金屬層，而第二類型金屬層為n型金屬層。在一些實施例中，第一閘極電極中之第一類型金屬層與第二類型金屬層的配置，包括具有第一厚度的第一類型金屬層以及具有第二厚度的第二類型金屬層，而第二閘極電極中之第一類型金屬層與第二類型金屬層的配置，包括具有第三厚度的第一類型金屬層以及具有第四厚度的第二類型金屬層。第三厚度大於第一厚度，而第四厚度小於第二厚度。
另一種範例性積體電路包括一金屬閘極，上述金屬閘極包括第一部分、第二部分、以及第三部分，其中第二部分被設置於第一部分與第三部分之間。第一部分包括第一閘極介電層、設置於第一閘極介電層上的第一p型功函數層、以及設置於第一p型功函數層上的第一n型功函數層。第二部分包括第二閘極介電層，以及設置於第二閘極介電層上的第二p型功函數層。第三部分包括第三閘極介電層、設置於第三閘極介電層上的第三p型功函數層、以及設置於第三p型功函數層上的第二n型功函數層。第二p型功函數層將第一n型功函數層與第二n型功函數層隔離，使得第一n型功函數層並未與第二n型功函數層共享界面。在一些實施例中，第二p型功函數層與第一p型功函數層及第三p型功函數層共享界面。
在一些實施例中，第一p型功函數層、第二p型功函數層、以及第 三p型功函數層包括鈦及氮，而第一n型功函數層及第二n型功函數層包括鈦及鋁。在一些實施例中，第一n型功函數層的厚度大於第二n型功函數層的厚度。在一些實施例中，第二p型功函數層的厚度大於第一p型功函數層的厚度及第三p型功函數層的厚度。在一些實施例中，第一p型功函數層的厚度小於第三p型功函數層的厚度。
一種範例性方法，包括在一閘極結構中移除虛擬閘極以形成閘極溝槽，其中上述閘極結構包括對應第一電晶體的第一電晶體區域、對應第二電晶體的第二電晶體區域、以及設置於第一電晶體區域與第二電晶體區域之間的邊界區域。上述方法更包括在第一電晶體區域、第二電晶體區域、以及邊界區域中之閘極溝槽中形成閘極介電層。上述方法更包括在第一電晶體區域、第二電晶體區域、以及邊界區域中之閘極介電層上的閘極溝槽中形成p型功函數層，其中p型功函數層在第一電晶體區域中具有第一厚度、在第二電晶體區域中具有第二厚度、且在邊界區域中具有第三厚度。p型功函數層及閘極介電層填充邊界區域中的閘極溝槽。上述方法更包括在第一電晶體區及第二電晶體區域中之p型功函數層上的閘極溝槽中形成n型功函數層。
在一些實施例中，在第一電晶體區域、第二電晶體區域、以及邊界區域中之閘極介電層上的閘極溝槽中形成p型功函數層的操作包括在第一電晶體區域、第二電晶體區域、以及邊界區域中之閘極介電層上沉積第一p型功函數層；自上述第一電晶體區域移除上述第一p型功函數層；在第一電晶體區域中之閘極介電層上、第二電晶體區域中之第一p型功函數層上、以及邊界區域中之第一p型功函數層上，沉積第二p型功函數層；自第一電晶體區域及第二電晶體區域移除第二p型功函數層；以及在第一電晶體區域中之閘極介電層上、第二電 晶體區域中之第一p型功函數層上、以及邊界區域中之第二p型功函數層上，沉積第三p型功函數層。
在一些實施例中，自第一電晶體區域移除第一p型功函數層的操作包括遮蔽第二電晶體區域及邊界區域，並蝕刻第一電晶體區域中的第一p型功函數層。在一些實施例中，自第一電晶體區域及第二電晶體區域移除第二p型功函數層的操作包括遮蔽邊界區域，並蝕刻第一電晶體區域及第二電晶體區域中的第二p型功函數層。在一些實施例中，p型功函數層的形成包括沉積包含鈦及氮的第一材料，而n型功函數層的形成包括沉積包含鈦及鋁的第二材料。
在一些實施例中，在第一電晶體區域、第二電晶體區域、以及邊界區域中之閘極介電層上的閘極溝槽中形成p型功函數層的操作包括在第一電晶體區域、第二電晶體區域、以及邊界區域中之閘極介電層上沉積p型功函數層直到一第四厚度；回蝕刻第一電晶體區域中的p型功函數層，以將第四厚度降低到第一厚度；以及回蝕刻第二電晶體區域中的p型功函數層，以將第四厚度降低到第三厚度。在一些實施例中，在回蝕刻第一電晶體區域中的p型功函數層以及回蝕刻第二電晶體區域中的p型功函數層期間，邊界區域被遮罩層所覆蓋。
又一種積體電路裝置包括一閘極結構，具有第一部分、第二部分、以及第三部分，第一部分被配置以用於具有第一臨界電壓的第一電晶體，第二部分被配置以用於具有第二臨界電壓的第二電晶體，而第三部分被設置於第一部份與第二部分之間。第三部分被配置以阻擋第一部分與第二部分之間的金屬成分的擴散。在一些實施例中，第一部分包括第一閘極介電質及第一閘極電極，第二部分包括第二閘極介電質及第二閘極電極，而第三部分包括第三閘極介電質及第三閘極電極。在這種實施例中，第一閘極電極、第二閘極電極、 以及第三閘極電極並不相同。在一些實施例中，第一閘極介電質、第二閘極介電質、以及第三閘極介電質是相同的。在一些實施例中，第一閘極介電質、第二閘極介電質、以及第三閘極介電質是不同的。在一些實施例中，第一電晶體為p型鰭式場效電晶體，而第二電晶體為n型鰭式場效電晶體，其中上述閘極結構的第一部分橫跨p型鰭式場效電晶體的第一鰭片，而上述閘極結構的第二部分橫跨n型鰭式場效電晶體的第二鰭片。
在一些實施例中，每個第一閘極電極及第二閘極電極皆包括第一類型金屬層及第二類型金屬層，其中第一類型金屬層與第二類型金屬層在第一閘極電極中的第一配置，不同於第一類型金屬層與第二類型金屬層在第二閘極電極中的第二配置。在這種實施例中，第三閘極電極包括第一類型金屬層，但不含第二類型金屬層。在一些實施例中，第一配置包括具有第一厚度的第一類型金屬層以及具有第二厚度的第二類型金屬層，而第二配置包括具有第三厚度的第一類型金屬層以及具有第四厚度的第二類型金屬層。第三厚度大於第一厚度，而第四厚度小於第二厚度。
在一些實施例中，第一類型金屬層為p型金屬層，而第二類型金屬層為一n型金屬層。在一些實施例中，第二類型金屬層包括鋁。在一些實施例中，對應第一電晶體之第一主動區的寬度對對應第二電晶體之第二主動區的寬度對對應設置於第一主動區與第二主動區之間的區域之中性地帶的寬度的比，被給定為x：y：z，其中x為約3至約10，y為約3至約10，而z約為1。
又一種範例性方法包括在對應第一電晶體的第一電晶體區域、對應第二電晶體的第二電晶體區域、以及設置於第一電晶體區域與第二電晶體區域之間之邊界區域上，形成閘極介電層。上述方法更包括在第一電晶體區域、 第二電晶體區域、以及邊界區域中之上述閘極介電層上形成第一類型金屬層。上述方法更包括調整第一電晶體區域及第二電晶體區域中之第一類型金屬層的厚度。上述方法更包括在第一電晶體區域及第二電晶體區域中之第一類型金屬層上形成第二類型金屬層。在一些實施例中，第一類型金屬層的形成包括沉積含鈦金屬層。在一些實施例中，第二類型金屬層的形成包括沉積含鋁金屬層。在一些實施例中，在調整第一電晶體區域中之第一類型金屬層的厚度以及第二電晶體區域中之第一類型金屬層的厚度期間，邊界區域藉由遮罩而並未曝露。
在一些實施例中，調整第一電晶體區域中之第一類型金屬層的厚度以及第二電晶體區域中之第一類型金屬層的厚度的操作，包括回蝕刻第一電晶體區域及第二電晶體區域中的第一類型金屬層。在這些實施例中，第二類型金屬層的形成，包括在第一電晶體區域中之經回蝕刻第一類型金屬層及第二電晶體區域中之經回蝕刻第一類型金屬層上，沉積第二類型金屬層。在一些實施例中，對第一電晶體區域中及第二電晶體區域中之第一類型金屬層的回蝕刻，包括將第一電晶體區域中之第一類型金屬層的厚度降低至第一厚度，以及將第二電晶體區域中之第一類型金屬層的厚度降低至第二厚度，其中第二厚度不同於第一厚度。在一些實施例中，對第一電晶體區域中及第二電晶體區域中之第一類型金屬層的回蝕刻，包括在回蝕刻第一電晶體區域中之第一類型金屬層的期間，遮蔽第二電晶體區域及邊界區域，以及在回蝕刻第二電晶體區域中之第一類型金屬層的期間，遮蔽第一電晶體區域及邊界區域。在一些實施例中，對第二電晶體區域的遮蔽包括形成第一圖案化遮罩層、回蝕刻曝露之第一類型金屬層、以及移除第一圖案化遮罩層，其中第一圖案化遮罩層具有曝露第一電晶體區域中之第一類型金屬層的第一開口。在一些實施例中，對第一電晶體區域 的遮蔽包括形成第二圖案化遮罩層、回蝕刻第二電晶體區域中之曝露的第一類型金屬層、以及移除第二圖案化遮罩層，其中第二圖案化遮罩層具有曝露第二電晶體區域中之第一類型金屬層的第二開口。
在一些實施例中，第一類型金屬層的形成，包括填充跨越第一電晶體區域、第二電晶體區域、以及邊界區域的閘極溝槽；對第一電晶體區域中之第一類型金屬層的厚度以及第二電晶體區域中之第一類型金屬層的厚度的調整，包括在第一電晶體區域及第二電晶體區域中形成第二閘極溝槽；而第二類型金屬層的形成，包括填充第一電晶體區域及第二電晶體區域中的第二閘極溝槽。在一些實施例中，第一電晶體區域中之第二閘極溝槽的寬度，大於第二電晶體區域中之第二閘極溝槽的寬度。在一些實施例中，上述方法包括藉由自閘極結構移除虛擬閘極以形成第一閘極溝槽。
前述內文概述多項實施例或範例之特徵，如此可使於本技術領域中具有通常知識者更佳地瞭解本揭露之態樣。本技術領域中具有通常知識者應當理解他們可輕易地以本揭露為基礎設計或修改其他製程及結構，以完成相同之目的及/或達到與本文介紹之實施例或範例相同之優點。本技術領域中具有通常知識者亦需理解，這些等效結構並未脫離本揭露之精神及範圍，且在不脫離本揭露之精神及範圍之情況下，可對本揭露進行各種改變、置換以及變更。
100:IC裝置
112,114:摻雜井
116A:p型FinFET區域
116B:n型FinFET區域
120A,120B,120C,120D:鰭片
130:閘極結構
130-1,130-2,130-3:閘極區域
190:中性區域
400:IC裝置
410A,410B:開口

Claims (11)

  1. 一種積體電路裝置，包括：一閘極結構，具有一第一部分、一第二部分、以及一第三部分，上述第一部分被配置以用於具有一第一臨界電壓的一第一電晶體，上述第二部分被配置以用於具有一第二臨界電壓的一第二電晶體，而上述第三部分被設置於上述第一部份與上述第二部分之間，其中：上述第三部分的配置不同於上述第一部份的配置以及上述第二部分的配置，並且上述閘極結構的上述第三部分直接接觸在上述第三部分下方的一隔離特徵；上述第一部分的配置不同於上述第二部分的配置；以及上述第三部分之配置阻擋上述第一部分與上述第二部分之間的金屬成分的擴散。
  2. 如請求項1之積體電路裝置，其中：上述第一部分包括一第一閘極介電質及一第一閘極電極；上述第二部分包括一第二閘極介電質及一第二閘極電極；以及上述第三部分包括一第三閘極介電質及一第三閘極電極，其中上述第一閘極電極、上述第二閘極電極、以及上述第三閘極電極並不相同。
  3. 如請求項2之積體電路裝置，其中：每個上述第一閘極電極及上述第二閘極電極皆包括一第一類型金屬層及一第二類型金屬層，其中上述第一類型金屬層與上述第二類型金屬層在上述第一閘極電極中的配置，不同於上述第一類型金屬層與上述第二類型金屬層在上述第二閘極電極中的配置，其中上述第一類型金屬層與上述第二類型金屬層在上 述第一閘極電極中的配置，包括具有一第一厚度的上述第一類型金屬層以及具有一第二厚度的上述第二類型金屬層，而上述第一類型金屬層與上述第二類型金屬層在上述第二閘極電極中的配置，包括具有一第三厚度的上述第一類型金屬層以及具有一第四厚度的上述第二類型金屬層，且上述第三厚度大於上述第一厚度，而上述第四厚度小於上述第二厚度；以及上述第三閘極電極包括上述第一類型金屬層，但不含上述第二類型金屬層。
  4. 如請求項3之積體電路裝置，其中上述第一類型金屬層為一p型金屬層，而上述第二類型金屬層為一n型金屬層。
  5. 如請求項1之積體電路裝置，其中上述第三部分跨越在設置於一基板中之一n型井與一p型井之間的一界面。
  6. 一種積體電路裝置，包括：一金屬閘極，包括一第一部分、一第二部分、以及一第三部分，其中上述第二部分被設置於上述第一部分與上述第三部分之間，其中：上述第一部分包括一第一閘極介電層、設置於上述第一閘極介電層上的一第一p型功函數層、以及設置於上述第一p型功函數層上的一第一n型功函數層；上述第二部分包括一第二閘極介電層，以及設置於上述第二閘極介電層上的一第二p型功函數層，其中上述第二閘極介電層直接接觸在上述第二閘極介電層下方的一隔離特徵；上述第三部分包括一第三閘極介電層、設置於上述第三閘極介電層上的一第三p型功函數層、以及設置於上述第三p型功函數層上的一第二n型功函數層；以及上述第二p型功函數層將上述第一n型功函數層與上述第二n型功函數層隔 離，使得上述第一n型功函數層並未與上述第二n型功函數層共享一界面。
  7. 如請求項6之積體電路裝置，其中：上述第一n型功函數層的厚度大於上述第二n型功函數層的厚度；上述第二p型功函數層的厚度大於上述第一p型功函數層的厚度及上述第三p型功函數層的厚度；以及上述第一p型功函數層的厚度小於上述第三p型功函數層的厚度。
  8. 一種積體電路裝置的製造方法，包括：在一閘極結構中移除一虛擬閘極以形成一閘極溝槽，其中上述閘極結構包括對應一第一電晶體的一第一電晶體區域、對應一第二電晶體的一第二電晶體區域、以及設置於上述第一電晶體區域與上述第二電晶體區域之間的一邊界區域；在上述第一電晶體區域、上述第二電晶體區域、以及上述邊界區域中之上述閘極溝槽中形成一閘極介電層，其中上述邊界區域中之上述閘極溝槽中的上述閘極介電層直接接觸在上述閘極介電層下方的一隔離特徵；在上述第一電晶體區域、上述第二電晶體區域、以及上述邊界區域中之上述閘極介電層上的上述閘極溝槽中形成一p型功函數層，其中上述p型功函數層在上述第一電晶體區域中具有一第一厚度、在上述第二電晶體區域中具有一第二厚度、且在上述邊界區域中具有一第三厚度，其中上述p型功函數層及上述閘極介電層填充上述邊界區域中的上述閘極溝槽；以及在上述第一電晶體區及上述第二電晶體區域中之上述p型功函數層上的上述閘極溝槽中形成一n型功函數層。
  9. 如請求項8之積體電路裝置的製造方法，其中在上述第一電晶體區域、上述第二電晶體區域、以及上述邊界區域中之上述閘極介電層上的上述 閘極溝槽中形成上述p型功函數層的操作包括：在上述第一電晶體區域、上述第二電晶體區域、以及上述邊界區域中之上述閘極介電層上沉積一第一p型功函數層；自上述第一電晶體區域移除上述第一p型功函數層；在上述第一電晶體區域中之上述閘極介電層上、上述第二電晶體區域中之上述第一p型功函數層上、以及上述邊界區域中之上述第一p型功函數層上，沉積一第二p型功函數層；自上述第一電晶體區域及上述第二電晶體區域移除上述第二p型功函數層；以及在上述第一電晶體區域中之上述閘極介電層上、上述第二電晶體區域中之上述第一p型功函數層上、以及上述邊界區域中之上述第二p型功函數層上，沉積一第三p型功函數層。
  10. 如請求項9之積體電路裝置的製造方法，其中：自上述第一電晶體區域移除上述第一p型功函數層的操作包括遮蔽上述第二電晶體區域及上述邊界區域，並蝕刻上述第一電晶體區域中的上述第一p型功函數層；以及自上述第一電晶體區域及上述第二電晶體區域移除上述第二p型功函數層的操作包括遮蔽上述邊界區域，並蝕刻上述第一電晶體區域及上述第二電晶體區域中的上述第二p型功函數層。
  11. 如請求項8之積體電路裝置的製造方法，其中在上述第一電晶體區域、上述第二電晶體區域、以及上述邊界區域中之上述閘極介電層上的上述閘極溝槽中形成上述p型功函數層的操作包括： 在上述第一電晶體區域、上述第二電晶體區域、以及上述邊界區域中之上述閘極介電層上沉積上述p型功函數層直到一第四厚度；回蝕刻上述第一電晶體區域中的上述p型功函數層，以將上述第四厚度降低到上述第一厚度；以及回蝕刻上述第二電晶體區域中的上述p型功函數層，以將上述第四厚度降低到上述第三厚度。
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