CN108122913B - 半导体器件及其形成方法 - Google Patents

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Abstract

一种半导体器件及其形成方法，形成方法包括：形成栅介质层；在栅介质层上形成第一功函数层；在第一功函数层上形成第二功函数层；去除第二P型阈值电压区、第二N型阈值电压区以及第一下拉晶体管区的第二功函数层；去除第二N型阈值电压区以及第一下拉晶体管区的第一功函数层；在剩余第二功函数层上、第二P型阈值电压区的第一功函数层上、第二N型阈值电压区和第一下拉晶体管区的栅介质层上形成第三功函数层，第三功函数层的厚度小于第一功函数层的厚度；去除第一N型阈值电压区、第二下拉晶体管区、通道栅晶体管区的第三功函数层以及第二功函数层；在露出的第一功函数层、第三功函数层上形成第四功函数层。本发明改善半导体器件的读取冗余度。

Description

半导体器件及其形成方法
技术领域
本发明涉及半导体制造技术领域，特别涉及一种半导体器件及其形成方法。
背景技术
在目前的半导体产业中，集成电路产品主要可分为三大类型：逻辑、存储器和模拟电路，其中存储器件在集成电路产品中占了相当大的比例。随着半导体技术发展，对存储器件进行更为广泛的应用，需要将所述存储器件与其他器件区同时形成在一个芯片上，以形成嵌入式半导体存储装置。例如将所述存储器件内嵌置于中央处理器，则需要使得所述存储器件与嵌入的中央处理器平台进行兼容，并且保持原有的存储器件的规格及对应的电学性能。
一般地，需要将所述存储器件与嵌入的标准逻辑装置进行兼容。对于嵌入式半导体器件来说，其通常分为逻辑区和存储区，逻辑区通常包括逻辑器件，存储区则包括存储器件。随着存储技术的发展，出现了各种类型的半导体存储器，例如静态随机随机存储器(SRAM，Static Random Access Memory)、动态随机存储器(DRAM，Dynamic Random AccessMemory)、可擦除可编程只读存储器(EPROM，Erasable Programmable Read-Only Memory)、电可擦除可编程只读存储器(EEPROM，Electrically Erasable Programmable Read-Only)和闪存(Flash)。由于静态随机存储器具有低功耗和较快工作速度等优点，使得静态随机存储器及其形成方法受到越来越多的关注。
然而，现有技术形成的半导体器件中静态随机存储器的性能有待进一步提高，使得半导体器件的整体性能较差。
发明内容
本发明解决的问题是提供一种半导体器件及其形成方法，改善半导体器件中存储器的读取冗余度。
为解决上述问题，本发明提供一种半导体器件的形成方法，包括：提供基底，所述基底包括N型逻辑区、P型逻辑区、第一下拉晶体管区、第二下拉晶体管区以及通道栅晶体管区，其中，所述N型逻辑区包括：用于形成第一N型器件的第一N型阈值电压区，以及用于形成第二N型器件的第二N型阈值电压区，所述第一N型器件的阈值电压大于所述第二N型器件的阈值电压；所述P型逻辑区包括：用于形成第一P型器件的第一P型阈值电压区，以及用于形成第二P型器件的第二P型阈值电压区，所述第一P型器件的阈值电压小于所述第二P型器件的阈值电压；在所述N型逻辑区、P型逻辑区、第一下拉晶体管区、第二下拉晶体管区以及通道栅晶体管区的部分基底上形成栅介质层；在所述栅介质层上形成第一功函数层；在所述第一功函数层上形成第二功函数层；去除所述第二P型阈值电压区、第二N型阈值电压区以及第一下拉晶体管区的第二功函数层；去除所述第二N型阈值电压区以及第一下拉晶体管区的第一功函数层；在剩余第二功函数层上、第二P型阈值电压区的第一功函数层上、第二N型阈值电压区和第一下拉晶体管区的栅介质层上形成第三功函数层，所述第三功函数层的厚度小于所述第一功函数层的厚度；去除所述第一N型阈值电压区、第二下拉晶体管区以及通道栅晶体管区的第三功函数层以及第二功函数层；在所述第一N型阈值电压区、第二下拉晶体管区以及通道栅晶体管区的第一功函数层上、和P型逻辑区、第二N型阈值电压区以及第一下拉晶体管区的第三功函数层上形成第四功函数层。
相应的，本发明还提供一种半导体器件，包括：基底，所述基底包括N型逻辑区、P型逻辑区、第一下拉晶体管区、第二下拉晶体管区以及通道栅晶体管区，其中，所述N型逻辑区包括：具有第一N型器件的第一N型阈值电压区，以及具有第二N型器件的第二N型阈值电压区，所述第一N型器件的阈值电压大于所述第二N型器件的阈值电压；所述P型逻辑区包括：具有第一P型器件的第一P型阈值电压区，以及具有第二P型器件的第二P型阈值电压区，所述第一P型器件的阈值电压小于所述第二P型器件的阈值电压；位于所述N型逻辑区、P型逻辑区、第一下拉晶体管区、第二下拉晶体管区以及通道栅晶体管区的部分基底上的栅介质层；位于所述P型逻辑区、第一N型阈值电压区、第二下拉晶体管区以及通道栅晶体管区的栅介质层上的第一功函数层；位于所述第一P型阈值电压区的第一功函数层上的第二功函数层；位于所述第二N型阈值电压区和第一下拉晶体管区的栅介质层上、第一P型阈值电压区的第二功函数层上、以及第二P型阈值电压区的第一功函数层上的第三功函数层，且所述第三功函数层的厚度小于第一功函数层的厚度；位于所述第一N型阈值电压区、第二下拉晶体管区以及通道栅晶体管区的第一功函数层上的第四功函数层，且所述第四功函数层还位于所述P型逻辑区、第二N型阈值电压区、第一下拉晶体管区的第三功函数层上。
与现有技术相比，本发明的技术方案具有以下优点：
本发明提供的半导体器件的形成方法的技术方案中，在形成具有不同阈值电压的第一N型器件和第二N型器件、以及具有不同阈值电压的第一P型器件和第二P型器件的工艺过程中，还形成第一下拉晶体管、第二下拉晶体管以及通道栅晶体管；其中，第一N型器件的阈值电压大于第二N型器件的阈值电压，相应的，第一N型器件的功函数层的厚度大于第二N型器件的功函数层的厚度；第一下拉晶体管的功函数层的形成工艺步骤与第二N型器件的功函数层的形成工艺步骤相同，第二下拉晶体管的功函数层的形成工艺步骤与第一N型器件的功函数层的形成工艺步骤相同；且通道栅晶体管的功函数层的形成工艺步骤与第一N型器件的功函数层的形成工艺步骤相同。因此，本发明中第二下拉晶体管的阈值电压小于第一下拉晶体管的阈值电压，与两个下拉晶体管的阈值电压均与第一下拉晶体管的阈值电压相同的情况相比，本发明中由第一下拉晶体管和第二下拉晶体管构成的下拉晶体管的开态电流增加；且与通道栅晶体管的功函数层与第二N型器件的功函数层形成工艺步骤相同的情况相比，本发明中通道栅晶体管的阈值电压更高，使得通道栅晶体管的开态电流减小。综上，本发明可以提高形成的半导体器件中存储器的beta比，改善存储器的读取冗余度，优化半导体器件的电学性能。
可选方案中，本发明中所述基底还包括上拉晶体管区，且所述上拉晶体管区的栅介质层上形成有第一功函数层、以及位于所述第一功函数层上的第三功函数层；其中，形成所述上拉晶体管区的第一功函数层以及第三功函数层的工艺步骤与形成所述第二P型阈值电压区的第一功函数层以及第三功函数层的工艺步骤相同，增加所述上拉晶体管区对应的功函数层的等效功函数值，使得上拉晶体管的阈值电压增加，从而降低了上拉晶体管的开态电流，有利于提高存储器的伽马比(gamma ratio)，进而改善存储器的写入冗余度。
附图说明
图1至图12为本发明实施例提供的半导体器件形成过程的剖面结构示意图。
具体实施方式
由背景技术可知，现有技术中形成的半导体器件中静态随机存储器的性能有待提高。
对于静态随机存储器，其主要包括上拉(PU，Pull Up)晶体管、下拉(PD，PullDown)晶体管以及通道栅(PG，Pass Gate)晶体管。而存储器的读取冗余度(read margin)对存储器性能起到关键作用，若能够改善存储器的读取冗余度性能，则存储器的良率将得到提高，半导体器件的整体性能相应得到改善。
研究发现，存储器的读取冗余度与beta比(beta ratio)成正比例关系，beta比为下拉晶体管的开态电流与通道栅晶体管的开态电流之间的比值。
对于具有122结构的存储器中的一个存储单元而言，所述存储单元具有一个上拉晶体管、两个下拉晶体管以及两个通道栅晶体管。通常的，所述两个下拉晶体管采用的功函数层与N型逻辑器件中的标准阈值电压逻辑器件的功函数层相同，且通道栅晶体管采用的功函数层与N型逻辑器件中的低阈值电压逻辑器件的功函数层相同。
若能够提高下拉晶体管中任一晶体管的开态电流，且减小通道栅晶体管的开态电流，则可以提高存储器的beta比。
为解决上述问题，本发明提供一种半导体器件的形成方法，第一N型器件的阈值电压大于第二N型器件的阈值电压，相应的，第一N型器件的功函数层的厚度大于第二N型器件的功函数层的厚度；其中，第一下拉晶体管的功函数层的形成工艺步骤与第二N型器件的功函数层的形成工艺步骤相同，第二下拉晶体管的功函数层的形成工艺步骤与第一N型器件的功函数层的形成工艺步骤相同；且通道栅晶体管的功函数层的形成工艺步骤与第一N型器件的功函数层的形成工艺步骤相同。因此，本发明中第二下拉晶体管的阈值电压小于第一下拉晶体管的阈值电压，与两个下拉晶体管的阈值电压俊宇第一下拉晶体管的阈值电压相同的情况相比，本发明中由第一下拉晶体管和第二下拉晶体管构成的下拉晶体管的开态电流增加；且与通道栅晶体管的功函数层与第二N型器件的功函数层形成工艺步骤相同的情况相比，本发明中通道栅晶体管的阈值电压更高，使得通道栅晶体管的开态电流减小。综上，本发明可以提高形成的半导体器件中存储器的beta比，改善存储器的读取冗余度，优化半导体器件的电学性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图1至图12为本发明实施例提供的半导体器件形成过程的剖面结构示意图。
参考图1，提供基底。
所述基底包括N型逻辑区、P型逻辑区、第一下拉晶体管区II1、第二下拉晶体管区II2以及通道栅晶体管区，其中，所述N型逻辑区包括：用于形成第一N型器件的第一N型阈值电压区41，以及用于形成第二N型器件的第二N型阈值电压区42，所述第一N型器件的阈值电压大于所述第二N型器件的阈值电压；所述P型逻辑区包括：用于形成第一P型器件的第一P型阈值电压区31，以及用于形成第二P型器件的第二P型阈值电压区32，所述第一P型器件的阈值电压小于所述第二P型器件的阈值电压。
本实施例形成的半导体器件包括逻辑器件以及SRAM器件。所述N型逻辑区为后续形成N型器件提供工艺平台，所述P型逻辑区为后续形成P型器件提供工艺平台；所述第一下拉晶体管区II1为后续形成第一下拉晶体管提供工艺平台，所述第二下拉晶体管区II2为后续形成第二下拉晶体管提供工艺平台，所述通道栅晶体管区为后续形成通道栅晶体管提供工艺平台。
所述第一下拉晶体管与第二下拉晶体管共同构成SRAM器件的下拉晶体管。
所述第一下拉晶体管区II1为NMOS区域，所述第二下拉晶体管区II2为NMOS区域，所述通道栅晶体管区为NMOS区域。
本实施例中，所述基底还包括上拉晶体管区I，所述上拉晶体管区I为后续形成上拉晶体管提供工艺平台，所述上拉晶体管区I为PMOS区域。
还需要说明的是，为了提高SRAM单元区的器件电流，所述通道栅晶体管区包括相邻的第一通道栅晶体管区III1以及第二通道栅晶体管区III2。所述第一通道栅晶体管区III1为后续形成第一通道栅晶体管提供工艺平台，所述第二通道栅晶体管区III2为后续形成第二通道栅晶体管提供工艺平台，且所述第一通道栅晶体管与第二通道栅晶体管构成并联的通道栅晶体管。本实施例中，所述第一通道栅晶体管区III1以及第二通道栅晶体管区III2为NMOS区域。
本实施例中，所述第一N型阈值电压区41为N型标准阈值电压(Standard VT)区，所述第二N型阈值电压区42包括N型超低阈值电压(ULVT，Ultra-low VT)区以及N型低阈值电压(low VT)区。需要说明的是，在其他实施例中，所述第二N型阈值电压区还可以仅包括N型低阈值电压区。
本实施例中，所述第一P型阈值电压区31包括P型超低阈值电压区以及P型低阈值电压区，所述第二P型阈值电压区32为P型标准阈值电压区。需要说明的是，在其他实施例中，所述第一P型阈值电压区还可以仅包括P型低阈值电压区。
本实施例以形成的半导体器件为鳍式场效应管为例，所述基底包括：衬底101以及位于所述衬底101上的分立的鳍部102。为了电隔离相邻鳍部102以及相邻器件，所述基底还包括：位于所述鳍部102露出的衬底101上的隔离结构114，所述隔离结构114覆盖鳍部102的部分侧壁，且所述隔离结构114顶部低于所述鳍部102顶部。
所述隔离结构114的材料为氧化硅、氮化硅或氮氧化硅。本实施例中，所述隔离结构114的材料为氧化硅。
在另一实施例中，所述半导体器件为平面晶体管，所述基底为平面基底，所述平面基底为硅衬底、锗衬底、硅锗衬底或碳化硅衬底、绝缘体上硅衬底或绝缘体上锗衬底、玻璃衬底或III-V族化合物衬底(例如氮化镓衬底或砷化镓衬底等)，栅极结构形成于所述平面基底表面。
所述衬底101的材料为硅、锗、锗化硅、碳化硅、砷化镓或镓化铟，所述衬底101还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底；所述鳍部102的材料包括硅、锗、锗化硅、碳化硅、砷化镓或镓化铟。本实施例中，所述衬底101为硅衬底，所述鳍部102的材料为硅。
还需要说明的是，本实施例中，在后续形成栅介质层之前，还包括：对所述N型超低阈值电压区对应的基底进行第一N型阈值调节掺杂处理，对所述N型低阈值电压区对应的基底进行第二N型阈值调节掺杂处理；对所述P型超低阈值电压区对应的基底进行第一P型阈值调节掺杂处理，对所述P型低阈值电压区对应的基底进行第二P型阈值调节掺杂处理。
具体地，所述第一N型阈值调节掺杂处理和第二N型阈值调节掺杂处理的掺杂离子为N型离子，N型离子包括P、As或Sb，所述第一N型阈值调节掺杂处理的掺杂浓度小于所述第二N型阈值调节掺杂处理的掺杂浓度。所述第一P型阈值调节掺杂处理和第二P型阈值调节掺杂处理的掺杂离子为P型离子，P型离子包括B、Ga或In，所述第一P型阈值调节掺杂处理的掺杂浓度小于所述第二P型阈值调节掺杂处理的掺杂浓度。
结合参考图2，本实施例中，采用后形成高k栅介质层后形成栅电极层(high klast metal gate last)的工艺，形成半导体器件的栅极结构。因此，所述形成方法还包括：在所述N型逻辑区、P型逻辑区、第一下拉晶体管区II1、第二下拉晶体管II2以及通道栅晶体管区的基底上形成伪栅结构120。
所述伪栅结构120为后续形成半导体器件的栅极结构占据空间位置。具体地，在所述隔离结构114上形成横跨所述鳍部102的伪栅结构120，且所述伪栅结构120覆盖所述鳍部102的部分顶部表面和部分侧壁表面。
所述伪栅结构120为单层结构或叠层结构。所述伪栅结构120包括伪栅层；或者所述伪栅结构120包括伪氧化层以及位于所述伪氧化层上的伪栅层。其中，所述伪栅层的材料为多晶硅、氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、碳氮氧化硅或非晶碳，所述伪氧化层的材料为氧化硅或氮氧化硅。
本实施例中，所述伪栅结构120还位于所述上拉晶体管区I的基底上。
需要说明的是，本实施例中，所述伪栅结构120横跨所述N型逻辑区、P型逻辑区、第一下拉晶体管区II1、第二下拉晶体管区II2、通道栅晶体管区以及上拉晶体管区I。在其他实施例中，各区域的伪栅结构还可以为相互分立。
在形成所述伪栅结构120后，所述形成方法还包括：在各区域伪栅结构120两侧的鳍部102内形成各晶体管的源漏掺杂区。
结合参考图3，在形成所述源漏掺杂区后，去除所述伪栅结构120(参考图2)。
本实施例中，可以采用干法刻蚀工艺、湿法刻蚀工艺或SiCoNi刻蚀系统，去除所述伪栅结构120。
需要说明的是，在去除所述伪栅结构120之前，所述制造方法还包括：在所述伪栅结构120暴露出的基底上形成层间介质层(图未示)，所述层间介质层露出所述伪栅结构120的顶部。
参考图4，在所述N型逻辑区、P型逻辑区、第一下拉晶体管区II1、第二下拉晶体管区II2以及通道栅晶体管区的部分基底上形成栅介质层204。
所述基底还包括上拉晶体管区I，因此形成所述栅介质层204的工艺步骤中，所述栅介质层204还形成于上拉晶体管区I的部分基底上。
本实施例中，所述栅介质层204包括界面层(IL，Interfacial Layer)(未标示)以及位于所述界面层表面的高k栅介质层(未标示)。具体地，形成栅介质层204的步骤中，所述栅介质层204横跨所述鳍部102，且覆盖所述鳍部102的部分顶部表面和侧壁表面。
所述界面层为形成所述高k栅介质层提供良好的界面基础，从而提高所述高k栅介质层的质量，减小所述高k栅介质层与鳍部102之间的界面态密度，且避免所述高k栅介质层与鳍部102直接接触造成的不良影响。所述界面层的材料为氧化硅或氮氧化硅。
本实施例中，采用氧化工艺形成所述界面层，所形成的界面层仅形成于暴露出的鳍部102顶部表面和侧壁表面。在其他实施例中，还可以采用沉积工艺形成所述界面层，例如化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺，所形成的界面层还位于所述隔离结构上。
所述高k栅介质层的材料为相对介电常数大于氧化硅相对介电常数的栅介质材料。本实施例中，所述高k栅介质层的材料为HfO2。在其他实施例中，所述高k栅介质层的材料还可以为HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、ZrO2或Al2O3。可以采用化学气相沉积、物理气相沉积或原子层沉积工艺形成所述高k栅介质层。本实施例中，采用原子层沉积工艺形成所述高k栅介质层。
后续步骤还包括在所述栅介质层204上形成功函数层。为了在后续工艺中，对所述栅介质层204起到保护作用，形成功函数层之前，所述制造方法还包括：在所述栅介质层204上形成盖帽层(图未示)；在所述盖帽层上形成刻蚀停止层(图未示)。
所述盖帽层可以起到保护所述栅介质层204的作用，防止后续的刻蚀工艺对所述栅介质层204造成不必要的刻蚀损失，所述盖帽层还有利于阻挡后续所形成栅电极层中的易扩散金属离子向所述栅介质层102内扩散。本实施例中，所述盖帽层的材料为TiN，采用原子层沉积工艺形成所述盖帽层，使所述盖帽层具有良好的台阶覆盖性。在其他实施例中，所述盖帽层的材料还可以为TiSiN，形成工艺还可以为化学气相沉积工艺或物理气相沉积工艺。
所述刻蚀停止层与后续所形成功函数层的材料不同，从而使得后续刻蚀所述功函数层的刻蚀工艺对所述刻蚀停止层的刻蚀速率较小，因此所述刻蚀停止层在后续刻蚀所述功函数层的刻蚀工艺中起到刻蚀停止的作用，可以避免对所述栅介质层204造成刻蚀损伤。本实施例中，所述刻蚀停止层的材料为TaN，采用原子层沉积工艺形成所述刻蚀停止层，使所述刻蚀停止层具有良好的台阶覆盖性。在其他实施例中，所述刻蚀停止层的材料还可以为TaSiN，形成工艺还可以为化学气相沉积工艺或物理气相沉积工艺。
后续步骤包括在各区域的栅介质层204上形成各区域器件所对应的功函数层；对于N型器件而言，功函数层的等效功函数值越小，器件阈值电压越小，且功函数层的厚度越小；对于P型器件而言，功函数层的等效功函数值越小，器件阈值电压越大，且功函数层的厚度越小。其中，器件阈值电压越小，所述器件的开态电流(Ion)相应越大。
本实施例中，由于所述第一N型阈值电压区41用于形成第一N型器件，所述第二N型阈值电压区42用于形成第二N型器件，且第一N型器件的阈值电压大于第二N型器件的阈值电压。因此，后续使第一下拉晶体管区II1与第二N型阈值电压区42对应的功函数层的形成工艺相同，使第二下拉晶体管区II2与第一N型阈值电压区41对应的功函数层的形成工艺相同。相比使第一下拉晶体管区以及第二下拉晶体管区的形成工艺均与第一N型阈值电压区形成工艺相同的方案相比，本实施例中由于第二下拉晶体管区II2采用的功函数层的厚度更薄，降低了第二下拉晶体管区II2对应的功函数层的等效功函数值，使得下拉晶体管区的整体阈值电压降低，从而使后续形成的下拉晶体管区的开态电流增大，进而可以提高形成的存储器的beta比，改善存储器的读取冗余度。
并且，所述通道栅晶体管区对应的功函数层的形成工艺与第一N型阈值电压区41对应的功函数层的形成工艺相同；相比使通道栅晶体管区的形成工艺与第二N型阈值电压区的形成工艺相同的方案相比，本实施例中通道栅晶体管区对应的功函数层的厚度更厚，提高了通道栅晶体管区对应的功函数层的等效功函数值，使得通道栅晶体管的阈值电压增加，从而降低了后续形成的通道栅晶体管的开态电流，进而可以提高形成的存储器的beta比，改善存储器的读取冗余度；并且，由于所述通道栅晶体管的阈值电压增加，可以有效的降低半导体器件的漏电流。
还本实施例中，对所述第一通道栅晶体管区III1、第二通道栅晶体管区III2以及第一N型阈值电压区41进行的工艺步骤相同。
需要说明的是，本实施例中，后续还在所述上拉晶体管区I的栅介质层204上形成第一功函数层以及位于所述第一功函数层上的第二功函数层；其中，后续形成所述上拉晶体管区I的第一功函数层以及第三功函数层的工艺步骤与后续形成所述第二P型阈值电压区的第一功函数层以及第三功函数层的工艺步骤相同。
与对上拉晶体管区进行的工艺步骤与第一P型阈值电压区进行的工艺步骤相同的方案相比，本实施例中所述上拉晶体管区I对应的功函数层的厚度更薄，从而增加所述上拉晶体管区I对应的功函数层的等效功函数值，使得上拉晶体管的阈值电压增加，从而降低了上拉晶体管的开态电流，有利于提高存储器的伽马比(gamma ratio)，进而改善存储器的写入冗余度。
以下将结合附图对形成各区域对应功函数层的形成步骤进行详细说明。
参考图5，在所述栅介质层204上形成第一功函数层。
本实施例中，所述第一功函数层位于所述上拉晶体管区I、P型逻辑区、N型逻辑区、第一下拉晶体管区II1、第二下拉晶体管区II2、第一通道栅晶体管区III1以及第二通道栅晶体管区III2上。
所述第一功函数层为P型功函数材料，P型功函数材料功函数范围为5.1eV至5.5eV，例如，5.2eV、5.3eV或5.4eV。所述第一功函数层的材料为Ta、TiN、TaN、TaSiN或TiSiN中的一种或几种，可以采用化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺形成所述第一功函数层。
由于后续在第一功函数层上形成第二功函数层之后，还会刻蚀去除部分区域上的第二功函数层，为了避免所述刻蚀第二功函数层的工艺对第一功函数层造成不必要的损伤，本实施例中，在所述栅介质层204上形成第一功函数层的步骤包括：在所述栅介质层204上形成第一功函数材料层205；在所述第一功函数材料层205上形成第二功函数材料层206，所述第二功函数材料层206和第一功函数材料层205用于构成所述第一功函数层；其中，所述第一功函数材料层205的材料与后续形成的第二功函数层的材料相同，所述第二功函数材料层206的材料与所述第二功函数层的材料不同。
本实施例中，所述第一功函数材料层205的材料为TiN，所述第二功函数材料层206的材料为TaN。
根据所述第一N型阈值电压区41、第二下拉晶体管区II2以及通道栅晶体管区对应的晶体管的阈值电压，确定所述第一功函数层的厚度。本实施例中，所述第一功函数层的厚度为10埃～40埃。
参考图6，在所述第一功函数层上形成第二功函数层207。
所述第二功函数层207作为后续第一P型阈值电压区31对应的功函数层的一部分，用于提高所述第一P型阈值电压区31对应的晶体管的阈值电压。
所述第二功函数层207的材料为P型功函数材料；所述第二功函数层207的材料为Ta、TiN、TaN、TaSiN或TiSiN中的一种或几种。
根据所述第一P型阈值电压区31对应的晶体管的阈值电压，确定所述第二功函数层207的厚度。本实施例中，所述第二功函数层207的材料为TiN，所述第二功函数层207的厚度为5埃～30埃。
后续的工艺步骤包括：去除所述第二P型阈值电压区32、第二N型阈值电压区42以及第一下拉晶体管区II1的第二功函数层207；去除所述第二N型阈值电压区42以及第一下拉晶体管区II1的第一功函数层。
所述第一P型阈值电压区31形成的第一P型器件的阈值电压小于所述第二P型阈值电压区32形成的第二P型器件的阈值电压区，因此本实施例中，通过去除所述第一P型阈值电压区31除外的区域上的第二功函数层207，为后续在第一P型阈值电压区31上形成厚度较厚的功函数层提供工艺基础。
具体地，上述去除所述第二功函数层207以及第一功函数层的方法包括图7以及图8中示出的步骤，如下：
参考图7，去除所述第二P型阈值电压区32的第二功函数层207。
本实施例中，在去除所述第二P型阈值电压区32的第二功函数层207的工艺步骤中，还去除所述上拉晶体管区I的第二功函数层207。去除所述第二功函数层207，使得所述第二P型阈值电压区32以及上拉晶体管区I的第一功函数层被暴露出来，由于所述第二功函数材料层206的材料与所述第二功函数层207的材料不同，从而避免了对第一功函数层造成不必要的刻蚀损伤。
具体地，去除所述第二功函数层207的工艺步骤包括：在所述第一P型阈值电压区31、N型逻辑区、第一下拉晶体管区II1、第二下拉晶体管区II2以及通道栅晶体管区上形成第一图形层，所述第一图形层露出所述第二P型阈值电压区32以及上拉晶体管区I的第二功函数层207；以所述第一图形层为掩膜，刻蚀去除露出的第二功函数层207；去除所述第一图形层。
参考图8，去除所述第二N型阈值电压区42以及第一下拉晶体管区II1的第二功函数层207以及第一功函数层。
本实施例中，去除所述第二功函数层207以及第一功函数层的工艺步骤包括：在所述第二功函数层207上以及露出的第一功函数层上形成第二图形层，所述第二图形层露出所述第二N型阈值电压区42以及第一下拉晶体管区II1的第二功函数层207；以所述第二图形层为掩膜，刻蚀去除露出的第二功函数层207以及第一功函数层；去除所述第二图形层。
需要说明的是，在其他实施例中，还可以先去除所述第二P型阈值电压区、第二N型阈值电压区以及第一下拉晶体管区的第二功函数层；后去除所述第二N型阈值电压区以及第一下拉晶体管区的第一功函数层。
参考图9，在剩余第二功函数层207上、第二P型阈值电压区32的第一功函数层上、第二N型阈值电压区42和第一下拉晶体管区II1的栅介质层204上形成第三功函数层208，所述第三功函数层208的厚度小于第一功函数层的厚度。
所述第三功函数层208作为后续P型器件、第一下拉晶体管器件以及第二N型器件的对应的功函数层的一部分；且由于所述第三功函数层208的厚度小于第一功函数层的厚度，使得所述第二N型逻辑区42对应的功函数层的厚度小于第一N型逻辑区41对应的功函数层的厚度，因此第二N型逻辑区42形成的第二N型器件的阈值电压小于第一N型逻辑区41形成的第一N型器件的阈值电压。此外，还使得第一下拉晶体管区II1对应的功函数层的厚度小于第二下拉晶体管区II2对应的功函数层的厚度，因此第一下拉晶体管的阈值电压小于第二下拉晶体管的阈值电压。
同时，所述第一下拉晶体管区II1的功函数层厚度与第二N型逻辑区41的功函数层的厚度均较薄，从而使得第一下拉晶体管具有较小的阈值电压，增加第一下拉晶体管的开态电流，继而改善存储器的读取冗余度。
所述第三功函数层208的材料为P型功函数材料；所述第三功函数层208的材料为Ta、TiN、TaN、TaSiN或TiSiN中的一种或几种。
根据所述第二N型逻辑区42以及第一下拉晶体管区II1对应的晶体管的阈值电压，确定所述第三功函数层208的厚度。本实施例中，所述第三功函数层208的材料为TiN，所述第三功函数层208的厚度为5埃～20埃。
参考图10，去除所述第一N型阈值电压区41、第二下拉晶体管区II2以及通道栅晶体管区的第三功函数层208以及第二功函数层207。
本实施例中，去除所述第三功函数层208以及第二功函数层207的工艺步骤包括：在所述第三功函数层208上形成第三图形层，所述第三图形层露出所述第一N型阈值电压区41、第二下拉晶体管区II2以及通道栅晶体管区的第三功函数层208；以所述第三图形层为掩膜，刻蚀去除露出的第三功函数层208以及第二功函数层207；去除所述第三图形层。
剩余第三功函数层208作为P型逻辑区、上拉晶体管区I、第二N型阈值电压区42以及第一下拉晶体管区II1的功函数层的一部分。
参考图11，在露出第一功函数层上以及露出的第三功函数层上形成第四功函数层209。
具体地，在所述第一N型阈值电压区41、第二下拉晶体管区II2、通道栅晶体管区的第一功函数层上形成所述第四功函数层209，且还在P型逻辑区、上拉晶体管区I、第二N型阈值电压区42以及第一下拉晶体管区II1的第三功函数层208上形成所述第四功函数层209。
所述第四功函数层209作为N型逻辑区、通道栅晶体管区、第一下拉晶体管区II1以及第二下拉晶体管区II2所对应的功函数层的一部分，用于调节后续形成的第一N型器件、第二N型器件、通道栅晶体管、第一下拉晶体管以及第二下拉晶体管的阈值电压。
需要说明的是，为了减少工艺步骤、节约光罩，本实施例中，在形成所述第四功函数层209之后，保留位于所述P型逻辑区以及上拉晶体管区I的第四功函数层209。
所述第四功函数层209为N型功函数材料，N型功函数材料功函数范围为3.9eV至4.5eV，例如为4eV、4.1eV或4.3eV。所述第四功函数层209的材料为TiAl、TiAlC、TaAlN、TiAlN、TaCN和AlN中的一种或多种，可以采用化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺形成所述第四功函数层209。本实施例中，所述第四功函数层209的材料为TiAl。
所述第四功函数层209的厚度根据所述第三功函数层208的厚度、以及第一功函数层的厚度而定，还根据后续所形成第一N型器件、第二N型器件、第一下拉晶体管、第二下拉晶体管以及通道栅晶体管的阈值电压而定。本实施例中，所述第四功函数层209的厚度为40埃～60埃。
本实施例中，所述第一功函数层以及第四功函数层209用于形成第一N型器件的功函数层；所述第一功函数层以及第四功函数层209用于形成第二下拉晶体管的功函数层；所述第一功函数层以及第四功函数层209用于形成通道栅晶体管的功函数层。
所述第一功函数层、第二功函数层207以及第三功函数层208用于形成第一P型器件的功函数层；所述第一功函数层以及第三功函数层208用于形成第二P型器件的功函数层；所述第一功函数层以及第三功函数层208用于形成上拉晶体管的功函数层。
所述第三功函数层208以及第四功函数层209用于形成第二N型器件的功函数层；所述第三功函数层208以及第四功函数层209用于形成第一下晶体管的功函数层。
参考图12，在形成所述第四功函数层209之后，所述形成方法还包括：在所述第四功函数层209上形成栅电极层211。
本实施例中，所述栅电极层211横跨所述N型逻辑区、P型逻辑区、第一下拉晶体管区II1、第二下拉晶体管区II2、上拉晶体管区I以及通道栅晶体管区。在其他实施例中，各区域的栅电极层还能够相互分立。
本实施例中，所述栅电极层211的材料包括Al、Cu、Ag、Au、Pt、Ni、Ti或W中的一种或多种。
具体地，形成所述栅电极层211的工艺步骤包括：在所述第四功函数层209上形成栅电极膜，所述栅电极膜顶部高于所述层间介质层(图未示)顶部；研磨去除高于所述层间介质层顶部的栅电极膜，形成所述栅电极层211。
本发明提供的半导体器件的形成方法的技术方案中，第一下拉晶体管去的功函数层的形成工艺与第二N型阈值电压区的功函数层的形成工艺相同，第二下拉晶体管区的功函数层的形成工艺与第一N型阈值电压区的功函数层的形成工艺相同，且第二N型阈值电压区的N型器件阈值电压小于第一N型阈值电压区的N型器件阈值电压。与第一下拉晶体管区以及第二下拉晶体管区的功函数层的形成工艺均与第一N型阈值电压区的功函数层的形成工艺相同的方案相比，本发明中形成的下拉晶体管的阈值电压更小，从而提高了下拉晶体管的开态电流，增加半导体器件中存储器的beta比，改善读取冗余度。
并且，通道栅晶体管区的功函数层的形成工艺与所述第一N型阈值电压区的功函数层的形成工艺相同。与所述通道栅晶体管区的功函数层形成工艺与第二N型阈值电压区的功函数层的形成工艺相同的技术方案相比，本发明中形成的通道栅晶体管的阈值电压更大，从而减小了通道栅晶体管的开态电流，增加半导体器件中存储器的beta比，改善读取冗余度。
相应的，本发明还提供一种半导体器件，参考图12，所述半导体器件包括：
基底，所述基底包括N型逻辑区、P型逻辑区、第一下拉晶体管区II1、第二下拉晶体管区II2以及通道栅晶体管区，其中，所述N型逻辑区包括：具有第一N型器件的第一N型阈值电压区41，以及具有第二N型器件的第二N新高阈值电压区42，所述第一N型器件的阈值电压大于所述第二N型器件的阈值电压；所述P型逻辑区包括：具有第一P型器件的第一P型阈值电压区31，以及具有第二P型器件的第二P型阈值电压区32，所述第一P型器件的阈值电压小于所述第二P型器件的阈值电压；
位于所述N型逻辑区、P型逻辑区、第一下拉晶体管区II1、第二下拉晶体管区II2以及通道栅晶体管区的部分基底上的栅介质层204；
位于所述P型逻辑区、第一N型阈值电压区41、第二下拉晶体管区II2以及通道栅晶体管区的栅介质层204上的第一功函数层；
位于所述第一P型阈值电压区31的第一功函数层上的第二功函数层207；
位于所述第二N型阈值电压区42和第一下拉晶体管区II1的栅介质层204上、第一P型阈值电压区31的第二功函数层207上、以及第二P型阈值电压区32的第一功函数层上的第三功函数层208，且所述第三功函数层208的厚度小于所述第一功函数层的厚度；
位于所述第一N型阈值电压区41、第二下拉晶体管区II2以及通道栅晶体管区的第一功函数层上的第四功函数层209，且所述第四功函数层209还位于所述P型逻辑区、第二N型阈值电压区42、第一下拉晶体管区II1的第三功函数层208上。
以下将结合附图对本发明实施例提供的半导体器件进行详细说明。
本实施例中，所述基底还包括上拉晶体管区I，所述上拉晶体管区I为PMOS区域，且所述栅介质层204还位于所述上拉晶体管区I的基底上；其中，所述第一功函数层还位于所述上拉晶体管区I的栅介质层204上；所述第三功函数层208还位于所述上拉晶体管区I的第一功函数层上；相应的，所述第四功函数层209还位于所述上拉晶体管区I的第三功函数层208上。
本实施例中，所述通道栅晶体管区包括第一通道栅晶体管区III1以及第二通道栅晶体管区III2，其中，所述第一通道栅晶体管区III1具有第一通道栅晶体管，所述第二通道栅晶体管区III2具有第二通道栅晶体管。
以所述半导体器件为鳍式场效应管为例，所述基底包括衬底101以及位于所述衬底101上的鳍部102，且所述基底还包括，位于所述鳍部102露出的衬底101上的隔离结构114，所述隔离结构114覆盖所述鳍部102部分侧壁，且所述隔离结构114顶部低于所述鳍部102顶部。
有关所述基底以及栅介质层204的详细说明可参考前述实施例的相应描述，在此不再赘述。
本实施例中，所述第一功函数层包括：第一功函数材料层205以及位于所述第一功函数材料层205上的第二功函数材料层206，且所述第一功函数材料层205的材料与所述第二功函数层207的材料相同，所述第二功函数材料层206的材料与所述第二功函数层207的材料不同。
所述第一功函数材料层205的材料为Ta、TiN、TaN、TaSiN或TiSiN中的一种或几种；所述第二功函数材料层206的材料为Ta、TiN、TaN、TaSiN或TiSiN中的一种或几种；所述第二功函数层207的材料为Ta、TiN、TaN、TaSiN或TiSiN中的一种或几种；所述第三功函数层208的材料为Ta、TiN、TaN、TaSiN或TiSiN中的一种或几种。
本实施例中，所述第一功函数材料层205、第二功函数层207以及第三功函数层208的材料为TiN；所述第二功函数材料层206的材料为TaN。
本实施例中，所述第一功函数层的厚度为10埃～40埃；所述第二功函数层207的厚度为5埃～30埃；所述第三功函数层208的厚度为5埃～20埃。
所述第四功函数层209的材料为TiAl、TiAlC、TaAl、TaAlC、TiAlN、TaCN或者AlN。本实施例中，所述第四功函数层209的材料为TiAl。
所述半导体器件还包括：位于所述第四功函数层209上的栅电极层211。
对于ΝMOS器件而言，对应的功函数层厚度越厚，则NMOS器件的等效功函数值越大，相应的NMOS器件的阈值电压越高。对于第一N型器件、第二下拉晶体管以及通道栅晶体管而言，对应的功函数层为所述第一功函数层以及第四功函数层209的叠层结构；对于第二N型器件以及第一下拉晶体管而言，对应的功函数层为第三功函数层208以及第四功函数层209的叠层结构。
由于所述第一功函数层的厚度大于第三功函数层的厚度，因此，所述第一N型器件、第二下拉晶体管以及通道栅晶体管的等效功函数值大于第二N型器件以及第一下拉晶体管的等效功函数值，使得所述第一下拉晶体管的阈值电压较低，因此所述第一下拉晶体管以及第二下拉晶体管构成的下拉晶体管的开态电流增加；此外，所述通道栅晶体管的阈值电压较高，因此所述通道栅晶体管的开态电流减小。综上，本发明实施例提供的半导体器件的beta比得到提高，从而可以改善半导体器件的读取冗余度，提高半导体器件的电学性能。
此外，本发明实施例中，所述上拉晶体管区I的功函数层与所述第二P型阈值电压区的第二P型器件的功函数层相同，因此所述上拉晶体管区I的功函数层厚度较薄，从而使得上拉晶体管的等效功函数值较大，从而提高所述上拉晶体管的阈值电压，使得上拉晶体管的开态电流减小，从而提高了半导体器件的伽马比，进而可以改善半导体器件的写入冗余度。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (20)

1.一种半导体器件的形成方法，其特征在于，包括：
提供基底，所述基底包括N型逻辑区、P型逻辑区、第一下拉晶体管区、第二下拉晶体管区以及通道栅晶体管区，其中，所述N型逻辑区包括：用于形成第一N型器件的第一N型阈值电压区，以及用于形成第二N型器件的第二N型阈值电压区，所述第一N型器件的阈值电压大于所述第二N型器件的阈值电压；所述P型逻辑区包括：用于形成第一P型器件的第一P型阈值电压区，以及用于形成第二P型器件的第二P型阈值电压区，所述第一P型器件的阈值电压小于所述第二P型器件的阈值电压；
在所述N型逻辑区、P型逻辑区、第一下拉晶体管区、第二下拉晶体管区以及通道栅晶体管区的部分基底上形成栅介质层；
在所述栅介质层上形成第一功函数层；所述第一功函数层为P型功函数层；
在所述第一功函数层上形成第二功函数层；所述第二功函数层为P型功函数层；
去除所述第二P型阈值电压区、第二N型阈值电压区以及第一下拉晶体管区的第二功函数层；
去除所述第二N型阈值电压区以及第一下拉晶体管区的第一功函数层；
在剩余第二功函数层上、第二P型阈值电压区的第一功函数层上、第二N型阈值电压区和第一下拉晶体管区的栅介质层上形成第三功函数层，所述第三功函数层的厚度小于所述第一功函数层的厚度；所述第三功函数层为P型功函数层；
去除所述第一N型阈值电压区、第二下拉晶体管区以及通道栅晶体管区的第三功函数层以及第二功函数层；
在所述第一N型阈值电压区、第二下拉晶体管区以及通道栅晶体管区的第一功函数层上、和P型逻辑区、第二N型阈值电压区以及第一下拉晶体管区的第三功函数层上形成第四功函数层；所述第四功函数层为N型功函数层。
2.如权利要求1所述的半导体器件的形成方法，其特征在于，在所述栅介质层上形成第一功函数层的步骤包括：在所述栅介质层上形成第一功函数材料层；在所述第一功函数材料层上形成第二功函数材料层，所述第二功函数材料层和第一功函数材料层用于构成所述第一功函数层；其中，所述第一功函数材料层的材料与所述第二功函数层的材料相同，所述第二功函数材料层的材料与所述第二功函数层的材料不同。
3.如权利要求2所述的半导体器件的形成方法，其特征在于，所述第一功函数材料层的材料为Ta、TiN、TaN、TaSiN或TiSiN中的一种或几种；所述第二功函数材料层的材料为Ta、TiN、TaN、TaSiN或TiSiN中的一种或几种；所述第二功函数层的材料为Ta、TiN、TaN、TaSiN或TiSiN中的一种或几种；所述第三功函数层的材料为Ta、TiN、TaN、TaSiN或TiSiN中的一种或几种。
4.如权利要求2所述的半导体器件的形成方法，其特征在于，所述第一功函数材料层、第二功函数层以及第三功函数层的材料为TiN；所述第二功函数材料层的材料为TaN；所述第一功函数层的厚度为10埃～40埃；所述第二功函数层的厚度为5埃～30埃；所述第三功函数层的厚度为5埃～20埃。
5.如权利要求1所述的半导体器件的形成方法，其特征在于，所述第四功函数层的材料为TiAl、TiAlC、TaAl、TaAlC、TiAlN、TaCN或者AlN中的一种或几种。
6.如权利要求1所述的半导体器件的形成方法，其特征在于，所述去除所述第二P型阈值电压区、第二N型阈值电压区以及第一下拉晶体管区的第二功函数层、去除所述第二N型阈值电压区以及第一下拉晶体管区的第一功函数层的工艺步骤包括：
去除所述第二P型阈值电压区的第二功函数层；
去除所述第二N型阈值电压区以及第一下拉晶体管区的第二功函数层以及第一功函数层。
7.如权利要求1所述的半导体器件的形成方法，其特征在于，在形成所述栅介质层之后、形成所述第一功函层之前，还包括：在所述栅介质层上形成盖帽层；在所述盖帽层上形成刻蚀停止层。
8.如权利要求7所述的半导体器件的形成方法，其特征在于，所述盖帽层的材料为TiN或者TiSiN；所述刻蚀停止层的材料为TaN或者TaSiN。
9.如权利要求1所述的半导体器件的形成方法，其特征在于，所述通道栅晶体管区包括第一通道栅晶体管区以及第二通道栅晶体管区；
对所述第一通道栅晶体管区、第二通道栅晶体管区以及第一N型阈值电压区进行的工艺步骤相同。
10.如权利要求1所述的半导体器件的形成方法，其特征在于，所述基底还包括上拉晶体管区，且所述上拉晶体管区的栅介质层上形成有第一功函数层、以及位于所述第一功函数层上的第三功函数层；其中，形成所述上拉晶体管区的第一功函数层以及第三功函数层的工艺步骤与形成所述第二P型阈值电压区的第一功函数层以及第三功函数层的工艺步骤相同。
11.如权利要求1所述的半导体器件的形成方法，其特征在于，所述第二N型阈值电压区包括N型超低阈值电压区以及N型低阈值电压区，所述第一N型阈值电压区为N型标准阈值电压区；所述第一P型阈值电压包括P型超低阈值电压区以及P型低阈值电压区，所述第二P型阈值电压区为P型标准阈值电压区；在形成所述栅介质层之前，还包括：
对所述N型超低阈值电压区对应的基底进行第一N型阈值调节掺杂处理，对所述N型低阈值电压区对应的基底进行第二N型阈值调节掺杂处理；
对所述P型超低阈值电压区对应的基底进行第一P型阈值调节掺杂处理，对所述P型低阈值电压区对应的基底进行第二P型阈值调节掺杂处理。
12.如权利要求1所述的半导体器件的形成方法，其特征在于，在形成所述第四功函数层之后，还包括：在所述第四功函数层上形成栅电极层。
13.如权利要求1所述的半导体器件的形成方法，其特征在于，所述基底包括衬底、以及位于衬底上的鳍部，其中，所述栅介质层横跨鳍部，且覆盖鳍部的部分顶部表面和侧壁表面。
14.一种半导体器件，其特征在于，包括：
基底，所述基底包括N型逻辑区、P型逻辑区、第一下拉晶体管区、第二下拉晶体管区以及通道栅晶体管区，其中，所述N型逻辑区包括：具有第一N型器件的第一N型阈值电压区，以及具有第二N型器件的第二N型阈值电压区，所述第一N型器件的阈值电压大于所述第二N型器件的阈值电压；所述P型逻辑区包括：具有第一P型器件的第一P型阈值电压区，以及具有第二P型器件的第二P型阈值电压区，所述第一P型器件的阈值电压小于所述第二P型器件的阈值电压；
位于所述N型逻辑区、P型逻辑区、第一下拉晶体管区、第二下拉晶体管区以及通道栅晶体管区的部分基底上的栅介质层；
位于所述P型逻辑区、第一N型阈值电压区、第二下拉晶体管区以及通道栅晶体管区的栅介质层上的第一功函数层；所述第一功函数层为P型功函数层；
位于所述第一P型阈值电压区的第一功函数层上的第二功函数层；所述第二功函数层为P型功函数层；
位于所述第二N型阈值电压区和第一下拉晶体管区的栅介质层上、第一P型阈值电压区的第二功函数层上、以及第二P型阈值电压区的第一功函数层上的第三功函数层，且所述第三功函数层的厚度小于第一功函数层的厚度；所述第三功函数层为P型功函数层；
位于所述第一N型阈值电压区、第二下拉晶体管区以及通道栅晶体管区的第一功函数层上的第四功函数层，且所述第四功函数层还位于所述P型逻辑区、第二N型阈值电压区、第一下拉晶体管区的第三功函数层上；
所述第四功函数层为N型功函数层。
15.如权利要求14所述的半导体器件，其特征在于，所述第一功函数层包括：第一功函数材料层以及位于所述第一功函数材料层上的第二功函数材料层，且所述第一功函数材料层的材料与所述第二功函数层的材料相同，所述第二功函数材料层的材料与所述第二功函数层的材料不同。
16.如权利要求15所述的半导体器件，其特征在于，所述第一功函数材料层的材料为Ta、TiN、TaN、TaSiN或TiSiN中的一种或几种；所述第二功函数材料层的材料为Ta、TiN、TaN、TaSiN或TiSiN中的一种或几种；所述第二功函数层的材料为Ta、TiN、TaN、TaSiN或TiSiN中的一种或几种；所述第三功函数层的材料为Ta、TiN、TaN、TaSiN或TiSiN中的一种或几种。
17.如权利要求16所述的半导体器件，其特征在于，所述第一功函数材料层、第二功函数层以及第三功函数层的材料为TiN；所述第二功函数材料层的材料为TaN；所述第一功函数层的厚度为10埃～40埃；所述第二功函数层的厚度为5埃～30埃；所述第三功函数层的厚度为5埃～20埃。
18.如权利要求14所述的半导体器件，其特征在于，所述基底还包括上拉晶体管区，且所述栅介质层还位于所述上拉晶体管区的基底上；其中，所述第一功函数层还位于所述上拉晶体管区的栅介质层上；所述第三功函数层还位于所述上拉晶体管区的第一功函数层上。
19.如权利要求14所述的半导体器件，其特征在于，所述通道栅晶体管区包括第一通道栅晶体管区以及第二通道栅晶体管区，其中，所述第一通道栅晶体管区具有第一通道栅晶体管，所述第二通道栅晶体管区具有第二通道栅晶体管。
20.如权利要求14所述的半导体器件，其特征在于，所述半导体器件还包括：位于所述第四功函数层上的栅电极层。
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