CN108389835A - 半导体结构及其形成方法 - Google Patents

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Abstract

一种半导体结构及其形成方法，形成方法包括：在第一N区、第二N区、第一P区以及第二P区的基底上形成栅介质层以及位于栅介质层上的第一功函数层；对第一P区的第一功函数层下方的栅介质层进行还原处理，增加所述第一P区的栅介质层内的氧空位含量；在进行所述还原处理之后，在所述第一P区和第二P区的第一功函数层上形成第二功函数层；在所述第二N区的第一功函数层上、第一P区和第二P区的第二功函数层上形成第三功函数层；在所述第一N区的第一功函数层上、以及所述第三功函数层上形成N型功函数层。本发明降低了半导体结构形成工艺复杂性，节约了工艺步骤，减少了半导体结构所需的功函数层层数。

Description

半导体结构及其形成方法
技术领域
本发明涉及半导体制造技术领域，特别涉及一种半导体结构及其形成方法。
背景技术
集成电路尤其超大规模集成电路的主要半导体器件是金属-氧化物-半导体场效应管(MOS晶体管)。随着集成电路制作技术的不断发展，半导体器件技术节点不断减小，半导体结构的几何尺寸遵循摩尔定律不断缩小。当半导体结构尺寸减小到一定程度时，各种因为半导体结构的物理极限所带来的二级效应相继出现，半导体结构的特征尺寸按比例缩小变得越来越困难。其中，在半导体制作领域，最具挑战性的是如何解决半导体结构漏电流大的问题。半导体结构的漏电流大，主要是由传统栅介质层厚度不断减小所引起的。
当前提出的解决方法是，采用高k栅介质材料代替传统的二氧化硅栅介质材料，并使用金属作为栅电极，以避免高k材料与传统栅电极材料发生费米能级钉扎效应以及硼渗透效应。高k金属栅的引入，减小了半导体结构的漏电流。
尽管高k金属栅极的引入能够在一定程度上改善半导体结构的电学性能，但是现有技术形成的半导体结构工艺复杂，半导体结构所需的功函数层的层数多，不利于提高形成的半导体结构的性能。
发明内容
本发明解决的问题是提供一种半导体结构及其形成方法，减少功函数层的层数，从而改善半导体结构的性能。
为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供基底，所述基底包括用于形成第一N型器件的第一N区、用于形成第二N型器件的第二N区、用于形成第一P型器件的第一P区以及用于形成第二P型器件的第二P区，且所述第一N型器件的阈值电压小于第二N型器件的阈值电压，第一P型器件的阈值电压大于第二P型器件的阈值电压；在所述第一N区、第二N区、第一P区以及第二P区的基底上形成栅介质层以及位于所述栅介质层上的第一功函数层；对所述第一P区的第一功函数层下方的栅介质层进行还原处理，增加所述第一P区的栅介质层内的氧空位含量；在进行所述还原处理之后，在所述第一P区和第二P区的第一功函数层上形成第二功函数层；在所述第二N区的第一功函数层上、第一P区和第二P区的第二功函数层上形成第三功函数层；在所述第一N区的第一功函数层上、以及所述第三功函数层上形成N型功函数层。
可选的，所述还原处理的方法包括：在还原性气体氛围下进行退火工艺。
可选的，所述还原性气体包括H2、N2、CO或者H2S中的一种或多种。
可选的，所述还原处理的处理温度在200℃～700℃范围内。
可选的，所述还原处理的方法包括：采用氢等离子体对所述第一P区的栅介质层进行等离子体处理。
可选的，所述等离子体处理的工艺参数包括：采用的功率在10W～100W范围内。
可选的，在进行所述还原处理之前，还包括，在所述第一N区、第二N区和第二P区的第一功函数层上形成掩膜层；在进行所述还原处理之后，去除所述掩膜层。
可选的，所述掩膜层的材料为非晶硅。
可选的，形成所述掩膜层的工艺步骤包括：在所述第一N区、第二N区、第一P区和第二P区的第一功函数层上形成非晶硅膜；在形成所述非晶硅膜之后，对所述第一功函数层进行退火处理；在进行所述退火处理之后，刻蚀去除位于所述第一P区的非晶硅膜，剩余的非晶硅膜作为所述掩膜层。
可选的，所述第一功函数层的材料、第二功函数层以及第三功函数层的材料均为P型功函数材料。
可选的，所述P型功函数材料包括Ta、TiN、TaN、TaSiN或TiSiN中的一种或几种。
可选的，所述栅介质层的材料为高k栅介质材料。
可选的，在形成所述栅介质层之前，还在所述第一N区、第二N区、第一P区以及第二P区的基底上形成界面层。
可选的，所述N型功函数层的材料为TiAl、TiAlC、TaAlN、TiAlN、TaCN和AlN中的一种或几种。
可选的，还包括，在所述N型功函数层上形成栅电极层。
本发明还提供一种半导体结构，包括：基底，所述基底包括具有第一N型器件的第一N区、具有第二N型器件的第二N区、具有第一P型器件的第一P区以及具有第二P型器件的第二P区，且所述第一N型器件的阈值电压小于第二N型器件的阈值电压，所述第一P型器件的阈值电压大于第二P型器件的阈值电压；位于所述第一N区、第二N区、第一P区以及第二P区的基底上的栅介质层；位于所述栅介质层上的第一功函数层，其中，所述第一P区的栅介质层内的氧空位含量大于第二P区的栅介质层内的氧空位含量；位于所述第一P区和第二P区的第一功函数层上的第二功函数层；位于所述第二N区的第一功函数层上、第一P区和第二P区的第二功函数层上的第三功函数层；位于所述第一N区的第一功函数层上、以及所述第三功函数层上的N型功函数层。
可选的，所述栅介质层的材料为高k栅介质材料。
可选的，所述半导体结构还包括：位于所述基底与所述栅介质层之间的界面层。
可选的，所述第一功函数层、第二功函数层和第三功函数层的材料均为P型功函数材料。
可选的，所述半导体结构还包括，位于所述N型功函数层上的栅电极层。
与现有技术相比，本发明的技术方案具有以下优点：
本发明提供的半导体结构的形成方法的技术方案中，在第一N区、第二N区、第一P区和第二P区上形成第一功函数层后，对位于第一P区的第一功函数层下方的栅介质层进行还原处理，增加第一P区的栅介质层内氧空位含量，使得第一P区的栅介质层内氧空位含量大于第二P区的栅介质层内氧空位含量；接着，在所述第一P区和第二P区的第一功函数层上形成第二功函数层；在所述第二N区的第一功函数层上、第一P区和第二P区的第二功函数层上形成第三功函数层。通过栅介质层内氧空位含量的不同使得第一P型器件和第二P型器件阈值电压具有差异性，因此第一P区和第二P区上的功函数层厚度相同，避免了刻蚀去除第一P区的第三功函数层的工艺步骤，且无需形成第四功函数层，从而简化了工艺步骤，且满足第一P型器件阈值电压大于第二P型器件阈值电压的需求。同时，本发明减少了形成的功函数层层数的数量，使得形成的半导体结构更加简单，且使得后续形成栅电极层的工艺窗口增加，从而改善形成的半导体结构的性能。
可选方案中，所述还原处理的处理温度在200℃～700℃范围，保证所述第一P区的栅介质层内的氧空位含量增加的同时，避免对第一P区的栅介质层造成不良影响。
附图说明
图1为一种半导体结构的剖面结构示意图；
图2为图1中第二P型器件栅极结构的局部剖面结构示意图。
图3至图9为本发明实施例提供的半导体结构形成方法各步骤对应的剖面结构示意图。
具体实施方式
由背景技术可知，现有技术形成的半导体结构的性能有待提高。尤其是当半导体结构中包括具有不同阈值电压(Threshold Voltage)的P型器件以及具有不同阈值电压的N型器件时，所述半导体结构形成工艺复杂的问题尤为显著。
为了同时满足NMOS管和PMOS管改善阈值电压的要求，通常采用不同的金属材料作为NMOS管和PMOS管的栅极结构中的功函数(WF，Work Function)层材料，NMOS管中的功函数层材料可称为N型功函数材料，PMOS管中的功函数层材料可称为P型功函数材料。通常采用调整栅介质层与N型功函数层之间的P型功函数层的厚度的方式，实现满足器件不同阈值电压的需求。然而，上述方法形成的半导体结构中的功函数层层数多，为后续形成栅电极层预留的空间位置变少，甚至造成无法填充栅电极层的问题；尤其是对于P型低阈值电压器件而言，所述P型低阈值电压器件具有的功函数层厚度最厚，使得上述问题最为严重。
图1为一种半导体结构的剖面结构示意图，参考图1，所述半导体结构包括：基底11，所述基底11包括具有第一N型器件的第一N区101、具有第二N型器件的第二N区102、具有第一P型器件的第一P区103以及具有第二P型器件的第二P区104，其中，所述第一N型器件的阈值电压低于所述第二N型器件的阈值电压，所述第一P型器件的阈值电压高于第二P型器件的阈值电压；
位于所述基底11上的界面层12、以及位于所述界面层12上的栅介质层13；
位于所述第一N区101、第二N区102、第一P区103以及第二P区104的栅介质层13上的第一P型功函数层14；
位于所述第二P区104的第一P型功函数层14上的第二P型功函数层15；
位于所述第一P区103的第一功函数层14上以及第二P区104的第二P型功函数层15上的第三P型功函数层16；
位于所述第二N区102的第一功函数层14上、第一P区103和第二P区104的第三P型功函数层16上的第四P型功函数层17；
位于所述第一N区101的第一功函数层14上、第二N区102、第一P区103和第二P区104的第四P型功函数层17上的N型功函数层18；
位于所述N型功函数层18上的栅电极层(未图示)。
上述半导体结构中，所述第二P型器件中具有四层P型功函数层，因此第二P型器件中具有的P型功函数层的层数最多，因此栅电极层的填充空间最小，尤其是当栅极结构尺寸越来越小时，栅电极层填充空间过小的问题更为严重。
当采用后栅工艺(gate last)形成半导体结构时，参考图2，图2为图1中第二P型器件栅极结构的局部剖面结构示意图，在设置所述N型功函数层18后，所述栅电极层的填充空间19小，造成第二P型器件栅极结构中栅电极层缺失或者质量低下的问题，从而影响器件性能。
为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供基底，所述基底包括用于形成第一N型器件的第一N区、用于形成第二N型器件的第二N区、用于形成第一P型器件的第一P区以及用于形成第二P型器件的第二P区，且所述第一N型器件的阈值电压小于第二N型器件的阈值电压，第一P型器件的阈值电压大于第二P型器件的阈值电压；在所述第一N区、第二N区、第一P区以及第二P区的基底上形成栅介质层以及位于所述栅介质层上的第一功函数层；对所述第一P区的第一功函数层下方的栅介质层进行还原处理，增加所述第一P区的栅介质层内的氧空位含量；在进行所述还原处理之后，在所述第一P区和第二P区的第一功函数层上形成第二功函数层；在所述第二N区的第一功函数层上、第一P区和第二P区的第二功函数层上形成第三功函数层；在所述第一N区的第一功函数层上、以及所述第三功函数层上形成N型功函数层。
本发明在形成具有不同阈值电压的第一N型器件、第二N型器件、第一P型器件以及第二P型器件的同时，节约了工艺步骤，简化了工艺复杂性，且使得形成的功函数层层数数量少，为后续形成栅电极层预留的空间位置足，改善形成的半导体结构性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图3至图9为本发明实施例提供的半导体结构形成方法各步骤对应的剖面结构示意图。
参考图3，提供基底201。
所述基底201包括用于形成第一N型器件的第一N区I1、用于形成第二N型器件的第二N区I2、用于形成第一P型器件的第一P区II1以及用于形成第二P型器件的第二P区II2，且所述第一N型器件的阈值电压小于第二N型器件的阈值电压，所述第一P型器件的阈值电压大于第二P型器件的阈值电压。
以所述第一N区I1与第二N区I2相邻接，所述第二N区I2与第一P区II1相邻接，所述第一P区II1与第二P区II2相邻接作为示例。
本实施例中，以形成的半导体结构为平面器件为例，所述基底201为平面衬底；所述基底201的材料为硅、锗、锗化硅、碳化硅、砷化镓或镓化铟，所述基底201还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底。
在其他实施例中，形成的半导体结构为鳍式场效应管时，所述基底包括衬底以及位于所述衬底上的鳍部，所述基底还包括，位于所述鳍部露出的衬底上的隔离结构，所述隔离结构覆盖鳍部的部分侧壁，且所述隔离结构顶部低于所述鳍部顶部。
本实施例中，所述第一N区I1包括N型超低阈值电压(ULVT，Ultra-low VT)区以及N型低阈值电压(low VT)区；所述第二N区I2为N型标准阈值电压区(Standard VT)。在其他实施例中，所述第一N区还可以仅包括N型低阈值电压区或者N型超低阈值电压区中的一种。
本实施例中，所述第一P区II1为P型标准阈值电压区，所述第二P区II2包括P型超低阈值电压区以及P型低阈值电压区。在其他实施例中，所述第二P区还可以仅包括P型超低阈值电压区或者P型低阈值电压区中的一种。
需要说明的是，本实施例中，在后续形成栅介质层203之前，还包括：对所述N型超低阈值电压区对应的基底201进行第一N型阈值调节掺杂处理，对所述N型低阈值电压区对应的基底201进行第二N型阈值调节掺杂处理；对所述P型超低阈值电压区对应的基底201进行第一P型阈值调节掺杂处理，对所述P型低阈值电压区对应的基底201进行第二P型阈值调节掺杂处理。
具体地，所述第一N型阈值调节掺杂处理和第二N型阈值调节掺杂处理的掺杂离子为N型离子，N型离子包括P、As或Sb，所述第一N型阈值调节掺杂处理的掺杂浓度小于所述第二N型阈值调节掺杂处理的掺杂浓度。所述第一P型阈值调节掺杂处理和第二P型阈值调节掺杂处理的掺杂离子为P型离子，P型离子包括B、Ga或In，所述第一P型阈值调节掺杂处理的掺杂浓度小于所述第二P型阈值调节掺杂处理的掺杂浓度。
本实施例中，以采用后栅工艺形成所述半导体结构。具体地采用后形成高k栅介质层后形成栅电极层(high k last metal gate last)的工艺，形成半导体结构。在形成栅介质层203之前，还包括：
在所述第一N区I1、第二N区I2、第一P区II1以及第二P区II2的部分基底201上形成伪栅结构，其中，由于所述第一N区I1与第一P区II1相邻接，因此所述伪栅结构横跨所述第一N区I1以及第一P区II1，相应的，后续形成的栅电极层横跨所述第一N区I1以及第一P区II1。
在形成所述伪栅结构之后，在所述伪栅结构两侧的基底201内形成源漏掺杂区。具体地，在各区域伪栅结构两侧的基底201内形成各器件的源漏掺杂区；在形成所述源漏掺杂区之后，在所述伪栅结构暴露出的基底201上形成层间介质层，所述层间介质层露出所述伪栅结构的顶部；在形成所述层间介质层之后，刻蚀去除所述层间介质层，在所述层间介质层内形成开口。
后续在所述第一N区I1、第二N区I2、第一P区II1以及第二P区II2的部分基底201上形成所述栅介质层203。
需要说明的是，在其他实施例中，还可以采用先形成高k栅介质层后形成栅电极层(high k first metal gate last)的工艺，形成所述半导体结构；或者，还可以采用先栅工艺，形成所述半导体结构，即，在后续形成N型功函数层以及位于N型功函数层上的栅电极层之后，图形化所述栅电极层以及各功函数层以形成栅极结构。
继续参考图3，在所述第一N区I1、第二N区I2、第一P区II1以及第二P区II2的基底201上形成栅介质层203以及位于所述栅介质层203上的第一功函数层204。
所述栅介质层203的材料为高k栅介质材料，其中，高k栅介质材料为相对介电常数大于氧化硅相对介电常数的栅介质材料。
本实施例中，所述栅介质层203的材料为HfO2。在其他实施例中，所述栅介质层的材料还可以为HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、ZrO2或Al2O3。
为了提高所述基底201与所述栅介质层203之间的界面性能，在形成所述栅介质层203之前，还在所述基底201上形成界面层202，相应的，所述栅介质层203位于所述界面层202表面。
所述界面层202为形成所述栅介质层203提供良好的界面基础，从而提高形成的栅介质层203的质量，减小所述栅介质层203与所述基底201之间的界面态密度，且避免所述栅介质层203与所述基底201直接接触造成的不良影响。
本实施例中，所述界面层202的材料为氧化硅。在其他实施例中，所述界面层的材料还可以为氮化硅或者氮氧化硅。
所述第一功函数层204的材料为P型功函数材料。具体地，位于所述第二P区II2上的第一功函数层204作为第二P型器件对应的功函数层的一部分，用于调节所述第二P型器件的阈值电压。
所述P型功函数材料功函数范围为5.1eV至5.5eV，例如，5.2eV、5.3eV或5.4eV。所述第一功函数层204的材料为Ta、TiN、TaN、TaSiN或TiSiN中的一种或几种，可以采用化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺形成所述第一功函数层204。
本实施例中，所述第一功函数层204的材料为TiN，所述第一功函数层204的厚度为10埃～30埃。
后续的工艺步骤包括：对所述第一P区II1的第一功函数层进行还原处理，增加所述第一P区II1的第一功函数层204内的氧空位含量。为了避免对第一N区I1、第二N区I2以及第二P区II2的第一功函数层204造成不必要的还原处理，在进行所述还原处理之前，还在所述第一N区I1、第二N区I2和第二P区II2的第一功函数层204上形成掩膜层。
以下将结合附图对所述掩膜层的形成工艺步骤以及所述还原处理进行详细说明。
参考图4，在形成所述第一功函数层204之后，在所述第一N区I1、第二N区I2、第一P区II1和第二P区II2的第一功函数层204上形成非晶硅膜205。
所述非晶硅膜205的作用包括：一方面，在形成所述非晶硅膜205之后，后续会对第一功函数层204进行退火处理，所述退火处理有利于提高形成的半导体结构的可靠性；另一方面，所述非晶硅膜205还为后续进行还原处理所需的掩膜层提供工艺基础，后续在刻蚀去除位于第一P区II1的非晶硅膜205后，保留剩余非晶硅膜205作为所述掩膜层，因此无需额外形成掩膜层，从而节约了工艺步骤。
所述非晶硅膜205的材料为非晶硅。本实施例中，采用化学气相沉积工艺形成所述非晶硅膜205。在其他实施例中，还可以物理气相沉积工艺或者原子层沉积工艺形成所述非晶硅膜205。
所述非晶硅膜205的厚度与后续形成的掩膜层的厚度相同。所述非晶硅膜205的厚度不宜过薄，也不宜过厚。若所述非晶硅膜205的厚度过薄，则后续的还原处理过程中，所述掩膜层对第一N区I1、第二N区I2和第二P区II2的第一功函数层204起到的保护作用弱；若所述非晶硅膜205的厚度过厚，则后续刻蚀去除掩膜层所需的刻蚀时间长，容易对第一功函数层204造成不良影响。
为此，本实施例中，所述非晶硅膜205的厚度为10埃～50埃。
在形成所述非晶硅膜205之后，对所述第一功函数层204进行退火处理，所述退火处理有利于提高形成的半导体结构的可靠性。
参考图5，在进行所述退火处理之后，刻蚀去除位于所述第一P区II1的非晶硅膜205(参考图4)，剩余的非晶硅膜205作为所述掩膜层206。
所述掩膜层206位于所述第一N区I1、第二N区I2和第二P区II2的第一功函数层204上，从而对第一N区I1、第二N区I2和第二P区II2的第一功函数层204提供保护作用，避免后续的还原处理对第一N区I1、第二N区I2和第二P区II2的第一功函数层204内的氧空位含量造成影响。
本实施例中，所述掩膜层206的材料为非晶硅，所述掩膜层206的厚度为10埃～50埃。
本实施提供的掩膜层206的形成工艺步骤中，利用了前述形成的非晶硅膜205形成所述掩膜层206，因此节约了工艺步骤。需要说明的是，在其他实施例中，还可以在所述第一N区、第二N区和第二P区的第一功函数层上形成光刻胶层，所述光刻胶层作为所述掩膜层。
参考图6，在形成所述掩膜层206之后，对所述第一P区II1的第一功函数层204下方的栅介质层203进行还原处理207，增加所述第一P区II1的栅介质层203内的氧空位含量。在所述还原处理207的工艺氛围下，所述第一P区II1的第一功函数层204内的氧空位含量增加。
在进行所述还原处理207之后，所述第一P区II1的栅介质层203内的氧空位含量大于第二P区II2的栅介质层203内的氧空位含量，使得第一P区II1的栅介质层203内的偶极子数量大于第二P区II2的栅介质层203内的偶极子数量；相应的，后续形成的第一P型器件的栅极结构与基底201之间的平带电压低于后续形成的第二P型器件的栅极结构与基底201之间的平带电压，从而使得形成的第一P型器件阈值电压高于第二P型器件阈值电压。
因此，在进行所述还原处理207之后，位于所述第一P区II1的栅介质层203对阈值电压的影响与位于第二P区II2的栅介质层203对阈值电压的影响不同，因此后续在第一P区II1和第二P区II2形成的功函数层厚度相同时，所述第一P区II1的第一P型器件阈值电压将高于第二P区II2的第二P型器件阈值电压，使得第一P区II1的功函数层层数与第二P区II2的功函数层层数相同。
本实施例中，所述还原处理207的方法包括：在还原性气体氛围下进行退火工艺，以进行所述还原处理207，其中，所述还原性气体包括H2、N2、CO或者H2S中的一种或多种。
在采用还原性气体氛围下进行退火工艺的方法进行所述还原处理207时，所述还原处理207的处理温度不宜过低，也不宜过高。若所述还原处理207的处理温度过低，所述还原处理207后第一P区II1的栅介质层203内的氧空位含量增加的程度有限；若所述还原处理207的处理温度过高，则所述还原处理207会对所述第一P区II1的栅介质层203造成不良影响。
为此，本实施例中，所述还原处理207的处理温度在200℃～700℃范围。
在其他实施例中，所述还原处理的方法还可以包括，采用氢等离子体对所述第一P区的栅介质层进行等离子体处理。其中，所述等离子体处理的工艺参数包括：采用的功率在10W～100W范围内。
在进行所述还原处理207之后，去除所述掩膜层206。本实施例中，采用湿法刻蚀工艺，刻蚀去除所述掩膜层206。
参考图7，在进行所述还原处理207(参考图6)之后，在所述第一P区II1和第二P区II2的第一功函数层204上形成第二功函数层208。
所述第二功函数层208暴露出第一N区I1和第二N区I2的第一功函数层204。
所述第二功函数层208的材料为P型功函数材料。位于所述第一P区II1上的第二功函数层208为第一P型器件对应的功函数层的一部分，起到调节所述第一P型器件的阈值电压的作用；位于所述第二P区II2上的第二功函数层208为第二P型器件对应的功函数层的一部分，起到调节所述第二P型器件的阈值电压的作用。
所述第二功函数层208的材料为Ta、TiN、TaN、TaSiN或TiSiN中的一种或几种。
本实施例中，所述第二功函数层208的材料为TiN，所述第二功函数层208的厚度为10埃～30埃。
形成所述第二功函数层208的工艺步骤包括：在所述第一N区I1、第二N区I2、第一P区II1和第二P区II2的第一功函数层204上形成第二功函数膜；刻蚀去除位于所述第一N区I1和第二N区I2的第二功函数膜，剩余的第二功函数膜作为所述第二功函数层208。
参考图8，在所述第二N区I2的第一功函数层204上、第一P区II1和第二P区II2的第二功函数层208上形成第三功函数层209。
位于所述第一P区II1的第三功函数层209作为第一P型器件对应的功函数层的一部分，起到调节第一P型器件阈值电压的作用；位于所述第二P区II2的第三功函数层209作为第二P型器件对应的功函数层的一部分，起到调节第二P型器件阈值电压的作用。
位于所述第二N区I2的第三功函数层209作为第二N型器件对应的功函数层的一部分，起到调节第二N型器件阈值电压的作用；此外，所述第三功函数层209暴露出所述第一N区I1的第一功函数层204。
所述第三功函数层209的材料为P型功函数材料；所述第三功函数层209的材料为Ta、TiN、TaN、TaSiN或TiSiN中的一种或几种。
本实施例中，所述第三功函数层209的材料为TiN，所述第三功函数层209的厚度为10埃～30埃。
采用化学气相沉积工艺、物理气相沉积工艺或者原子层沉积工艺，形成所述第三功函数层209。
所述第一P区II1形成的第一P型器件的栅极结构功函数层包括：第一功函数层204、位于第一功函数层204上的第二功函数层208以及位于第二功函数层208上的第三功函数层209。所述第二P区II2形成的第二P型器件的栅极结构功函数层包括：第一功函数层204、位于第一功函数层204上的第二功函数层208以及位于第二功函数层208上的第三功函数层209。因此，所述第一P区II1的功函数层层数与第二P区II2的功函数层层数相同，且所述第一P区II1的功函数层厚度与第二P区II2的功函数层厚度相同。
所述第一P型器件的栅极结构与基底201之间的平带电压Vfb与所述第一P型器件的功函数层厚度有关，且还与第一P型器件的栅介质层203中的偶极子(dipole)数量有关；所述第二P型器件的栅极结构与基底201之间的平带电压Vfb与所述第二P型器件的功函数层的厚度有关，且还与所述第二P型器件的栅介质层203中的偶极子数量有关。
由于前述对第一P区II1的栅介质层203进行了还原处理207，使得第一P区II1的栅介质层203内氧空位含量高于第二P区II2的栅介质层203内氧空位含量，使得第一P区II1的栅介质层203内偶极子数量较第二P区II2的栅介质层203内偶极子数量多。因此，即使第一P型器件的功函数层厚度与第二P型器件的功函数层厚度相等，由于前述的还原处理207使得所述第一P型器件的平带电压低于第二P型器件的平带电压，从而使得形成的第一P型器件阈值电压高于第二P型器件阈值电压。
为此，本实施例中，在后续形成N型功函数层之前，位于所述第一P区II1和第二P区II2上的功函数层的厚度相同，无需进行刻蚀去除第一P区II1的第三功函数层以及在第一P区II1和第二P区II2上形成第四功函数层的步骤，从而简化了半导体结构的形成工艺步骤，使得半导体结构中的功函数层层数减少，尤其是第二P区II2上的功函数层层数减少，使得第二P区II2上的功函数层厚度较薄，从而为后续形成栅电极层预留的空间位置大。
参考图9，在所述第一N区I1的第一功函数层204上以及所述第三功函数层209上形成N型功函数层210。
位于所述第一N区I1上的第一功函数层204和N型功函数层作为第一N型器件对应的功函数层，起到调节第一N型器件阈值电压的作用；位于所述第二N区I2上的第一功函数层204、第三功函数层209和N型功函数层210作为第二N型器件对应的功函数层，起到调节第二N型器件阈值电压的作用。
对于N型器件而言，功函数层的厚度越厚，相应形成的N型器件阈值电压越大。由于所述第二N型器件对应的功函数层的厚度较第一N型器件对应的功函数层的厚度更厚，因此形成的第二N型器件阈值电压大于第一N型器件阈值电压。
需要说明的是，为了减少工艺步骤、节约光罩，本实施例中，在形成所述N型功函数层210之后，保留位于所述第一P区II1以及第二P区II2上的N型功函数层210。
所述N型功函数层210的材料为N型功函数材料，N型功函数材料功函数范围为3.9eV至4.5eV，例如为4eV、4.1eV或4.3eV。所述N型功函数层210的材料为TiAl、TiAlC、TaAlN、TiAlN、TaCN和AlN中的一种或几种，可以采用化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺形成所述N型功函数层210。
本实施例中，所述N型功函数层210的材料为TiAl，所述N型功函数层210的厚度为10埃～50埃。
后续的工艺步骤还包括：在所述N型功函数层210上形成栅电极层。
本实施例中，所述栅电极层横跨所述第一N区I1、第一P区II1、第二P区II2以及第二N区I2，相应的，所述第一N区I1、第一P区II1、第二P区II2以及第二N区I2共用同一个栅电极层。在其他实施例中，位于所述第一N区、第二N区、第一P区以及第二P区的栅电极层还可以相互独立。
所述栅电极层的材料包括Al、Cu、Ag、Au、Pt、Ni、Ti或W中的一种或多种。
具体地，形成所述栅电极层的工艺步骤包括：在所述N型功函数层210上形成栅电极膜，所述栅电极膜顶部高于所述层间介质层(未图示)顶部；研磨去除高于所述层间介质层顶部的栅电极膜，形成所述栅电极层。本实施例中，采用后栅工艺形成所述半导体结构，前述在刻蚀去除伪栅结构后，在所述层间介质层内形成有开口，相应的，前述形成的第一功函数层204位于所述开口底部和侧壁上，且在形成所述N型功函数层210之后，在所述N型功函数层210上形成填充满所述开口的栅电极层。
本实施例中减少了半导体结构中功函数层层数，使得半导体结构中的功函数层厚度变薄，不仅简化了工艺步骤，且还为形成栅电极层预留了更大的空间位置，从而改善形成的半导体结构的电学性能。
相应的，本发明还提供一种半导体结构，参考图9，所述半导体结构包括：
基底201，所述基底201包括具有第一N型器件的第一N区I1、具有第二N型器件的第二N区I2、具有第一P型器件的第一P区II1以及具有第二P型器件的第二P区II2，且所述第一N型器件的阈值电压小于第二N型器件的阈值电压，所述第一P型器件的阈值电压大于第二P型器件的阈值电压；
位于所述第一N区I1、第二N区I2、第一P区II1以及第二P区II2的基底201上的栅介质层203；
位于所述栅介质层203上的第一功函数层204，其中，所述第一P区II1的栅介质层203内的氧空位含量大于第二P区II2的栅介质层203内氧空位含量；
位于所述第一P区II1和第二P区II2的第一功函数层204上的第二功函数层208；
位于所述第二N区I2的第一功函数层204上、第一P区II1和第二P区II2的第二功函数层208上的第三功函数层209；
位于所述第一N区I1的第一功函数层204上、以及所述第三功函数层209上的N型功函数层210。
以下将结合附图对本发明实施例提供的半导体结构进行详细说明。
有关所述基底201以及栅介质层203的描述可参考前述实施例的相应描述，在此不再赘述。本实施例中，所述栅介质层203的材料为高k栅介质材料；所述半导体结构还包括：位于所述基底201与所述栅介质层203之间的界面层202。
所述半导体结构还包括：位于所述N型功函数层210上的栅电极层。
所述第一功函数层204、第二功函数层208和第三功函数层209的材料均为P型功函数材料。
所述第一功函数层204的材料为Ta、TiN、TaN、TaSiN或TiSiN中的一种或几种；所述第二功函数层208的材料为Ta、TiN、TaN、TaSiN或TiSiN中的一种或几种；所述第三功函数层209的材料为Ta、TiN、TaN、TaSiN或TiSiN中的一种或几种；所述N型功函数层210的材料为TiAl、TiAlC、TaAlN、TiAlN、TaCN和AlN中的一种或几种。
本实施例中，所述第一功函数层204的材料为TiN，所述第二功函数层208的材料为TiN，所述第三功函数层209的材料为TiN，所述N型功函数层210的材料为TiAl。所述第一功函数层204的厚度为10埃～30埃；所述第二功函数层208的厚度为10埃～30埃；所述第三功函数层209的厚度为10埃～30埃；所述N型功函数层210的厚度为10埃～50埃。
由于所述第一P区II1的栅介质层203内氧空位含量大于第二P区II2的栅介质层203内氧空位含量，且所述第一功函数层204、第二功函数层208以及第三功函数层209均位于所述第一P区II1和第二P区II2上，使得所述第一P区II1和第二P区II2上的功函数层厚度相同，且仍能满足第一P型器件阈值电压大于第二P型器件阈值电压的需求。同时，由于第二P区II2上的功函数层层数与第一P区II1上的功函数层层数相同，因此第二P区II2的功函数层占据的空间位置少，为在第二P区II2上设置栅电极层预留的空间位置大。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (20)

1.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底包括用于形成第一N型器件的第一N区、用于形成第二N型器件的第二N区、用于形成第一P型器件的第一P区以及用于形成第二P型器件的第二P区，且所述第一N型器件的阈值电压小于第二N型器件的阈值电压，第一P型器件的阈值电压大于第二P型器件的阈值电压；
在所述第一N区、第二N区、第一P区以及第二P区的基底上形成栅介质层以及位于所述栅介质层上的第一功函数层；
对所述第一P区的第一功函数层下方的栅介质层进行还原处理，增加所述第一P区栅介质层内的氧空位含量；
在进行所述还原处理之后，在所述第一P区和第二P区的第一功函数层上形成第二功函数层；
在所述第二N区的第一功函数层上、第一P区和第二P区的第二功函数层上形成第三功函数层；
在所述第一N区的第一功函数层上、以及所述第三功函数层上形成N型功函数层。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述还原处理的方法包括：在还原性气体氛围下进行退火工艺。
3.如权利要求2所述的半导体结构的形成方法，其特征在于，所述还原性气体包括H2、N2、CO或者H2S中的一种或多种。
4.如权利要求2所述的半导体结构的形成方法，其特征在于，所述还原处理的处理温度在200℃～700℃范围内。
5.如权利要求1所述的半导体结构的形成方法，其特征在于，所述还原处理的方法包括：采用氢等离子体对所述第一P区的栅介质层进行等离子体处理。
6.如权利要求5所述的半导体结构的形成方法，其特征在于，所述等离子体处理的工艺参数包括：采用的功率在10W～100W范围内。
7.如权利要求1所述的半导体结构的形成方法，其特征在于，在进行所述还原处理之前，还包括，在所述第一N区、第二N区和第二P区的第一功函数层上形成掩膜层；在进行所述还原处理之后，去除所述掩膜层。
8.如权利要求7所述的半导体结构的形成方法，其特征在于，所述掩膜层的材料为非晶硅。
9.如权利要求8所述的半导体结构的形成方法，其特征在于，形成所述掩膜层的工艺步骤包括：在所述第一N区、第二N区、第一P区和第二P区的第一功函数层上形成非晶硅膜；在形成所述非晶硅膜之后，对所述第一功函数层进行退火处理；在进行所述退火处理之后，刻蚀去除位于所述第一P区的非晶硅膜，剩余的非晶硅膜作为所述掩膜层。
10.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一功函数层的材料、第二功函数层以及第三功函数层的材料均为P型功函数材料。
11.如权利要求10所述的半导体结构的形成方法，其特征在于，所述P型功函数材料包括Ta、TiN、TaN、TaSiN或TiSiN中的一种或几种。
12.如权利要求1所述的半导体结构的形成方法，其特征在于，所述栅介质层的材料为高k栅介质材料。
13.如权利要求12所述的半导体结构的形成方法，其特征在于，在形成所述栅介质层之前，还在所述第一N区、第二N区、第一P区以及第二P区的基底上形成界面层。
14.如权利要求1所述的半导体结构的形成方法，其特征在于，所述N型功函数层的材料为TiAl、TiAlC、TaAlN、TiAlN、TaCN和AlN中的一种或几种。
15.如权利要求1所述的半导体结构的形成方法，其特征在于，还包括，在所述N型功函数层上形成栅电极层。
16.一种半导体结构，其特征在于，包括：
基底，所述基底包括具有第一N型器件的第一N区、具有第二N型器件的第二N区、具有第一P型器件的第一P区以及具有第二P型器件的第二P区，且所述第一N型器件的阈值电压小于第二N型器件的阈值电压，所述第一P型器件的阈值电压大于第二P型器件的阈值电压；
位于所述第一N区、第二N区、第一P区以及第二P区的基底上的栅介质层；
位于所述栅介质层上的第一功函数层，其中，所述第一P区的栅介质层内的氧空位含量大于第二P区的栅介质层内的氧空位含量；
位于所述第一P区和第二P区的第一功函数层上的第二功函数层；
位于所述第二N区的第一功函数层上、第一P区和第二P区的第二功函数层上的第三功函数层；
位于所述第一N区的第一功函数层上、以及所述第三功函数层上的N型功函数层。
17.如权利要求16所述的半导体结构，其特征在于，所述栅介质层的材料为高k栅介质材料。
18.如权利要求17所述的半导体结构，其特征在于，所述半导体结构还包括：位于所述基底与所述栅介质层之间的界面层。
19.如权利要求16所述的半导体结构，其特征在于，所述第一功函数层、第二功函数层和第三功函数层的材料均为P型功函数材料。
20.如权利要求16所述的半导体结构，其特征在于，所述半导体结构还包括，位于所述N型功函数层上的栅电极层。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112151451A (zh) * 2019-06-28 2020-12-29 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101095223A (zh) * 2004-09-08 2007-12-26 英特尔公司 制造具有高k栅极介电层和金属栅电极的半导体器件的方法
US20100176460A1 (en) * 2009-01-09 2010-07-15 Kabushiki Kaisha Toshiba Semiconductor device and method of fabricating the same
CN103094214A (zh) * 2011-11-04 2013-05-08 中芯国际集成电路制造(上海)有限公司 制作半导体器件的方法
CN103854982A (zh) * 2012-11-30 2014-06-11 中国科学院微电子研究所 半导体器件的制造方法
CN104425384A (zh) * 2013-09-10 2015-03-18 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法
CN104979177A (zh) * 2014-04-04 2015-10-14 中芯国际集成电路制造(上海)有限公司 栅极结构及其制作方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101095223A (zh) * 2004-09-08 2007-12-26 英特尔公司 制造具有高k栅极介电层和金属栅电极的半导体器件的方法
US20100176460A1 (en) * 2009-01-09 2010-07-15 Kabushiki Kaisha Toshiba Semiconductor device and method of fabricating the same
CN103094214A (zh) * 2011-11-04 2013-05-08 中芯国际集成电路制造(上海)有限公司 制作半导体器件的方法
CN103854982A (zh) * 2012-11-30 2014-06-11 中国科学院微电子研究所 半导体器件的制造方法
CN104425384A (zh) * 2013-09-10 2015-03-18 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法
CN104979177A (zh) * 2014-04-04 2015-10-14 中芯国际集成电路制造(上海)有限公司 栅极结构及其制作方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112151451A (zh) * 2019-06-28 2020-12-29 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法

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