CN103178012B - 具有金属栅极的cmos器件及其形成方法 - Google Patents

具有金属栅极的cmos器件及其形成方法 Download PDF

Info

Publication number
CN103178012B
CN103178012B CN201210115586.7A CN201210115586A CN103178012B CN 103178012 B CN103178012 B CN 103178012B CN 201210115586 A CN201210115586 A CN 201210115586A CN 103178012 B CN103178012 B CN 103178012B
Authority
CN
China
Prior art keywords
metal
containing layer
layer
grid
pmos
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN201210115586.7A
Other languages
English (en)
Other versions
CN103178012A (zh
Inventor
钟升镇
朱鸣
庄学理
杨宝如
吴伟成
梁家铭
吴欣桦
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN103178012A publication Critical patent/CN103178012A/zh
Application granted granted Critical
Publication of CN103178012B publication Critical patent/CN103178012B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28088—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being a composite, e.g. TiN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/823842—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different gate conductor materials or different gate conductor implants, e.g. dual gate structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823857—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4966—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
    • H01L29/513—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being perpendicular to the channel plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/517—Insulating materials associated therewith the insulating material comprising a metallic compound, e.g. metal oxide, metal silicate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7843—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being an applied insulating layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Composite Materials (AREA)
  • Materials Engineering (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

一种方法包括形成PMOS器件。该方法包括：在半导体衬底的上方和PMOS区中形成栅极介电层；在栅极介电层的上方和PMOS区中形成第一含金属层；使用含氧工艺气体对PMOS区的第一含金属层实施处理；并且在第一含金属层的上方和PMOS区中形成第二含金属层。第二含金属层具有低于硅的带隙中心功函数的功函数。第一含金属层和第二含金属层形成PMOS器件的栅极。本发明还提供一种具有金属栅极的CMOS器件。

Description

具有金属栅极的CMOS器件及其形成方法
技术领域
本发明涉及半导体器件，具体而言，涉及一种CMOS器件及其形成方法。
背景技术
金属-氧化物-半导体(MOS)器件是集成电路中的基本构建元件。现有的MOS器件一般具有栅电极，使用诸如离子注入或热扩散的掺杂操作，该栅电极含有掺杂有p-型或n-型杂质的多晶硅。可以调节栅电极的功函数为硅的能带边缘。对于n-型金属-氧化物-半导体(NMOS)器件，可以调节功函数为接近于硅的导带。对于P-型金属-氧化物-半导体(PMOS)器件，可以调节功函数接近于硅的价带。通过选择合适的杂质可以实现调节多晶硅栅电极的功函数。
具有多晶硅栅电极的MOS器件呈现出载体耗尽效应(也被称为多晶耗尽效应)。当应用的电场从接近栅级电介质的栅极区扫除载流子时发生多晶耗尽效应，形成耗尽层。在n-掺杂的多晶硅层中，耗尽层包括离子化的非移动施主能级，其中在p-掺杂的多晶硅层中，耗尽层包括离子化的非移动受主能级。耗尽效应导致有效栅级电介质厚度的增加，使得在半导体的表面形成反转层更加困难。
可以通过形成金属栅电极或金属硅化物栅电极解决多晶耗尽问题，其中用于NMOS器件和PMOS器件的金属化栅极也可以具有能带边缘功函数。由于NMOS器件和PMOS器件具有对功函数的不同需求，采用双栅极CMOS器件，采用后栅极方法可以形成该双栅极CMOS器件。
后栅极方法常常包括为PMOS器件和NMOS器件形成伪栅极的步骤。然后去除PMOS器件和NMOS器件的伪栅极，并且将具有不同功函数的金属填充至被PMOS器件和NMOS器件的伪栅极留下的开口中。
发明内容
为了解决现有技术中存在的问题，根据本发明的一个方面，提供了一种方法，包括形成P-型金属-氧化物-半导体(PMOS)器件，该P-型金属-氧化物-半导体(PMOS)器件包括：在半导体衬底上方和PMOS区中形成栅极介电层；在所述栅极介电层的上方和所述PMOS区中形成第一含金属层；使用含氧工艺气体对位于所述PMSO区中的所述第一含金属层实施处理；以及在所述第一含金属层上方和所述PMOS区中形成第二含金属层，其中，所述第二含金属层具有低于硅的带隙中心功函数的功函数，并且其中，所述第一含金属层和所述第二含金属层形成所述PMOS器件的栅极。
在上述方法中，其中，所述第一含金属层具有接近硅的带隙中心功函数的功函数。
在上述方法中，其中，所述第一含金属层具有接近硅的带隙中心功函数的功函数，其中，所述第一含金属层包含氮化钛。
在上述方法中，还包括形成n-型金属-氧化物-半导体(NMOS)器件，该n-型金属-氧化物-半导体(NMOS)器件包括：当执行在所述PMOS区中形成所述栅极介电层的步骤时，同时在NMOS区中形成所述栅极介电层；当执行在所述PMOS区中形成所述第一含金属层的步骤时，同时在所述NMOS区中形成所述第一含金属层；当执行对所述PMOS区中的所述第一含金属层实施处理的步骤时，掩盖所述NMOS区中的所述第一含金属层从而避免处理所述NMOS区中的所述第一含金属层；以及当执行在所述PMOS区中形成所述第二含金属层的步骤时，同时在所述NMOS区中形成所述第二含金属层，其中，所述NMOS器件的栅极包含所述第一含金属层和所述第二含金属层。
在上述方法中，还包括形成n-型金属-氧化物-半导体(NMOS)器件，该n-型金属-氧化物-半导体(NMOS)器件包括：当执行在所述PMOS区中形成所述栅极介电层的步骤时，同时在NMOS区中形成所述栅极介电层；当执行在所述PMOS区中形成所述第一含金属层的步骤时，同时在所述NMOS区中形成所述第一含金属层；当执行对所述PMOS区中的所述第一含金属层实施处理的步骤时，掩盖所述NMOS区中的所述第一含金属层从而避免处理所述NMOS区中的所述第一含金属层；以及当执行在所述PMOS区中形成所述第二含金属层的步骤时，同时在所述NMOS区中形成所述第二含金属层，其中，所述NMOS器件的栅极包含所述第一含金属层和所述第二含金属层，上述方法还包括：在形成所述第一含金属层的步骤之后，在所述第一含金属层的上方形成伪层，其中，所述伪层延伸至所述PMOS区和所述NMOS区内；在实施所述处理的步骤之前，去除所述PMOS区的所述伪层，其中，在处理期间，所述NMOS区中的所述伪层的一部分未被去除，以及在实施所述处理的步骤之后，去除所述NMOS区中的所述伪层的所述一部分。
在上述方法中，其中，所述处理包括等离子体处理。
在上述方法中，其中，所述含氧工艺气体包含氧气(O2)。
在上述方法中，其中，所述含氧工艺气体包含氧气(O2)，其中，采用基本上纯的氧气来实施所述处理。
根据本发明的另一方面，还提供了一种方法，包括：在半导体衬底上方形成栅极介电层，其中，所述栅极介电层包括位于P-型金属-氧化物-半导体(PMOS)区中的第一部分和位于N-型金属-氧化物-半导体(NMOS)区中的第二部分；在所述栅极介电层上方形成第一含金属层，其中，所述第一含金属层包括位于所述PMOS区中的第一部分和位于所述NMOS区中的第二部分；在所述第一含金属层上方形成伪层，其中，所述伪层包括位于所述PMOS区中的第一部分和位于所述NMOS区中的第二部分；去除所述伪层的所述第一部分从而暴露出所述第一含金属层的所述第一部分；对所述第一含金属层的所述第一部分实施处理，其中，在处理期间，所述第一含金属层的所述第二部分被所述伪层的所述第二部分的至少下部覆盖；去除所述伪层的所述第二部分的至少下部；以及同时将第二含金属层填充至第一开口和第二开口内，其中，通过去除所述伪层的所述第一部分留下所述第一开口，通过去除所述伪层的所述第二部分留下所述第二开口。
在上述方法中，其中，所述处理包括等离子体处理，并且采用包含氧气的工艺气体实施。
在上述方法中，其中，所述处理包括等离子体处理，并且采用包含氧气的工艺气体实施，其中，采用基本上纯的氧气实施所述处理。
在上述方法中，还包括：去除所述伪层的所述第一部分的上部；以及在处理之前，同时去除所述伪层的所述第一部分的下部和所述伪层的所述第二部分的上部，其中，暴露出所述第一含金属层的所述第一部分，并且其中，不暴露所述第一含金属层的所述第二部分。
在上述方法中，其中，所述第一含金属层具有接近硅的带隙中心功函数的功函数，并且其中，所述第二含金属层具有低于所述硅的带隙中心功函数的功函数。
根据本发明又一方面，还提供了一种器件，包括P-型金属-氧化物-半导体(PMOS)器件，包括第一栅极，其中所述第一栅极包括：栅极介电层，位于半导体衬底的上方；第一含金属层，位于所述栅极介电层的上方，其中，所述第一含金属层包含氧；以及第二含金属层，位于所述第一含金属层的上方，其中，所述第二含金属层具有低于硅的带隙中心功函数的功函数。
在上述器件中，其中，所述第一含金属层包括氮化钛。
在上述器件中，还包括介于所述第一含金属层和所述第二含金属层之间的氮化钛层。
在上述器件中，还包括：包括第二栅极的N-型金属-氧化物-半导体(NMOS)器件，其中，所述第二栅极与所述第一栅极具有基本上相同的结构，其中，位于所述第一栅极中的每一层都具有位于所述第二栅极中的相应层，其中所述第二栅极中的每一层都具有位于所述第一栅极中的相应层，并且其中所述第一栅极中的每一层与位于所述第二栅极中的相应层包括基本上相同的材料，并且具有基本上相同的厚度。
在上述器件中，还包括：包括第二栅极的N-型金属-氧化物-半导体(NMOS)器件，其中，所述第二栅极与所述第一栅极具有基本上相同的结构，其中，位于所述第一栅极中的每一层都具有位于所述第二栅极中的相应层，其中所述第二栅极中的每一层都具有位于所述第一栅极中的相应层，并且其中所述第一栅极中的每一层与位于所述第二栅极中的相应层包括基本上相同的材料，并且具有基本上相同的厚度，其中，所述第二栅极包括与所述第一栅极的所述第一金属层位于基本上相同的层并且具有相同的厚度的第三含金属层。
在上述器件中，还包括：包括第二栅极的N-型金属-氧化物-半导体(NMOS)器件，其中，所述第二栅极与所述第一栅极具有基本上相同的结构，其中，位于所述第一栅极中的每一层都具有位于所述第二栅极中的相应层，其中所述第二栅极中的每一层都具有位于所述第一栅极中的相应层，并且其中所述第一栅极中的每一层与位于所述第二栅极中的相应层包括基本上相同的材料，并且具有基本上相同的厚度，其中，所述第二栅极包括与所述第一栅极的所述第一金属层位于基本上相同的层并且具有相同的厚度的第三含金属层，其中，所述第一含金属层和所述第三含金属层包括相同的金属，并且其中，所述第三含金属层具有低于所述第一含金属层的氧浓度。
在上述器件中，还包括：包括第二栅极的N-型金属-氧化物-半导体(NMOS)器件，其中，所述第二栅极与所述第一栅极具有基本上相同的结构，其中，位于所述第一栅极中的每一层都具有位于所述第二栅极中的相应层，其中所述第二栅极中的每一层都具有位于所述第一栅极中的相应层，并且其中所述第一栅极中的每一层与位于所述第二栅极中的相应层包括基本上相同的材料，并且具有基本上相同的厚度，其中，所述第一栅极和所述第二栅极是同一栅极带的部分，并且其中，位于所述同一栅极带中并且连续地从所述第一栅极延伸至所述第二栅极的任何层都不具有位于所述第一栅极和所述第二栅极之间并且垂直于所述半导体衬底的主表面的可见界面。
附图说明
为了更充分地理解实施例及其优点，现在将结合附图所进行的以下描述作为参考，其中：
图1至图10是根据一些示例性实施例制造互补金属-氧化物-半导体(CMOS)器件的中间阶段的剖视图；
图11示出了根据一些示例性实施例的p-型金属-氧化物-半导体(PMOS)器件和n-型金属-氧化物-半导体(NMOS)器件的俯视图，其中PMOS器件和NMOS器件的栅极是连续的栅极带的一部分；以及
图12示出了根据一些示例性实施例的图11中示出的器件的剖视图。
具体实施方式
在下文详细地论述本发明实施例的制造和使用。然而，应当理解，实施例提供了许多可以在各种具体环境中实现的可应用的发明概念。所论述的具体实施例仅仅是示例性的，而不是用于限制本发明的范围
根据各个实施例提供了互补金属-氧化物-半导体(CMOS)器件及其形成方法。示出了形成CMOS器件的中间阶段。讨论了实施例的变化。在所有的各个附图和示例性实施例中，相似的参考标号用于表示相似的元件。
图1至图10是根据一些示例性实施例制造CMOS器件的中间阶段的剖视图。参考图1，提供了衬底20，衬底20可以由诸如，硅、硅-锗(SiGe)等的半导体材料形成。浅沟槽隔离区21形成在衬底20中，并且可以用于限定有源区104和有源区204。有源区104位于N-型金属-氧化物-半导体(NMOS)区100中。有源区204位于P-型金属-氧化物-半导体(PMOS)区200中。界面层22形成在衬底20上。界面层22可以包含化学氧化物、热氧化物、及氮氧化硅等等，并且可以通过氧化衬底20形成。
然后形成层24、层26、层28和层30，并且将其延伸至NMOS区100和PMOS区200内。在界面层22的上方形成介电层24。根据一些实施例，介电层24包含氧化硅，氮化硅，或其多层。在可选的实施例中，介电层24由高-k介电材料组成，因而在整个说明书中可选地被称为高-k介电层24。高-k介电层24可以具有大于约7.0的k值，并且可以包含Hf、Al、Zr、La、Mg、Ba、Ti、Pb、及其组合的金属氧化物或者硅酸盐。示例材料包括MgOx、BaTixOy、BaSrxTiyOz、PbTixOy、PbZrxTiyOz等等，值X和Y介于0和1之间。高-k介电层24的厚度可以介于约1nm和约10nm之间。然而，本领域技术人员将了解，整个说明书中描述的尺寸是实例，并且可以变化为不同值。介电层24的形成方法可以包括分子束沉积(MBD)、原子层沉积(ALD)、物理汽相沉积(PVD)等等。
在介电层24的上方形成带隙中心(mid-gap)含金属层26。在一些实施例中，带隙中心含金属层26具有带隙中心功函数，该带隙中心功函数可以接近于硅的导带和价带的中间能级。硅的导带和价带分别是5.17eV和4.05eV。因此，硅的导带和价带的中间能级是4.6eV。在一些实施例中，带隙中心含金属层26的带隙中心功函数是介于约4.5eV和约4.7eV之间。在一些示例性实施例中，带隙中心含金属层26包含氮化钛(TiN)。在可选的实施例中，带隙中心含金属层26的示例材料包含诸如TaC、TaN、TaAlN、TaSiN、TaCN及其组合物的含钽材料和/或含钛材料。
接下来形成伪多晶硅层28和硬掩模层30。伪多晶硅层28可以具有介于约30nm和约100nm之间的厚度，然而可以使用不同的厚度。硬掩模层30可以包含诸如氮化硅、氧化硅、氮氧化硅、碳化硅等的介电材料。
图2示出了图1中的堆叠层的图案化。结果是，在NMOS区100中形成栅极堆叠138，及在PMOS区200中形成栅极堆叠238，其中，栅极堆叠138和栅极堆叠238中的层是图1中的相应层的剩余部分。栅极堆叠138包括界面层122、介电层124、带隙中心含金属层126、伪多晶硅层128、及硬掩模层130。栅极堆叠238包括界面层222、介电层224、带隙中心含金属层226、伪多晶硅层228、及硬掩模层230。
图3示出了分别位于NMOS区100和PMOS区200中的NMOS器件102和PMOS器件202的一些部件的形成。该部件可以包括源极/漏极延伸区142和源极/漏极延伸区242、栅极间隔件143和栅极间隔件243、源极/漏极区144和源极/漏极区244、及源极/漏极硅化物146和源极/漏极硅化物246。在NMOS器件102的上方形成可以具有张应力的接触蚀刻终止层(CESL)140，在PMOS器件202的上方形成可以具有压应力的CESL240。PMOS器件202还可以包括可以由硅锗形成的应力器(未示出)，其中源极/漏极区144可以形成在应力器中。
在图4中，首先均厚形成高度高于硬掩模层130和硬掩模层230的上表面的层间介电(ILD)54。在一些实施例中，ILD54可以包含含碳氧化物。然后实施化学机械抛光(CMP)来去除多余的ILD54，从而使ILD54的上表面54A分别与硬掩模层130的上表面130A和硬掩模层203的上表面230A齐平。
图5示出了选择性去除硬掩模层230和伪多晶硅层228的上部，并没有去除伪多晶硅层228的下部。在一些实施例中，形成光刻胶156来覆盖NMOS区100。可以采用稀释的HF来实施去除硬掩模层230。可以采用干法或湿法蚀刻来实施去除伪多晶硅层228的上部。在使用干法蚀刻的情况下，工艺气体可以包含CF4、CHF3、NF3、Br2、HBr、Cl2或其组合物。
在一些实施例中，余下的伪多晶硅层228的厚度T2可以介于伪多晶硅层228被去除前的厚度T1的约1/3和约1/2之间，但是厚度T2可以更大或更小。在一些实施例中，厚度T2小于约300nm，并且可以介于约200nm和约300nm之间。在蚀刻伪栅极多晶硅层228之后，去除光刻胶156。
图6示出了NMOS区100中的硬掩模层130的去除。在一些实施例中，为了去除硬掩模层130没有形成光刻胶，但是也可以形成光刻胶来覆盖PMOS区200。选择用于去除硬掩模层130的蚀刻剂从而蚀刻剂浸蚀硬掩模层130，而基本上不对伪多晶硅层128和伪多晶硅层228进行蚀刻。
参考图7，同时蚀刻伪多晶硅层128和伪多晶硅层228，直到暴露出带隙中心含金属层226。同样对伪多晶硅层128的上部进行蚀刻，并且仍然保留伪多晶硅层128的下部来覆盖带隙中心含金属层126。选择蚀刻剂从而该蚀刻剂基本上不蚀刻暴露后的带隙中心含金属层226。在一些实施例中，伪多晶硅层128的厚度T3大于约200nm，例如，厚度T3也可以是介于厚度T1的约1/3和约1/2之间(图4)。
在暴露出带隙中心含金属层226之后，采用含氧工艺气体对带隙中心含金属层226实施处理。该含氧工艺气体可以包含氧气(O2)、臭氧等等。也可以采用诸如氮气(N2)、氢气(H2)等的载气。在一些实施例中，含氧工艺气体中的氧气的体积比可以大于约10％、大于约25％、或者大于约50％。含氧工艺气体也可以是纯氧。
可以采用等离子体处理实施处理。在一些示例性实施例中，处理功率是介于约200瓦和约1000之间。含氧工艺气体的压力可以介于约2mTorr和约5mTorr之间。偏置功率(biaspower)可以小于约50瓦。处理的持续时间可以介于约5秒和约60秒之间。
在处理期间，因为伪多晶硅层128保留在带隙中心含金属层126的顶部，没有对带隙中心含金属层126进行处理，从而没有改变带隙中心含金属层126的功函数。由于处理，增加了带隙中心含金属层226的功函数，例如，从带隙中心功函数至接近于硅的价带。在一些实施例中，通过处理带隙中心含金属层226的功函数可以增加约0.5eV或者大于0.5eV。因此，在一些示例性实施例中，含金属层226可以不再是带隙中心含金属层。在处理之后，含金属层226的功函数可以大于带隙中心含金属层126的功函数，例如，大于约0.5eV，尽管含金属层126和含金属层226最初是由相同的材料组成的。此外，由于处理，与带隙中心含金属层126相比，含金属层226可以包含更多的氧。
在处理之后，去除伪多晶硅层128。然后填充由伪多晶硅层128和伪多晶硅层228留下的沟槽，如图8中所示。填充的含金属层可能具有低于硅的带隙中心功函数的整体功函数。在一些实施例中，首先填充氮化钽层60，接下来形成含金属层62。含金属层62的功函数可以大于例如，约4.1eV。含金属层62的示例材料包含TaC、TiAl、Ti、TiAlN、TaSiN、TaCN、其组合物，及其多层。在示例性实施例中，含金属层62包括TiAl层、位于TiAl层上方的TaN层、及位于TaN层上方的TiN层。留下的沟槽可以由诸如铝的填充金属来填充，其示出为金属层64。
参考图9，实施CMP来去除多余的金属，从而使金属层60/62/64的上表面与ILD54的上表面齐平。金属层的剩余部分以160和260，162和262，以及164和264标示。从而形成了NMOS器件102的替代栅极168和PMOS器件202的替代栅极268，其中替代栅极168包括层126、层160、层162和层164，以及替代栅极268包括层226、层260、层262和层264。图10示出了在形成ILD70和接触塞72之后的结构。因而完成了NMOS器件102和PMOS器件202的形成。
在最终的NMOS器件102中，替代栅极168包括位于带隙中心含金属层126上方的诸如层162的低功函数金属层。因而最终的栅极168具有低功函数，其适用于倾向于低功函数的NMOS器件102。在PMOS器件202中，一方面，替代栅极268包括位于高功函数含金属层226上方的诸如层262的低功函数金属层。由于存在高功函数含金属层226，最终的栅极268具有比栅极168更高的功函数。因而栅极268的功函数适用于倾向于高功函数的PMOS器件202。
图11和图12分别示出根据一些实施例的NMOS器件102和PMOS器件202的示例性俯视图和示例性剖视图。在图11和图12中的实施例中，将NMOS器件102的栅极和PMOS器件202的栅极连接成连续的栅极带。值得注意的是图11和图12中的实施例是示例，并且在可选的实施例中，可以不将图10中的替代栅极168和替代栅极268连接起来。参考图11，栅极168和栅极268是从NMOS器件102的有源区104的上方延伸至PMOS器件202的有源区204的上方的同一金属栅极带68的一部分。如图12中所示，栅极168和栅极268可以具有基本上相同的结构。栅极168中的每一层都可以具有位于栅极268中的相应层，其中栅极168和栅极268中相应层由基本上相同的材料组成，并且具有基本上相同的厚度，除了层226可以含有比层126更高的氧浓度。同样地，栅极268中的每一层都可以具有位于栅极168中相应层，其中栅极168和栅极268中相应层由基本上相同材料构成，并且具有基本上相同的厚度，除了层226可以含有比层126更高的氧浓度。此外，PMOS器件202包含位于含金属层226上方的低功函数层(诸如，图10中层262)。
如图12中所示，形成栅极168和栅极268的金属层连续地从有源区104的上方延伸至有源区204的上方。绘制线178来标记栅极168的边界。绘制线278来标记栅极268的边界。注意在栅极168和栅极268之间，栅极带68可以不具有任何明显的以图12中的线76示出的方向延伸的界面。这是因为金属栅极168和金属栅极268中的所有层可以采用相同的沉积工艺来沉积的事实。相反的是，在传统器件中，共享同一栅极带的现有PMOS器件和NMOS器件的栅极之间可能例如具有明显的界面，这归因于PMOS器件和NMOS器件采用不同金属的来形成它们的栅极的事实。
实验结果表明处理可以显著改善使用低功函数金属形成的PMOS器件的性能。例如，在实验中，形成了第一、第二、第三、和第四样品PMOS器件。第一样品PMOS器件包含没有被处理的TiN层。第二样品PMOS器件包含用10％体积分数的氧气(O2)处理的TiN层，余下90％的工艺气体是载气。第三样品PMOS器件包含用25％体积分数的氧气(O2)处理的TiN层，余下75％的工艺气体是载气。第四样品PMOS器件包含用100％体积分数的氧气(O2)处理的TiN层。据发现第二样品的饱和阈值电压比第一样品的饱和阈值电压低50mV。第三样品的饱和阈值电压比第一样品的饱和阈值电压低100mV。第四样品的饱和阈值电压比第一样品的饱和阈值电压低150mV。同样地，第二、第三、和第四样品的线性阈值电压也明显比第一样品的线性阈值电压低，第二、第三、和第四样品具有越来越小的线性阈值电压。这些结果表明PMOS器件的性能的显著改善归因于处理。此外，该结果也表明可以通过调节诸如用于处理的工艺气体中氧气百分数的处理条件实现PMOS器件性能的调节。
根据实施例，一种方法包括形成PMOS器件。该方法包括：在半导体衬底的上方和PMOS区中形成栅极介电层；在栅极介电层的上方和PMOS区中形成第一含金属层；采用含氧工艺气体对PMOS区中的第一含金属层实施处理；以及在第一含金属层的上方和PMOS区中形成第二含金属层。第二含金属层具有比硅的带隙中心功函数低的功函数。第一含金属层和第二含金属层形成了PMOS器件的栅极。
根据其他实施例，一种方法包括在半导体衬底的上方形成栅极介电层，其中栅极介电层包括位于PMOS区中的第一部分和位于NMOS区中的第二部分。在栅极介电层的上方形成第一含金属层，其中第一含金属层包括位于PMOS区中的第一部分和位于NMOS区中的第二部分。在第一含金属层的上方形成伪层，其中该伪层包括位于PMOS区中的第一部分和位于NMOS区中的第二部分。去除伪层的第一部分从而暴露出第一含金属层的第一部分。对第一含金属层的第一部分实施处理。在处理过程中，第一含金属层的第二部分被伪层的第二部分的至少下部覆盖。然后去除伪层的第二部分的至少下部。将第二含金属层同时填充到第一开口和第二开口内，其中通过去除伪层的第一部分留下第一开口，通过去除伪层的第二部分留下第二开口。
根据又一些实施例，一种PMOS器件包括：位于半导体衬底的上方的栅极介电层；位于栅极介电层上方的第一含金属层，其中第一含金属层包含氧。PMOS器件还包括位于第一含金属层的上方的第二含金属层，其中第二含金属层具有比硅的带隙中心功函数低的功函数。
尽管已经详细地描述了实施例及其优势，但应该理解，可以在不背离所附权利要求限定的实施例的精神和范围的情况下，进行各种改变、替换和更改。而且，本申请的范围并不仅限于本说明书中描述的工艺、机器、制造、材料组分、装置、方法和步骤的特定实施例。作为本领域普通技术人员根据本发明应很容易理解，根据本发明可以利用现有的或今后开发的用于执行与本文所述相应实施例基本上相同的功能或者获得基本上相同的结果的工艺、机器、制造、材料组分、装置、方法或步骤。因此，所附权利要求预期在其范围内包括这样的工艺、机器、制造、材料组分、装置、方法或步骤。此外，每条权利要求构成单独的实施例，并且多个权利要求和实施例的组合在本发明的范围内。

Claims (15)

1.一种CMOS器件形成方法，包括：
形成P-型金属-氧化物-半导体(PMOS)器件，包括：
在半导体衬底上方和PMOS区中形成栅极介电层；
在所述栅极介电层的上方和所述PMOS区中形成第一含金属层；
使用含氧工艺气体对位于所述PMOS区中的所述第一含金属层实施处理；以及
在所述第一含金属层上方和所述PMOS区中形成第二含金属层，其中，所述第二含金属层具有低于硅的带隙中心功函数的功函数，并且其中，所述第一含金属层和所述第二含金属层形成所述PMOS器件的栅极，
形成n-型金属-氧化物-半导体(NMOS)器件，包括：
当执行在所述PMOS区中形成所述栅极介电层的步骤时，同时在NMOS区中形成所述栅极介电层；
当执行在所述PMOS区中形成所述第一含金属层的步骤时，同时在所述NMOS区中形成所述第一含金属层；
当执行对所述PMOS区中的所述第一含金属层实施处理的步骤时，掩盖所述NMOS区中的所述第一含金属层从而避免处理所述NMOS区中的所述第一含金属层，其中当执行使用含氧工艺气体对所述PMOS区中的所述第一含金属层实施处理的步骤时，所述PMOS区中第一含金属层暴露于所述含氧工艺气体中；以及
当执行在所述PMOS区中形成所述第二含金属层的步骤时，同时在所述NMOS区中形成所述第二含金属层，其中，所述NMOS器件的栅极包含所述第一含金属层和所述第二含金属层。
2.根据权利要求1所述的CMOS器件形成方法，其中，所述第一含金属层具有接近硅的带隙中心功函数的功函数。
3.根据权利要求2所述的CMOS器件形成方法，其中，所述第一含金属层包含氮化钛。
4.根据权利要求1所述的CMOS器件形成方法，还包括：
在形成所述第一含金属层的步骤之后，在所述第一含金属层的上方形成伪层，其中，所述伪层延伸至所述PMOS区和所述NMOS区内；
在实施所述处理的步骤之前，去除所述PMOS区的所述伪层，其中，在处理期间，所述NMOS区中的所述伪层的一部分未被去除，以及
在实施所述处理的步骤之后，去除所述NMOS区中的所述伪层的所述一部分。
5.根据权利要求1所述的CMOS器件形成方法，其中，所述处理包括等离子体处理。
6.根据权利要求1所述的CMOS器件形成方法，其中，所述含氧工艺气体包含氧气(O2)。
7.根据权利要求6所述的CMOS器件形成方法，其中，采用纯的氧气来实施所述处理。
8.一种CMOS器件形成方法，包括：
在半导体衬底上方形成栅极介电层，其中，所述栅极介电层包括位于P-型金属-氧化物-半导体(PMOS)区中的第一部分和位于N-型金属-氧化物-半导体(NMOS)区中的第二部分；
在所述栅极介电层上方形成第一含金属层，其中，所述第一含金属层包括位于所述PMOS区中的第一部分和位于所述NMOS区中的第二部分；
在所述第一含金属层上方形成伪层，其中，所述伪层包括位于所述PMOS区中的第一部分和位于所述NMOS区中的第二部分；
去除所述伪层的所述第一部分从而暴露出所述第一含金属层的所述第一部分；
对所述第一含金属层的所述第一部分实施处理，所述处理包括等离子体处理并且采用包含氧气的工艺气体实施，其中，在处理期间，所述第一含金属层的所述第二部分被所述伪层的所述第二部分的至少下部覆盖，在所述处理期间所述第一含金属层的所述第一部分暴露在所述包含氧气的工艺气体中；
去除所述伪层的所述第二部分的至少下部；以及
同时将第二含金属层填充至第一开口和第二开口内，其中，通过去除所述伪层的所述第一部分留下所述第一开口，通过去除所述伪层的所述第二部分留下所述第二开口。
9.根据权利要求8所述的CMOS器件形成方法，其中，采用纯的氧气实施所述处理。
10.根据权利要求8所述的CMOS器件形成方法，还包括：
去除所述伪层的所述第一部分的上部；以及
在处理之前，同时去除所述伪层的所述第一部分的下部和所述伪层的所述第二部分的上部，其中，暴露出所述第一含金属层的所述第一部分，并且其中，不暴露所述第一含金属层的所述第二部分。
11.根据权利要求8所述的CMOS器件形成方法，其中，所述第一含金属层具有接近硅的带隙中心功函数的功函数，并且其中，所述第二含金属层具有低于所述硅的带隙中心功函数的功函数。
12.一种CMOS器件，包括：
P-型金属-氧化物-半导体(PMOS)器件，包括第一栅极，其中所述第一栅极包括：
栅极介电层，位于半导体衬底的上方；
第一含金属层，位于所述栅极介电层的上方，其中，所述第一含金属层包含氧；以及
第二含金属层，位于所述第一含金属层的上方，其中，所述第二含金属层具有低于硅的带隙中心功函数的功函数，
所述器件，还包括：
包括第二栅极的N-型金属-氧化物-半导体(NMOS)器件，其中，所述第二栅极与所述第一栅极具有相同的结构，其中，位于所述第一栅极中的每一层都具有位于所述第二栅极中的相应层，其中所述第二栅极中的每一层都具有位于所述第一栅极中的相应层，并且其中所述第一栅极中的每一层与位于所述第二栅极中的相应层包括相同的材料，并且具有相同的厚度，
所述第二栅极包括与所述第一栅极的所述第一含金属层位于相同的层并且具有相同的厚度的第三含金属层，所述第一含金属层和所述第三含金属层包括相同的金属，并且其中，所述第三含金属层具有低于所述第一含金属层的氧浓度。
13.根据权利要求12所述的CMOS器件，其中，所述第一含金属层包括氮化钛。
14.根据权利要求12所述的CMOS器件，还包括介于所述第一含金属层和所述第二含金属层之间的氮化钛层。
15.根据权利要求12所述的CMOS器件，其中，所述第一栅极和所述第二栅极是同一栅极带的部分，并且其中，位于所述同一栅极带中并且连续地从所述第一栅极延伸至所述第二栅极的任何层都不具有位于所述第一栅极和所述第二栅极之间并且垂直于所述半导体衬底的主表面的可见界面。
CN201210115586.7A 2011-12-20 2012-04-18 具有金属栅极的cmos器件及其形成方法 Expired - Fee Related CN103178012B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US13/331,214 US9142414B2 (en) 2011-12-20 2011-12-20 CMOS devices with metal gates and methods for forming the same
US13/331,214 2011-12-20

Publications (2)

Publication Number Publication Date
CN103178012A CN103178012A (zh) 2013-06-26
CN103178012B true CN103178012B (zh) 2016-05-04

Family

ID=48609261

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201210115586.7A Expired - Fee Related CN103178012B (zh) 2011-12-20 2012-04-18 具有金属栅极的cmos器件及其形成方法

Country Status (4)

Country Link
US (1) US9142414B2 (zh)
KR (1) KR101347943B1 (zh)
CN (1) CN103178012B (zh)
TW (1) TWI485809B (zh)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9147747B2 (en) * 2013-05-02 2015-09-29 United Microelectronics Corp. Semiconductor structure with hard mask disposed on the gate structure
US9520477B2 (en) 2015-03-16 2016-12-13 Taiwan Semiconductor Manufacturing Company Semiconductor device and fabricating method thereof
US10141321B2 (en) * 2015-10-21 2018-11-27 Silicon Storage Technology, Inc. Method of forming flash memory with separate wordline and erase gates
US10043886B2 (en) 2016-08-03 2018-08-07 Taiwan Semiconductor Manufacturing Company, Ltd. Metal gate formation through etch back process
US10804140B2 (en) 2018-03-29 2020-10-13 Taiwan Semiconductor Manufacturing Co., Ltd. Interconnect formation and structure
US11315786B2 (en) * 2020-03-06 2022-04-26 Nanya Technology Corporation Semiconductor device structure with fine patterns at different levels and method for forming the same

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7229873B2 (en) * 2005-08-10 2007-06-12 Texas Instruments Incorporated Process for manufacturing dual work function metal gates in a microelectronics device
CN101471303A (zh) * 2007-11-13 2009-07-01 台湾积体电路制造股份有限公司 双工函数半导体元件及其制法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4237332B2 (ja) 1999-04-30 2009-03-11 株式会社東芝 半導体装置の製造方法
JP2001257344A (ja) 2000-03-10 2001-09-21 Toshiba Corp 半導体装置及び半導体装置の製造方法
JP2002198441A (ja) 2000-11-16 2002-07-12 Hynix Semiconductor Inc 半導体素子のデュアル金属ゲート形成方法
KR100384774B1 (ko) * 2000-11-16 2003-05-22 주식회사 하이닉스반도체 반도체 소자의 게이트 제조방법
JP2004152995A (ja) * 2002-10-30 2004-05-27 Toshiba Corp 半導体装置の製造方法
US20060084217A1 (en) * 2004-10-20 2006-04-20 Freescale Semiconductor, Inc. Plasma impurification of a metal gate in a semiconductor fabrication process
DE102009015747B4 (de) * 2009-03-31 2013-08-08 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Verfahren zur Herstellung von Transistoren mit Metallgateelektrodenstrukturen und Gatedielektrikum mit großem ε und einer Zwischenätzstoppschicht

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7229873B2 (en) * 2005-08-10 2007-06-12 Texas Instruments Incorporated Process for manufacturing dual work function metal gates in a microelectronics device
CN101471303A (zh) * 2007-11-13 2009-07-01 台湾积体电路制造股份有限公司 双工函数半导体元件及其制法

Also Published As

Publication number Publication date
US9142414B2 (en) 2015-09-22
KR20130071328A (ko) 2013-06-28
CN103178012A (zh) 2013-06-26
TWI485809B (zh) 2015-05-21
US20130154022A1 (en) 2013-06-20
KR101347943B1 (ko) 2014-01-07
TW201327724A (zh) 2013-07-01

Similar Documents

Publication Publication Date Title
CN106684042B (zh) 半导体结构的制造方法
CN105470200B (zh) 具有金属栅极的半导体元件及其制作方法
US9263445B2 (en) Method of fabricating dual high-k metal gates for MOS devices
US7985690B2 (en) Method for a gate last process
US8357603B2 (en) Metal gate fill and method of making
CN103165674B (zh) 具有多阈值电压的FinFET
TWI573274B (zh) 半導體結構及其製造方法
US8679923B2 (en) Method for forming metal gate
CN103178012B (zh) 具有金属栅极的cmos器件及其形成方法
KR20150051147A (ko) 다중 일함수를 갖는 게이트 구조를 형성하는 방법 및 결과적인 제품
CN102856255B (zh) 具有金属栅极的半导体元件及其制作方法
US9252059B2 (en) Method for manufacturing semiconductor device
US8404544B1 (en) Fabrication methods of integrated semiconductor structure
KR101492716B1 (ko) 하이-k 및 금속 게이트 스택을 위한 디바이스 및 방법
US9349657B2 (en) Fabrication methods of integrated semiconductor structure
KR20130111174A (ko) 금속 게이트 반도체 디바이스 및 그 제조 방법
KR101539416B1 (ko) 증착 비균일성을 감소시킴으로써 채널 반도체 합금을 포함하는 트랜지스터에서의 임계 전압 변화의 감소
JP5203905B2 (ja) 半導体装置およびその製造方法
KR20190003343A (ko) 게이트 구조물 및 그 방법
US10332804B2 (en) Method for manufacturing CMOS structure
CN108257918B (zh) 半导体结构及其形成方法
CN108258028B (zh) 半导体结构及其形成方法
CN107591368B (zh) 多阈值电压鳍式场效应晶体管及其形成方法
CN106469652A (zh) 半导体器件及其形成方法
CN108155235A (zh) 半导体结构及其形成方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20160504

CF01 Termination of patent right due to non-payment of annual fee