CN106558584B - 半导体结构及其形成方法 - Google Patents

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Abstract

一种半导体结构及其形成方法，其中半导体结构包括：基底；位于第一区域部分基底表面的第一栅极结构，第一栅极结构包括第一功函数层；位于第二区域部分基底表面的第二栅极结构，第二栅极结构包括第二功函数层，第二功函数层的功函数类型与第一功函数层的功函数类型不同；位于第三区域基底表面的绝缘层，绝缘层覆盖第一栅极结构侧壁表面、第二栅极结构侧壁表面；位于第一栅极结构顶部表面、第二栅极结构顶部表面以及绝缘层顶部表面的上层介质层；位于上层介质层内的开口，开口底部暴露出第一金属栅极顶部、第二金属栅极顶部以及绝缘层顶部；填充满开口的导电层，导电层与第一金属栅极以及第二金属栅极电连接。本发明改善了半导体结构的电学性能。

Description

半导体结构及其形成方法
技术领域
本发明涉及半导体制造技术领域，特别涉及一种半导体结构及其形成方法。
背景技术
集成电路尤其超大规模集成电路的主要半导体器件是金属-氧化物-半导体场效应管(MOS晶体管)。随着集成电路制作技术的不断发展，半导体器件技术节点不断减小，半导体结构的几何尺寸遵循摩尔定律不断缩小。当半导体结构尺寸减小到一定程度时，各种因为半导体结构的物理极限所带来的二级效应相继出现，半导体结构的特征尺寸按比例缩小变得越来越困难。其中，在半导体制作领域，最具挑战性的是如何解决半导体结构漏电流大的问题。半导体结构的漏电流大，主要是由传统栅介质层厚度不断减小所引起的。
当前提出的解决方法是，采用高k栅介质材料代替传统的二氧化硅栅介质材料，并使用金属作为栅电极，以避免高k材料与传统栅电极材料发生费米能级钉扎效应以及硼渗透效应。高k金属栅的引入，减小了半导体结构的漏电流。
尽管高k金属栅极的引入能够在一定程度上改善半导体结构的电学性能，但是现有技术形成的半导体结构的电学性能仍有待提高。
发明内容
本发明解决的问题是提供一种半导体结构及其形成方法，改善形成的半导体结构的电学性能。
为解决上述问题，本发明提供一种半导体结构，包括：基底，所述基底包括第一区域、第二区域、以及位于第一区域和第二区域之间的第三区域，所述第一区域和第二区域的区域类型不同，所述基底部分表面形成有层间介质层；位于所述第一区域部分基底表面的第一栅极结构，所述第一栅极结构包括第一栅介质层、位于第一栅介质层表面的第一功函数层、以及位于第一功函数层表面的第一金属栅极；位于所述第二区域部分基底表面的第二栅极结构，所述第二栅极结构包括第二栅介质层、位于第二栅介质层表面的第二功函数层、以及位于第二功函数层表面的第二金属栅极，其中，所述第二功函数层的功函数类型与第一功函数层的功函数类型不同；位于所述第三区域基底表面的绝缘层，所述绝缘层覆盖相邻的第一栅极结构侧壁表面以及相邻的第二栅极结构侧壁表面；位于所述层间介质层顶部表面、第一栅极结构顶部表面、第二栅极结构顶部表面以及绝缘层顶部表面的上层介质层，所述上层介质层内具有开口，所述开口底部暴露出第一金属栅极顶部、第二金属栅极顶部以及绝缘层顶部；填充满所述开口的导电层，所述导电层与第一金属栅极以及第二金属栅极电连接。
可选的，在沿第一区域指向第二区域的方向上，所述绝缘层的宽度尺寸为5纳米至30纳米。
本发明还提供一种半导体结构的形成方法，包括：提供基底，所述基底包括第一区域、第二区域以及位于第一区域和第二区域之间的第三区域，所述第一区域和第二区域的区域类型不同；在所述基底部分表面形成伪栅，所述伪栅横跨第一区域、第二区域以及第三区域；在所述基底表面形成层间介质层，所述层间介质层覆盖伪栅侧壁；刻蚀去除位于所述第一区域的伪栅，暴露出第一区域部分基底表面；在所述暴露出的第一区域基底表面形成第一栅极结构，所述第一栅极结构包括第一栅介质层、位于第一栅介质层表面的第一功函数层、以及位于第一功函数层表面的第一金属栅极；刻蚀去除位于所述第二区域的伪栅，暴露出第二区域部分基底表面；在所述暴露出的第二区域基底表面形成第二栅极结构，所述第二栅极结构包括第二栅介质层、位于第二栅介质层表面的第二功函数层、以及位于第二功函数层表面的第二金属栅极；保留位于所述第三区域的伪栅作为位于第三区域基底表面的绝缘层，所述绝缘层覆盖相邻第一栅极结构侧壁表面和相邻的第二栅极结构侧壁表面；在所述层间介质层顶部表面、第一栅极结构顶部表面、第二栅极结构顶部表面以及绝缘层顶部表面形成上层介质层；在所述上层介质层内形成开口，所述开口底部暴露出第一金属栅极顶部以及第二金属栅极顶部，所述开口底部还暴露出绝缘层顶部；在所述开口内填充满导电层，所述导电层与第一金属栅极以及第二金属栅极电连接。
可选的，在同一道工艺步骤中，刻蚀去除位于所述第一区域和第二区域的伪栅。
可选的，刻蚀去除位于第一区域和第二区域的伪栅的工艺步骤包括：形成覆盖所述第三区域的伪栅顶部表面的第一图形层；以所述第一图形层为掩膜，采用干法刻蚀工艺刻蚀去除所述第一区域和第二区域的伪栅。
可选的，刻蚀去除位于第一区域和第二区域的伪栅的工艺步骤包括：在所述第一区域和第二区域伪栅顶部表面形成第一图形层；对所述第三区域的伪栅进行掺杂处理；去除所述第一图形层；采用无掩膜工艺刻蚀去除所述第一区域和第二区域的伪栅，所述无掩膜刻蚀工艺对第一区域和第二区域伪栅的刻蚀速率大于对第三区域伪栅的刻蚀速率。
可选的，所述基底还包括与第二区域相邻的第四区域，所述第四区域为通道晶体管区域；所述第四区域为NMOS区域，其中，形成的所述第二栅极结构还位于第四区域部分基底表面。
与现有技术相比，本发明的技术方案具有以下优点：
本发明提供一种结构性能优越的半导体结构，包括：第一区域、第二区域、以及位于第一区域和第二区域之间的第三区域，其中，第一区域和第二区域的区域类型不同；位于第一区域部分基底表面的第一栅极结构，所述第一栅极结构包括第一功函数层；位于第二区域部分基底表面的第二栅极结构，所述第二栅极结构包括第二功函数层，且第二功函数层和第一功函数层的功函数类型不同；还包括位于第三区域基底表面的绝缘层，所述绝缘层覆盖相邻的第一栅极结构侧壁表面以及相邻的第二栅极结构侧壁表面；位于第一栅极结构顶部表面、第二栅极结构顶部表面和绝缘层顶部表面的上层介质层，且所述上层介质层内形成有开口；填充满所述开口的导电层，所述导电层与第一金属栅极和第二金属栅极电连接，从而实现第一栅极结构和第二栅极结构之间的电连接。由于第一区域与第二区域的交界处形成有绝缘层，所述绝缘层起到阻隔第一功函数层和第二功函数层的作用，防止第一功函数层和第二功函数层在所述交界处发生横向相互扩散，避免第一功函数层和第二功函数层在所述交界处发生界面反应，从而避免所述界面反应引入的不良影响，因而提高半导体结构的电学性能。
进一步，在沿第一区域指向第二区域的方向上，所述绝缘层的宽度尺寸为5纳米至30纳米，在保证半导体结构满足小型化微型化的发展趋势的基础上，使得绝缘层能够有效的阻挡第一功函数层和第二功函数层相互扩散。
本发明还提供一种半导体结构的形成方法，在基底部分表面形成伪栅，所述伪栅横跨第一区域、第二区域和第三区域；刻蚀去除位于第一区域的伪栅，暴露出第一区域部分基底表面；在所述暴露出的第一区域基底表面形成第一栅极结构，所述第一栅极结构包括第一栅介质层、位于第一栅介质层表面的第一功函数层、以及位于第一功函数层表面的第一金属栅极；刻蚀去除位于所述第二区域的伪栅，暴露出第二区域部分基底表面；在所述暴露出的第二区域基底表面形成第二栅极结构，所述第二栅极结构包括第二栅介质层、位于第二栅介质层表面的第二功函数层、以及位于第二功函数层表面的第二金属栅极；保留位于所述第三区域的伪栅作为位于第三区域基底表面的绝缘层，所述绝缘层覆盖相邻第一栅极结构侧壁表面和相邻的第二栅极结构侧壁表面，因此形成的绝缘层能够阻挡第一功函数层与第二功函数层相互横向扩散，防止第一功函数层和第二功函数层在第三区域发生界面反应，从而改善形成的半导体结构的电学性能。
并且，在所述层间介质层顶部表面、第一栅极结构顶部表面、第二栅极结构顶部表面以及绝缘层顶部表面形成上层介质层；在所述上层介质层内形成开口，所述开口底部暴露出第一金属栅极顶部以及第二金属栅极顶部，所述开口底部还暴露出绝缘层顶部；在所述开口内填充满导电层，所述导电层与第一金属栅极以及第二金属栅极电连接，因此，通过所述导电层实现第一栅极结构与第二栅极结构电连接的目的。
同时，本发明中采用保留第三区域的伪栅作为第三区域基底表面的绝缘层的方法，节约了工艺步骤，使得半导体结构的形成工艺简单。
附图说明
图1至图2为现有技术一种半导体结构的示意图；
图3至图14为本发明一实施例提供的形成半导体结构过程的结构示意图。
具体实施方式
由背景技术可知，现有技术形成的半导体结构的电学性能有待提高。
经研究发现，为了同时满足NMOS管和PMOS管改善阈值电压(Threshold Voltage)的要求，通常采用不同的金属材料作为NMOS管和PMOS管的栅极结构中的功函数(WF，WorkFunction)层材料，NMOS管中的功函数层材料可称为N型功函数材料，PMOS管中的功函数层材料可称为P型功函数材料。当NMOS管和PMOS管共用同一个金属栅极时，在NMOS管和PMOS管的交界处N型功函数层和P型功函数层之间会具有N/P界面(N/P boundary Interface)，所述N/P界面处的功函数材料相互扩散相互影响，造成NMOS管和PMOS管的性能发生变化。
结合参考图1和图2，图2为图1沿AA1方向的剖面结构示意图，提供的半导体结构包括上拉(PU，Pull Up)晶体管、下拉(PD，Pull Down)晶体管以及通道(PG，Passing Gate)晶体管，其中，第一区域101为形成有上拉晶体管的区域，第二区域102为形成有下拉晶体管的区域，第三区域103为形成有通道晶体管的区域，通常的，上拉晶体管为PMOS管，下拉晶体管和通道晶体管为NMOS管。
半导体结构包括：包括第一区域101、第二区域102、第三区域103的衬底100，所述衬底100表面形成有若干分立的鳍部105；位于衬底100表面的隔离层104，所述隔离层104覆盖鳍部105部分侧壁表面；位于隔离层104部分表面的层间介质层110；位于隔离层104表面的高k栅介质层111，所述高k栅介质层111横跨第一区域101、第二区域102和第三区域103的鳍部105，且所述高k栅介质层111覆盖鳍部105部分顶部和侧壁表面；位于第一区域101的高k栅介质层111表面的P型功函数层112；位于所述第二区域102和第三区域103的高k栅介质层111表面的N型功函数层113，在第一区域101和第二区域102的交界处，所述N型功函数层113和P型功函数层112具有交界面；位于所述N型功函数层113表面和P型功函数层112表面的金属栅极106。
由于N型功函数层113和P型功函数层112具有交界面，使得N型功函数层113和P型功函数层112相互横向扩散相互影响，从而导致半导体结构的上拉晶体管和下拉晶体管之间的电学参数失配(Mismatch)变差，造成半导体结构的性能差。
为此，本发明提供一种半导体结构的形成方法，提供基底，所述基底包括第一区域、第二区域以及位于第一区域和第二区域之间的第三区域，所述第一区域和第二区域的区域类型不同；在所述基底部分表面形成伪栅，所述伪栅横跨第一区域、第二区域以及第三区域；在所述基底表面形成层间介质层，所述层间介质层覆盖伪栅侧壁；刻蚀去除位于所述第一区域的伪栅，暴露出第一区域部分基底表面；在所述暴露出的第一区域基底表面形成第一栅极结构，所述第一栅极结构包括第一栅介质层、位于第一栅介质层表面的第一功函数层、以及位于第一功函数层表面的第一金属栅极；刻蚀去除位于所述第二区域的伪栅，暴露出第二区域部分基底表面；在所述暴露出的第二区域基底表面形成第二栅极结构，所述第二栅极结构包括第二栅介质层、位于第二栅介质层表面的第二功函数层、以及位于第二功函数层表面的第二金属栅极；保留位于所述第三区域的伪栅作为位于第三区域基底表面的绝缘层，所述绝缘层覆盖相邻第一栅极结构侧壁表面和相邻的第二栅极结构侧壁表面；在所述层间介质层顶部表面、第一栅极结构顶部表面、第二栅极结构顶部表面以及绝缘层顶部表面形成上层介质层；在所述上层介质层内形成开口，所述开口底部暴露出第一金属栅极顶部以及第二金属栅极顶部，所述开口底部还暴露出绝缘层顶部；在所述开口内填充满导电层，所述导电层与第一金属栅极以及第二金属栅极电连接。
本发明中通过形成所述导电层，使第一栅极结构和第二栅极结构之间电连接，并且，由于第一栅极结构和第二栅极结构之间形成有绝缘层，所述绝缘层将第一区域的第一功函数层和第二区域的第二功函数层阻隔，因此，在第一区域和第二区域的交界处所述第一功函数层和第二功函数层之间不存在交界面，也就避免了第一功函数层和第二功函数层之间相互横向扩散，从而改善形成的半导体结构的电学性能。特别对于SRAM器件而言，能够提高上拉晶体管和下拉晶体管之间的电学参数失配，从而提高SRAM器件的均匀性。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图3至图14为本发明一实施例提供的半导体结构形成过程的结构示意图。
参考图3，提供基底，所述基底包括第一区域I、第二区域II、以及位于第一区域I和第二区域II之间的第三区域III。
本实施例中，所述基底包括：衬底201、位于衬底201表面的若干分立的鳍部206、位于衬底201表面的隔离层207，其中，所述第一区域I、第二区域II均具有鳍部206，所述隔离层207覆盖鳍部206的部分侧壁表面，且所述隔离层207的顶部低于鳍部206顶部。在其他实施例中，所述基底还能够为衬底。
所述衬底201的材料为硅、锗、锗化硅、碳化硅、砷化镓或镓化铟，所述衬底201还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底；所述鳍部206的材料包括硅、锗、锗化硅、碳化硅、砷化镓或镓化铟；所述隔离层207作为半导体结构的隔离结构，起到电隔离相邻鳍部206的作用，所述隔离层207的材料为氧化硅、氮化硅或氮氧化硅。本实施例中，本实施例中，所述衬底201为硅衬底，所述鳍部206的材料为硅，所述隔离层207的材料为氧化硅。
所述第三区域III紧挨第一区域I和第二区域II。其中，所述第一区域I为NMOS区域或PMOS区域；所述第二区域II为NMOS区域或PMOS区域；所述第三区域III中，紧挨第一区域I的区域类型与第一区域I相同，紧挨第二区域II的区域类型与第二区域II相同。
本实施例以形成的半导体结构为SRAM器件为例，所述第一区域I为上拉晶体管区域，所述第一区域I为PMOS区域；所述第二区域II为下拉晶体管区域，所述第二区域II为NMOS区域。所述基底还包括与第二区域II相邻的第四区域IV，所述第四区域IV为通道晶体管区域，所述第四区域IV的区域类型与第二区域II相同，为NMOS区域。所述第一区域I衬底201内还形成有N型阱区(未图示)，所述第二区域II衬底201内还形成有P型阱区(未图示)，所述第四区域IV衬底201内还形成有P型阱区(未图示)。
本实施例中，所述鳍部206与隔离层207之间还形成有线性氧化层(Liner Oxide)(未图示)，所述线性氧化层还位于隔离层207与衬底201之间。
在一个具体实施例中，形成所述基底的工艺步骤包括：提供初始衬底；在所述初始衬底表面形成图形化的硬掩膜层；以所述图形化的硬掩膜层为掩膜，刻蚀所述初始衬底形成若干分立的凸起，所述凸起为鳍部206，刻蚀后的初始衬底作为衬底201；对所述鳍部206进行氧化处理，在所述鳍部206表面形成线性氧化层，所述线性氧化层还位于衬底201表面；在所述线性氧化层表面形成隔离膜，所述隔离膜顶部高于硬掩膜层顶部；去除高于硬掩膜层顶部的隔离膜；回刻蚀去除部分厚度的隔离膜形成所述隔离层207，且去除高于隔离层207顶部的线性氧化层；去除所述图形化的硬掩膜层。
参考图4，在所述基底部分表面形成伪栅223，所述伪栅223横跨第一区域I、第二区域II以及第三区域III。
所述伪栅223替后续形成的第一栅极结构和第二栅极结构占据空间位置。所述伪栅223的材料为多晶硅、氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、碳氮氧化硅或非晶碳。
本实施例中，所述伪栅223的材料为多晶硅。形成所述伪栅223的工艺步骤包括：形成覆盖所述隔离层207表面、鳍部206表面的伪栅膜；对所述伪栅膜进行平坦化处理；图形化所述伪栅膜，去除位于部分基底表面的伪栅膜，形成所述伪栅223。
在形成所述伪栅223之后，还包括步骤：在所述伪栅223两侧的第一区域I鳍部206内形成第一源漏区；在所述伪栅223两侧的第二区域II鳍部206内形成第二源漏区；在所述伪栅223两侧的第四区域IV鳍部206内形成第四源漏区。
参考图5，在所述基底部分表面形成层间介质层224，所述层间介质层224覆盖伪栅223侧壁。
本实施例中，所述层间介质层224位于部分隔离层207表面以及部分鳍部206表面，所述层间介质层224覆盖第一源漏区表面、第二源漏区表面以及第三源漏区表面，且所述层间介质层224顶部与伪栅223顶部齐平。形成所述层间介质层224的工艺步骤包括：在所述基底表面形成层间介质膜，所述层间介质膜覆盖伪栅223的顶部表面和侧壁表面，且所述层间介质膜顶部高于伪栅223顶部；去除高于伪栅223顶部的层间介质膜，形成所述层间介质层224。
所述层间介质层224的材料为氧化硅、氮化硅、氮氧化硅或碳氮氧化硅。本实施例中，所述层间介质层224的材料与伪栅223的材料不同，层间介质层224的材料为氧化硅。
参考图6，在所述第三区域III的伪栅223顶部表面形成第一图形层225。
所述第一图形层225为后续刻蚀去除第一区域I和第二区域II的伪栅223的掩膜。本实施例中，所述第一图形层225的材料为光刻胶。在其他实施例中，所述第一图形层的材料还能够为硬掩膜材料。
参考图7，以所述第一图形层225为掩膜，刻蚀去除第一区域I的伪栅223(参考图6)，刻蚀去除第二区域II的伪栅223。
本实施例中，还刻蚀去除第四区域IV的伪栅223。为了节约工艺步骤，在同一道工艺步骤中，刻蚀去除第一区域I和第二区域II的伪栅223。
采用干法刻蚀工艺，刻蚀去除第一区域I的伪栅223，暴露出第一区域I部分基底表面，在本实施例中，暴露出第一区域I鳍部206部分表面以及隔离层207部分表面；刻蚀去除第二区域II的伪栅223，暴露出第二区域II部分基底表面，在本实施例中，暴露出第二区域II鳍部206部分表面以及隔离层207部分表面；刻蚀去除第四区域IV的伪栅223，暴露出第四区域IV部分基底表面，在本实施例中，暴露出第四区域IV鳍部206部分表面以及隔离层207部分表面。
保留第三区域III的伪栅223作为位于第三区域III基底表面的绝缘层226。本实施例中，所述绝缘层226位于第三区域III隔离层207表面。
在沿第一区域I指向第二区域II的方向上，所述绝缘层226的宽度尺寸与第三区域III的宽度尺寸一致，所述绝缘层226的宽度尺寸不宜过小，否则前述形成第一图形层的工艺难度较大，且绝缘层226阻挡后续形成的第一功函数层和第二功函数层相互扩散的能力有限；另一方面，为了满足器件小型化微型化的发展趋势，所述绝缘层226的宽度尺寸也不宜过大。为此，在沿第一区域I指向第二区域II的方向上，所述绝缘层226的宽度尺寸为5纳米至30纳米。
接着，去除所述第一图形层225。
在本发明另一实施例中，还能够采用无掩膜刻蚀工艺刻蚀去除第一区域I和第二区域II的伪栅223，以下将结合图8至图9进行详细说明：
参考图8，在所述第一区域I和第二区域II伪栅223顶部表面形成第一图形层331；对所述第三区域III的伪栅223进行掺杂处理。
本实施例中，所述第一图形层301还位于第四区域IV伪栅223顶部表面以及层间介质层224顶部表面，避免掺杂处理对层间介质层224进行掺杂。
所述第一图形层331的材料为光刻胶，在其他实施例中，所述第一图形层的材料也能够为硬掩膜材料。
所述掺杂处理的作用在于：对第三区域III的伪栅223进行掺杂处理，改变第三区域III伪栅223的材料性能，使得同一刻蚀工艺对第三区域III的伪栅223的刻蚀速率小于对第一区域I和第二区域II的伪栅223的刻蚀速率。
本实施例中，所述掺杂处理的掺杂离子包括硼离子，利用硼离子对第三区域III的伪栅223进行掺杂，使得同一刻蚀工艺对掺硼的多晶硅的刻蚀速率比对多晶硅的刻蚀速率小的多，从而实现采用无掩膜刻蚀工艺刻蚀去除第一区域I和第二区域II的伪栅223的目的。
若硼离子浓度过小，则后续刻蚀工艺对第三区域III伪栅223的刻蚀速率仍较大；若硼离子浓度过大，则掺杂处理的工艺难度过大。为了使后续刻蚀工艺对第三区域III的伪栅223的刻蚀速率尽可能的小，且使掺杂处理的工艺难度适中，本实施例中，所述掺杂处理的工艺参数包括：采用离子注入工艺，注入离子为硼离子，注入剂量为5E13atom/cm2至1E15atom/cm2，注入能量为3Kev至10Kev。
接着，去除所述第一图形层331。
参考图9，采用无掩膜刻蚀工艺刻蚀去除第一区域I和第二区域II的伪栅223(参考图8)。
所述无掩膜刻蚀工艺还刻蚀去除第四区域IV的伪栅223，所述无掩膜刻蚀工艺对第一区域I和第二区域II的伪栅223的刻蚀速率大于对第三区域III的伪栅223的刻蚀速率，因此，在刻蚀去除第一区域I、第二区域II和第四区域IV的伪栅223之后，保留第三区域III的伪栅223作为位于第三区域III基底表面的绝缘层226。
本实施例中，所述无掩膜刻蚀工艺为湿法刻蚀工艺，湿法刻蚀工艺采用的刻蚀液体为四甲基氢氧化铵溶液(TetraMethylAmmoniumHydroxide，TMAH)。
参考图10，在所述暴露出的第一区域I基底表面形成第一栅极结构，所述第一栅极结构包括第一栅介质层231、位于第一栅介质层231表面的第一功函数层232、以及位于第一功函数层232表面的第一金属栅极233；在所述暴露出的第二区域II基底表面形成第二栅极结构，所述第二栅极结构包括第二栅介质层241、位于第二栅介质层241表面的第二功函数层242、以及位于第二功函数层242表面的第二金属栅极243。
本实施例中，所述第一栅极结构横跨所述第一区域I鳍部206表面，且覆盖第一区域I鳍部206部分顶部表面和侧壁表面；所述第二栅极结构横跨第二区域II鳍部206表面，且覆盖第二区域II鳍部206部分顶部表面和侧壁表面。形成的第二栅极结构还位于第四区域IV基底表面，即，第二栅极结构还横跨第四区域IV鳍部206表面，且覆盖第四区域IV鳍部206部分顶部表面和侧壁表面。
为了提高第一栅极结构与基底之间、第二栅极结构与基底之间的界面性能，在形成所述第一栅极结构和第二栅极结构之前，还包括步骤：在所述第一区域I鳍部206表面、第二区域II鳍部206表面、以及第四区域IV鳍部206表面形成界面层(未图示)。
所述第一栅介质层231的材料为高k栅介质材料，所述第二栅介质层241的材料为高k栅介质材料，其中，高k栅介质材料指的是，相对介电常数大于氧化硅相对介电常数的栅介质材料，高k栅介质材料可以为HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、ZrO2或Al2O3。本实施例中，所述第一栅介质层231还位于绝缘层226侧壁表面和第一区域I的层间介质层224侧壁表面，所述第二栅介质层241还位于绝缘层226侧壁表面和第二区域II的层间介质层224侧壁表面，所述第二栅介质层241还位于第四区域IV的层间介质层224侧壁表面。
所述第一区域I为PMOS区域，所述第一功函数层232的材料为P型功函数材料，P型功函数材料功函数范围为5.1ev至5.5ev，例如，5.2ev、5.3ev或5.4ev。所述第一功函数层232为单层结构或叠层结构；所述第一功函数层232的材料为Ta、TiN、TaN、TaSiN、TiSiN中的一种或几种。本实施例中，所述第一功函数层232的材料为TiN，所述第一功函数层232的厚度为5埃至30埃。
所述第二区域II为NMOS区域，所述第四区域IV为NMOS区域，所述第二功函数层242的材料为N型功函数材料，N型功函数材料功函数范围为3.9ev至4.5ev，例如为4ev、4.1ev或4.3ev。所述第二功函数层242为单层结构或叠层结构；所述第二功函数层242的材料为TiAl、TaAlN、TiAlN、MoN、TaCN或AlN中的一种或几种。本实施例中，所述第二功函数层242的材料为TiAl，所述第二功函数层242的厚度为5埃至30埃。
所述第一金属栅极233的材料为Al、Cu、Ag、Au、Pt、Ni、Ti或W；所述第二金属栅极243的材料为Al、Cu、Ag、Au、Pt、Ni、Ti或W。本实施例中，所述第一金属栅极233的材料为W，所述第二金属栅极243的材料为W。
本实施例中，形成的第一功函数层232还位于第二栅介质层241与第二功函数层242之间，第一功函数层232的材料为TiN，第二功函数层242的材料为TiAl，后续第二栅极结构经历退火处理时，第二功函数层242内的Al扩散进入第二栅极结构中的TiN中形成TiAlN，因此，第二栅极结构中除TiAl能够调节NMOS器件的阈值电压外，所述TiAlN也能够起到调节NMOS器件的阈值电压。
形成所述第一栅极结构和第二栅极结构的工艺步骤包括：在所述第一区域I鳍部206表面和隔离层207表面、第二区域II鳍部206表面和隔离层207表面、第四区域IV鳍部206表面和隔离层207表面、层间介质层224顶部表面和侧壁表面、以及绝缘层226顶部表面和侧壁表面形成栅介质膜；在所述栅介质膜表面形成第一功函数层232；在所述第一功函数层232表面形成第二功函数层242；刻蚀去除位于第一区域I的第二功函数层242；在所述第一功函数层232表面以及第二功函数层242表面形成金属层，所述金属层顶部高于层间介质层224顶部；研磨去除高于层间介质层224顶部的金属层，在所述第一区域I的第一功函数层232表面形成第一金属栅极233，在所述第二区域II的第二功函数层242表面形成第二金属栅极243；研磨去除高于层间介质层224顶部的栅介质膜，形成位于第一区域I的第一栅介质层231，形成位于第二区域II和第四区域IV的第二栅介质层241。
在其他实施例中，形成的第一功函数层仅位于第一区域基底表面时，形成所述第一功函数层和第二功函数层的工艺步骤包括：在所述第一区域鳍部表面和隔离层表面、第二区域鳍部表面和隔离层表面、第四区域鳍部表面和隔离层表面、层间介质层顶部表面和侧壁表面、以及绝缘层顶部表面和侧壁表面形成栅介质膜；在所述栅介质膜表面形成第一功函数层；刻蚀去除位于第二区域和第四区域的第一功函数层；在所述栅介质膜表面、第一区域的第一功函数层表面形成第二功函数层；刻蚀去除位于第一区域的第二功函数层；在所述第一功函数层表面以及第二功函数层表面形成金属层，所述金属层顶部高于层间介质层顶部；研磨去除高于层间介质层顶部的金属层，形成位于第一功函数层表面的第一金属栅极，形成位于第二功函数层表面的第二金属栅极；研磨去除高于层间介质层顶部的栅介质膜，形成位于第一区域的第一栅介质层，形成位于第二区域的第二栅介质层。
本实施例中，所述层间介质层224顶部、绝缘层226顶部、第一栅极结构顶部和第二栅极结构顶部齐平。所述绝缘层226覆盖相邻的第一栅极结构侧壁表面和相邻的第二栅极结构侧壁表面。由于第一区域I和第二区域II交界处的第一功函数层232与第二功函数层242之间被绝缘层226阻隔，因此避免了第一功函数层232和第二功函数层242在第一区域I和第二区域II交界处具有交界面，从而避免了在所述交界处的N型功函数材料和P型功函数材料相互扩散发生界面反应，进而避免了所述界面反应造成的不良影响。
参考图11，在所述层间介质层224顶部表面、第一金属栅极233顶部表面、第二金属栅极243顶部表面、以及绝缘层226顶部表面形成上层介质层227。采用化学气相沉积、物理气相沉积或原子层沉积工艺形成所述上层介质层227；所述上层介质层227的材料为氧化硅、氮化硅、氮氧化硅或碳氮氧化硅。本实施例中，采用化学气相沉积工艺形成所述上层介质层，所述上层介质层的材料为氧化硅。
需要说明的是，本实施例在同一道工艺步骤中刻蚀去除第一区域I、第二区域II和第四区域IV的伪栅223。在本发明其他实施例中，还能够在不同的工艺步骤中依次刻蚀去除第一区域和第二区域的伪栅，具体的，刻蚀去除第一区域的伪栅，接着，在暴露出的第一区域基底表面形成第一栅极结构；刻蚀去除第二区域的伪栅，接着，在暴露出的第二区域基底表面形成第二栅极结构。
参考图12，在所述上层介质层227内形成开口228，所述开口228底部暴露出第一金属栅极233顶部以及第二金属栅极243顶部，所述开口228还暴露出绝缘层226顶部。
本实施例中，所述开口228底部暴露出第一金属栅极233部分顶部表面，所述开口228底部暴露出第二金属栅极243部分顶部表面，所述开口228底部还暴露出绝缘层226全部顶部。在其他实施例中，所述开口底部还能够暴露出第一金属栅极全部顶部表面，暴露出第二金属栅极全部顶部表面，暴露出绝缘层226顶部表面。
形成所述开口228的工艺步骤包括：在所述上层介质层227表面形成图形化的光刻胶层；以所述图形化的光刻胶层为掩膜刻蚀所述上层介质层227，形成所述开口228；去除所述图形化的光刻胶层。
参考图13及图14，图14为图13沿BB1方向的剖面结构示意图，形成填充满所述开口228(参考图12)的导电层229，所述导电层229与第一金属栅极233以及第二金属栅极243电连接。需要说明的是，图13示出的俯视图仅示出了鳍部206、第一金属栅极233、第二金属栅极243、导电层229以及鳍部206之间的位置关系。
所述导电层229的材料为Al、Cu、Ag、Au、Pt、Ni、Ti或W，采用化学气相沉积、物理气相沉积或原子层沉积工艺形成所述导电层229。
本实施例中，所述导电层229的材料为W，采用化学气相沉积工艺形成所述导电层229。在一个具体实施例中，形成所述导电层229的工艺步骤包括：在所述开口228内填充满导电膜，所述导电膜还位于上层介质层227顶部表面；研磨去除高于上层介质层227顶部表面的导电膜，形成填充满所述开口228的导电层229。
所述导电层229起到电连接第一金属栅极233和第二金属栅极243的作用，实现第一栅极结构和第二栅极结构之间的电连接。并且，由于本实施例中第一区域I和第二区域II之间形成有绝缘层226，所述绝缘层226起到阻隔第一功函数层232和第二功函数层242之间的横向扩散，因此本实施例形成的半导体结构中，避免了第一区域I和第二区域II交界处发生第一功函数层232和第二功函数层242相互扩散的问题，防止第一功函数层232和第二功函数层242在所述交界处发生界面反应，从而改善形成的半导体结构的电学性能。本实施例以形成的半导体结构为存储器件为例，使得形成的上拉晶体管与下拉晶体管之间的电学参数失配好，提高了存储器件的均匀性。
本发明一实施例还提供一种半导体结构，图13至图14为本发明一实施例提供的半导体结构的结构示意图，提供的半导体结构包括：
基底，所述基底包括第一区域I、第二区域II、以及位于第一区域I和第二区域II之间的第三区域III，所述第一区域I和第二区域II的区域类型不同，所述基底部分表面形成有层间介质层224；位于所述第一区域I部分基底表面的第一栅极结构，所述第一栅极结构包括第一栅介质层231、位于第一栅介质层231表面的第一功函数层232、以及位于第一功函数层232表面的第一金属栅极233；位于所述第二区域II部分基底表面的第二栅极结构，所述第二栅极结构包括第二栅介质层241、位于第二栅介质层241表面的第二功函数层242、以及位于第二功函数层242表面的第二金属栅极243；位于所述第三区域III基底表面的绝缘层226，所述绝缘层226覆盖相邻的第一栅极结构侧壁表面以及第二栅极结构侧壁表面；位于所述层间介质层224顶部表面、第一栅极结构顶部表面、第二栅极结构顶部表面以及绝缘层226顶部表面的上层介质层227，所述上层介质层227内具有开口，所述开口底部暴露出第一金属栅极233顶部、第二金属栅极243顶部以及绝缘层226顶部；填充满所述开口的导电层228，所述导电层228与第一金属栅极233以及第二金属栅极243电连接。
以下将对本实施例提供的半导体结构进行详细说明。
本实施例以形成的半导体结构为鳍式场效应管(Fin FET)为例。所述基底包括：衬底201、位于衬底201表面的若干分立的鳍部206、位于衬底201表面的隔离层207，其中，所述第一区域I、第二区域II均具有鳍部206，所述隔离层207覆盖鳍部206的部分侧壁表面，且所述隔离层207的顶部低于鳍部206顶部。
所述衬底201的材料为硅、锗、锗化硅、碳化硅、砷化镓或镓化铟，所述衬底201还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底；所述鳍部206的材料包括硅、锗、锗化硅、碳化硅、砷化镓或镓化铟；所述隔离层207作为半导体结构的隔离结构，起到电隔离相邻鳍部206的作用，所述隔离层207的材料为氧化硅、氮化硅或氮氧化硅。本实施例中，本实施例中，所述衬底201为硅衬底，所述鳍部206的材料为硅，所述隔离层207的材料为氧化硅。
所述第一区域I为NMOS区域或PMOS区域；所述第二区域为NMOS区域或PMOS区域；所述第三区域III中，紧挨第一区域I的区域类型与第一区域I相同，紧挨第二区域II的区域类型与第二区域II相同。
以提供的半导体结构为SRAM器件为例，所述第一区域I为上拉晶体管区域，所述第一区域I为PMOS区域；所述第二区域II为下拉晶体管区域，所述第二区域II为NMOS区域。所述基底还包括与第二区域II相邻的第四区域IV，所述第四区域IV为通道晶体管区域，所述第四区域IV的区域类型与第二区域II相同，为NMOS区域。
所述鳍部206内还形成有源漏区(未图示)。位于第一区域I的鳍部206内的第一源漏区作为上拉晶体管的源漏极；位于第二区域II的鳍部206内的第二源漏区作为下拉晶体管的源漏极；位于第四区域IV的鳍部206内的第四源漏区作为通道晶体管的源漏极。
所述层间介质层224的材料为介质材料；所述层间介质层224位于第一区域I、第二区域II、第三区域II和第四区域IV的部分隔离层207表面；所述层间介质层224覆盖于源漏区表面。
本实施例中，所述第一栅极结构横跨第一区域I鳍部206，且覆盖第一区域I鳍部206部分顶部表面和侧壁表面。所述第一栅介质层231与第一区域I鳍部206之间还能够形成有界面层(IL，Interfacial Layer)。所述第一栅介质层211的材料为高k栅介质材料，其中，高k栅介质材料包括：HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、ZrO2或Al2O3；所述第一功函数层232为P型功函数材料，所述第一功函数层232适于调节上拉晶体管的阈值电压，第一功函数层232的材料为Ta、TiN、TaN、TaSiN、TiSiN中的一种或几种。所述第一金属栅极233的材料包括Al、Cu、Ag、Au、Pt、Ni、Ti或W。
本实施例中，所述第一栅介质层231的材料为HfO2；所述第一功函数层232的材料为TiN；所述第一金属栅极233的材料为W。
所述第二栅极结构横跨第二区域II鳍部206，且覆盖第二区域II鳍部206部分顶部表面和侧壁表面。所述第二栅介质层241与第二区域II鳍部206之间还能够形成有界面层(IL，Interfacial Layer)。所述第二栅介质层241的材料为高k栅介质材料；所述第二功函数层242为N型功函数材料，所述第二功函数层242适于调节下拉晶体管的阈值电压第二功函数层242的材料为TiAl、TaAlN、TiAlN、MoN、TaCN或AlN中的一种或几种。所述第二金属栅极243的材料包括Al、Cu、Ag、Au、Pt、Ni、Ti或W。
本实施例中，所述第二栅介质层241的材料为HfO2；所述第二功函数层242的材料为TiAl；所述第二金属栅极243的材料为W。在其他实施例中，所述第二栅介质层241与第二功函数层242之间还形成有TiAlN层(未标示)。
本实施例中，所述第二栅极结构还位于第四区域IV部分基底表面，即，所述第二栅极结构还横跨第四区域IV鳍部206，且覆盖第四区域IV鳍部206部分顶部表面和侧壁表面。
所述绝缘层226位于第三区域III隔离层207表面，所述绝缘层226紧挨相邻的第一栅极结构侧壁表面以及第二栅极结构侧壁表面，从而避免第一功函数层232和第二功函数层242在第一区域I和第二区域II交界处具有交界面，防止第一功函数层232和第二功函数层242相互扩散相互影响，使得上拉晶体管和下拉晶体管之间的电学参数失配好，提高半导体结构的均匀性。所述绝缘层226的材料为多晶硅、氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、碳氮氧化硅或非晶碳。本实施例中，所述绝缘层226的材料为多晶硅；在沿第一区域I指向第二区域II的方向上，所述绝缘层226的宽度尺寸为5纳米至30纳米。
所述上层介质层227的材料为介质材料。本实施例中，所述上层介质层227的材料为氧化硅。
位于上层介质层227内的开口底部暴露出第一金属栅极233部分或全部顶部表面，所述开口底部还暴露出第二金属栅极243部分或全部顶部表面，所述开口还暴露出绝缘层226部分或全部顶部表面，从而使得第一金属栅极233和第二金属栅极243能够通过位于开口内的导电层229实现电连接。本实施例中，以所述开口底部暴露出第一金属栅极233部分顶部表面、以及第二金属栅极243部分顶部表面为例。
所述导电层229的材料包括Al、Cu、Ag、Au、Pt、Ni、Ti或W。本实施例中，所述导电层229的顶部与上层介质层207顶部齐平，所述导电层229的材料为W。通过所述导电层229使第一金属栅极233与第二金属栅极243之间电连接，并且，由于绝缘层226的阻隔作用，避免第一功函数层232与第二功函数层242相互扩散相互影响，从而改善半导体结构的电学性能。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (20)

1.一种半导体结构，其特征在于，包括：
基底，所述基底包括第一区域、第二区域、以及位于第一区域和第二区域之间的第三区域，所述第一区域和第二区域的区域类型不同，所述基底的部分表面形成有层间介质层；
位于所述第一区域部分基底表面的第一栅极结构，所述第一栅极结构包括第一栅介质层、位于第一栅介质层表面的第一功函数层、以及位于第一功函数层表面的第一金属栅极；
位于所述第二区域部分基底表面的第二栅极结构，所述第二栅极结构包括第二栅介质层、位于第二栅介质层表面的第二功函数层、以及位于第二功函数层表面的第二金属栅极，其中，所述第二功函数层的功函数类型与第一功函数层的功函数类型不同；
位于所述第三区域基底表面的绝缘层，所述绝缘层覆盖相邻的第一栅极结构侧壁表面以及相邻的第二栅极结构侧壁表面；
位于所述层间介质层顶部表面、第一栅极结构顶部表面、第二栅极结构顶部表面以及绝缘层顶部表面的上层介质层，所述上层介质层内具有开口，所述开口底部暴露出第一金属栅极顶部、第二金属栅极顶部以及绝缘层顶部；
填充满所述开口的导电层，所述导电层与第一金属栅极以及第二金属栅极电连接。
2.如权利要求1所述半导体结构，其特征在于，所述绝缘层的材料为多晶硅、氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、碳氮氧化硅或非晶碳。
3.如权利要求1所述半导体结构，其特征在于，在沿第一区域指向第二区域的方向上，所述绝缘层的宽度尺寸为5纳米至30纳米。
4.如权利要求1所述半导体结构，其特征在于，第一区域为上拉晶体管区域，所述第一区域为PMOS区域；所述第二区域为下拉晶体管区域，所述第二区域为NMOS区域。
5.如权利要求4所述半导体结构，其特征在于，所述第一功函数层的材料为P型功函数材料；所述第二功函数层的材料为N型功函数材料。
6.如权利要求4所述半导体结构，其特征在于，所述第一功函数层的材料包括Ta、TiN、TaN、TaSiN、TiSiN中的一种或几种；所述第二功函数层的材料包括TiAl、TaAlN、TiAlN、MoN、TaCN或AlN中的一种或几种。
7.如权利要求4所述半导体结构，其特征在于，所述基底还包括与第二区域相邻的第四区域，所述第四区域为通道晶体管区域；所述第四区域为NMOS区域，其中，所述第二栅极结构还位于第四区域部分基底表面。
8.如权利要求1所述半导体结构，其特征在于，所述开口底部暴露出第一金属栅极部分或全部顶部表面；所述开口底部暴露出第二金属栅极部分或全部顶部表面；所述开口底部暴露出绝缘层部分或全部顶部表面。
9.如权利要求1所述半导体结构，其特征在于，所述基底包括衬底，位于衬底表面的若干分立的鳍部，位于衬底表面且覆盖鳍部部分侧壁表面的隔离层，且所述隔离层顶部低于鳍部顶部。
10.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底包括第一区域、第二区域以及位于第一区域和第二区域之间的第三区域，所述第一区域和第二区域的区域类型不同；
在所述基底部分表面形成伪栅，所述伪栅横跨第一区域、第二区域以及第三区域；
在所述基底表面形成层间介质层，所述层间介质层覆盖伪栅侧壁；
刻蚀去除位于所述第一区域的伪栅，暴露出第一区域部分基底表面；
在所述暴露出的第一区域基底表面形成第一栅极结构，所述第一栅极结构包括第一栅介质层、位于第一栅介质层表面的第一功函数层、以及位于第一功函数层表面的第一金属栅极；
刻蚀去除位于所述第二区域的伪栅，暴露出第二区域部分基底表面；
在所述暴露出的第二区域基底表面形成第二栅极结构，所述第二栅极结构包括第二栅介质层、位于第二栅介质层表面的第二功函数层、以及位于第二功函数层表面的第二金属栅极；
保留所述第三区域的伪栅作为位于第三区域基底表面的绝缘层，所述绝缘层覆盖相邻的第一栅极结构侧壁表面和相邻的第二栅极结构侧壁表面；
在所述层间介质层顶部表面、第一栅极结构顶部表面、第二栅极结构顶部表面以及绝缘层顶部表面形成上层介质层；
在所述上层介质层内形成开口，所述开口底部暴露出第一金属栅极顶部以及第二金属栅极顶部，所述开口底部还暴露出绝缘层顶部；
在所述开口内填充满导电层，所述导电层与第一金属栅极以及第二金属栅极电连接。
11.如权利要求10所述半导体结构的形成方法，其特征在于，在同一道工艺步骤中，刻蚀去除位于所述第一区域和第二区域的伪栅。
12.如权利要求11所述半导体结构的形成方法，其特征在于，刻蚀去除位于第一区域和第二区域的伪栅的工艺步骤包括：形成覆盖所述第三区域的伪栅顶部表面的第一图形层；以所述第一图形层为掩膜，采用干法刻蚀工艺刻蚀去除所述第一区域和第二区域的伪栅；去除所述第一图形层。
13.如权利要求11所述半导体结构的形成方法，其特征在于，刻蚀去除位于第一区域和第二区域的伪栅的工艺步骤包括：在所述第一区域和第二区域伪栅顶部表面形成第一图形层；对所述第三区域的伪栅进行掺杂处理；去除所述第一图形层；采用无掩膜工艺刻蚀去除所述第一区域和第二区域的伪栅，所述无掩膜刻蚀工艺对第一区域和第二区域伪栅的刻蚀速率大于对第三区域伪栅的刻蚀速率。
14.如权利要求13所述半导体结构的形成方法，其特征在于，所述伪栅的材料为多晶硅；所述掺杂处理采用的掺杂离子包括硼离子。
15.如权利要求14所述半导体结构的形成方法，其特征在于，所述掺杂处理的工艺参数包括：采用离子注入工艺，注入离子为硼离子，注入剂量为5E13atom/cm2至1E15atom/cm2，注入能量为3Kev至10Kev。
16.如权利要求14所述半导体结构的形成方法，其特征在于，采用湿法刻蚀进行所述无掩膜刻蚀工艺，所述湿法刻蚀工艺采用的刻蚀液体包括四甲基氢氧化铵溶液。
17.如权利要求10所述半导体结构的形成方法，其特征在于，所述伪栅的材料为多晶硅、氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、碳氮氧化硅或非晶碳。
18.如权利要求10所述半导体结构的形成方法，其特征在于，所述第一区域为上拉晶体管区域，所述第一区域为PMOS区域，所述第一功函数层的材料为P型功函数材料；所述第二区域为下拉晶体管区域，所述第二区域为NMOS区域，所述第二功函数层的材料为N型功函数材料。
19.如权利要求10所述半导体结构的形成方法，其特征在于，形成所述第一栅极结构和第二栅极结构的工艺步骤包括：在所述第一区域鳍部表面和隔离层表面、第二区域鳍部表面和隔离层表面、层间介质层顶部表面和侧壁表面、以及绝缘层顶部表面和侧壁表面形成栅介质膜；在所述栅介质膜表面形成第一功函数层；在所述第一功函数层表面形成第二功函数层；刻蚀去除位于第一区域的第二功函数层；在所述第一功函数层表面以及第二功函数层表面形成金属层，所述金属层顶部高于层间介质层顶部；研磨去除高于层间介质层顶部的金属层，在所述第一区域的第一功函数层表面形成第一金属栅极，在所述第二区域的第二功函数层表面形成第二金属栅极；研磨去除高于层间介质层顶部的栅介质膜，形成位于第一区域的第一栅介质层，形成位于第二区域的第二栅介质层。
20.如权利要求10所述半导体结构的形成方法，其特征在于，所述基底还包括与第二区域相邻的第四区域，所述第四区域为通道晶体管区域；所述第四区域为NMOS区域，其中，形成的所述第二栅极结构还位于第四区域部分基底表面。
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