CN111863816A - 半导体结构及其形成方法 - Google Patents

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Abstract

一种半导体结构及其形成方法，形成方法包括：提供基底，基底包括相邻的N型晶体管区和P型晶体管区；在基底上形成功函数层，功函数层包括：形成在P型晶体管区的P型功函数层和形成在N型晶体管区的N型功函数层；去除N型晶体管区和P型晶体管区交界处的功函数层，形成开口；形成开口后，在基底上形成横跨N型晶体管区和P型晶体管区的栅极层，用于与剩余的P型功函数层构成P型栅极结构，还用于与剩余的N型功函数层构成N型栅极结构。本发明实施例，形成开口，使得N型功函数层或者P型功函数层不易位于不同类型的晶体管区中，扩大了形成功函数层的工艺窗口，使得半导体结构的性能得到提高。

Description

半导体结构及其形成方法
技术领域
本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
在目前的半导体产业中，集成电路产品主要可分为三大类型：逻辑、存储器和模拟电路，其中存储器件在集成电路产品中占了相当大的比例。随着半导体技术发展，对存储器件进行更为广泛的应用，需要将所述存储器件与其他器件区同时形成在一个芯片上，以形成嵌入式半导体存储装置。例如将所述存储器件内嵌置于中央处理器，则需要使得所述存储器件与嵌入的中央处理器平台进行兼容，并且保持原有的存储器件的规格及对应的电学性能。
一般地，需要将所述存储器件与嵌入的标准逻辑装置进行兼容。对于嵌入式半导体器件来说，其通常分为逻辑区和存储区，逻辑区通常包括逻辑器件，存储区则包括存储器件。随着存储技术的发展，出现了各种类型的半导体存储器，例如静态随机随机存储器(SRAM，Static Random Access Memory)、动态随机存储器(DRAM，Dynamic Random AccessMemory)、可擦除可编程只读存储器(EPROM，Erasable Programmable Read-Only Memory)、电可擦除可编程只读存储器(EEPROM，Electrically Erasable Programmable Read-Only)和闪存(Flash)。由于静态随机存储器具有低功耗和较快工作速度等优点，使得静态随机存储器及其形成方法受到越来越多的关注。
然而，现有技术所形成半导体器件中静态随机存储器的性能有待进一步提高，使得半导体器件的整体性能较差。
发明内容
本发明实施例解决的问题是提供一种半导体结构及其形成方法，优化半导体结构的电学性能。
为解决上述问题，本发明实施例提供一种半导体结构的形成方法，包括：供基底，所述基底包括相邻的N型晶体管区和P型晶体管区；在所述基底上形成功函数层，所述功函数层包括：形成在P型晶体管区的P型功函数层和形成在N型晶体管区的N型功函数层；去除所述N型晶体管区和P型晶体管区交界处的所述功函数层，形成开口；形成所述开口后，在所述基底上形成横跨N型晶体管区和P型晶体管区的栅极层，用于与剩余的所述P型功函数层构成P型栅极结构，还用于与剩余的所述N型功函数层构成N型栅极结构。
相应的，本发明实施例还提供一种半导体结构，包括：基底，所述基底包括相邻的N型晶体管区和P型晶体管区；功函数层，位于所述基底上，所述功函数层包括：形成在P型晶体管区上的P型功函数层和形成在N型晶体管区上的N型功函数层，且所述P型功函数层与所述N型功函数层在N型晶体管区和P型晶体管区的交界处相间隔；栅极层，位于所述基底上，且所述栅极层横跨在所述N型晶体管区和P型晶体管区上，用于与所述P型功函数层构成P型栅极结构，还用于与所述N型功函数层构成N型栅极结构。
与现有技术相比，本发明实施例的技术方案具有以下优点：
本发明实施例，提供基底，所述基底包括相邻的N型晶体管区和P型晶体管区；在所述基底上形成功函数层，所述功函数层包括：形成在P型晶体管区上的P型功函数层和形成在N型晶体管区上的N型功函数层；去除N型晶体管区和P型晶体管区交界处的所述功函数层，形成开口，形成所述开口后，形成横跨N型晶体管区和P型晶体管区的栅极层，用于与剩余的所述P型功函数层构成P型栅极结构，还用于与剩余的所述N型功函数层构成N型栅极结构。本发明实施例，形成所述开口，使得剩余的N型功函数层和剩余的P型功函数层相间隔，且所述开口位于N型晶体管区和P型晶体管区的交界处，从而使得N型功函数层不易位于P型晶体管区中(P型功函数层不易位于N型晶体管区中)，在半导体结构工作时，半导体结构不易出现漏电等问题使得所述半导体结构的性能得到提高。
附图说明
图1至图2是一种半导体结构的形成方法中各步骤对应的结构示意图；
图3至图18是本发明实施例半导体结构的形成方法第一实施例中各步骤对应的结构示意图；
图19至图20是本发明实施例半导体结构的形成方法第二实施例中各步骤对应的结构示意图；
图21和图22是本发明实施例半导体结构第一实施例的结构示意图；
图23是本发明实施例半导体结构第二实施例的结构示意图。
具体实施方式
由背景技术可知，目前所形成的器件仍有性能不佳的问题。现结合一种半导体结构的形成方法分析器件性能不佳的原因。
参考图1和图2，示出了一种半导体结构的形成方法中各步骤对应的结构示意图。
参考图1，提供基底，所述基底包括相邻的N型晶体管区I和P型晶体管区II；所述基底包括衬底10和位于所述衬底10上的鳍部11；在所述鳍部11露出的所述衬底10上形成隔离材料层12，所述隔离材料层12覆盖所述鳍部11的部分侧壁。
参考图2，形成横跨所述鳍部11的伪栅结构(图中未示出)，且所述伪栅结构覆盖所述鳍部11的部分顶壁和部分侧壁；形成伪栅结构后，在所述伪栅结构两侧的所述鳍部11中形成源漏掺杂区(图中未示出)；形成源漏掺杂区后，形成替换伪栅结构的栅极结构13，所述栅极结构13包括功函数层131和位于所述功函数层131上的栅极层132，所述功函数层131包括：形成在P型晶体管区II上的P型功函数层1311和形成在N型晶体管区I上的N型功函数层1312。
所述功函数层131用于调整半导体结构的阈值电压，N型晶体管区I和P型晶体管区II交界处与所述N型功函数层和P型功函数层的交界处不重合，也就是说，N型功函数层1312易位于所述P型晶体管区II中，或者P型功函数层1311易位于N型晶体管区I中，从而在半导体结构工作时，易导致所述半导体结构的阈值电压产生偏差，存在漏电等问题，导致半导体结构的电学性能不佳。
为了解决所述技术问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底包括相邻的N型晶体管区和P型晶体管区；在所述基底上形成功函数层，所述功函数层包括：形成在P型晶体管区上的P型功函数层和形成在N型晶体管区上的N型功函数层；去除N型晶体管区和P型晶体管区交界处的所述功函数层，形成开口，形成所述开口后，形成横跨N型晶体管区和P型晶体管区的栅极层，用于与剩余的所述P型功函数层构成P型栅极结构，还用于与剩余的所述N型功函数层构成N型栅极结构。本发明实施例，形成所述开口，使得剩余的N型功函数层和剩余的P型功函数层相间隔，且所述开口位于N型晶体管区I和P型晶体管区II的交界处，从而使得N型功函数层不易位于P型晶体管区中(P型功函数层不易位于N型晶体管区中)，在半导体结构工作时，半导体结构不易出现漏电等问题使得所述半导体结构的性能得到提高。
为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明实施例的具体实施例做详细的说明。
图3至图18是本发明半导体结构的形成方法第一实施例中各步骤对应的结构示意图。
参考图3，提供基底，基底包括相邻的N型晶体管区I和P型晶体管区II。
本实施例中，所述基底用于形成SRAM器件，N型晶体管区I为后续形成下拉晶体管(PD，Pull Down)提供工艺平台，下拉晶体管为NMOS器件；P型晶体管区II为后续形成上拉晶体管(PU，Pull Up)提供工艺平台，上拉晶体管为PMOS器件。
本实施例以形成的半导体结构为鳍式场效应晶体管(FinFET)为例，基底包括衬底100以及位于衬底100上的鳍部101。在其他实施例中，形成的半导体结构还可以为平面结构，相应的，基底为平面衬底。
本实施例中，衬底100的材料为硅。在其他实施例中，衬底的材料还可以为锗、碳化硅、砷化镓或镓化铟，衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底。
本实施例中，鳍部101的材料为硅。在其他实施例中，鳍部的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟。
基底还包括：形成在鳍部101露出的衬底100上的隔离层102，隔离层102覆盖鳍部101的部分侧壁。隔离层102用于电隔离相邻鳍部101，优化了半导体结构的电学性能。
本实施例中，隔离层102的材料为绝缘材料。
参考图4至图9，在基底上形成功函数层106(如图9所示)，功函数层106包括：形成在P型晶体管区II的P型功函数层1061(如图8所示)和形成在N型晶体管区I的N型功函数层1062(如图9所示)。
功函数层106用于调整半导体结构的阈值电压。
具体的，形成功函数层106的步骤包括：
如图6和图7所示，在P型晶体管区II的基底上形成P型功函数层1061(如图7所示)，用于调整PMOS器件的阈值电压。
本实施例中，P型功函数层1061的材料为TiN或TaN。
形成P型功函数层1061的步骤包括：在鳍部101以及鳍部101露出的衬底100上形成P型功函数材料层108(如图6所示)；形成覆盖P型晶体管区II的遮挡层109(如图7所示)；以遮挡层109为掩膜刻蚀去除N型晶体管区I上的P型功函数材料层108，位于P型晶体管区II上的剩余的P型功函数材料层108作为P型功函数层1061。
本实施例中，采用原子层沉积工艺(Atomic Layer Deposition，ALD)形成P型功函数材料层108。原子层沉积工艺具有较好的保形覆盖能力，有利于保证在形成P型功函数材料层108的步骤中，P型功函数材料层108能够保形覆盖于鳍部101以及鳍部101露出的衬底100上，而且通过采用原子层沉积工艺，还有利于提高P型功函数材料层108的厚度均一性。其他实施例中，还可以通过物理气相沉积工艺(Physical Vapor Deposition，PVD)形成P型功函数材料层。
遮挡层109在形成P型功函数层1061的过程中保护P型晶体管区II上的P型功函数材料层108不易被误刻蚀，提高P型功函数层1061的形成质量。
遮挡层109为易于去除的材料，在后续去除遮挡层109时减少对P型功函数层1061的损伤。
遮挡层109的材料为有机材料，例如：BARC(bottom anti-reflective coating，底部抗反射涂层)材料、ODL(organic dielectric layer，有机介电层)材料、光刻胶、DARC(dielectric anti-reflective coating，介电抗反射涂层)材料、DUO(Deep UV LightAbsorbing Oxide，深紫外光吸收氧化层)材料或APF(Advanced Patterning Film，先进图膜)材料。本实施例中，遮挡层109的材料为BARC。
本实施例中，采用干法刻蚀工艺刻蚀遮挡层109露出的P型功函数材料层108，形成P型功函数层1061。
如图8所示，形成P型功函数层1061后，采用灰化工艺去除遮挡层109。
需要说明的是，本实施例中，在形成P型功函数材料层108前，还在鳍部101以及鳍部101露出的衬底100上形成栅介质层110。
栅介质层110的材料为相对介电常数大于氧化硅相对介电常数的栅介质材料。本实施例中，栅介质层110的材料为HfO2。
如图9所示，在N型晶体管区I上形成N型功函数层1062，用于调整NMOS器件的阈值电压。
本实施例中，N型功函数层1062的材料为TiAL、TaAlN、TiAlN、TiC、TaCN、AlN和TiAlC中的一种或几种。
本实施例中，采用原子层沉积工艺(Atomic Layer Deposition，ALD)形成N型功函数层1062。其他实施例中，还可以通过物理气相沉积工艺(Physical Vapor Deposition，PVD)形成N型功函数层。
需要说明的是，本实施例中，N型功函数层1062还形成在P型功函数层1061上，在半导体结构工作时，P型晶体管区II上的N型功函数层1062相比于P型功函数层1061距离沟道较远，不易对PMOS器件的阈值电压产生影响，可以不用去除。
如图4和图5所示，图5为图4在DD方向的剖视图。半导体结构的形成方法还包括：在基底上形成功函数层106前，在基底上形成伪栅结构103、位于伪栅结构103两侧基底中的源漏掺杂区104以及覆盖源漏掺杂区104的层间介质层105，层间介质层105覆盖伪栅结构103侧壁，且露出伪栅结构103的顶部。
本实施例中，伪栅结构103横跨鳍部101，且伪栅结构103覆盖鳍部101的部分顶壁和部分侧壁。源漏掺杂区104位于栅极结构103两侧的鳍部101中。
伪栅结构103为后续形成栅极结构提供空间位置。
本实施例中，伪栅结构103为叠层结构。具体的，伪栅结构103包括伪栅氧化层(图中未示出)和位于伪栅氧化层上的伪栅极层(图中未示出)。其他实施例中，伪栅结构还可以为单层结构，即伪栅结构仅包括伪栅极层。
本实施例中，伪栅氧化层的材料为氧化硅。伪栅极层的材料为多晶硅。
在半导体结构工作时，源漏掺杂区104为沟道提供应力，提高载流子迁移速率。
具体的，源漏掺杂区104形成在伪栅结构103两侧的鳍部101中。
层间介质层105用于实现相邻半导体结构之间的电隔离，因此，层间介质层105的材料为绝缘材料。
半导体结构的形成方法包括：在形成层间介质层105后，去除伪栅结构103(如图4所示)，形成沟槽107(如图6所示)。沟槽107为后续形成功函数层提供空间位置。
参考图10至图13，图13为图12的俯视图，去除N型晶体管区I和P型晶体管区II交界处的功函数层106，形成开口112(如图12所示)。
形成开口112，使得剩余的N型功函数层1062和剩余的P型功函数层1061相间隔，且开口112位于N型晶体管区I和P型晶体管区II的交界处，从而使得N型功函数层1062不易位于P型晶体管区II中(P型功函数层1061不易位于N型晶体管区I中)，在半导体结构工作时，半导体结构不易出现漏电等问题，使得半导体结构的性能得到提高。
此外，因为去除N型晶体管区I和P型晶体管区II交界处的功函数层106，形成开口112，扩大了形成功函数层106的工艺窗口。
需要说明的是，平行于基底表面且垂直于N型晶体管区I和P型晶体管区II交界的方向上，开口112的宽度不宜太大也不宜太小。若开口112的宽度太大，也就是说去除的功函数层106过多，易导致剩余的P型功函数层1061不能很好的调节交界处的PMOS器件的阈值电压，或者剩余的N型功函数层1062不能很好的调整交界处的NMOS器件的阈值电压，导致半导体结构的电学性能不佳。若开口112的宽度太小，易导致剩余的P型功函数层1061或者剩余的N型功函数层1062位于不同类型的晶体管区中，从而导致半导体结构易出现漏电等问题，进而导致半导体结构的电学性能不佳。本实施例中，平行于基底表面且垂直于N型晶体管区I和P型晶体管区II交界的方向上，开口112的宽度为20纳米至30纳米。
形成开口112的步骤包括：在栅极结构材料层111上形成掩膜层(图中未示出)；以掩膜层为掩膜刻蚀功函数层106形成开口112。
本实施例中，采用干法刻蚀工艺刻蚀N型晶体管区I和P型晶体管区II交界处的功函数层106，形成开口112。
形成开口112的工艺参数包括：刻蚀气体包括BCl3、Cl2、CH4和H2中的一种或多种；气体流量为50sccm至500sccm；腔室压强为5mToor至50mToor。
需要说明的是，刻蚀气体的流量不易过大也不宜过小。若刻蚀气体的流量过大，易产生较大速率的刻蚀，从而导致开口112的开口过大，进而误刻蚀鳍部101上的功函数层106，使得功函数层106不能很好的调节PMOS器件或NMOS器件的阈值电压。若刻蚀气体的流量太小，导致开口113的形成速率较慢，不利于提高半导体结构的形成效率。本实施例中，刻蚀气体的流量为50sccm至500sccm。
需要说明的是，本实施例中，半导体结构为SRAM器件，SRAM器件包括六个MOS管，其中下拉晶体管和储存基本单元用于读写的位线(bit line)的控制开关(PG)通常为NMOS，上拉晶体管为PMOS，一对上拉晶体管和下拉晶体管相连，构成CMOS反相器，控制开关和上拉晶体管断开。为了降低SRAM单元占用的芯片面积，通常PU、PD和PG的数量关系为PU:PD:PG＝1:1:1。
相应的，如图13所示，本发明实施例中，鳍部101的数量为四个，从左往右，第一个鳍部101位于N型晶体管区I中，第二个和第三个鳍部101位于P型晶体管区II中，第四个鳍部101位于N型晶体管区I中，栅极结构材料层111包括栅极结构材料层111a和栅极结构材料层111b，栅极结构材料层111a与第一个鳍部101交界处形成控制开关，与第三个鳍部101交界处形成上拉晶体管，与第四个鳍部101交界处形成下拉晶体管；栅极结构材料层111b与第一个鳍部101交界处形成下拉晶体管，与第二个鳍部101交界处形成上拉晶体管，与第四个鳍部101交界处形成控制开关，同一栅极结构材料层111上的控制开关和上拉晶体管之间需要断开。
因此，如图10和图11所示，图11是图10在EE方向的剖视图，半导体结构的形成方法还包括：在形成功函数层106后，形成开口112前，在功函数层106上形成栅极结构材料层111，栅极结构材料层111形成在沟槽107(如图6所示)中，栅极结构材料层111横跨鳍部101，且栅极结构材料层111覆盖鳍部101的部分顶壁和部分侧壁。
在形成开口112的步骤中，刻蚀栅极结构材料层111，形成第一通槽113，第一通槽113和开口112连通。第一通槽113为后续形成隔离控制开关和上拉晶体管的隔离结构做准备。
本发明实施例，在形成开口112的过程中，在栅极结构材料层111中形成第一通槽113，简化了半导体结构的形成方法，提高了工艺形成效率。
本实施例中，栅极结构材料层111的材料包括镁钨合金。其他实施例中，栅极结构材料层的材料包括W、Al、Cu、Ag、Au、Pt和Ti中的一种或多种。
形成栅极结构材料层111的步骤包括：在沟槽107中填充导电材料，去除沟槽107外的导电材料，位于沟槽107中的导电材料作为栅极结构材料层111。
还需要说明的是，半导体结构为SRAM器件，同一栅极结构材料层111中的上拉晶体管和下拉晶体管需要连接起来。
参考图14，在第一通槽113中形成隔离结构114。隔离结构114用于将控制开关和上拉晶体管隔离开来。
本实施例中，隔离结构114的材料为绝缘材料。
具体的，隔离结构114的材料包括氧化硅、氮化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种。本实施例中，隔离结构114的材料为氧化硅。
形成隔离结构114的步骤包括：在第一通槽113中形成隔离结构材料层(图中未示出)；去除露出第一通槽113的隔离结构材料层，位于第一通槽113中的剩余隔离结构材料层作为隔离结构114。
本实施例中，采用流动性化学气相沉积(Flowable Chemical Vapor Deposition，FCVD)工艺形成隔离结构材料层。流动性化学气相沉积工艺具有良好的填充能力，适用于填充高深宽比的结构，有利于降低隔离结构材料层内形成空洞等缺陷的概率，相应有利于提高隔离结构114的成膜质量。
需要说明的是，形成隔离结构114的过程中，隔离结构114还形成在开口112中。
参考图15至图18，形成开口112后，在基底上形成横跨N型晶体管区I和P型晶体管区II的栅极层115(如图17所示)，用于与剩余的P型功函数层1061构成P型栅极结构，还用于与剩余的N型功函数层1062构成N型栅极结构。
P型栅极结构和N型栅极结构也分别对N型晶体管区I和P型晶体管区II的鳍部101起作用。
具体的，形成栅极层115的步骤包括：
如图15所示，在栅极结构材料层111上形成介电层116。
介电层116用于电隔离后续形成的导电连接层。
本实施例中，介电层116的材料为绝缘材料。
具体的，介电层116的材料包括氧化硅、氮化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种。本实施例中，介电层116的材料为氧化硅。
形成介电层116的步骤包括：在隔离结构材料层111和隔离结构114上形成介电材料层(图中未示出)；对介电材料层进行平坦化处理，形成介电层116。
如图16所示，去除N型晶体管区I和P型晶体管区II交界处的介电层116，形成第二通槽118，第二通槽118露出隔离结构114以及N型晶体管区I和P型晶体管区II部分宽度的栅极结构材料层111。
第二通槽118为后续形成导电连接层提供空间位置。
具体的，形成第二通槽118的步骤中：去除SRAM器件中上拉晶体管和下拉晶体管上的介电层116，形成第二通槽118。
形成第二通槽118的步骤包括：在介电层116上形成介电掩膜层；以介电掩膜层为掩膜刻蚀介电层116，形成第二通槽118。
本实施例中，采用干法刻蚀工艺刻蚀介电层116，形成第二通槽118。干法刻蚀工艺为各向异性刻蚀工艺，具有较好的刻蚀剖面控制性，有利于使第二通槽118的形貌满足工艺需求，且还有利于提高介电层116的去除效率。
如图17和图18所示，图17是垂直于鳍部101延伸方向的剖视图，图18是图17的俯视图，在第二通槽118中形成导电连接层117，导电连接层117和N型晶体管区I中以及P型晶体管区II中栅极结构材料层111共同作为栅极层115。
导电连接层117用于将N型晶体管区I中以及P型晶体管区II中栅极结构材料层111电连接，使得SRAM器件中，下拉晶体管和上拉晶体管连接起来。
本实施例中，导电连接层117的材料包括镁钨合金。其他实施例中，栅极结构材料层的材料包括W、Al、Cu、Ag、Au、Pt和Ti中的一种或多种。
形成导电连接层117的步骤包括：形成覆盖第二通槽119的导电材料，去除露出第二通槽119的导电材料，位于第二通槽119中的导电材料作为导电连接层117。
需要说明的是，沿栅极结构材料层111延伸方向，导电连接层117与N型晶体管区I中和P型晶体管区II中栅极结构材料层111接触的宽度不宜过大也不宜过小。若宽度过大，导致材料浪费，且易导致半导体结构的电容过大，不利于减小后端RC延迟；若宽度过小，易导致导电连接层117与栅极结构材料层111的接触电阻过大。本实施例中，沿栅极结构材料层111延伸方向，导电连接层117与N型晶体管区I中和P型晶体管区II中栅极结构材料层111接触的宽度均为10纳米至50纳米。
需要说明的是，因为栅极结构材料层111横跨鳍部101，且栅极层115覆盖鳍部101的部分顶壁和部分侧壁，相应的，栅极层115横跨鳍部101，且栅极层115覆盖鳍部101的部分顶壁和部分侧壁。
图19至图20是本发明半导体结构的形成方法第二实施例中各步骤对应的结构示意图。
本发明实施例与第一实施例中的相同之处在此不再赘述，不同之处在于：N型晶体管区I和P型晶体管区II的交界处不形成隔离结构。
如图19所示，在基底上形成功函数层206，功函数层206包括：形成在P型晶体管区II的P型功函数层2061和形成在N型晶体管区I的N型功函数层2062；去除N型晶体管区I和P型晶体管区II交界处的功函数层206，形成开口212。
功函数层206的具体形成过程及其材料参照第一实施例，在此也不再赘述。
开口212的具体形成方法参照第一实施例，在此不再赘述。
如图20所示，形成横跨N型晶体管区I和P型晶体管区II的栅极层211的步骤包括：形成覆盖剩余的N型功函数层2062、剩余的P型功函数层2061以及开口212的导电材料，刻蚀导电材料形成栅极层211。
本实施例中，刻蚀导电材料形成栅极层211的意思是，去除露出沟槽的导电材料，位于沟槽中的导电材料作为栅极层211。
本发明实施例，在形成功函数层206后直接刻蚀功函数层206，形成开口212，简化了开口212的形成步骤；且形成的栅极层211为一体结构，有利于降低NMOS器件和PMOS器件之间的电阻率，提高半导体结构的电性性能。
开口212使得剩余的N型功函数层2062和剩余的P型功函数层2061相间隔，且开口212位于N型晶体管区I和P型晶体管区II的交界处，从而使得N型功函数层2062不易位于P型晶体管区II中(P型功函数层2061不易位于N型晶体管区I中)，在半导体结构工作时，半导体结构不易出现漏电等问题，提高了半导体结构的电学性能。
相应的，本发明实施例还提供一种半导体结构。参考图21和图22，示出了本发明半导体结构第一实施例的结构示意图，图21是垂直于鳍部延伸方向的剖视图，图22是图21的俯视图。
所述半导体结构包括：基底，基底包括相邻的N型晶体管区I和P型晶体管区II；功函数层306，位于基底上，功函数层306包括：形成在P型晶体管区II上的P型功函数层3061和形成在N型晶体管区I上的N型功函数层3062，且P型功函数层3061与N型功函数层3062在N型晶体管区I和P型晶体管区II的交界处相隔离；栅极层315，位于基底上，且栅极层315横跨在N型晶体管区I和P型晶体管区II上，用于与P型功函数层3061构成P型栅极结构，还用于与N型功函数层3062构成N型栅极结构。
本发明实施例中，P型功函数层3061和N型功函数层3062在N型晶体管区I和P型晶体管区II的交界处相间隔，从而使得N型功函数层3062不易位于P型晶体管区II中(P型功函数层3061不易位于N型晶体管区I中)，使得半导体结构的性能得到提高。
本实施例中，所述半导体结构为SRAM器件，N型晶体管区I中形成有下拉晶体管(PD，Pull Down)，下拉晶体管为NMOS器件；P型晶体管区II中形成有上拉晶体管(PU，PullUp)提供工艺平台，上拉晶体管为PMOS器件。
本实施例以半导体结构为鳍式场效应晶体管(FinFET)为例，基底包括衬底300以及位于衬底300上的鳍部301。在其他实施例中，半导体结构还可以为平面结构，相应的，基底为平面衬底。
本实施例中，衬底300的材料为硅。在其他实施例中，衬底的材料还可以为锗、碳化硅、砷化镓或镓化铟，衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底。
本实施例中，鳍部301的材料为硅。在其他实施例中，鳍部的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟。
基底还包括：隔离层302，位于鳍部301露出的衬底300上，隔离层302覆盖鳍部301的部分侧壁。
隔离层302用于电隔离相邻鳍部301，优化了半导体结构的电学性能。本实施例中，隔离层302的材料为绝缘材料。
P型功函数层3061，用于调整PMOS器件的阈值电压。P型功函数层3061位于P型晶体管区II中的鳍部301以及鳍部301露出的衬底300上。
本实施例中，P型功函数层3061的材料为TiN或TaN。
N型功函数层3062，用于调整NMOS器件的阈值电压。N型功函数层3062位于N型晶体管区I中的鳍部301以及鳍部301露出的衬底300上。
本实施例中，N型功函数层3062的材料为TiAL、TaAlN、TiAlN、TiC、TaCN、AlN和TiAlC中的一种或几种。
需要说明的是，N型功函数层3062和P型功函数层3061的间距不宜太大也不宜太小。若间距太大，易导致P型功函数层3061不能很好的调节交界处的PMOS器件的阈值电压，或者N型功函数层3062不能很好的调整交界处的NMOS器件的阈值电压，导致半导体结构的电学性能不佳。若间距太小，易导致P型功函数层3061或者N型功函数层3062位于不同类型的晶体管区中，导致半导体结构易出现漏电等问题，进而导致半导体结构的电学性能不佳。本实施例中，N型功函数层3062和P型功函数层3061的间距为20纳米至30纳米。
需要说明的是，N型功函数层3062还位于P型功函数层3061上，半导体结构工作时，P型晶体管区II上的N型功函数层3062相比于P型功函数层3061距离沟道较远，不易对PMOS器件的阈值电压产生影响，可以不用去除。
所述半导体结构还包括：栅介质层310，位于所述鳍部301以及所述鳍部301露出的所述隔离层302上。
所述栅介质层310的材料为相对介电常数大于氧化硅相对介电常数的栅介质材料。本实施例中，栅介质层310的材料为HfO2。
本发明实施例中，半导体结构为SRAM器件，SRAM器件包括六个MOS管，其中下拉晶体管和储存基本单元用于读写的位线(bit line)的控制开关(PG)通常为NMOS，上拉晶体管为PMOS，一对上拉晶体管和下拉晶体管相连，构成CMOS反相器，控制开关和上拉晶体管断开。为了降低SRAM单元占用的芯片面积，通常PU、PD和PG的数量关系为PU:PD:PG＝1:1:1。
相应的，本发明实施例中，鳍部301的数量为四个，从左往右，第一个鳍部301位于N型晶体管区I中，第二个和第三个鳍部301位于P型晶体管区II中，第四个鳍部301位于N型晶体管区I中，栅极结构材料层311包括栅极结构材料层311a(如图22所示)和栅极结构材料层311b(如图22所示)，栅极结构材料层311a与第一个鳍部301交界处形成控制开关，与第三个鳍部301交界处形成上拉晶体管，与第四个鳍部301交界处形成下拉晶体管；栅极结构材料层311b与第一个鳍部301交界处形成下拉晶体管，与第二个鳍部301交界处形成上拉晶体管，与第四个鳍部301交界处形成控制开关，同一栅极层315中的上拉晶体管和下拉晶体管需要连接起来。
相应的，栅极层315包括：栅极结构材料层311，位于N型晶体管区I中和P型晶体管区II中；导电连接层317，连接N型晶体管区I中的栅极结构材料层311和P型晶体管区II中的栅极结构材料层311。
P型晶体管区II中的栅极结构材料层311用于与P型功函数层3061构成P型栅极结构，N型晶体管区I中的栅极结构材料层311用于与N型功函数层3062构成N型栅极结构。
在半导体结构工作时，N型栅极结构和P型栅极结构分别用于控制N型晶体管区I和P型晶体管区II中沟道的开启与断开。
本实施例中，栅极结构材料层311的材料包括镁钨合金。其他实施例中，栅极结构材料层的材料包括W、Al、Cu、Ag、Au、Pt和Ti中的一种或多种。
本实施例中，半导体结构为SRAM器件；导电连接层317位于SRAM器件中上拉晶体管和下拉晶体管之间。
相应的，导电连接层317将N型晶体管区I中以及P型晶体管区II中栅极结构材料层311电连接起来。
本实施例中，导电连接层317的材料包括镁钨合金。其他实施例中，栅极结构材料层的材料包括W、Al、Cu、Ag、Au、Pt和Ti中的一种或多种。
需要说明的是，平行于栅极结构材料层311延伸方向，导电连接层317与N型晶体管区I中和P型晶体管区II中栅极结构材料层311接触的宽度不宜过大也不宜过小。若宽度过大，导致材料浪费，且易导致半导体结构的电容过大，不利于减小后端RC延迟；若宽度过小，易导致导电连接层317与栅极结构材料层311的接触电阻过大。本实施例中，平行于栅极结构材料层311延伸方向，导电连接层317与N型晶体管区I中和P型晶体管区II中栅极结构材料层311接触的宽度均为10纳米至50纳米。
需要说明的是，本实施例中，基底包括衬底300和位于衬底300上的鳍部301；栅极层315相应横跨鳍部301，且栅极层315覆盖鳍部301的部分顶壁和部分侧壁。
需要说明的是，本实施例中，半导体结构为SRAM器件，相应的，控制开关和上拉晶体管之间需要断开。
半导体结构还包括：隔离结构314，位于N型晶体管区I中的栅极结构材料层311与P型晶体管区II中的栅极结构材料层311之间；导电连接层317位于隔离结构314上。
隔离结构314用于将控制开关和上拉晶体管隔离开来。
本实施例中，隔离结构314的材料为绝缘材料。具体的，隔离结构314的材料包括氧化硅、氮化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种。本实施例中，隔离结构314的材料为氧化硅。
隔离结构314，在垂直于鳍部301的延伸方向上，所述隔离结构314的宽度等于N型功函数层3062与P型功函数层3061之间的间距。相应的，所述隔离结构314的宽度为20纳米至30纳米。
本实施例中，所述半导体结构还包括源漏掺杂层(图中未示出)，位于所述栅极层315两侧的所述鳍部301中。
本实施例中，半导体结构还包括位于栅极结构材料层311上的介电层316上；导电连接层317位于介电层316中。
介电层316用于电隔离相连导电连接层317。本实施例中，介电层316的材料为绝缘材料。
具体的，介电层316的材料包括氧化硅、氮化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种。本实施例中，介电层316的材料为氧化硅。
参考图23，示出了本发明半导体结构第二实施例的结构示意图。
本发明实施例与第一实施例中的相同之处在此不再赘述，不同之处在于：N型晶体管区I和P型晶体管区II的交界处未形成有隔离结构。
本实施例中，栅极层411为一体结构，位于N型功函数层4062上、P型功函数层4061上以及N型功函数层4062和P型功函数层4061之间的基底上。
本发明实施例，栅极层411为一体结构，有利于降低NMOS器件和PMOS器件之间的电阻率，提高半导体结构的电性性能。
N型功函数层4062和P型功函数层4061在N型晶体管区I和P型晶体管区II交界处相间隔，从而使得N型功函数层4062不易位于P型晶体管区II中(P型功函数层4061不易位于N型晶体管区I中)，在半导体结构工作时，半导体结构不易出现漏电等问题，提高了半导体结构的电学性能。
虽然本发明实施例披露如上，但本发明实施例并非限定于此。任何本领域技术人员，在不脱离本发明实施例的精神和范围内，均可作各种更动与修改，因此本发明实施例的保护范围应当以权利要求所限定的范围为准。

Claims (19)

1.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底包括相邻的N型晶体管区和P型晶体管区；
在所述基底上形成功函数层，所述功函数层包括：形成在P型晶体管区的P型功函数层和形成在N型晶体管区的N型功函数层；
去除所述N型晶体管区和P型晶体管区交界处的所述功函数层，形成开口；
形成所述开口后，在所述基底上形成横跨N型晶体管区和P型晶体管区的栅极层，用于与剩余的所述P型功函数层构成P型栅极结构，还用于与剩余的所述N型功函数层构成N型栅极结构。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，平行于所述基底表面且垂直于所述N型晶体管区和P型晶体管区交界的方向上，所述开口的宽度为20纳米至30纳米。
3.如权利要求1所述的半导体结构的形成方法，其特征在于，采用干法刻蚀工艺刻蚀所述N型晶体管区和P型晶体管区交界处的所述功函数层，形成所述开口。
4.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述开口的工艺参数包括：刻蚀气体包括BCl3、Cl2、CH4和H2中的一种或多种；气体流量为50sccm至500sccm；腔室压强为5mToor至50mToor。
5.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述功函数层后，形成所述开口前还包括：在所述功函数层上形成栅极结构材料层；形成所述开口的步骤中，还包括刻蚀所述栅极结构材料层，形成第一通槽，所述第一通槽和所述开口连通。
6.如权利要求5所述的半导体结构的形成方法，其特征在于，形成所述开口后，形成栅极层前还包括：在所述第一通槽中形成隔离结构。
7.如权利要求6所述的半导体结构的形成方法，其特征在于，形成栅极层的步骤包括：在所述栅极结构材料层上形成介电层；去除N型晶体管区和P型晶体管区交界处的所述介电层，形成第二通槽，所述第二通槽露出所述隔离结构以及N型晶体管区和P型晶体管区部分宽度的所述栅极结构材料层；在所述第二通槽中形成导电连接层，所述导电连接层和N型晶体管区中以及P型晶体管区中所述栅极结构材料层共同作为所述栅极层。
8.如权利要求7所述的半导体结构的形成方法，其特征在于，沿所述栅极结构材料层延伸方向，所述导电连接层与N型晶体管区中和P型晶体管区中所述栅极结构材料层接触的宽度均为10纳米至50纳米。
9.如权利要求7所述的半导体结构的形成方法，其特征在于，所述半导体结构为SRAM器件；
形成所述第二通槽的步骤包括：去除SRAM器件中上拉晶体管和下拉晶体管上的所述介电层，形成所述第二通槽。
10.如权利要求1所述的半导体结构的形成方法，其特征在于，形成横跨N型晶体管区和P型晶体管区的栅极层的步骤包括：形成覆盖剩余的所述N型功函数层、剩余的所述P型功函数层以及所述开口的导电材料，刻蚀所述导电材料形成所述栅极层。
11.如权利要求1所述的半导体结构的形成方法，其特征在于，所述基底包括衬底和位于所述衬底上的鳍部；
在所述基底上形成功函数层的步骤中，所述功函数层覆盖所述鳍部以及所述鳍部露出的衬底；
在所述功函数层上形成栅极层的步骤中，所述栅极层横跨所述鳍部，且所述栅极层覆盖所述鳍部的部分顶壁和部分侧壁。
12.一种半导体结构，其特征在于，包括：
基底，所述基底包括相邻的N型晶体管区和P型晶体管区；
功函数层，位于所述基底上，所述功函数层包括：形成在P型晶体管区上的P型功函数层和形成在N型晶体管区上的N型功函数层，且所述P型功函数层与所述N型功函数层在N型晶体管区和P型晶体管区的交界处相间隔；
栅极层，位于所述基底上，且所述栅极层横跨在所述N型晶体管区和P型晶体管区上，用于与所述P型功函数层构成P型栅极结构，还用于与所述N型功函数层构成N型栅极结构。
13.如权利要求12所述的半导体结构，其特征在于，所述N型功函数层和所述P型功函数层的间距为20纳米至30纳米。
14.如权利要求12所述的半导体结构，其特征在于，所述栅极层包括：栅极结构材料层，位于所述N型晶体管区中和所述P型晶体管区中；
导电连接层，连接N型晶体管区中的所述栅极结构材料层和P型晶体管区中的所述栅极结构材料层；
所述半导体结构还包括：隔离结构，位于所述N型晶体管区中的所述栅极结构材料层与所述P型晶体管区中的所述栅极结构材料层之间；
所述导电连接层位于所述隔离结构上。
15.如权利要求14所述的半导体结构，其特征在于，平行于所述栅极结构材料层延伸方向，所述导电连接层与N型晶体管区中和P型晶体管区中所述栅极结构材料层接触的宽度均为10纳米至50纳米。
16.如权利要求14所述的半导体结构，其特征在于，所述半导体结构为SRAM器件；
所述导电连接层位于SRAM器件中上拉晶体管和下拉晶体管之间。
17.如权利要求14所述的半导体结构，其特征在于，所述半导体结构还包括位于所述栅极结构材料层上的介电层；所述导电连接层位于所述介电层中。
18.如权利要求12所述的半导体结构，其特征在于，所述栅极层为一体结构，位于所述N型功函数层上、所述P型功函数层上以及所述N型功函数层和所述P型功函数层之间的基底上。
19.如权利要求12所述的半导体结构，其特征在于，所述基底包括衬底和位于所述衬底上的鳍部；
所述栅极层，横跨所述鳍部，且所述栅极层覆盖所述鳍部的部分顶壁和部分侧壁。
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