CN113497042A - 半导体结构及其形成方法 - Google Patents

Abstract

一种半导体结构及其形成方法，形成方法包括：衬底，衬底包括第一区域，第一区域沿纵向包括相邻接第一纵区和第二纵区；沟道体，位于衬底上，沟道体沿纵向延伸，且沟道体沿纵向包括第一沟道部件和第二沟道部件，第一沟道部件的横向宽度大于第二沟道部件的横向宽度，横向与纵向垂直，在第一区域中，第一沟道部件位于第一纵区，第二沟道部件位于第二纵区；第一栅极结构，横跨第一沟道部件；第二栅极结构，横跨第二沟道部件。本发明实施例通过增大第一沟道部件的横向宽度的方式，使得下拉晶体管中载流子迁移率得到提高的同时，有利于提高半导体结构的表面利用率，相应提高半导体结构的集成度。

Description

半导体结构及其形成方法

技术领域

本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。

背景技术

在目前的半导体产业中，集成电路产品主要可分为三大类型：逻辑、存储器和模拟电路，其中存储器件在集成电路产品中占了相当大的比例。随着半导体技术发展，对存储器件进行更为广泛的应用，需要将所述存储器件与其他器件区同时形成在一个芯片上，以形成嵌入式半导体存储装置。例如将所述存储器件内嵌置于中央处理器，则需要使得所述存储器件与嵌入的中央处理器平台进行兼容，并且保持原有的存储器件的规格及对应的电学性能。

一般地，需要将所述存储器件与嵌入的标准逻辑装置进行兼容。对于嵌入式半导体器件来说，其通常分为逻辑区和存储区，逻辑区通常包括逻辑器件，存储区则包括存储器件。随着存储技术的发展，出现了各种类型的半导体存储器，例如静态随机随机存储器(SRAM，Static Random Access Memory)、动态随机存储器(DRAM，Dynamic Random AccessMemory)、可擦除可编程只读存储器(EPROM，Erasable Programmable Read-Only Memory)、电可擦除可编程只读存储器(EEPROM，Electrically Erasable Programmable Read-Only)和闪存(Flash)。由于静态随机存储器具有低功耗和较快工作速度等优点，使得静态随机存储器及其形成方法受到越来越多的关注。

然而，现有技术所形成半导体器件中静态随机存储器的性能有待进一步提高，使得半导体器件的整体性能较差。

发明内容

本发明实施例解决的问题是提供一种半导体结构及其形成方法，提升器件的电学性能。

为解决上述问题，本发明实施例提供一种半导体结构，包括：衬底，所述衬底包括第一区域，所述第一区域沿纵向包括相邻接的第一纵区和第二纵区，所述第一纵区用于形成下拉晶体管，所述第二纵区用于形成传输门晶体管；沟道体，位于所述衬底上，所述沟道体沿所述纵向延伸，且所述沟道体沿所述纵向包括第一沟道部件和第二沟道部件，所述第一沟道部件的横向宽度大于所述第二沟道部件的横向宽度，所述横向与所述纵向垂直，在所述第一区域中，所述第一沟道部件位于所述第一纵区，所述第二沟道部件位于所述第二纵区；第一栅极结构，横跨所述第一沟道部件，且覆盖所述第一沟道部件的部分顶壁和部分侧壁；第二栅极结构，横跨所述第二沟道部件，且覆盖所述第二沟道部件的部分顶壁和部分侧壁。

相应的，本发明实施例还提供一种半导体结构的形成方法，包括：提供基底以及位于所述基底上的沟道膜，所述基底包括第一区域，所述第一区域沿纵向包括相邻接的第一纵区和第二纵区，所述第一纵区用于形成下拉晶体管，所述第二纵区用于形成传输门晶体管；刻蚀所述沟道膜，形成位于所述第一区域的所述基底上的沟道结构，所述沟道结构沿所述纵向延伸，且所述沟道结构沿所述纵向包括沟道结构第一部分和沟道结构第二部分，所述沟道结构第一部分的横向宽度大于所述沟道结构第二部分的横向宽度，所述横向与所述纵向垂直，在所述第一区域中，所述沟道结构第一部分位于所述第一纵区，所述沟道结构第二部分位于所述第二纵区；形成横跨所述沟道结构第一部分的第一栅极层，所述第一栅极层覆盖所述沟道结构第一部分的部分顶壁和部分侧壁；形成横跨所述沟道结构第二部分的第二栅极层，所述第二栅极层覆盖所述沟道结构第二部分的部分顶壁和部分侧壁。

与现有技术相比，本发明实施例的技术方案具有以下优点：

本发明实施例的所述半导体结构中，基底包括第一区域，所述第一区域沿纵向包括相邻接第一纵区和第二纵区，沟道体沿纵向包括第一沟道部件和第二沟道部件，所述第一沟道部件的横向宽度大于所述第二沟道部件的宽度，在所述第一区域中，所述第一沟道部件位于所述第一纵区，所述第二沟道部件位于所述第二纵区，其中，位于第一纵区的第一沟道部件用于提供下拉晶体管的沟道区，本发明实施例通过增大第一沟道部件的横向宽度的方式，使得下拉晶体管中载流子迁移率得到提高的同时，有利于提高半导体结构的表面利用率，相应提高半导体结构的集成度。

附图说明

图1至图4是一种半导体结构的形成方法中各步骤对应的结构示意图；

图5至图16是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图；

图17和图18是本发明半导体结构的结构示意图。

具体实施方式

目前所形成的器件仍有性能不佳的问题。现结合一种半导体结构的形成方法分析器件性能不佳的原因。

参考图1至图4是一种半导体结构的形成方法中各步骤对应的结构示意图。

如图1所示，提供基底，所述基底包括衬底(图中未示出)和位于所述衬底上分立的六个鳍部，所述鳍部沿纵向延伸，在横向上依次为第一鳍部1、第二鳍部2、第三鳍部3、第四鳍部4、第五鳍部5以及第六鳍部6，所述第二鳍部2与所述第五鳍部5中心对称，所述第三鳍部3与所述第四鳍部4中心对称，所述第一鳍部1包括第一器件鳍部，第二鳍部2包括第二器件鳍部21和第二伪鳍部22，第三鳍部3包括第三器件鳍部31和第三伪鳍部32，第四鳍部4包括第四器件鳍部41和第四伪鳍部42，第五鳍部5包括第五器件鳍部51和第五伪鳍部52，第六鳍部6包括第六器件鳍部。

如图2所示，去除所述第二伪鳍部22、第三伪鳍部32、第四伪鳍部42以及第五伪鳍部52。

如图3所示，形成横跨所述第一鳍部1、第四器件鳍部41、第五器件鳍部51以及第六鳍部6的第一栅极层14，所述第一栅极层14覆盖所述第一鳍部1、第四器件鳍部41、第五器件鳍部51以及第六鳍部6的部分顶壁和部分侧壁；形成横跨所述第一鳍部1、第二器件鳍部21、第三器件鳍部31以及第六鳍部6的第二栅极层15，所述第二栅极层15覆盖所述第一鳍部1、第二器件鳍部21、第三器件鳍部31以及第六鳍部6的部分顶壁和部分侧壁。

如图4所示，刻蚀所述第二器件鳍部21和第三器件鳍部31之间的所述第一栅极层14，形成第一开口10，刻蚀所述第四器件鳍部41和第五器件鳍部51之间的所述第二栅极层15，形成第二开口16。

半导体器件朝着集成度更高，器件能更小的方向发展，半导体结构从原先平面MOSFET向具有更高功效的GAA晶体管发展，但一般的半导体结构中的第一鳍部1和第二器件鳍部21相间隔，所述第五器件鳍部51和第六鳍部6相间隔，半导体结构的尺寸不易进一步的降低，不利于提高半导体结构的集成度，从而导致半导体结构的性能难以进一步得到优化。

为了解决所述技术问题，本发明实施例提供的所述半导体结构中，基底包括第一区域，所述第一区域沿纵向包括相邻接第一纵区和第二纵区，沟道体沿纵向包括第一沟道部件和第二沟道部件，所述第一沟道部件的横向宽度大于所述第二沟道部件的宽度，在所述第一区域中，所述第一沟道部件位于所述第一纵区，所述第二沟道部件位于所述第二纵区，其中，位于第一纵区的第一沟道部件用于提供下拉晶体管的沟道区，本发明实施例通过增大第一沟道部件的横向宽度的方式，使得下拉晶体管中载流子迁移率得到提高的同时，有利于提高半导体结构的表面利用率，相应提高半导体结构的集成度。为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图5至图16是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。

如图5和图6所示，图6为图5的俯视图，提供基底100以及位于基底100上的沟道膜，基底100包括第一区域I，第一区域I沿纵向包括相邻接的第一纵区i和第二纵区ii，第一纵区i用于形成下拉晶体管，第二纵区ii用于形成传输门晶体管。

基底100为后续形成半导体结构提供工艺基础。

本实施例中，基底还包括第二区域II，第二区域II和第一区域I沿横向排布，第二区域II沿纵向包括相邻接的第三纵区iii和第四纵区iiii，且在横向上，第三纵区iii与第一纵区i相邻，第三纵区iii用于形成上拉晶体管。

本实施例中，半导体结构用于构成SRAM器件，具体的，SRAM器件为六晶体管静态随机存取存储器(six-transistor SRAM，6T-SRAM)，相应的，SRAM器件包括两对上拉晶体管(Pull-up transistor，PU)、下拉晶体管(Pull-down transistor，PD)以及传输门晶体管(Pass-gate transistor，PG)，且两个上拉晶体管、下拉晶体管以及传输门晶体管均呈中心对称结构。本实施例中，半导体结构包括两个第一区域I和第二区域II，且两个第一区域I互为中心对称，两个第二区域II互为中心对称，且两个第二区域II位于第一区域I之间，且在横向上相邻接。

本实施例中，基底100的材料为硅。在其他实施例中，基底的材料还可以为锗、碳化硅、砷化镓或镓化铟，基底还能够为绝缘体上的硅基底或者绝缘体上的锗基底。

沟道膜为后续形成沟道结构做准备。

本实施例以形成的半导体结构用于形成全包围栅极晶体管(GAA)为例，沟道膜包括一个或多个堆叠的沟道叠材料层101，沟道叠材料层101包括牺牲材料层1011和位于牺牲材料层1011上的沟道材料层1012。其他实施例中，半导体结构为鳍式场效应晶体管；提供基底以及位于基底上的沟道膜的步骤中，沟道膜为鳍部材料层。

本实施例中，牺牲材料层1011和沟道材料层1012的材料不同，后续刻蚀沟道叠材料层101，形成沟道结构，沟道结构包括牺牲层和位于牺牲层上的沟道层，在去除牺牲层的过程中，牺牲层和沟道层具有较大的刻蚀选择比。

本实施例中，牺牲材料层1011的材料为锗化硅。在其他实施例中，牺牲材料层的材料还可以为锗、硅、碳化硅、砷化镓或镓化铟等其他材料。

沟道材料层1012的材料为硅。在其他实施例中，沟道材料层的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料。

需要说明的是，提供基底100的步骤中，沟道膜上形成有沟道掩膜层102。

沟道掩膜层102作为刻蚀沟道膜的刻蚀掩膜。

本实施例中，沟道掩膜层102的材料包括氮化硅、氮氧化硅、碳化硅、氮碳化硅、氮化硼、氮化硼硅和氮化硼碳硅中的一种或多种。

需要说明的是，提供基底100的步骤中，还在沟道膜和沟道掩膜层102之间形成有缓冲层103。

沟道掩膜层102与沟道膜的应力较大，缓冲层103避免沟道掩膜层102直接与沟道膜接触，使得沟道掩膜层102不易出现裂纹或者脱落。

本实施例中，缓冲层103的材料为氧化硅。

参考图7至图14，刻蚀沟道膜，形成位于第一区域I的基底100上的沟道结构104(如图14所示)，沟道结构104沿纵向延伸，且沟道结构104沿纵向包括沟道结构第一部分1041和沟道结构第二部分1042，沟道结构第一部分1041的横向宽度大于沟道结构第二部分1042的横向宽度，横向与纵向垂直，在第一区域I中，沟道结构第一部分1041位于第一纵区i，沟道结构第二部分1042位于第二纵区ii。

本发明实施例的半导体结构中，基底100包括第一区域I，第一区域I沿纵向包括相邻接的第一纵区i和第二纵区ii，沟道结构104沿纵向包括沟道结构第一部分1041和沟道结构第二部分1042，沟道结构第一部分1041的横向宽度大于沟道结构第二部分1042的宽度，在第一区域I中，沟道结构第一部分1041位于第一纵区i，沟道结构第二部分1042位于第二纵区ii，其中，位于第一纵区i的沟道结构第一部分1041用于提供下拉晶体管的沟道区，本发明实施例通过增大沟道结构第一部分1041的横向宽度的方式，使得下拉晶体管中载流子迁移率得到提高的同时，有利于提高半导体结构的表面利用率，相应提高半导体结构的集成度。

沟道结构104为后续形成沟道区做准备。

本实施例中，刻蚀沟道膜的步骤中，沟道结构104还形成于第二区域II的基底100上，在第二区域II中，沟道结构第一部分1041位于第三纵区iii，沟道结构第二部分1042位于第四纵区iiii，第四纵区iiii中的沟道结构第二部分1042的纵向长度短于第二纵区ii中的沟道结构第二部分1042的纵向长度。

本实施例中，如图14所示，半导体结构为SRAM器件，第三纵区iii中的沟道结构第一部分1041用于形成上拉晶体管。

需要说明的是，刻蚀沟道膜的步骤中，沟道结构第一部分1041的横向宽度不宜过小也不宜过大。若沟道结构第一部分1041的横向宽度过大，相应的，后续依据沟道结构第一部分1041形成的沟道区的横向宽度较大，上拉晶体管和下拉晶体管中载流子的迁移速率较大，相应的热载流子效应的危害较大，不利于提高半导体结构的电学性能；此外，沟道结构第一部分1041的横向宽度过大，会占用过多的基底100表面的面积，导致基底100表面积的利用率较低，不利于提高半导体结构的集成度。若沟道结构第一部分1041的横向宽度过小，会导致后续形成在沟道结构第一部分1041中的沟道的宽度较小，相应的后续依据沟道结构第一部分1041形成的沟道区的横向宽度较小，沟道结构第一部分1041中载流子的迁移速率较小，不利于提高上拉晶体管和下拉晶体管读取和写入的速率，导致半导体结构的电学性能较差。本实施例中，沟道结构第一部分1041的横向宽度为4纳米至10纳米。

需要说明的是，刻蚀沟道膜的步骤中，沟道结构第二部分1042的横向宽度不宜过小也不宜过大。若沟道结构第二部分1042的横向宽度过大，相应的，后续依据沟道结构第二部分1042形成的沟道区的横向宽度较大，传输门晶体管中载流子的迁移速率较大，相应的读取速率过快，易受到SRAM内部电压扰动的影响，读取稳定性差，不利于提高半导体结构的电学性能。若沟道结构第二部分1042的横向宽度过小，相应的后续依据沟道结构第二部分1042形成的沟道区的横向宽度较小，沟道结构第二部分1042中载流子的迁移速率较小，不利于提高传输门晶体管读取的速率，降低传输门晶体管的工作频率，导致半导体结构的电学性能较差。本实施例中，沟道结构第二部分1042的横向宽度为2纳米至5纳米。

具体的，刻蚀沟道膜，形成沟道结构104的步骤包括：

如图7和图8所示，在第一区域I和第二区域II的沟道膜上形成分立的第一初始掩膜层105(如图8所示)，第一区域I中的第一初始掩膜层105纵跨第一纵区i和第二纵区ii，第二区域II中的第一初始掩膜层105纵跨第三纵区iii和第四纵区iiii；在第一初始掩膜层105的一个侧壁上形成第二初始掩膜层106(如图8所示)。

第一初始掩膜层105和第二初始掩膜层106为后续形成第一掩膜层和第二掩膜层做准备。

本实施例中，第一初始掩膜层105和第二初始掩膜层106的材料不同，在后续刻蚀第二初始掩膜层106的过程中，对第一初始掩膜层105的损伤较小。

具体的，第一初始掩膜层105的材料包括氮化硅、氮氧化硅、碳化硅、氮碳化硅、氮化硼、氮化硼硅和氮化硼碳硅中的一种或多种。本实施例中，第一初始掩膜层105的材料包括氧化硅。

具体的，第二初始掩膜层106的材料包括氮化硅、氮氧化硅、碳化硅、氮碳化硅、氮化硼、氮化硼硅和氮化硼碳硅中的一种或多种。本实施例中，第二初始掩膜层106的材料包括氮化硅。

半导体结构的形成方法还包括：在沟道膜上形成分立的第一初始掩膜层105之前，在第一区域I和第二区域II交界处的沟道膜上形成核心层109(如图7所示)。

本实施例中，核心层109为后续形成第一初始掩膜层105提供工艺基础。

本实施例中，核心层109的材料包括硅。

在沟道膜上形成分立的第一初始掩膜层105的步骤包括：在核心层109的侧壁形成第一初始掩膜层105。

在核心层109的侧壁形成第一初始掩膜层105的步骤包括：形成第一掩膜材料层(图中未示出)，第一掩膜材料层保形覆盖核心层109以及核心层109露出的沟道膜；去除核心层109顶面以及沟道膜表面的第一掩膜材料层，剩余的位于核心层109侧壁上的第一掩膜材料层作为第一初始掩膜层105。

本实施例中，采用原子层沉积工艺(Atomic layer deposition，ALD)形成第一掩膜材料层。原子层沉积工艺包括进行多次的原子层沉积循环，有利于提高第一掩膜材料层的厚度均一性，使第一掩膜材料层能够保形覆盖在核心层109以及核心层109露出的沟道膜上；此外，原子层沉积工艺的间隙填充性能和阶梯覆盖性好，相应提高了第一掩膜材料层的保形覆盖能力。在其他实施例中，还可以采用化学气相沉积工艺(Chemical VaporDeposition，CVD)形成第一掩膜材料层。

在第一初始掩膜层105的一个侧壁上形成第二初始掩膜层106的步骤包括：形成第二掩膜材料层(图中未示出)，第二掩膜材料层保形覆盖第一初始掩膜层105、核心层109以及第一初始掩膜层105和核心层109露出的沟道膜；去除核心层109和第一初始掩膜层105顶面、以及沟道膜表面的第二掩膜材料层，剩余的位于第一初始掩膜层105侧壁上的第二掩膜材料层作为第二初始掩膜层106。

本实施例中，采用原子层沉积工艺形成第二掩膜材料层。在其他实施例中，还可以采用化学气相沉积工艺形成第二掩膜材料层。

如图9和图10所示，图10为图9的俯视图，图10中仅示出了第一初始掩膜层105和第二初始掩膜层106，半导体结构的形成方法还包括：形成第二初始掩膜层106后，去除核心层109。

去除核心层109为后续刻蚀沟道膜做准备。

本实施例中，采用湿法刻蚀工艺去除核心层109。核心层109的材料包括硅。相应的，去除核心层109的刻蚀溶液包括四甲基氢氧化铵溶液(TMAH)。

如图11所示，去除第二纵区ii和第四纵区iiii中的第二初始掩膜层106，剩余的第二初始掩膜层106作为第二掩膜层108。

去除第二纵区ii和第四纵区iiii中的第二初始掩膜层106，为后续以第二掩膜层108为掩膜刻蚀沟道膜做准备。

本实施例中，采用干法刻蚀工艺去除第二纵区ii和第四纵区iiii中的第二初始掩膜层106。干法刻蚀工艺具有各向异性刻蚀特性，具有较好的刻蚀剖面控制性，有利于使第二掩膜层108的形貌满足工艺需求；且采用干法刻蚀工艺去除第二纵区ii和第四纵区iiii中的第二初始掩膜层106的过程中，以沟道掩膜层102的顶部为刻蚀停止位置，有利于降低对其他膜层的损伤。

需要说明的是，去除第二纵区ii和第四纵区iiii中的第二初始掩膜层106的步骤中，第二初始掩膜层106与第一初始掩膜层105的刻蚀选择比大于10。从而在去除第二纵区ii和第四纵区iiii中的第二初始掩膜层106的过程中，对第二纵区ii和第四纵区iiii中的第一初始掩膜层105的损伤较小，使得后续以第二纵区ii和第四纵区iiii中的第一初始掩膜层105为掩膜刻蚀沟道膜，形成的沟道结构第二部分1042具有较好的形成质量。

具体的，去除第二纵区ii和第四纵区iiii中的第二初始掩膜层106的步骤包括：形成覆盖第一纵区i和第三纵区iii，且露出第二纵区ii和第四纵区iiii的第一遮挡层(图中未示出)；去除第二纵区ii和第四纵区iiii的第一初始掩膜层105，剩余的第二初始掩膜层106作为第二掩膜层108。

本实施例中，第一遮挡层的材料包括有机材料层。例如：BARC(bottom anti-reflective coating，底部抗反射涂层)材料、ODL(organic dielectric layer，有机介电层)材料、光刻胶、DARC(dielectric anti-reflective coating，介电抗反射涂层)材料、DUO(Deep UV Light Absorbing Oxide，深紫外光吸收氧化层)材料或APF(AdvancedPatterning Film，先进图膜)材料。

半导体结构的形成方法还包括：形成第二掩膜层108后，去除第一遮挡层。

本实施例中，在形成第二掩膜层之后，去除第四纵区中远离第三纵区的部分纵向尺寸的第一初始掩膜层。其他实施例中，还可以去除第四纵区中远离第三纵区的部分纵向尺寸的第一初始掩膜层后，形成第二掩膜层。

如图12所示，去除第四纵区iiii中，远离第三纵区iii的部分纵向尺寸的第一初始掩膜层105，剩余的第一初始掩膜层105作为第一掩膜层107。

去除第四纵区iiii中，远离第三纵区iii的部分纵向尺寸的第一初始掩膜层105，为后续以第一掩膜层107和第二掩膜层108为掩膜刻蚀沟道膜，形成沟道结构104做准备。

后续形成横跨第二纵区ii和第四纵区iiii的初始栅极结构，去除第四纵区iiii中远离第三纵区iii的部分纵向尺寸的第一初始掩膜层105，从而后续形成的初始栅极结构不横跨第四纵区iiii的沟道结构第二部分1042，使得第四纵区iiii的沟道结构第二部分1042中不形成晶体管。

本实施例中，采用干法刻蚀工艺去除第四纵区iiii中远离第三纵区iii的部分纵向尺寸的第一初始掩膜层105。干法刻蚀工艺具有各向异性刻蚀特性，具有较好的刻蚀剖面控制性，有利于使第一掩膜层107的形貌满足工艺需求；且采用干法刻蚀工艺去除第四纵区iiii中，远离第三纵区iii的部分纵向尺寸的第一初始掩膜层105的过程中，以沟道掩膜层102的顶部为刻蚀停止位置，有利于降低对其他膜层的损伤。

具体的，去除第四纵区iiii中，远离第三纵区iii的部分纵向尺寸的第一初始掩膜层105的步骤包括：形成覆盖第一区域I、第三纵区iii以及第四纵区iiii中靠近第三纵区iii部分区域的第二遮挡层(图未示)，第二遮挡层露出第四纵区iiii中远离第三纵区iii部分纵向区域；去除第二遮挡层露出的第一初始掩膜层105，剩余的第一初始掩膜层105作为第一掩膜层107。

本实施例中，第二遮挡层的材料包括有机材料层。例如：BARC材料、ODL材料、光刻胶、DARC材料、DUO材料或APF材料。

半导体结构的形成方法还包括：形成第一掩膜层107后，去除第二遮挡层。

如图13和图14所示，以第一掩膜层107和第二掩膜层108为掩膜刻蚀沟道膜，形成沟道结构104。

沟道结构104为后续形成沟道区做准备。

具体的，刻蚀沟道膜形成沟道结构104的步骤中，刻蚀牺牲材料层1011形成牺牲层1043，刻蚀沟道材料层1012形成沟道层1044。

后续过程中，部分沟道层1044作为沟道区；牺牲层1043为后续实现部分沟道层1044的悬空设置提供工艺基础，也用于为后续形成的栅极结构占据空间位置。

本实施例中，以第一掩膜层107和第二掩膜层108为掩膜采用干法刻蚀工艺刻蚀沟道膜，形成沟道结构104。干法刻蚀工艺具有各向异性刻蚀特性，具有较好的刻蚀剖面控制性，有利于使沟道结构104的形貌满足工艺需求；且采用干法刻蚀工艺，能够通过更换刻蚀气体，能够在同一刻蚀设备中刻蚀牺牲材料层1011和沟道材料层1012。

需要说明的是，刻蚀沟道膜，形成沟道结构104的步骤中，还刻蚀部分厚度的基底100，形成衬底112和位于衬底112上的鳍部113。

参考图15所示，形成横跨沟道结构第一部分1041的第一栅极层110，第一栅极层110覆盖沟道结构第一部分1041的部分顶壁和部分侧壁；形成横跨沟道结构第二部分1042的第二栅极层111，第二栅极层111覆盖沟道结构第二部分1042的部分顶壁和部分侧壁。

本实施例中，第一栅极层110和第二栅极层111为后续形成的第一金属栅极和第二金属栅极占据空间位置。

具体的，第一栅极层110和第二栅极层111的材料均包括非晶硅。

本实施例中，形成横跨沟道结构第一部分1041的第一栅极层110的步骤中，第一栅极层110还覆盖第三纵区iii的沟道结构第一部分1041的部分侧壁。

需要说明的是，基底100包括两个第二区域II，且两个第二区域II在横向上相邻接，且两个第二区域II互为中心对称结构，第一栅极层110还延伸至另一第二区域II中的第四纵区iiii中。

形成第一栅极层110和第二栅极层111的步骤包括：形成两个横跨两个第一区域I和第二区域II的栅极材料层(图中未示出)，栅极材料层在横向上依次横跨第一纵区i、第三纵区iii、第四纵区iiii以及第二纵区ii；刻蚀第二纵区ii中的沟道结构第二部分1042和第四纵区iiii中的沟道结构第二部分1042之间的栅极材料层，剩余的横跨第二纵区ii中的沟道结构第二部分1042的栅极材料层作为第二栅极层111，剩余的横跨沟道结构第一部分1041的栅极材料层作为第一栅极层110。

需要说明的是，形成第二栅极层111的步骤中，在纵向上，第二栅极层111至第一纵区i的距离不宜过小。在以第一掩膜层107和第二掩膜层108为掩膜刻蚀沟道膜的步骤中，受到光学邻近效应的影响，沟道结构第一部分1041和沟道结构第二部分1042拐角处呈圆弧过渡，若在纵向上，第二栅极层111至第一纵区i的距离过小，第二栅极层111覆盖沟道结构第二部分1042的圆弧拐角处，后续去除第二栅极层111，形成第二栅极结构，第二栅极结构对此处的沟道控制能力较差，在半导体结构工作时，传输门晶体管中易存在漏电流，导致半导体结构的电学性能不佳。本实施例中，在纵向上，第二栅极层111至第一纵区i的距离大于5纳米。

需要说明的是，半导体结构的形成方法还包括：形成沟道结构104后，形成栅极材料层前，在鳍部113露出的衬底112上形成隔离层114(如图13所示)，隔离层114覆盖鳍部113的部分侧壁。

隔离层114用于使得各个鳍部113之间实现电隔离。隔离层114的材料为介电材料。

具体的，隔离层114的材料包括氧化硅、氮化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种。本实施例中，隔离层114的材料为氧化硅。

需要说明的是，形成隔离层114的过程中，去除沟道掩膜层102。

半导体结构的形成方法还包括：形成栅极材料层后，形成第一栅极层110和第二栅极层111前，在栅极材料层两侧的沟道结构104中形成源漏掺杂层(图中未示出)。

半导体结构工作时，源漏掺杂层为沟道提供应力，提高载流子的迁移速率。

半导体结构的形成方法还包括：形成源漏掺杂层后，形成覆盖栅极材料层的侧壁且露出栅极材料层顶面的层间介质层(图中未示出)。

刻蚀栅极材料层，形成第一栅极层110和第二栅极层111的步骤包括：在层间介质层上形成第三遮挡层，以第三遮挡层为掩膜刻蚀第二纵区ii中的沟道结构第二部分1042和第四纵区iiii中的沟道结构第二部分1042之间的栅极材料层，形成第一栅极层110和第二栅极层111。

参考图16，半导体结构的形成方法还包括：去除第一栅极层110和第二栅极层111，在层间介质层中分别形成第一栅极开口(图未示)和第二栅极开口(图未示)；在第一栅极开口和第二栅极开口中分别对应形成第一栅极结构115和第二栅极结构116。

本实施例中，采用湿法刻蚀工艺去除第一栅极层110和第二栅极层111。具体的，第一栅极层110和第二栅极层111的材料均包括非晶硅，相应的，湿法刻蚀工艺中采用的刻蚀溶液包括四甲基氢氧化铵(TMAH)。

需要说明的是，在形成第一栅极开口和第二栅极开口后，还去除第一栅极开口和第二栅极开口露出的牺牲层1043，在鳍部113和沟道层1044之间，以及沟道层1044之间形成通道，剩余的沟道结构第二部分1042作为第二沟道部件3042，剩余的沟道结构第一部分1041作为第一沟道部件3041，第二沟道部件3042和第一沟道部件3041作为沟道体304。

相应的，形成第一栅极结构115和第二栅极结构116的过程中，第一栅极结构115还形成在第一纵区i和第三纵区iii中的通道中，第二栅极结构116还形成在第二纵区ii中的通道中。

第一纵区i中，第一沟道部件3041、第一栅极结构115以及第一栅极结构115两侧的源漏掺杂层构成下拉晶体管；第二纵区ii中，第二沟道部件3042、第二栅极结构116以及第二栅极结构116两侧的源漏掺杂层构成传输门晶体管；第三纵区iii中，第一沟道部件3041、第一栅极结构115以及第一栅极结构115两侧的源漏掺杂层构成上拉晶体管。

本实施例中，第一栅极结构115和第二栅极结构116的材料包括镁钨合金、W、Al、Cu、Ag、Au、Pt、Ni或Ti等。

第一栅极结构115和第二栅极结构116的形成步骤包括：在通道、第一栅极开口和第二栅极开口中填充导电材料，去除高于层间介质层的导电材料，剩余的位于第一栅极开口和与第一栅极开口连通的通道中的导电材料为第一栅极结构115，剩余的位于第二栅极开口和与第二栅极开口连通的通道中的导电材料为第二栅极结构116。

本实施例中，采用电化学电镀工艺在第一栅极开口和第二栅极开口中填充导电材料中填充导电材料。电化学电镀工艺操作简单，沉积速度快，价格低廉等优点。

相应的，本发明实施例还提供一种半导体结构。参考图17和图18，图18为图17在CC处的剖面图，示出了本发明半导体结构一实施例的结构示意图。

半导体结构包括：衬底212，衬底212包括第一区域I，第一区域I沿纵向包括相邻接第一纵区i和第二纵区ii，第一纵区i用于形成下拉晶体管，第二纵区ii用于形成传输门晶体管；沟道体204，位于衬底212上，沟道体204沿纵向延伸，且沟道体204沿纵向包括第一沟道部件2041和第二沟道部件2042，第一沟道部件2041的横向宽度大于第二沟道部件2042的横向宽度，横向与纵向垂直，在第一区域I中，第一沟道部件2041位于第一纵区i，第二沟道部件2042位于第二纵区ii；第一栅极结构215，横跨第一沟道部件2041，且覆盖第一沟道部件2041的部分顶壁和部分侧壁；第二栅极结构216，横跨第二沟道部件2042，且覆盖第二沟道部件2042的部分顶壁和部分侧壁。

本发明实施例的半导体结构中，衬底212包括第一区域I，第一区域I沿纵向包括相邻接第一纵区i和第二纵区ii，沟道体204沿纵向包括第一沟道部件2041和第二沟道部件2042，第一沟道部件2041的横向宽度大于第二沟道部件2042的宽度，在第一区域I中，第一沟道部件2041位于第一纵区i，第二沟道部件2042位于第二纵区ii，其中，位于第一纵区i的第一沟道部件2041用于提供下拉晶体管的沟道区，本发明实施例通过增大第一沟道部件2041的横向宽度的方式，使得下拉晶体管中载流子迁移率得到提高的同时，有利于提高半导体结构的表面利用率，相应提高半导体结构的集成度。

本实施例中，衬底212还包括第二区域II，第二区域II和第一区域I沿横向排布，第二区域II沿纵向包括相邻接的第三纵区iii和第四纵区iiii，且在横向上，第三纵区iii与第一纵区i相邻，第三纵区iii用于形成上拉晶体管。

本实施例中，半导体结构用于构成SRAM器件，具体的，SRAM器件为六晶体管静态随机存取存储器，相应的，SRAM器件包括两对上拉晶体管、下拉晶体管以及传输门晶体管，且两个上拉晶体管、下拉晶体管以及传输门晶体管均呈中心对称结构。本实施例中，半导体结构包括两个第一区域I和第二区域II，且两个第一区域I互为中心对称，两个第二区域II互为中心对称，且两个第二区域II位于第一区域I之间，且在横向上相邻接。

第一纵区i中，第一沟道部件2041、第一栅极结构115以及第一栅极结构115两侧的源漏掺杂层构成下拉晶体管；第二纵区ii中，第二沟道部件2042、第二栅极结构116以及第二栅极结构116两侧的源漏掺杂层构成传输门晶体管；第三纵区iii中，第一沟道部件2041、第一栅极结构115以及第一栅极结构115两侧的源漏掺杂层构成上拉晶体管。

本实施例中，衬底212的材料为硅。在其他实施例中，衬底的材料还可以为锗、碳化硅、砷化镓或镓化铟，衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底。

被第一栅极结构215和第二栅极结构216覆盖的沟道体204作为沟道区。

本实施例中，半导体结构为全包围栅极晶体管，相应的沟道体204包括一个或多个在衬底212表面法线上相间隔的沟道层2043。其他实施例中，半导体结构为鳍式场效应晶体管，相应的沟道体的材料还可以为鳍部。

本实施例中，沟道层2043的材料为硅。在其他实施例中，沟道层的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料。

需要说明的是，半导体结构还包括：鳍部213(图中未示出)，位于衬底212上；沟道体204悬浮于鳍部213上。

本实施例中，鳍部213的为硅。在其他实施例中，鳍部的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料。

沟道体204还位于第二区域II的衬底212上，第一沟道部件2041位于第三纵区iii，第二沟道部件2042位于第四纵区iiii，第四纵区iiii中的第二沟道部件2042的纵向长度短于第二纵区ii中的第二沟道部件2042的纵向长度。

需要说明的是，第一沟道部件2041的横向宽度不宜过小也不宜过大。若第一沟道部件2041的横向宽度过大，在半导体结构工作时，上拉晶体管和下拉晶体管中载流子的迁移速率较大，相应的热载流子效应的危害较大，不利于提高半导体结构的电学性能；此外，第一沟道部件2041的横向宽度过大，会占用过多的衬底212表面的面积，导致衬底212表面积的利用率较低，不利于提高半导体结构的集成度。若第一沟道部件2041的横向宽度过小，会导致第一沟道部件2041中沟道区的宽度较小，在半导体结构工作时，第一沟道部件2041中载流子的迁移速率较小，不利于提高上拉晶体管和下拉晶体管读取和写入的速率，导致半导体结构的电学性能较差。本实施例中，第一沟道部件2041的横向宽度为4纳米至10纳米。

需要说明的是，第二沟道部件2042的横向宽度不宜过小也不宜过大。若第二沟道部件2042的横向宽度过大，在半导体结构工作时，传输门晶体管中载流子的迁移速率较大，相应的读取速率过快，易受到SRAM内部电压扰动的影响，读取稳定性差，不利于提高半导体结构的电学性能。若第二沟道部件2042的横向宽度过小，在半导体结构工作时，沟道结构第二部分1042中载流子的迁移速率较小，不利于提高传输门晶体管读取的速率，降低传输门晶体管的工作频率，导致半导体结构的电学性能较差。本实施例中，第二沟道部件2042的横向宽度为2纳米至5纳米。

在半导体结构工作时，第一栅极结构215用于控制第一沟道部件2041中沟道的开启与断开；第二栅极结构216用于控制第二沟道部件2042中沟道的开启与断开。

需要说明的是，第一栅极结构215还横跨第三纵区iii中的沟道体204，且覆盖沟道体204的部分顶壁和部分侧壁。

第二栅极结构216，还位于鳍部213与第二沟道部件2042之间，以及沟道层2043之间；第一栅极结构215，还位于鳍部213与第一沟道部件2041之间，以及沟道层2043之间。

本实施例中，第一栅极结构215和第二栅极结构216的材料包括镁钨合金、W、Al、Cu、Ag、Au、Pt、Ni或Ti等。其他实施例中，第一栅极结构和第二栅极结构的材料还可以包括非晶硅。

需要说明的是，在纵向上，第二栅极结构216至第一纵区i的距离不宜过小。第二沟道部件2042是采用掩膜工艺形成的，在形成第二沟道部件2042的过程中，受到光学邻近效应的影响，第一沟道部件2041和第二沟道部件2042拐角处呈圆弧过渡，若在纵向上，第二栅极结构216至第一纵区i的距离过小，第二栅极结构216覆盖第二沟道部件2042的圆弧拐角处，第二栅极结构216对此处的沟道控制能力较差，在半导体结构工作时，传输门晶体管中易存在漏电流，导致半导体结构的电学性能不佳。本实施例中，在纵向上，第二栅极层216至第一纵区i的距离大于5纳米。

需要说明的是，本实施例中，第一栅极结构215还延伸至另一第二区域I中的第四纵区iiii中。

需要说明的是，半导体结构的形成方法还包括：隔离层214，位于鳍部213之间的衬底212上，隔离层214覆盖鳍部213的部分侧壁。

隔离层214用于使得各个鳍部213之间实现电隔离。隔离层214的材料为介电材料。

具体的，隔离层214的材料包括氧化硅、氮化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种。本实施例中，隔离层214的材料为氧化硅。

半导体结构还包括：源漏掺杂层(图中未示出)，位于第一栅极结构215以及第二栅极结构216两侧的沟道体204中。

半导体结构工作时，源漏掺杂层为沟道提供应力，提高载流子的迁移速率。

半导体结构还包括：层间介质层(图中未示出)，层间介质层覆盖第一栅极结构215和第二栅极结构216的侧壁上，且露出第一栅极结构215和第二栅极结构216的顶面。

层间介质层用于电隔离相邻器件。层间介质层的材料包括氧化硅。

本实施例半导体结构可以采用前述实施例的形成方法所形成，也可以采用其他形成方法所形成。对本实施例半导体结构的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (19)

1.一种半导体结构，其特征在于，包括：

衬底，所述衬底包括第一区域，所述第一区域沿纵向包括相邻接的第一纵区和第二纵区，所述第一纵区用于形成下拉晶体管，所述第二纵区用于形成传输门晶体管；

沟道体，位于所述衬底上，所述沟道体沿所述纵向延伸，且所述沟道体沿所述纵向包括第一沟道部件和第二沟道部件，所述第一沟道部件的横向宽度大于所述第二沟道部件的横向宽度，所述横向与所述纵向垂直，在所述第一区域中，所述第一沟道部件位于所述第一纵区，所述第二沟道部件位于所述第二纵区；

第一栅极结构，横跨所述第一沟道部件，且覆盖所述第一沟道部件的部分顶壁和部分侧壁；

第二栅极结构，横跨所述第二沟道部件，且覆盖所述第二沟道部件的部分顶壁和部分侧壁。

2.如权利要求1所述的半导体结构，其特征在于，所述衬底还包括：第二区域，所述第二区域和第一区域沿所述横向排布，所述第二区域沿所述纵向包括相邻接的第三纵区和第四纵区，且在横向上，所述第三纵区与所述第一纵区相邻，所述第三纵区用于形成上拉晶体管；

所述沟道体还位于所述第二区域的所述衬底上，所述第一沟道部件位于所述第三纵区，所述第二沟道部件位于所述第四纵区，所述第四纵区中的所述第二沟道部件的纵向长度短于所述第二纵区中的所述第二沟道部件的纵向长度；

所述第一栅极结构还横跨所述第三纵区中的沟道体，且覆盖所述沟道体的部分顶壁和部分侧壁。

3.如权利要求1所述的半导体结构，其特征在于，所述第一沟道部件的横向宽度为4纳米至10纳米，所述第二沟道部件的横向宽度为2纳米至5纳米。

4.如权利要求1所述的半导体结构，其特征在于，在纵向上，所述第二栅极结构至所述第一纵区的距离大于5纳米。

5.如权利要求1所述的半导体结构，其特征在于，所述沟道体为鳍部。

6.如权利要求1所述的半导体结构，其特征在于，所述半导体结构还包括：

鳍部位于所述衬底上；所述沟道体悬浮于所述鳍部上，所述沟道体包括一个或多个在衬底表面法线上相间隔的沟道层；

所述第二栅极结构，还位于所述鳍部与第二沟道部件之间，以及所述沟道层之间；

所述第一栅极结构，还位于所述鳍部与第一沟道部件之间，以及所述沟道层之间。

7.一种半导体结构的形成方法，其特征在于，包括：

提供基底以及位于所述基底上的沟道膜，所述基底包括第一区域，所述第一区域沿纵向包括相邻接的第一纵区和第二纵区，所述第一纵区用于形成下拉晶体管，所述第二纵区用于形成传输门晶体管；

刻蚀所述沟道膜，形成位于所述第一区域的所述基底上的沟道结构，所述沟道结构沿所述纵向延伸，且所述沟道结构沿所述纵向包括沟道结构第一部分和沟道结构第二部分，所述沟道结构第一部分的横向宽度大于所述沟道结构第二部分的横向宽度，所述横向与所述纵向垂直，在所述第一区域中，所述沟道结构第一部分位于所述第一纵区，所述沟道结构第二部分位于所述第二纵区；

形成横跨所述沟道结构第一部分的第一栅极层，所述第一栅极层覆盖所述沟道结构第一部分的部分顶壁和部分侧壁；

形成横跨所述沟道结构第二部分的第二栅极层，所述第二栅极层覆盖所述沟道结构第二部分的部分顶壁和部分侧壁。

8.如权利要求7所述的半导体结构的形成方法，其特征在于，所述基底还包括：第二区域，所述第二区域和第一区域沿所述横向排布，所述第二区域沿所述纵向包括相邻接的第三纵区和第四纵区，且在横向上，所述第三纵区与所述第一纵区相邻，所述第三纵区用于形成上拉晶体管；

刻蚀所述沟道膜的步骤中，所述沟道结构还形成于所述第二区域的所述基底上，在所述第二区域中，所述沟道结构第一部分位于所述第三纵区，所述沟道结构第二部分位于所述第四纵区，所述第四纵区中的所述沟道结构第二部分的纵向长度短于所述第二纵区中的所述沟道结构第二部分的纵向长度；

形成横跨所述沟道结构第一部分的第一栅极层的步骤中，所述第一栅极层还覆盖所述第三纵区中的所述沟道结构第一部分的部分侧壁。

9.如权利要求8所述的半导体结构的形成方法，其特征在于，刻蚀所述沟道膜，形成沟道结构的步骤包括：

在所述第一区域和第二区域的所述沟道膜上形成分立的第一初始掩膜层，所述第一区域中的所述第一初始掩膜层纵跨所述第一纵区和第二纵区，所述第二区域中的所述第一初始掩膜层纵跨第三纵区和第四纵区；

在所述第一初始掩膜层的一个侧壁上形成第二初始掩膜层；

去除所述第二纵区和第四纵区中的所述第二初始掩膜层，剩余的所述第二初始掩膜层作为第二掩膜层；

去除所述第四纵区中，远离所述第三纵区的部分纵向尺寸的所述第一初始掩膜层，剩余的所述第一初始掩膜层作为第一掩膜层；

以所述第一掩膜层和第二掩膜层为掩膜刻蚀所述沟道膜，形成所述沟道结构。

10.如权利要求9所述的半导体结构的形成方法，其特征在于，在形成所述第二掩膜层之后，去除所述第四纵区中远离所述第三纵区的部分纵向尺寸的所述第一初始掩膜层；

或者，

去除所述第四纵区中远离所述第三纵区的部分纵向尺寸的所述第一初始掩膜层后，形成所述第二掩膜层。

11.如权利要求9所述的半导体结构的形成方法，其特征在于，所述半导体结构的形成方法还包括：在所述沟道膜上形成分立的第一初始掩膜层之前，在所述第一区域和第二区域交界处的所述沟道膜上形成核心层；

在所述沟道膜上形成分立的第一初始掩膜层的步骤包括：在所述核心层的侧壁形成第一初始掩膜层；

所述半导体结构的形成方法还包括：形成所述第二初始掩膜层后，去除所述核心层。

12.如权利要求11所述的半导体结构的形成方法，其特征在于，在所述核心层的侧壁形成第一初始掩膜层的步骤包括：形成第一掩膜材料层，所述第一掩膜材料层保形覆盖所述核心层以及所述核心层露出的所述沟道膜；

去除所述核心层顶面以及所述沟道膜表面的所述第一掩膜材料层，剩余的位于所述核心层侧壁上的所述第一掩膜材料层作为所述第一初始掩膜层。

13.如权利要求9所述的半导体结构的形成方法，其特征在于，在所述第一初始掩膜层的一个侧壁上形成第二初始掩膜层的步骤包括：形成第二掩膜材料层，所述第二掩膜材料层保形覆盖所述第一初始掩膜层、核心层以及所述第一初始掩膜层和核心层露出的所述沟道膜；

去除所述核心层和第一初始掩膜层顶面、以及所述沟道膜表面的所述第二掩膜材料层，剩余的位于所述第一初始掩膜层侧壁上的所述第二掩膜材料层作为所述第二初始掩膜层。

14.如权利要求9所述的半导体结构的形成方法，其特征在于，去除所述第二纵区和第四纵区中的所述第二初始掩膜层的步骤中，所述第二初始掩膜层与所述第一初始掩膜层的刻蚀选择比大于10。

15.如权利要求9所述的半导体结构的形成方法，其特征在于，所述第一初始掩膜层和第二初始掩膜层的材料不同；

所述第一初始掩膜层的材料包括氮化硅、氮氧化硅、碳化硅、氮碳化硅、氮化硼、氮化硼硅和氮化硼碳硅中的一种或多种；

所述第二初始掩膜层的材料包括氮化硅、氮氧化硅、碳化硅、氮碳化硅、氮化硼、氮化硼硅和氮化硼碳硅中的一种或多种。

16.如权利要求7所述的半导体结构的形成方法，其特征在于，形成所述第二栅极层的步骤中，在纵向上，所述第二栅极层至所述第一纵区的距离大于5纳米。

17.如权利要求7所述的半导体结构的形成方法，其特征在于，刻蚀所述沟道膜的步骤中，所述沟道结构第一部分的横向宽度为4纳米至10纳米，所述沟道结构第二部分的横向宽度为2纳米至5纳米。

18.如权利要求7所述的半导体结构的形成方法，其特征在于，所述半导体结构为鳍式场效应晶体管；

所述提供基底以及位于所述基底上的沟道膜的步骤中，所述沟道膜为鳍部材料层。

19.如权利要求7所述的半导体结构的形成方法，其特征在于，所述半导体结构用于形成全包围栅极晶体管；

所述提供基底以及位于所述基底上的沟道膜的步骤中，所述沟道膜包括一个或多个堆叠的沟道叠材料层，所述沟道叠材料层包括牺牲材料层和位于所述牺牲材料层上的沟道材料层。

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