CN117677177A - 静态随机存取存储单元及其形成方法 - Google Patents

Abstract

一种静态随机存取存储单元及其形成方法，其中形成方法包括：提供基底；在所述基底上形成第一上拉栅极；在所述第一上拉栅极两侧基底内形成第一上拉源漏掺杂层；在所述基底上形成第二上拉栅极，所述第二上拉栅极包括沿第一方向延伸的第三栅极部、以及沿第二方向沿的第四栅极部，所述第一方向与所述第二方向垂直，所述第四栅极部位于相邻的所述第一上拉源漏掺杂层表面。通过所述第四栅极部与所述第一上拉源漏掺杂层电连接，进而省去了共享导电层的结构，使得后续形成第二导电层的工艺窗口增加，同时不需要减少第二导电层的体积以避免与共享导电层之间发生短接，使得所述第二导电层的电阻减小，提升静态随机存取存储单元的电学性能。

Description

静态随机存取存储单元及其形成方法

技术领域

本发明涉及半导体制造技术领域，尤其涉及一种静态随机存取存储单元及其形成方法。

背景技术

随着数字集成电路的不断发展，片上集成的存储器已经成为数字系统中重要的组成部分。静态随机存取存储单元(Static Random Access Memory，SRAM)以其低功耗、高速的优点成为片上存储器中不可或缺的重要组成部分。

基础的静态随机存取存储单元一般包括六个晶体管：2个第一上拉晶体管(Pull-uptransistor，PU)、2个第一下拉晶体管(Pull-down transistor，PD)以及2个第一传输晶体管(Pass-gate transistor，PG)。静态随机存取存储单元在工作时，只要有持续的电源提供，并可以对所存储的数据进行持续存储，而不需要任何的更新操作。与动态随机存取存储(Dynamic Random Access Memory，DRAM)电路相比，不需要每隔一段时间刷新充电一次，以避免内部存储数据的消失，因此，SRAM电路具有较高的电学性能，且功耗较小。

然而，现有技术形成的静态随机存取存储单元仍存在诸多问题。

发明内容

本发明解决的技术问题是提供一种静态随机存取存储单元及其形成方法，以提升静态随机存取存储单元的电学性能，同时增大形成静态随机存取存储单元的工艺窗口。

为解决上述问题，本发明提供一种静态随机存取存储单元，包括：基底；位于所述基底上的第一上拉栅极；位于所述第一上拉栅极两侧基底内的第一上拉源漏掺杂层；位于所述基底上的第二上拉栅极，所述第二上拉栅极包括沿第一方向延伸的第三栅极部、以及沿第二方向沿的第四栅极部，所述第一方向与所述第二方向垂直，所述第四栅极部位于相邻的所述第一上拉源漏掺杂层表面。

可选的，所述第一上拉栅极包括沿所述第一方向延伸的第一栅极部、以及沿所述第二方向延伸的第二栅极部；所述静态随机存取存储单元还包括：位于所述第二上拉栅极两侧基底内的第二上拉源漏掺杂层，所述第二栅极部位于相邻的所述第二上拉源漏掺杂层表面上。

可选的，还包括：第一介质层，所述第一介质层覆盖所述第一上拉栅极和所述第二上拉栅极的侧壁。

可选的，所述第一上拉栅极包括：第一栅介质层，且所述第一栅介质层暴露出所述第二上拉源漏掺杂层的顶部表面、位于所述第一栅介质层上的第一功函数层，且所述第一功函数层与所述第二上拉源漏掺杂层接触、位于所述第一功函数层上的第一栅极层。

可选的，所述第二上拉栅极包括：第二栅介质层，且所述第二栅介质层暴露出所述第一上拉源漏掺杂层的顶部表面、位于所述第二栅介质层上的第二功函数层，且所述第二功函数层与所述第一上拉源漏掺杂层接触、位于所述第二功函数层上的第二栅极层。

可选的，还包括：沿所述第一方向延伸的第一传输栅极；位于所述第一传输栅极两侧的第一传输源漏掺杂层；沿所述第一方向延伸的第一下拉栅极；位于所述第一下拉栅极两侧的第一下拉源漏掺杂层，且相邻的所述第一传输源漏掺杂层和所述第一下拉源漏掺杂层连接；沿所述第一方向延伸的第二传输栅极；位于所述第二传输栅极两侧的第二传输源漏掺杂层；沿所述第一方向延伸的第二下拉栅极；位于所述第二下拉栅极两侧的第二下拉源漏掺杂层，且相邻的所述第二传输源漏掺杂层和所述第二下拉源漏掺杂层连接。

可选的，还包括：若干第一导电层，部分所述第一导电层分别与所述第二栅极部、以及相连接的所述第二传输源漏掺杂层和所述第二下拉源漏掺杂层连接；部分所述第一导电层分别与所述第四栅极部、以及相连接的所述第一传输源漏掺杂层和所述第一下拉源漏掺杂层连接；部分所述第一导电层与所述第一上拉源漏掺杂层连接；部分所述第一导电层与所述第二上拉源漏掺杂层连接。

可选的，还包括：第二导电层，所述第二导电层通过导电插塞分别与位于所述第一上拉源漏掺杂层和所述第二上拉源漏掺杂层上的所述第一导电层连接。

可选的，所述基底包括衬底以及位于所述衬底上的若干沟道层；所述沟道层包括：鳍部或平面有源区。

相应的，本发明技术方案中还提供一种静态随机存取存储单元的形成方法，包括：提供基底；在所述基底上形成第一上拉栅极；在所述第一上拉栅极两侧基底内形成第一上拉源漏掺杂层；在所述基底上形成第二上拉栅极，所述第二上拉栅极包括沿第一方向延伸的第三栅极部、以及沿第二方向沿的第四栅极部，所述第一方向与所述第二方向垂直，所述第四栅极部位于相邻的所述第一上拉源漏掺杂层表面。

可选的，所述第一上拉栅极包括沿所述第一方向延伸的第一栅极部、以及沿所述第二方向延伸的第二栅极部；所述静态随机存取存储单元的形成方法还包括在所述第二上拉栅极两侧基底内形成第二上拉源漏掺杂层，所述第二栅极部位于相邻的所述第二上拉源漏掺杂层表面上。

可选的，在形成所述第一上拉栅极和所述第二上拉栅极之前，还包括：形成第一上拉伪栅、第二上拉伪栅以及第一介质层，所述第一介质层覆盖所述第一上拉伪栅和所述第二上拉伪栅的侧壁，所述第一上拉伪栅包括沿所述第一方向延伸的第一伪栅部、以及沿所述第二方向延伸的第二伪栅极部，所述第二上拉伪栅包括沿所述第一方向延伸的第三伪栅部、以及沿所述第二方向延伸的第四伪栅极部。

可选的，所述第一上拉伪栅和所述第二上拉伪栅的形成方法包括：在所述基底上形成伪栅材料层；在所述伪栅材料层上形成掩膜层；在所述掩膜层上形成沿所述第一方向延伸的图形化层，所述图形化层内具有沿所述第二方向延伸、且位于所述图形化层两侧的第一缺口和第二缺口；在所述图形化层的侧壁形成第一侧墙和第二侧墙，所述第一侧墙填充满所述第一缺口，所述第二侧墙填充满所述第二缺口；在形成所述第一侧墙和所述第二侧墙之后，去除所述图形化层；以所述第一侧墙和所述第二侧墙为掩膜刻蚀所述掩膜层和所述伪栅材料层，形成所述第一上拉伪栅和所述第二上拉伪栅。

可选的，所述图形化层、第一缺口和第二缺口的形成方法包括：在所述掩膜层上形成沿所述第一方向延伸的初始图形化层；在所述掩膜层上形成牺牲层，所述牺牲层覆盖所述初始图形化层；在所述牺牲层上形成第一光刻胶层，所述第一光刻胶层内具有暴露出所述牺牲层部分顶部表面的第一开口；以所述第一光刻胶层为掩膜刻蚀所述牺牲层和所述初始图形化层，形成所述第一缺口；在形成所述第一缺口之后，在所述牺牲层上形成第二光刻胶层，所述第二光刻胶层内具有暴露出所述牺牲层部分顶部表面的第二开口；以所述第二光刻胶层为掩膜刻蚀所述牺牲层和所述初始图形化层，形成所述第二缺口，以及使得所述初始图形化层形成所述图形化层。

可选的，所述第一上拉栅极和所述第二上拉栅极的形成方法包括：去除所述第一上拉伪栅和所述第二上拉伪栅，在所述第一介质层内形成第一上拉栅极开口和第二上拉栅极开口；在所述第一上拉栅极开口内形成所述第一上拉栅极，在所述第二上拉栅极开口内形成所述第二上拉栅极。

可选的，所述第一上拉栅极包括：第一栅介质层，且所述第一栅介质层暴露出所述第二上拉源漏掺杂层的顶部表面、位于所述第一栅介质层上的第一功函数层，且所述第一功函数层与所述第二上拉源漏掺杂层接触、位于所述第一功函数层上的第一栅极层。

可选的，所述第一栅介质层的形成方法包括：在所述第一上拉栅极开口内形成第一栅介质材料层；对所述第一栅介质材料层进行图形化处理，去除位于所述第二上拉源漏掺杂层上的所述第一栅介质材料层，形成所述第一栅介质层。

可选的，所述第二上拉栅极包括：第二栅介质层，且所述第二栅介质层暴露出所述第一上拉源漏掺杂层的顶部表面、位于所述第二栅介质层上的第二功函数层，且所述第二功函数层与所述第一上拉源漏掺杂层接触、位于所述第二功函数层上的第二栅极层。

可选的，所述第二栅介质层的形成方法包括：在所述第二上拉栅极开口内形成第二栅介质材料层；对所述第二栅介质材料层进行图形化处理，去除位于所述第一上拉源漏掺杂层上的所述第二栅介质材料层，形成所述第二栅介质层。

可选的，还包括：形成沿所述第一方向延伸的第一传输栅极；在所述第一传输栅极两侧基底内形成第一传输源漏掺杂层；形成沿所述第一方向延伸的第一下拉栅极；在所述第一下拉栅极两侧基底内形成第一下拉源漏掺杂层，且相邻的所述第一传输源漏掺杂层和所述第一下拉源漏掺杂层连接；形成沿所述第一方向延伸的第二传输栅极；在所述第二传输栅极两侧基底内形成第二传输源漏掺杂层；形成沿所述第一方向延伸的第二下拉栅极；在所述第二下拉栅极两侧基底内形成第二下拉源漏掺杂层，且相邻的所述第二传输源漏掺杂层和所述第二下拉源漏掺杂层连接。

可选的，还包括：形成若干第一导电层，部分所述第一导电层分别与所述第二栅极部、以及相连接的所述第二传输源漏掺杂层和所述第二下拉源漏掺杂层连接；部分所述第一导电层分别与所述第四栅极部、以及相连接的所述第一传输源漏掺杂层和所述第一下拉源漏掺杂层连接；部分所述第一导电层与所述第一上拉源漏掺杂层连接；部分所述第一导电层与所述第二上拉源漏掺杂层连接。

可选的，还包括：形成第二导电层，所述第二导电层通过导电插塞分别与位于所述第一上拉源漏掺杂层和所述第二上拉源漏掺杂层上的所述第一导电层连接。

与现有技术相比，本发明的技术方案具有以下优点：

本发明技术方案的静态随机存取存储单元中，包括：位于所述基底上的第二上拉栅极，所述第二上拉栅极包括沿第一方向延伸的第三栅极部、以及沿第二方向沿的第四栅极部，所述第一方向与所述第二方向垂直，所述第四栅极部位于相邻的所述第一上拉源漏掺杂层表面。通过所述第四栅极部与所述第一上拉源漏掺杂层电连接，省去了共享导电层的结构，进而不需要减少第二导电层的体积以避免与共享导电层之间发生短接，使得所述第二导电层的电阻减小，提升静态随机存取存储单元的电学性能。

本发明技术方案的静态随机存取存储单元的形成方法中，在所述基底上形成第二上拉栅极，所述第二上拉栅极包括沿第一方向延伸的第三栅极部、以及沿第二方向沿的第四栅极部，所述第一方向与所述第二方向垂直，所述第四栅极部位于相邻的所述第一上拉源漏掺杂层表面。通过所述第四栅极部与所述第一上拉源漏掺杂层电连接，进而省去了共享导电层的结构，使得后续形成第二导电层的工艺窗口增加，同时不需要减少第二导电层的体积以避免与共享导电层之间发生短接，使得所述第二导电层的电阻减小，提升静态随机存取存储单元的电学性能。

附图说明

图1至图2是一种静态随机存取存储单元的结构示意图；

图3至图22是本发明实施例中一种静态随机存取存储单元的形成方法各步骤结构示意图。

具体实施方式

正如背景技术所述，现有技术形成的静态随机存取存储单元仍存在诸多问题。以下将结合附图进行具体说明。

请参考图1和图2，图1是静态随机存取存储单元俯视图，图2是图1中沿A-A线且省略基底、第一上拉晶体管和第二上拉晶体管的截面示意图，包括：基底100；位于所述基底100上的第一传输晶体管PG1、第一上拉晶体管PU1、第一下拉晶体管PD1和第二上拉晶体管PU2；第一导电层101，所述第一导电层101分别与所述第一传输晶体管PG1、第一上拉晶体管PU1以及第一下拉晶体管PD1的源漏掺杂层(未标示)电连接；共享导电层102，位于所述第一导电层101上，且分别与所述第二上拉晶体管PU2的栅极结构(未标示)和所述第一导电层101电连接。

请继续参考1，在本实施例中，根据电路设计需求，在形成所述共享导电层102之后，需要形成第二导电层(未图示)，所述第二导电层将所述第一上拉晶体管PU1的源漏掺杂层和所述第二上拉晶体管PU2的源漏掺杂层进行电连接，且所述第二导电层不可以与所述共享导电层102之间发生短接。然而，由于所述共享导电层102的顶部表面与所述第二导电层的底部表面齐平，为了避免所述第二导电层与所述共享导电层102之间发生短接，就需要减小所述第二导电层的设计尺寸以减小所述第二导电层的体积，进而使得所述第二导电层的电阻变大，同时也使得所述第二导电层的工艺窗口减小，进而降低所述静态随机存取存储单元的电学性能。

在此基础上，本发明提供一种静态随机存取存储单元及其形成方法，在所述基底上形成第二上拉栅极，所述第二上拉栅极包括沿第一方向延伸的第三栅极部、以及沿第二方向沿的第四栅极部，所述第一方向与所述第二方向垂直，所述第四栅极部位于相邻的所述第一上拉源漏掺杂层表面。通过所述第四栅极部与所述第一上拉源漏掺杂层电连接，进而省去了共享导电层的结构，使得后续形成第二导电层的工艺窗口增加，同时不需要减少第二导电层的体积以避免与共享导电层之间发生短接，使得所述第二导电层的电阻减小，提升静态随机存取存储单元的电学性能。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细地说明。

图3至图22是本发明实施例的一种静态随机存取存储单元的形成过程的结构示意图。

请参考图3，提供基底。

在本实施例中，所述基底包括衬底200以及位于所述衬底200上的若干沟道层。

在本实施例中，所述沟道层为鳍部；在其他实施例中，所述沟道层还可以为平面有源区。

在本实施例中，所述衬底200的材料采用硅；在其他的实施例中，所述衬底的材料还可以采用锗、锗化硅、碳化硅、砷化镓或镓化铟。

在本实施例中，所述沟道层的材料采用硅；在其他的实施例中，所述沟道层的材料还可以采用锗、锗化硅、碳化硅、砷化镓或镓化铟。

在本实施例中，若干所述沟道层包括：第一传输沟道层201、第一上拉沟道层202、第一下拉沟道层203、第二传输沟道层204、第二上拉沟道层205以及第二下拉沟道层206。

需要说明的是，所述第一传输沟道层201和所述第一下拉沟道层203为相连接的整体结构，所述第二传输沟道层204和所述第二下拉沟道层206为相连接的整体结构。

请参考图4和图5，图5是图4中沿B-B线截面示意图，在所述基底上形成隔离层207，所述隔离层207覆盖所述沟道层的侧壁，且所述隔离层207的顶部表面低于所述沟道层的顶部表面。

在本实施例中，所述隔离层207的材料采用氧化硅。

在形成所述隔离层207之后，还包括：在所述基底上形成第一上拉栅极；在所述第一上拉栅极两侧基底内形成第一上拉源漏掺杂层；在所述基底上形成第二上拉栅极，所述第二上拉栅极包括沿第一方向延伸的第三栅极部、以及沿第二方向沿的第四栅极部，所述第一方向与所述第二方向垂直，所述第四栅极部位于相邻的所述第一上拉源漏掺杂层表面；所述第一上拉栅极包括沿所述第一方向延伸的第一栅极部、以及沿所述第二方向延伸的第二栅极部；在所述第二上拉栅极两侧基底内形成第二上拉源漏掺杂层，所述第二栅极部位于相邻的所述第二上拉源漏掺杂层表面上。具体形成过程请参考图6至图19。

请参考图6和图7，图7是图6中沿C-C线截面示意图，在所述基底上形成伪栅材料层208；在所述伪栅材料层208上形成掩膜层209；在所述掩膜层209上形成沿所述第一方向X延伸的初始图形化层210。

在本实施例中，所述伪栅材料层208的材料采用多晶硅。

在本实施例中，所述掩膜层209包括：硬掩膜层(未标示)以及位于所述硬掩膜层上的刻蚀停止层(未标示)。

在本实施例中，所述硬掩膜层的材料采用氮化硅，所述刻蚀停止层的材料采用氧化硅。

请参考图8和图9，图9是图8中沿D-D线截面示意图，在所述掩膜层209上形成牺牲层211，所述牺牲层211覆盖所述初始图形化层210；在所述牺牲层211上形成第一光刻胶层212，所述第一光刻胶层212内具有暴露出所述牺牲层211部分顶部表面的第一开口213。

在本实施例中，所述牺牲层211的材料采用无定型碳。

请参考图10，图10和图8的视图方向一致，以所述第一光刻胶层212为掩膜刻蚀所述牺牲层211和所述初始图形化层210，形成所述第一缺口214。

在本实施例中，所述第一缺口214用于定义后续形成所述第四栅极部的位置和尺寸。

在本实施例中，在形成所述第一缺口之后，去除所述第一光刻胶层。

请参考图11，在形成所述第一缺口214之后，在所述牺牲层211上形成第二光刻胶层(未图示)，所述第二光刻胶层内具有暴露出所述牺牲层211部分顶部表面的第二开口(未图示)；以所述第二光刻胶层为掩膜刻蚀所述牺牲层211和所述初始图形化层210，形成所述第二缺口215，以及使得所述初始图形化层形成所述图形化层216。

在本实施例中，所述第二缺口215用于定义后续形成所述第二栅极部的位置和尺寸。

在本实施例中，在形成所述第二缺口之后，去除所述第二光刻胶层。

请参考图12，在所述图形化层216的侧壁形成第一侧墙217和第二侧墙218，所述第一侧墙217填充满所述第一缺口214，所述第二侧墙218填充满所述第二缺口215。

在本实施例中，所述第一侧墙217和所述第二侧墙218用于定义后续形成的所述第一上拉栅极和所述第二上拉栅极。

在本实施例中，所述第一侧墙217和所述第二侧墙218的形成方法包括：在所述掩膜层209顶部表面、所述图形化层216的侧壁和顶部表面形成第一侧墙材料层(未图示)；回刻蚀所述第一侧墙材料层，直至暴露出所述图形化层216和所述掩膜层209的顶部表面为止，形成所述第一侧墙217和所述第二侧墙218。

在本实施例中，所述第一侧墙材料层的形成工艺采用原子层沉积工艺。

请参考图13，在形成所述第一侧墙217和所述第二侧墙218之后，去除所述图形化层216。

在本实施例中，去除所述图形化层216的工艺采用湿法刻蚀工艺；在其他实施例中，去除所述图形化层的工艺还可以采用干法刻蚀工艺。

请参考图14和图15，图15是图14中沿E-E线截面示意图，以所述第一侧墙217和所述第二侧墙218为掩膜刻蚀所述掩膜层209和所述伪栅材料层208，形成所述第一上拉伪栅219和所述第二上拉伪栅220。

需要说明的是，在形成所述第一上拉伪栅219和第二上拉伪栅220的过程的同时，还形成了第一传输伪栅221、第一下拉伪栅222，第二传输伪栅223和第二下拉伪栅224。此时，所述第一下拉伪栅222、第一上拉伪栅219以及第二传输伪栅223为相互连接的整体结构，所述第二下拉伪栅224、第二上拉伪栅220以及第一传输伪栅221为相互连接的整体结构。

在本实施例中，所述第一上拉伪栅219包括沿所述第一方向X延伸的第一伪栅部219a、以及沿所述第二方向Y延伸的第二伪栅极部219b；所述第二上拉伪栅220包括沿所述第一方向X延伸的第三伪栅部220a、以及沿所述第二方向Y延伸的第四伪栅极部220b。

在本实施例中，刻蚀所述伪栅材料层208之后，去除所述第一侧墙217、第二侧墙219以及掩膜层209。

请参考图16，图16和图14的视图方向一致，在所述第一下拉伪栅222、第一上拉伪栅219以及第二传输伪栅223的侧壁形成第三侧墙242；在所述第二下拉伪栅224、第二上拉伪栅220以及第一传输伪栅221的侧壁形成第四侧墙225。

在本实施例中，所述第三侧墙242和所述第四侧墙225的材料分别采用氮化硅。

请参考图17，在所述第一下拉伪栅222两侧的第一下拉沟道层203内形成第一下拉源漏掺杂层226；在所述第一上拉伪栅219两侧的第一上拉沟道层202内形成第一上拉源漏掺杂层227；在所述第一传输伪栅221两侧的第一传输沟道层201内形成第一传输源漏掺杂层228；在所述第二下拉伪栅220两侧的第二下拉沟道层206内形成第二下拉源漏掺杂层229；在所述第二上拉伪栅220两侧的第二上拉沟道层205内形成第二上拉源漏掺杂层230；在所述第二传输伪栅223两侧的第二传输沟道层204内形成第二传输源漏掺杂层231。

需要说明的是，在本实施例中，相邻的所述第一传输源漏掺杂层228和所述第一下拉源漏掺杂层226连接；相邻的所述第二传输源漏掺杂层231和所述第二下拉源漏掺杂层229连接。

请参考图18，在所述基底上形成第一介质层232，所述第一介质层232覆盖所述第一上拉伪栅219和所述第二上拉伪栅220的侧壁。

在本实施例中，所述第一介质层232还覆盖所述第一下拉伪栅222、第一传输伪栅221、第二下拉伪栅224以及第二传输伪栅223的侧壁。

在本实施例中，所述第一介质层232的材料采用氧化硅。

请参考图19和图20，图20是图19中沿F-F线截面示意图，去除所述第一上拉伪栅219和所述第二上拉伪栅220，在所述第一介质层232内形成第一上拉栅极开口(未标示)和第二上拉栅极开口(未标示)；在所述第一上拉栅极开口内形成所述第一上拉栅极233，在所述第二上拉栅极开口内形成所述第二上拉栅极234。

在本实施例中，所述第一上拉栅极233包括沿所述第一方向X延伸的第一栅极部233a、以及沿所述第二方向Y延伸的第二栅极部233b，所述第二栅极部233b位于相邻的所述第二上拉源漏掺杂层230表面上

在本实施例中，所述第二上拉栅极234包括沿第一方向X延伸的第三栅极部234a、以及沿所述第二方向Y沿的第四栅极部234b，所述第四栅极部234b位于相邻的所述第一上拉源漏掺杂层227表面。

在本实施例中，通过所述第四栅极部234b与所述第一上拉源漏掺杂227层电连接、以及所述第二栅极部233b与所述第二上拉源漏掺杂层230电连接，进而省去了共享导电层的结构，使得后续形成第二导电层的工艺窗口增加，同时不需要减少第二导电层的体积以避免与共享导电层之间发生短接，使得所述第二导电层的电阻减小，提升静态随机存取存储单元的电学性能。

需要说明的是，在本实施例中，在形成所述第一上拉栅极233和所述第二上拉栅极234的过程中，还包括：形成第一下拉栅极235、第一传输栅极236、第二下拉栅极237以及第二传输栅极238。

在本实施例中，所述第一上拉栅极233包括：第一栅介质层(未标示)，且所述第一栅介质层暴露出所述第二上拉源漏掺杂层230的顶部表面、位于所述第一栅介质层上的第一功函数层(未标示))，且所述第一功函数层与所述第二上拉源漏掺杂层接触230、位于所述第一功函数层上的第一栅极层(未标示)。

在本实施例中，所述第一栅介质层的形成方法包括：在所述第一上拉栅极开口内形成第一栅介质材料层(未图示)；对所述第一栅介质材料层进行图形化处理，去除位于所述第二上拉源漏掺杂层230上的所述第一栅介质材料层，形成所述第一栅介质层。

在本实施例中，所述第二上拉栅极234包括：第二栅介质层(未标示)，且所述第二栅介质层暴露出所述第一上拉源漏掺杂层227的顶部表面、位于所述第二栅介质层上的第二功函数层(未图示)，且所述第二功函数层与所述第一上拉源漏掺杂层接触227、位于所述第二功函数层上的第二栅极层(未图示)。

在本实施例中，所述第二栅介质层的形成方法包括：在所述第二上拉栅极开口内形成第二栅介质材料层；对所述第二栅介质材料层进行图形化处理，去除位于所述第一上拉源漏掺杂层227上的所述第二栅介质材料层，形成所述第二栅介质层。

请继续参考图19，在本实施例中，还包括：将所述第一上拉栅极233和所述第二传输栅极238进行切断处理，将所述第二上拉栅极234和所述第一传输栅极236进行切断处理。

请参考图21，图21和图19的视图方向一致，形成若干第一导电层239，部分所述第一导电层239分别与所述第二栅极部233b、以及相连接的所述第二传输源漏掺杂层231和所述第二下拉源漏掺杂层229连接；部分所述第一导电层239分别与所述第四栅极部234b、以及相连接的所述第一传输源漏掺杂层228和所述第一下拉源漏掺杂层226连接；部分所述第一导电层239与所述第一上拉源漏掺杂层227连接；部分所述第一导电层239与所述第二上拉源漏掺杂层230连接。

在本实施例中，所述第一导电层239的材料采用铜。

请参考图22，形成第二导电层240，所述第二导电层240通过导电插塞241分别与位于所述第一上拉源漏掺杂层227和所述第二上拉源漏掺杂层230上的所述第一导电层239连接。

在本实施例中，所述第二导电层240的材料采用铜。

相应的，本发明实施例中还提供了一种静态随机存取存储单元，请继续参考图22，包括：基底；位于所述基底上的第一上拉栅极233；位于所述第一上拉栅极233两侧基底内的第一上拉源漏掺杂层227；位于所述基底上的第二上拉栅极234，所述第二上拉栅极234包括沿第一方向X延伸的第三栅极部234a、以及沿第二方向Y沿的第四栅极部234b，所述第一方向X与所述第二方向Y垂直，所述第四栅极部234b位于相邻的所述第一上拉源漏掺杂层227表面。

在本实施例中，通过所述第四栅极部234b与所述第一上拉源漏掺杂层227电连接，省去了共享导电层的结构，进而不需要减少第二导电层240的体积以避免与共享导电层之间发生短接，使得所述第二导电层240的电阻减小，提升静态随机存取存储单元的电学性能。

在本实施例中，所述第一上拉栅极233包括沿所述第一方向X延伸的第一栅极部233a、以及沿所述第二方向Y延伸的第二栅极部233b；所述静态随机存取存储单元还包括：位于所述第二上拉栅极234两侧基底内的第二上拉源漏掺杂层230，所述第二栅极部234b位于相邻的所述第二上拉源漏掺杂层230表面上。

在本实施例中，还包括：第一介质层232，所述第一介质层232覆盖所述第一上拉栅极233和所述第二上拉栅极234的侧壁。

在本实施例中，所述第一上拉栅极233包括：第一栅介质层，且所述第一栅介质层暴露出所述第二上拉源漏掺杂层230的顶部表面、位于所述第一栅介质层上的第一功函数层，且所述第一功函数层与所述第二上拉源漏掺杂层230接触、位于所述第一功函数层上的第一栅极层。

在本实施例中，所述第二上拉栅极234包括：第二栅介质层，且所述第二栅介质层暴露出所述第一上拉源漏掺杂层227的顶部表面、位于所述第二栅介质层上的第二功函数层，且所述第二功函数层与所述第一上拉源漏掺杂层227接触、位于所述第二功函数层上的第二栅极层。

在本实施例中，还包括：沿所述第一方向X延伸的第一传输栅极236；位于所述第一传输栅极236两侧的第一传输源漏掺杂层228；沿所述第一方向X延伸的第一下拉栅极235；位于所述第一下拉栅极235两侧的第一下拉源漏掺杂层226，且相邻的所述第一传输源漏掺杂层228和所述第一下拉源漏掺杂层226连接；沿所述第一方向X延伸的第二传输栅极238；位于所述第二传输栅极238两侧的第二传输源漏掺杂层231；沿所述第一方向X延伸的第二下拉栅极235；位于所述第二下拉栅极235两侧的第二下拉源漏掺杂层229，且相邻的所述第二传输源漏掺杂层231和所述第二下拉源漏掺杂层229连接。

在本实施例中，还包括：若干第一导电层239，部分所述第一导电层239分别与所述第二栅极部233b、以及相连接的所述第二传输源漏掺杂层231和所述第二下拉源漏掺杂层229连接；部分所述第一导电层239分别与所述第四栅极部234b、以及相连接的所述第一传输源漏掺杂层228和所述第一下拉源漏掺杂层226连接；部分所述第一导电层239与所述第一上拉源漏掺杂层227连接；部分所述第一导电层239与所述第二上拉源漏掺杂层230连接。

在本实施例中，还包括：第二导电层240，所述第二导电层240通过导电插塞241分别与位于所述第一上拉源漏掺杂层227和所述第二上拉源漏掺杂层230上的所述第一导电层239连接。

在本实施例中，所述基底包括衬底200以及位于所述衬底200上的若干沟道层；所述沟道层包括：鳍部或平面有源区。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (22)

1.一种静态随机存取存储单元，其特征在于，包括：

基底；

位于所述基底上的第一上拉栅极；

位于所述第一上拉栅极两侧基底内的第一上拉源漏掺杂层；

位于所述基底上的第二上拉栅极，所述第二上拉栅极包括沿第一方向延伸的第三栅极部、以及沿第二方向沿的第四栅极部，所述第一方向与所述第二方向垂直，所述第四栅极部位于相邻的所述第一上拉源漏掺杂层表面。

2.如权利要求1所述静态随机存取存储单元，其特征在于，所述第一上拉栅极包括沿所述第一方向延伸的第一栅极部、以及沿所述第二方向延伸的第二栅极部；所述静态随机存取存储单元还包括：位于所述第二上拉栅极两侧基底内的第二上拉源漏掺杂层，所述第二栅极部位于相邻的所述第二上拉源漏掺杂层表面上。

3.如权利要求1所述静态随机存取存储单元，其特征在于，还包括：第一介质层，所述第一介质层覆盖所述第一上拉栅极和所述第二上拉栅极的侧壁。

4.如权利要求2所述静态随机存取存储单元，其特征在于，所述第一上拉栅极包括：第一栅介质层，且所述第一栅介质层暴露出所述第二上拉源漏掺杂层的顶部表面、位于所述第一栅介质层上的第一功函数层，且所述第一功函数层与所述第二上拉源漏掺杂层接触、位于所述第一功函数层上的第一栅极层。

5.如权利要求1所述静态随机存取存储单元，其特征在于，所述第二上拉栅极包括：第二栅介质层，且所述第二栅介质层暴露出所述第一上拉源漏掺杂层的顶部表面、位于所述第二栅介质层上的第二功函数层，且所述第二功函数层与所述第一上拉源漏掺杂层接触、位于所述第二功函数层上的第二栅极层。

6.如权利要求2所述静态随机存取存储单元，其特征在于，还包括：沿所述第一方向延伸的第一传输栅极；位于所述第一传输栅极两侧的第一传输源漏掺杂层；沿所述第一方向延伸的第一下拉栅极；位于所述第一下拉栅极两侧的第一下拉源漏掺杂层，且相邻的所述第一传输源漏掺杂层和所述第一下拉源漏掺杂层连接；沿所述第一方向延伸的第二传输栅极；位于所述第二传输栅极两侧的第二传输源漏掺杂层；沿所述第一方向延伸的第二下拉栅极；位于所述第二下拉栅极两侧的第二下拉源漏掺杂层，且相邻的所述第二传输源漏掺杂层和所述第二下拉源漏掺杂层连接。

7.如权利要求6所述静态随机存取存储单元，其特征在于，还包括：若干第一导电层，部分所述第一导电层分别与所述第二栅极部、以及相连接的所述第二传输源漏掺杂层和所述第二下拉源漏掺杂层连接；部分所述第一导电层分别与所述第四栅极部、以及相连接的所述第一传输源漏掺杂层和所述第一下拉源漏掺杂层连接；部分所述第一导电层与所述第一上拉源漏掺杂层连接；部分所述第一导电层与所述第二上拉源漏掺杂层连接。

8.如权利要求7所述静态随机存取存储单元，其特征在于，还包括：第二导电层，所述第二导电层通过导电插塞分别与位于所述第一上拉源漏掺杂层和所述第二上拉源漏掺杂层上的所述第一导电层连接。

9.如权利要求1所述静态随机存取存储单元，其特征在于，所述基底包括衬底以及位于所述衬底上的若干沟道层；所述沟道层包括：鳍部或平面有源区。

10.一种静态随机存取存储单元的形成方法，其特征在于，包括：

提供基底；

在所述基底上形成第一上拉栅极；

在所述第一上拉栅极两侧基底内形成第一上拉源漏掺杂层；

在所述基底上形成第二上拉栅极，所述第二上拉栅极包括沿第一方向延伸的第三栅极部、以及沿第二方向沿的第四栅极部，所述第一方向与所述第二方向垂直，所述第四栅极部位于相邻的所述第一上拉源漏掺杂层表面。

11.如权利要求10所述静态随机存取存储单元的形成方法，其特征在于，所述第一上拉栅极包括沿所述第一方向延伸的第一栅极部、以及沿所述第二方向延伸的第二栅极部；所述静态随机存取存储单元的形成方法还包括在所述第二上拉栅极两侧基底内形成第二上拉源漏掺杂层，所述第二栅极部位于相邻的所述第二上拉源漏掺杂层表面上。

12.如权利要求11所述静态随机存取存储单元的形成方法，其特征在于，在形成所述第一上拉栅极和所述第二上拉栅极之前，还包括：形成第一上拉伪栅、第二上拉伪栅以及第一介质层，所述第一介质层覆盖所述第一上拉伪栅和所述第二上拉伪栅的侧壁，所述第一上拉伪栅包括沿所述第一方向延伸的第一伪栅部、以及沿所述第二方向延伸的第二伪栅极部，所述第二上拉伪栅包括沿所述第一方向延伸的第三伪栅部、以及沿所述第二方向延伸的第四伪栅极部。

13.如权利要求12所述静态随机存取存储单元的形成方法，其特征在于，所述第一上拉伪栅和所述第二上拉伪栅的形成方法包括：在所述基底上形成伪栅材料层；在所述伪栅材料层上形成掩膜层；在所述掩膜层上形成沿所述第一方向延伸的图形化层，所述图形化层内具有沿所述第二方向延伸、且位于所述图形化层两侧的第一缺口和第二缺口；在所述图形化层的侧壁形成第一侧墙和第二侧墙，所述第一侧墙填充满所述第一缺口，所述第二侧墙填充满所述第二缺口；在形成所述第一侧墙和所述第二侧墙之后，去除所述图形化层；以所述第一侧墙和所述第二侧墙为掩膜刻蚀所述掩膜层和所述伪栅材料层，形成所述第一上拉伪栅和所述第二上拉伪栅。

14.如权利要求13所述静态随机存取存储单元的形成方法，其特征在于，所述图形化层、第一缺口和第二缺口的形成方法包括：在所述掩膜层上形成沿所述第一方向延伸的初始图形化层；在所述掩膜层上形成牺牲层，所述牺牲层覆盖所述初始图形化层；在所述牺牲层上形成第一光刻胶层，所述第一光刻胶层内具有暴露出所述牺牲层部分顶部表面的第一开口；以所述第一光刻胶层为掩膜刻蚀所述牺牲层和所述初始图形化层，形成所述第一缺口；在形成所述第一缺口之后，在所述牺牲层上形成第二光刻胶层，所述第二光刻胶层内具有暴露出所述牺牲层部分顶部表面的第二开口；以所述第二光刻胶层为掩膜刻蚀所述牺牲层和所述初始图形化层，形成所述第二缺口，以及使得所述初始图形化层形成所述图形化层。

15.如权利要求13所述静态随机存取存储单元的形成方法，其特征在于，所述第一上拉栅极和所述第二上拉栅极的形成方法包括：去除所述第一上拉伪栅和所述第二上拉伪栅，在所述第一介质层内形成第一上拉栅极开口和第二上拉栅极开口；在所述第一上拉栅极开口内形成所述第一上拉栅极，在所述第二上拉栅极开口内形成所述第二上拉栅极。

16.如权利要求11所述静态随机存取存储单元的形成方法，其特征在于，所述第一上拉栅极包括：第一栅介质层，且所述第一栅介质层暴露出所述第二上拉源漏掺杂层的顶部表面、位于所述第一栅介质层上的第一功函数层，且所述第一功函数层与所述第二上拉源漏掺杂层接触、位于所述第一功函数层上的第一栅极层。

17.如权利要求16所述静态随机存取存储单元的形成方法，其特征在于，所述第一栅介质层的形成方法包括：在所述第一上拉栅极开口内形成第一栅介质材料层；对所述第一栅介质材料层进行图形化处理，去除位于所述第二上拉源漏掺杂层上的所述第一栅介质材料层，形成所述第一栅介质层。

18.如权利要求10所述静态随机存取存储单元的形成方法，其特征在于，所述第二上拉栅极包括：第二栅介质层，且所述第二栅介质层暴露出所述第一上拉源漏掺杂层的顶部表面、位于所述第二栅介质层上的第二功函数层，且所述第二功函数层与所述第一上拉源漏掺杂层接触、位于所述第二功函数层上的第二栅极层。

19.如权利要求18所述静态随机存取存储单元的形成方法，其特征在于，所述第二栅介质层的形成方法包括：在所述第二上拉栅极开口内形成第二栅介质材料层；对所述第二栅介质材料层进行图形化处理，去除位于所述第一上拉源漏掺杂层上的所述第二栅介质材料层，形成所述第二栅介质层。

20.如权利要求11所述静态随机存取存储单元的形成方法，其特征在于，还包括：形成沿所述第一方向延伸的第一传输栅极；在所述第一传输栅极两侧基底内形成第一传输源漏掺杂层；形成沿所述第一方向延伸的第一下拉栅极；在所述第一下拉栅极两侧基底内形成第一下拉源漏掺杂层，且相邻的所述第一传输源漏掺杂层和所述第一下拉源漏掺杂层连接；形成沿所述第一方向延伸的第二传输栅极；在所述第二传输栅极两侧基底内形成第二传输源漏掺杂层；形成沿所述第一方向延伸的第二下拉栅极；在所述第二下拉栅极两侧基底内形成第二下拉源漏掺杂层，且相邻的所述第二传输源漏掺杂层和所述第二下拉源漏掺杂层连接。

21.如权利要求20所述静态随机存取存储单元的形成方法，其特征在于，还包括：形成若干第一导电层，部分所述第一导电层分别与所述第二栅极部、以及相连接的所述第二传输源漏掺杂层和所述第二下拉源漏掺杂层连接；部分所述第一导电层分别与所述第四栅极部、以及相连接的所述第一传输源漏掺杂层和所述第一下拉源漏掺杂层连接；部分所述第一导电层与所述第一上拉源漏掺杂层连接；部分所述第一导电层与所述第二上拉源漏掺杂层连接。

22.如权利要求21所述静态随机存取存储单元的形成方法，其特征在于，还包括：形成第二导电层，所述第二导电层通过导电插塞分别与位于所述第一上拉源漏掺杂层和所述第二上拉源漏掺杂层上的所述第一导电层连接。