CN110473832B - 半导体结构及形成方法、静态随机存取存储器及形成方法 - Google Patents

半导体结构及形成方法、静态随机存取存储器及形成方法 Download PDF

Info

Publication number
CN110473832B
CN110473832B CN201810448723.6A CN201810448723A CN110473832B CN 110473832 B CN110473832 B CN 110473832B CN 201810448723 A CN201810448723 A CN 201810448723A CN 110473832 B CN110473832 B CN 110473832B
Authority
CN
China
Prior art keywords
region
fin
forming
isolation structure
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201810448723.6A
Other languages
English (en)
Other versions
CN110473832A (zh
Inventor
王楠
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Original Assignee
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Manufacturing International Shanghai Corp, Semiconductor Manufacturing International Beijing Corp filed Critical Semiconductor Manufacturing International Shanghai Corp
Priority to CN201810448723.6A priority Critical patent/CN110473832B/zh
Priority to US16/400,802 priority patent/US11011527B2/en
Publication of CN110473832A publication Critical patent/CN110473832A/zh
Application granted granted Critical
Publication of CN110473832B publication Critical patent/CN110473832B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823481—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823821—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823878—Complementary field-effect transistors, e.g. CMOS isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/3115—Doping the insulating layers
    • H01L21/31155—Doping the insulating layers by ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823871—Complementary field-effect transistors, e.g. CMOS interconnection or wiring or contact manufacturing related aspects

Abstract

一种半导体结构及形成方法、以及静态随机存取存储器及形成方法，其中半导体结构的形成方法包括：提供基底，基底包括相邻的器件区，器件区基底表面具有第一鳍部；在基底表面形成隔离结构，隔离结构顶部低于第一鳍部顶部，且覆盖第一鳍部部分侧壁，隔离结构包括第一区和第二区，第一区和第二区分别与各第一鳍部相对两侧侧壁接触，第一区位于相邻第一鳍部之间，第一区隔离结构顶部高于第二区隔离结构顶部；以隔离结构为掩膜，在第一鳍部内形成第一掺杂层，部分第一掺杂层位于第二区；在第一掺杂层和基底表面、以及第一鳍部侧壁形成介质层，介质层内具有第一接触孔，第一接触孔底部暴露出第一掺杂层顶部和第二区第一掺杂层侧壁。所形成器件性能较好。

Description

半导体结构及形成方法、静态随机存取存储器及形成方法
技术领域
本发明涉及集成电路技术领域，特别涉及一种半导体结构及其形成方法、以及静态随机存取存储器的结构及其形成方法。
背景技术
随着数字集成电路的不断发展，片上集成的存储器已经成为数字系统中重要的组成部分。静态随机存取存储器(Static Random Access Memory，SRAM)以其低功耗、高速的优点成为片上存储器中不可或缺的重要组成部分。静态随机存取存储器只要为其供电即可保存数据，无需不断对其进行刷新。
基础静态随机存取存储器一般包括六个晶体管：2个上拉晶体管(Pull-uptransistor，PU)、2个下拉晶体管(Pull-down transistor，PD)以及2个传输晶体管(Pass-gate transistor，PG)。在静态随机存取存储器的神经过程中，通常要保证足够大的β比率(Ipd/Ipg电流比)，以获得足够高的静态噪声容限(Static-noise Margin，SNM)，同时要求γ比率(Ipg/Ipu电流比)足够大，以获得良好的可写性(Writability)。因此，对于传输晶体管性能的不同要求，造成静态随机存取存储器的可写性与读取稳定性之间的冲突。
然而，现有技术形成的静态随机存取存储器性能仍较差。
发明内容
本发明解决的技术问题是提供一种半导体结构及其形成方法，以提高半导体器件的性能。
为解决上述技术问题，本发明提供一种半导体结构的形成方法，包括：提供基底，所述基底包括相邻的器件区，所述器件区基底表面具有第一鳍部，且相邻器件区第一鳍部相邻；在所述基底表面形成由一器件区延伸至相邻器件区的隔离结构，所述隔离结构顶部低于第一鳍部顶部，且覆盖第一鳍部的部分侧壁，所述隔离结构包括第一区和第二区，所述第一区和第二区分别与各第一鳍部相对两侧侧壁相接触，所述第一区位于相邻第一鳍部之间，且所述第一区隔离结构顶部高于第二区隔离结构顶部；以所述隔离结构为掩膜，在所述第一鳍部内形成第一掺杂层，部分第一掺杂层位于第二区；在所述第一掺杂层和基底表面、以及第一鳍部的侧壁形成介质层，所述介质层内具有第一接触孔，所述第一接触孔底部暴露出第一掺杂层顶部和第二区第一掺杂层的侧壁。
可选的，相邻第一鳍部之间的距离为：84纳米～88纳米。
可选的，所述隔离结构的形成方法包括：在所述基底表面形成初始隔离结构，所述初始隔离结构顶部低于第一鳍部顶部，且覆盖第一鳍部的部分侧壁；在部分第一区初始隔离结构顶部掺入掺杂离子，形成锁定区，所述锁定区与第一鳍部侧壁相接触；形成所述锁定区之后，去除所述第二区初始隔离结构，形成所述隔离结构；第一区隔离结构顶部与第二区隔离结构顶部的高度差为：1纳米～5纳米。
可选的，形成所述初始隔离结构之后，形成所述锁定区之前，所述形成方法还包括：形成横跨第一鳍部的第一栅极结构；所述介质层还覆盖第一栅极结构的侧壁和顶部表面，所述介质层内还具有暴露出第一区第一栅极结构顶部的第二接触孔。
可选的，形成所述第一接触孔和第二接触孔之后，所述形成方法还包括：在所述第一接触孔内形成第一插塞；在所述第二接触孔内形成第二插塞；所述第一插塞与第二插塞之间的距离为：10纳米～14纳米。
可选的，所述掺杂离子包括：氮离子、硼离子或者氟离子。
可选的，所述锁定区的形成方法包括：在所述基底表面形成第一光刻胶，所述第一光刻胶暴露出第一区和第二区的基底表面、以及第一鳍部的侧壁和顶部表面；以所述第一光刻胶和第一鳍部为掩膜，在部分所述第一区初始隔离结构顶部掺入掺杂离子，形成所述锁定区。
可选的，以所述第一光刻胶和第一鳍部为掩膜，在部分所述第一区初始隔离结构顶部掺入掺杂离子的工艺包括：离子注入工艺；所述离子注入工艺的参数包括：掺杂离子为氮离子时，注入剂量为5e13原子数/平方厘米～1e15原子数/平方厘米，注入能量为0千电子伏～5千电子伏，注入角度为15度～30度。
可选的，以所述第一光刻胶和第一鳍部为掩膜，在部分所述第一区初始隔离结构顶部掺入掺杂离子的方法包括：在部分第一区初始隔离结构顶部形成锁定层，所述锁定层内具有掺杂离子；进行退火处理，使掺杂离子进入初始隔离结构内，形成所述锁定区。
可选的，部分第一掺杂层还位于第一区内；位于第一区第一掺杂层的体积小于位于第二区第一掺杂层的体积。
本发明还提供一种半导体结构，包括：基底，所述基底包括相邻的器件区，所述器件区基底表面具有第一鳍部，且相邻器件区第一鳍部相邻；位于由一器件区延伸至相邻器件区的隔离结构，所述隔离结构顶部低于第一鳍部顶部，且覆盖第一鳍部的部分侧壁，所述隔离结构包括第一区和第二区，所述第一区和第二区分别与各第一鳍部相对两侧侧壁相接触，所述第一区位于相邻第一鳍部之间，且所述第一区隔离结构顶部高于第二区隔离结构顶部；位于所述第一栅极结构两侧第一鳍部内的第一掺杂层，部分第一掺杂层位于第二区；位于所述第一掺杂层和基底表面、以及第一鳍部的侧壁的介质层，所述介质层内具有第一接触孔，所述第一接触孔底部暴露出第一掺杂层顶部和第二区第一掺杂层的侧壁。
可选的，相邻第一鳍部之间的距离为：84纳米～88纳米。
可选的，部分第一掺杂层还位于第一区内；位于第一区第一掺杂层的体积小于位于第二区第一掺杂层的体积。
可选的，所述半导体结构还包括：横跨第一鳍部的第一栅极结构，所述介质层还覆盖第一栅极结构的侧壁，且所述介质层内还具有暴露出第一区第一栅极结构顶部的第二接触孔；位于第一接触孔内的第一插塞；位于第一接触孔内的第二插塞。
可选的，所述第一插塞与第二插塞之间的距离为：10纳米～14纳米。
可选的，第一区隔离结构顶部与第二区隔离结构顶部的高度差为：1纳米～5纳米。
本发明还提供一种静态随机存取存储器的形成方法，包括：形成传输晶体管，所述传输晶体管的形成步骤包括上述半导体结构的形成方法。
可选的，相邻器件区内的传输晶体管相邻；所述形成方法还包括：在器件区基底表面形成上拉晶体管和下拉晶体管；所述上拉晶体管包括位于所述传输晶体管两侧基底表面的第二鳍部、横跨第二鳍部的第二栅极结构、以及位于第二栅极结构两侧第二鳍部内的第二掺杂层；所述下拉晶体管包括所述第一鳍部、横跨第一鳍部的第三栅极结构、以及位于所述第三栅极结构两侧第一鳍部内的第三掺杂层；传输晶体管的个数为2个，上拉晶体管的个数为2个，下拉晶体管的个数为2个。
本发明还提供一种静态随机存取存储器，包括：提供上述半导体结构作为静态随机存取存储器的传输晶体管。
可选的，所述静态随机存取存储器还包括：位于所述基底表面的上拉晶体管和下拉晶体管；所述上拉晶体管包括位于所述上拉晶体管两侧基底表面的第二鳍部、横跨第二鳍部的第二栅极结构、以及位于第二栅极结构两侧第二鳍部内的第二掺杂层；所述下拉晶体管包括所述第一鳍部、横跨第一鳍部的第三栅极结构、以及位于所述第三栅极结构两侧第一鳍部内的第三掺杂层；传输晶体管的个数为2个，上拉晶体管的个数为2个，下拉晶体管的个数为2个。
与现有技术相比，本发明实施例的技术方案具有以下有益效果：
本发明技术方案提供的半导体结构的形成方法中，由于第一区隔离结构顶部高于第二区隔离结构顶部，则第一区隔离结构对第一掺杂层的限制能力较强，使得第一掺杂层向第二区偏移，则相邻第一掺杂层之间的距离较远，则位于相邻第一掺杂层顶部的第一插塞之间的距离较远，使得相邻第一插塞之间的介质层不易被击穿，则相邻第一插塞之间不易发生漏电。同时，由于第二区隔离结构的厚度较小，使得所述第二区隔离结构对第一掺杂层的限制能力较弱，则位于第二区的第一掺杂层的体积较大，而所述第一接触孔底部暴露出第一掺杂层顶部和第二区第一掺杂层的侧壁，因此，第一插塞与第一掺杂层的接触面积仍较大，因此，有利于降低第一插塞与第一掺杂层之间的接触电阻。
进一步，形成所述初始隔离结构之后，形成所述锁定区之前，所述形成方法还包括形成横跨第一鳍部的第一栅极结构，所述介质层内还具有暴露出第一栅极结构顶部的第二接触孔。为了减小后续位于第二接触孔内的第二插塞与位于第一接触孔内的第一插塞之间发生漏电，所述第二接触孔位于第一区。而第一掺杂层向第二区偏移，则位于第一掺杂区顶部的第一插塞与位于第二接触孔内的第二插塞之间的距离较远，则第一插塞与第二插塞之间的介质层不易被击穿，使得第一插塞与第二插塞之间不易发生漏电。
附图说明
图1是一种静态随机存取存储器的结构示意图；
图2至图12是本发明半导体结构的形成方法一实施例各步骤的结构示意图。
具体实施方式
正如背景技术所述，现有技术形成的静态随机存取存储器的性能较差。
图1是一种静态随机存取存储器的结构示意图。
请参考图1，基底100，所述基底100包括相邻的器件区A，所述器件区A基底100表面具有鳍部101，且相邻器件区A的鳍部101相邻，横跨鳍部101的栅极结构120；由一器件区A延伸至相邻器件区A的隔离结构110，所述隔离结构110顶部低于鳍部101的顶部，且覆盖鳍部101的侧壁，所述隔离结构110包括第一区X和第二区Y，所述第一区X和第二区Y分别与各鳍部101相对两侧侧壁相接触，所述第一区A位于相邻鳍部101之间；位于所述栅极结构120两侧鳍部101内的掺杂层103，部分掺杂层103位于第二区Y内；位于基底100和掺杂层103表面、以及鳍部101和栅极结构120侧壁的介质层104，所述介质层104内具有第一接触孔(图中未示出)和第二接触孔(图中未示出)，所述第一接触孔底部暴露出掺杂层103的顶部和第二区Y掺杂层103的侧壁，所述第二接触孔暴露出第一区X栅极结构120的顶部表面；位于所述第一接触孔内的第一插塞105；位于所述第二接触孔内的第二插塞106。
上述静态随机存取存储器中，为了同时降低第一插塞105与掺杂层103之间的接触电阻，并防止相邻第一插塞105之间的介质层104被击穿，使得第一接触孔底部仅暴露出掺杂层103的顶部和第二区Y掺杂层103的侧壁。然而，随着静态随机存取存储器集成度的提高，相邻鳍部101之间的距离越来越小，使得位于掺杂层103顶部的相邻第一插塞105之间的介质层104易被击穿，使得相邻第一插塞105之间易发生漏电。
并且，为了防止第二插塞106与第一插塞105之间的介质层104被击穿发生漏电，使得第二接触孔底部暴露出第一区X栅极结构120的顶部表面。然而，随着静态随机存取存储器集成度的提高，使得第一区X沿鳍部101宽度方向上的尺寸越来越小。同时，为了暴露出第一区X栅极结构120顶部，使得第二接触孔沿鳍部101宽度方向上的尺寸不能过小，因此，当第一区X沿鳍部101宽度方向上的尺寸一定时，第二插塞106与第一插塞105之间的距离较小，则第一插塞105和第二插塞106之间的介质层104易被击穿，因此，第一插塞105和第二插塞106之间也易发生漏电。
为解决所述技术问题，本发明提供了一种半导体结构的形成方法，包括：在所述基底表面形成隔离结构，所述隔离结构包括第一区和第二区，所述第一区和第二区分别与各第一鳍部相对两侧侧壁相接触，所述第一区位于相邻第一鳍部之间，且所述第一区隔离结构顶部高于第二区隔离结构顶部。所述方法形成的半导体器件的性能较好。
为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图2至图12是本发明半导体结构的形成方法一实施例各步骤的结构示意图。
请参考图2和图3，图3是图2的俯视图，图2是图3沿D-D1线的剖面图，提供基底200，所述基底200包括相邻的器件区Ⅰ，所述器件区Ⅰ表面具有第一鳍部201，且相邻器件区Ⅰ第一鳍部201相邻，所述基底200表面还具有初始隔离结构203，所述初始隔离结构203底部低于第一鳍部201的顶部，且所述初始隔离结构203覆盖部分第一鳍部201的部分侧壁，所述初始隔离结构203包括第一区B和第二区C，所述第一区B和第二区C分别与各第一鳍部201相对两侧侧壁相接触，所述第一区B位于相邻第一鳍部201之间。
在本实施例中，所述器件区Ⅰ用于形成静态随机存取存储器。
在其他实施例中，所述器件区用于形成PMOS晶体管或者NMOS晶体管。
在本实施例中，第一鳍部201作为传输晶体管和下拉晶体管的鳍部。
在本实施例中，还包括：在相邻器件区Ⅰ第一鳍部201两侧的基底200表面形成第二鳍部202。所述第二鳍部202作为上拉晶体管的鳍部。
在其他实施例中，所述第二鳍部作为其他晶体管的鳍部，所述晶体管为NMOS晶体管或者PMOS晶体管。
在本实施例中，所述基底200、第一鳍部201和第二鳍部202的形成方法包括：提供初始基底，所述初始基底表面具有第一掩膜层(图中未示出)，所述第一掩膜层暴露出部分初始基底的顶部表面；以所述第一掩膜层为掩膜，刻蚀所述初始基底，形成基底200、位于基底200表面的若干第一鳍部201和第二鳍部202。
在本实施例中，所述初始基底的材料为硅，相应的，所述基底200、第一鳍部201和第二鳍部202的材料为硅。
在其他实施例中，所述初始基底的材料包括锗、硅锗、绝缘体上硅、绝缘体上锗或绝缘体上硅锗，相应的，所述基底、第一鳍部和第二鳍部的材料包括锗、硅锗、绝缘体上硅、绝缘体上锗或绝缘体上硅锗。
所述第一掩膜层包括氮化硅或者氮化钛。
以所述第一掩膜层为掩膜，刻蚀所述初始基底的工艺包括：干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。相邻器件区Ⅰ所述第一鳍部201相邻，即：相邻第一鳍部201之间无其他鳍部。在实际制程工艺过程中，相邻器件区Ⅰ第一鳍部201之间的距离一定，具体的：相邻器件区Ⅰ第一鳍部201之间的距离为：84纳米～88纳米。
形成所述初始隔离结构203之前，所述形成方法还包括：在基底200表面、第一鳍部201的侧壁和顶部表面、以及第二鳍部202的侧壁和顶部表面形成氧化层230。
所述氧化层230的材料包括氧化硅，所述氧化层230的形成工艺包括：原位水汽生成(in-situ steam generated)工艺。
采用原位水汽生成工艺形成的氧化层230较致密，则后续形成隔离材料膜时，能够保护第一鳍部201的侧壁和顶部表面、第二鳍部202的侧壁和顶部表面、以及基底200的顶部表面，防止基底200、第一鳍部201的侧壁和顶部表面、以及第二鳍部202的侧壁和顶部表面受到损伤。
所述初始隔离结构203的形成方法包括：在所述氧化层230表面形成隔离材料膜；去除部分所述隔离材料膜，形成所述初始隔离结构203。
所述隔离材料膜的材料包括氧化硅或者氮氧化硅，相应的，所述初始隔离结构203的材料包括氧化硅或者氮氧化硅，所述隔离材料膜的形成工艺包括化学气相沉积工艺或者物理气相沉积工艺。
去除部分所述隔离材料膜的工艺包括干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种。
去除部分所述隔离材料膜的过程中，第一鳍部201部分侧壁和顶部表面、以及第二鳍部202部分侧壁和顶部表面的氧化层230被去除，暴露出第一鳍部201的部分侧壁和顶部表面、以及第二鳍部202的部分侧壁和顶部表面。
所述初始隔离结构203用于实现半导体不同器件之间的电隔离。
请参考图4和图5，图4是图5的俯视图，形成横跨第一鳍部201的第一栅极结构204；形成横跨第二鳍部202的第二栅极结构205。
需要说明的是，图5与图2的剖面方向一致。
在本实施例中，所述形成方法还包括：形成横跨第一鳍部201的第三栅极结构(图中未示出)，所述第三栅极结构用于作为下拉晶体管的栅极结构，所述第一栅极结构204、第二栅极结构205和第三栅极结构同时形成。
在其他实施例中，不形成所述第三栅极结构。
在其他实施例中，形成第一栅极结构之后，形成第二栅极结构和第三栅极结构；或者，形成第一栅极结构之前，形成第二栅极结构和第三栅极结构。
在本实施例中，所述第一栅极结构204、第二栅极结构205和第三栅极结构的形成方法包括：在第一鳍部201的侧壁和顶部表面、以及第二鳍部202的侧壁和顶部表面形成栅介质层和位于栅介质层表面的栅极层，所述栅极层表面具有第二掩膜层，所述第二掩膜层暴露出部分栅极层的顶部表面；以所述第二掩膜层为掩膜，刻蚀所述栅极层和栅介质层，形成横跨第一鳍部201的第一栅极结构204，形成横跨第二鳍部202的第二栅极结构205和第三栅极结构。
所述栅介质层的材料包括氧化硅，所述栅介质层的形成工艺包括：化学气相沉积工艺、物理气相沉积工艺或者原子层沉积工艺。
所述栅极层的材料包括硅，所述栅极层的形成工艺包括：化学气相沉积工艺、物理气相沉积工艺或者原子层沉积工艺。
所述第二掩膜层的材料包括氮化硅或者氮化钛，所述第二掩膜层用于作为形成第一栅极结构204和第二栅极结构205的掩膜。
以所述第二掩膜层为掩膜，刻蚀所述栅极层的工艺包括：干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。
以所述第二掩膜层为掩膜，刻蚀所述栅介质层的工艺包括：干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。
在本实施例中，所述第一栅极结构204用于作为静态随机存取存储器中传输晶体管的栅极结构；所述第二栅极结构205用于作为静态随机存取存储器中上拉晶体管的栅极结构。
请参考图6，在所述第二栅极结构205两侧的第二鳍部202内形成第二掺杂层231；在所述第二掺杂层231表面、第一栅极结构204的侧壁和顶部表面、以及第二栅极结构205的侧壁和顶部表面形成侧墙膜206。
在本实施例中，形成第三栅极结构之后，形成侧墙膜之前，所述形成方法还包括：在所述第三栅极结构两侧的第一鳍部201内形成第三掺杂层(图中未示出)。所述第三掺杂层作为静态随机存取存储器中下拉晶体管的掺杂层。所述侧墙膜206还覆盖第三栅极结构的侧壁和顶部表面、以及第三掺杂层的顶部表面。
形成所述第二掺杂层231之前，所述形成方法包括：在所述第一区B初始隔离结构203表面、以及第一鳍部201的侧壁和顶部表面形成第二光刻胶(图中未示出)。
在本实施例中，形成第二掺杂层231和第三掺杂层的过程中，所述第二光刻胶用于保护第一区B初始隔离结构203顶部、以及第一鳍部201的侧壁和顶部表面。
所第二掺杂层231的形成方法包括：在所述第二栅极结构205两侧的第二鳍部202内分别形成第二源漏开口；在所述第二源漏开口内形成第二外延层；在所述第二外延层内掺入第二源漏离子，形成第二掺杂层231。
所述第二外延层的材料和第二源漏离子的导电类型与晶体管的类型相关。在本实施例中，所述第二掺杂层231作为静态随机存取存储器中上拉晶体管的掺杂层，而所述上拉晶体管均为PMOS晶体管，因此，所述第二外延层的材料包括硅锗或者硅，第二源漏离子为P型离子，如：硼离子。
所述侧墙膜206的材料包括氮化硅或者氮氧化硅，所述侧墙膜206的形成工艺包括化学气相沉积工艺、物理气相沉积工艺或者原子层沉积工艺。
请参考图7，形成所述侧墙膜206之后，在所述第二栅极结构205侧壁和顶部表面、以及第二掺杂层231表面形成第一光刻胶207，所述第一光刻胶暴露出第一区B和第二区C的侧墙膜206；形成所述第一光刻胶207之后，去除所述第一鳍部201侧壁和顶部表面、以及第一区B和第二区C初始隔离结构203表面的侧墙膜206，在所述第二掺杂层231顶部、第二栅极结构205的侧壁和顶部表面、以及第一栅极结构204的侧壁形成侧墙208。
所述第一光刻胶207用于保护第二掺杂层231顶部、以及第二栅极结构205的侧壁和顶部表面。
去除所述第一鳍部201侧壁和顶部表面、以及第一区B和第二区C初始隔离结构203表面的侧墙膜206的工艺包括：干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。
所述第一栅极结构204侧壁的侧墙208用于定义后续第一掺杂层的位置。
请参考图8，形成所述侧墙208之后，以所述第一光刻胶207和第一鳍部201为掩膜，在部分第一区B初始隔离结构203顶部掺入掺杂离子，形成锁定区(图中未标出)。
在本实施例中，以所述光第一刻胶207和第一鳍部201为掩膜，在第一区B初始隔离结构203顶部掺入掺杂离子的工艺包括离子注入工艺。
在其他实施例中，以所述第一光刻胶和第一鳍部为掩膜，在第一区初始隔离结构顶部掺入掺杂离子的方法包括：在第一区初始隔离结构顶部形成锁定层，所述锁定层内具有掺杂离子；进行退火处理，使所述掺杂离子进入初始隔离结构内，形成所述锁定区。
所述掺杂离子包括：氮离子、硼离子或者氟离子。
在本实施例中，所述离子注入工艺的参数包括：掺杂离子为氮离子时，注入剂量为5e13原子数/平方厘米～1e15原子数/平方厘米，注入能量为0千电子伏～5千电子伏，注入角度为15度～30度。其中，所述注入角度是指掺杂离子的运动方向与基底200法线方向的夹角。
选择所述掺杂离子注入剂量的意义在于：若所述掺杂离子的注入剂量小于5e13原子数/平方厘米，使得后续锁定区的去除速率仍较大，则所形成的位于第一区B隔离结构顶部与第二区C隔离结构顶部的高度差仍较小，则后续以隔离结构为掩膜，在源漏开口内形成的第一掺杂层时，所述第一区B隔离结构限制第一掺杂层形貌的能力仍较弱，则第一掺杂层向第二区C的偏移仍较少，则后续位于相邻第一掺杂层顶部的第一插塞之间的距离仍较小，使得相邻第一插塞之间的介质层仍易被击穿，使得相邻第一插塞之间仍易发生漏电；若所述掺杂离子的注入剂量大于1e15原子数/平方厘米，使得掺杂难度较大。
选择所述注入角度的意义在于：若所述注入角度小于15度，使得第二区C初始隔离结构203顶部也被掺入掺杂离子，则后续所形成的第二区C隔离结构对第一掺杂层的限制能力也较强，则第一掺杂层的体积较小，则第一掺杂层与后续位于第一掺杂层顶部的第一插塞之间的接触面积较小，则第一掺杂层与第一插塞之间的接触电阻较大；若所述注入角度大于30度，使得掺入到第一区B初始隔离结构203内的量较少，则第一区B初始隔离结构203的去除速率仍较大，则后续第一区B隔离结构对第一掺杂层的限制能力较弱，则第一掺杂层向第二区C偏移量较小，则后续位于相邻第一掺杂层顶部的第一插塞之间的距离仍较小，则相邻第一插塞之间的介质层易被击穿，使得相邻第一插塞之间仍易发生漏电。
在所述第一区B初始隔离结构203顶部掺入掺杂离子，而不在第二区C初始隔离结构203顶部掺入掺杂离子，使得第一区B与第二区C的初始隔离结构203具有不同的刻蚀选择比，有利于后续形成第一区B隔离结构顶部高于第二区C隔离结构顶部。
请参考图9，形成所述锁定区之后，去除第二区C部分初始隔离结构203，形成隔离结构250，且第一区B隔离结构250顶部高于第二区C隔离结构250顶部。
去除第二区C部分初始隔离结构203的工艺包括：湿法刻蚀工艺和干法刻蚀工艺中的一种或者两种组合。
由于第一区B初始隔离结构203顶部具有掺杂离子，而第二区C初始隔离结构203顶部无掺杂离子，因此，第一区B和第二区C初始隔离结构203具有不同的刻蚀选择比。在去除第二区C部分初始隔离结构203的过程中，对第一区B初始隔离结构203的去除速率较小，因此，所形成的第一区B隔离结构250高于第二区C隔离结构250顶部。
由于所述第一区B隔离结构250高于第二区C隔离结构250，因此，第一区B隔离结构250对后续第一掺杂层的阻挡能力较强，第二区C隔离结构250对第一掺杂层的阻挡能力不强，因此，有利于第一掺杂层向第二区C偏移，则后续位于相邻第一掺杂层顶部的第一插塞之间的距离较大，使得相邻第一插塞之间的介质层不易被击穿，则第一插塞与第二插塞之间不易发生漏电。
请参考图10，形成所述隔离结构250之后，去除部分第一鳍部201，形成第一源漏开口208。
所述第一源漏开口208的形成工艺包括：干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。
所述第一源漏开口208用于后续容纳第一掺杂层。
请参考图11，在所述第一源漏开口208(见图10)内形成第一掺杂层209。
所述第一掺杂层209的形成方法包括：在所述第一源漏开口208内形成第一外延层；在所述第一外延层内掺入第一源漏离子，形成所述第一掺杂层209。
在本实施例中，所述第一掺杂层209作为静态随机存取存储器中的传输晶体管，所述传输晶体管为NMOS晶体管，因此，所述第一外延层的材料包括碳化硅或者硅，所述第一源漏离子为N型离子，如：磷离子或者砷离子。
在形成第一掺杂层209的过程中，由于第一区B隔离结构250对第一掺杂层209的限制能力较强，第二区C隔离结构250对第一掺杂层209的限制能力较弱，则第一掺杂层209向第二区C偏移，则后续位于第一掺杂层209顶部的第一插塞与位于第一栅极结构204顶部的第二插塞之间的距离较远，使得第一插塞与第二插塞之间的介质层不易被击穿，则第一插塞与第二插塞之间不易发生漏电。
请参考图12，在所述第一栅极结构204的侧壁和顶部表面、第二栅极结构205的侧壁和顶部表面、以及第一掺杂层209和第二掺杂层231表面形成介质膜(图中未示出)；去除部分介质膜，形成介质层212，所述介质层212内具有第一接触孔(图中未示出)，所述第一接触孔底部暴露出第一掺杂层209顶部和第二区C第一掺杂层209的侧壁，所述介质层212内具有第二接触孔(图中未示出)，所述第二接触孔底部暴露出第一区B第一栅极结构204顶部；在所述第一接触孔内形成第一插塞210，所述第一插塞210充满第一接触孔；在所述第二接触孔内形成第二插塞211，所述第二插塞211充满第二接触孔。
所述介质膜的材料包括氧化硅或者氮氧化硅。所述介质膜的形成工艺包括：化学气相沉积工艺或者物理气相沉积工艺。
去除部分介质膜的工艺包括：干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。
所述第一接触孔底部暴露出第一掺杂层209顶部和第二区C第一掺杂层209侧壁，而没有暴露出第一区B第一掺杂层209侧壁的意义在于：为了防止后续位于相邻第一接触孔内的第一插塞210相距较近，从而防止相邻第一插塞210之间的介质层212被击穿，进而有利于防止相邻第一插塞210之间发生漏电。
所述第二接触孔底部暴露出第一区B第一栅极结构204顶部的意义在于：使得后续位于第二接触孔内的第二插塞211与第一插塞210相距较远，有利于防止第二插塞211与第一插塞210之间发生漏电。
所述第一插塞210和第二插塞211的形成方法包括：在所述第一接触孔和第二接触孔内、以及介质层212表面形成插塞膜；平坦化所述插塞膜，在所述第一接触孔内形成第一插塞210，在所述第二接触孔内形成第二插塞211。
所述插塞膜的材料为金属，如：钨、铜或者铝。所述插塞膜的形成工艺包括：化学气相沉积工艺或者物理气相沉积工艺。
平坦化所述插塞膜的工艺包括化学机械研磨工艺。
所述第一插塞210与第二插塞211之间的距离为：10纳米～14纳米。
由于第一掺杂层209向第二区C偏移，使得相邻的第一插塞210之间的距离、以及第一插塞210和第二插塞211之间的距离均较大，则相邻第一插塞210之间的介质层212、以及第一插塞210和第二插塞211之间的介质层212均不易被击穿，则相邻第一插塞210、以及第一插塞210和第二插塞211之间均不易发生漏电。
相应的，本发明还提供一种半导体结构，请继续参考图12，包括：
基底200，所述基底200包括相邻的器件区Ⅰ，所述器件区Ⅰ基底200表面具有第一鳍部201，且相邻器件区Ⅰ第一鳍部201相邻；
位于由一器件区Ⅰ延伸至相邻器件区Ⅰ的隔离结构250，所述隔离结构250顶部低于第一鳍部201顶部，且覆盖第一鳍部201的部分侧壁，所述隔离结构250包括第一区B和第二区C，所述第一区B和第二区C分别与各第一鳍部201相对两侧侧壁相接触，所述第一区B位于相邻第一鳍部201之间，且所述第一区B隔离结构250顶部高于第二区C隔离结构250顶部；
位于所述第一鳍部201内的第一掺杂层209，部分第一掺杂层209位于第二区C；
位于所述第一掺杂层209和基底200表面、以及第一鳍部201侧壁的介质层212，所述介质层212内具有第一接触孔(图中未示出)，所述第一接触孔底部暴露出第一掺杂层209顶部和第二区C第一掺杂层209的侧壁。
相邻第一鳍部201之间的距离为：84纳米～88纳米。
部分第一掺杂层位于还第一区B内；位于第一区B第一掺杂层209的体积小于位于第二区C第一掺杂层209的体积。
所述半导体结构还包括：横跨第一鳍部201的第一栅极结构204(见图4)，所述介质层212还覆盖第一栅极结构204的侧壁，且所述介质层212内还具有暴露出第一区B第一栅极结构204顶部的第二接触孔(图中未示出)；位于第一接触孔内的第一插塞210；位于第二接触孔内的第二插塞211。
所述第一插塞210与第二插塞211之间的距离为：10纳米～14纳米。
第一区B隔离结构250顶部与第二区C隔离结构250顶部的高度差为：1纳米～5纳米。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (19)

1.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底包括相邻的器件区，所述器件区基底表面具有第一鳍部，且相邻器件区第一鳍部相邻；
在所述基底表面形成由一器件区延伸至相邻器件区的隔离结构，所述隔离结构顶部低于第一鳍部顶部，且覆盖第一鳍部的部分侧壁，所述隔离结构包括第一区和第二区，所述第一区和第二区分别与各第一鳍部相对两侧侧壁相接触，所述第一区位于相邻第一鳍部之间，且所述第一区隔离结构顶部高于第二区隔离结构顶部；
以所述隔离结构为掩膜，在所述第一鳍部内形成第一掺杂层，部分第一掺杂层位于第二区；
在所述第一掺杂层和基底表面、以及第一鳍部的侧壁形成介质层，所述介质层内具有第一接触孔，所述第一接触孔底部暴露出第一掺杂层顶部和第二区第一掺杂层的侧壁。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，相邻第一鳍部之间的距离为：84纳米～88纳米。
3.如权利要求1所述的半导体结构的形成方法，其特征在于，所述隔离结构的形成方法包括：在所述基底表面形成初始隔离结构，所述初始隔离结构顶部低于第一鳍部顶部，且覆盖第一鳍部的部分侧壁；在部分第一区初始隔离结构顶部掺入掺杂离子，形成锁定区，且所述锁定区与第一鳍部侧壁相接触；形成所述锁定区之后，去除部分第二区初始隔离结构，形成所述隔离结构；第一区隔离结构顶部与第二区隔离结构顶部的高度差为：1纳米～5纳米。
4.如权利要求3所述的半导体结构的形成方法，其特征在于，形成所述初始隔离结构之后，形成所述锁定区之前，所述形成方法还包括：形成横跨第一鳍部的第一栅极结构；所述介质层还覆盖第一栅极结构的侧壁和顶部表面，所述介质层内还具有暴露出第一区第一栅极结构顶部的第二接触孔。
5.如权利要求4所述的半导体结构的形成方法，其特征在于，形成所述第一接触孔和第二接触孔之后，所述形成方法还包括：在所述第一接触孔内形成第一插塞；在所述第二接触孔内形成第二插塞；所述第一插塞与第二插塞之间的距离为：10纳米～14纳米。
6.如权利要求3所述的半导体结构的形成方法，其特征在于，所述掺杂离子包括：氮离子、硼离子或者氟离子。
7.如权利要求3所述的半导体结构的形成方法，其特征在于，所述锁定区的形成方法包括：在所述基底表面形成第一光刻胶，所述第一光刻胶暴露出第一区和第二区的基底表面、以及第一鳍部的侧壁和顶部表面；以所述第一光刻胶和第一鳍部为掩膜，在部分所述第一区初始隔离结构顶部掺入掺杂离子，形成所述锁定区。
8.如权利要求7所述的半导体结构的形成方法，其特征在于，以所述第一光刻胶和第一鳍部为掩膜，在部分所述第一区初始隔离结构顶部掺入掺杂离子的工艺包括：离子注入工艺；所述离子注入工艺的参数包括：掺杂离子为氮离子时，注入剂量为5e13原子数/平方厘米～1e15原子数/平方厘米，注入能量为0千电子伏～5千电子伏，注入角度为15度～30度。
9.如权利要求7所述的半导体结构的形成方法，其特征在于，以所述第一光刻胶和第一鳍部为掩膜，在部分所述第一区初始隔离结构顶部掺入掺杂离子的方法包括：在部分第一区初始隔离结构顶部形成锁定层，所述锁定层内具有掺杂离子；进行退火处理，使掺杂离子进入初始隔离结构内，形成所述锁定区。
10.如权利要求1所述的半导体结构的形成方法，其特征在于，部分第一掺杂层还位于第一区内；位于第一区第一掺杂层的体积小于位于第二区第一掺杂层的体积。
11.一种半导体结构，其特征在于，包括：
基底，所述基底包括相邻的器件区，所述器件区基底表面具有第一鳍部，且相邻器件区第一鳍部相邻；
位于由一器件区延伸至相邻器件区的隔离结构，所述隔离结构顶部低于第一鳍部顶部，且覆盖第一鳍部的部分侧壁，所述隔离结构包括第一区和第二区，所述第一区和第二区分别与各第一鳍部相对两侧侧壁相接触，所述第一区位于相邻第一鳍部之间，且所述第一区隔离结构顶部高于第二区隔离结构顶部；
位于所述第一鳍部内的第一掺杂层，部分第一掺杂层位于第二区；
位于所述第一掺杂层和基底表面、以及第一鳍部侧壁的介质层，所述介质层内具有第一接触孔，所述第一接触孔底部暴露出第一掺杂层顶部和第二区第一掺杂层的侧壁；
部分第一掺杂层还位于第一区内；位于第一区第一掺杂层的体积小于位于第二区第一掺杂层的体积。
12.如权利要求11所述的半导体结构，其特征在于，相邻第一鳍部之间的距离为：84纳米～88纳米。
13.如权利要求11所述的半导体结构，其特征在于，所述半导体结构还包括：横跨第一鳍部的第一栅极结构，所述介质层还覆盖第一栅极结构的侧壁，且所述介质层内还具有暴露出第一区第一栅极结构顶部的第二接触孔；位于第一接触孔内的第一插塞；位于第一接触孔内的第二插塞。
14.如权利要求13所述的半导体结构，其特征在于，所述第一插塞与第二插塞之间的距离为：10纳米～14纳米。
15.如权利要求11所述的半导体结构，其特征在于，第一区隔离结构顶部与第二区隔离结构顶部的高度差为：1纳米～5纳米。
16.一种静态随机存取存储器的形成方法，其特征在于，包括：
形成传输晶体管，所述传输晶体管的形成步骤包括如权利要求1至权利要求10任一项所述的半导体结构的形成方法。
17.如权利要求16所述的静态随机存取存储器的形成方法，其特征在于，相邻器件区内的传输晶体管相邻；所述形成方法还包括：在器件区基底表面形成上拉晶体管和下拉晶体管；所述上拉晶体管包括位于所述传输晶体管两侧基底表面的第二鳍部、横跨第二鳍部的第二栅极结构、以及位于第二栅极结构两侧第二鳍部内的第二掺杂层；所述下拉晶体管包括所述第一鳍部、横跨第一鳍部的第三栅极结构、以及位于所述第三栅极结构两侧第一鳍部内的第三掺杂层；传输晶体管的个数为2个，上拉晶体管的个数为2个，下拉晶体管的个数为2个。
18.一种静态随机存取存储器，其特征在于，包括：
如权利要求11至权利要求15任一项所述的半导体结构作为静态随机存取存储器中的传输晶体管。
19.如权利要求18所述的静态随机存取存储器，其特征在于，所述静态随机存取存储器还包括：位于所述基底表面的上拉晶体管和下拉晶体管；所述上拉晶体管包括位于所述上拉晶体管两侧基底表面的第二鳍部、横跨第二鳍部的第二栅极结构、以及位于第二栅极结构两侧第二鳍部内的第二掺杂层；所述下拉晶体管包括所述第一鳍部、横跨第一鳍部的第三栅极结构、以及位于所述第三栅极结构两侧第一鳍部内的第三掺杂层；传输晶体管的个数为2个，上拉晶体管的个数为2个，下拉晶体管的个数为2个。
CN201810448723.6A 2018-05-11 2018-05-11 半导体结构及形成方法、静态随机存取存储器及形成方法 Active CN110473832B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN201810448723.6A CN110473832B (zh) 2018-05-11 2018-05-11 半导体结构及形成方法、静态随机存取存储器及形成方法
US16/400,802 US11011527B2 (en) 2018-05-11 2019-05-01 Semiconductor structure and static random access memory, and fabrication methods thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201810448723.6A CN110473832B (zh) 2018-05-11 2018-05-11 半导体结构及形成方法、静态随机存取存储器及形成方法

Publications (2)

Publication Number Publication Date
CN110473832A CN110473832A (zh) 2019-11-19
CN110473832B true CN110473832B (zh) 2021-11-12

Family

ID=68464169

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201810448723.6A Active CN110473832B (zh) 2018-05-11 2018-05-11 半导体结构及形成方法、静态随机存取存储器及形成方法

Country Status (2)

Country Link
US (1) US11011527B2 (zh)
CN (1) CN110473832B (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11380548B2 (en) * 2019-12-30 2022-07-05 Taiwan Semiconductor Manufacturing Company Ltd. Method of manufacturing semiconductor structure through multi-implantation to fin structures
CN113707661B (zh) * 2020-05-22 2023-12-05 联华电子股份有限公司 静态随机存取存储器
CN113838933A (zh) * 2020-06-23 2021-12-24 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103383964A (zh) * 2012-05-03 2013-11-06 台湾积体电路制造股份有限公司 用于FinFET的结构
CN105719687A (zh) * 2014-12-01 2016-06-29 中芯国际集成电路制造(上海)有限公司 一种静态存储电路、静态存储单元及其制作方法
CN107591362A (zh) * 2016-07-06 2018-01-16 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102592326B1 (ko) * 2016-06-20 2023-10-20 삼성전자주식회사 집적회로 소자 및 그 제조 방법
US10062612B2 (en) * 2016-10-07 2018-08-28 Globalfoundries Inc. Method and system for constructing FINFET devices having a super steep retrograde well

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103383964A (zh) * 2012-05-03 2013-11-06 台湾积体电路制造股份有限公司 用于FinFET的结构
CN105719687A (zh) * 2014-12-01 2016-06-29 中芯国际集成电路制造(上海)有限公司 一种静态存储电路、静态存储单元及其制作方法
CN107591362A (zh) * 2016-07-06 2018-01-16 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法

Also Published As

Publication number Publication date
CN110473832A (zh) 2019-11-19
US20190348422A1 (en) 2019-11-14
US11011527B2 (en) 2021-05-18

Similar Documents

Publication Publication Date Title
KR101497802B1 (ko) 트랜지스터 형성에 있어서의 더블 채널 도핑
US9425201B2 (en) Cell layout for SRAM FinFET transistors
US9691774B2 (en) Structure and method for SRAM cell circuit
US6765272B2 (en) Semiconductor device
CN110473832B (zh) 半导体结构及形成方法、静态随机存取存储器及形成方法
US11508735B2 (en) Cell manufacturing
US20220301874A1 (en) Reduce Well Dopant Loss in FinFETs Through Co-Implantation
KR20160148122A (ko) 반도체 소자 및 이의 제조 방법
US10147728B1 (en) Semiconductor device and method for fabricating the same
CN108010882A (zh) 制造存储器件的方法
CN110828460A (zh) 半导体器件及其形成方法
CN109979881B (zh) 静态随机存取存储器的结构及其形成方法
US10217864B2 (en) Double gate vertical FinFET semiconductor structure
KR100309799B1 (ko) 반도체 소자의 제조방법
CN110349957B (zh) 半导体结构及形成方法、静态随机存取存储器及形成方法
CN109979942B (zh) 静态随机存取存储器及其形成方法
US9478552B2 (en) Static random access memory and manufacturing method thereof
US20180190660A1 (en) Method for fabricating semiconductor device
US20240107736A1 (en) Gate Isolation Structures
CN110581172B (zh) 半导体结构及其形成方法
TW201714255A (zh) 靜態隨機存取記憶體及其製造方法
TW202245071A (zh) 半導體裝置的製造方法
CN113497036A (zh) 半导体结构及其形成方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant