TW202245071A - 半導體裝置的製造方法 - Google Patents

半導體裝置的製造方法 Download PDF

Info

Publication number
TW202245071A
TW202245071A TW111110968A TW111110968A TW202245071A TW 202245071 A TW202245071 A TW 202245071A TW 111110968 A TW111110968 A TW 111110968A TW 111110968 A TW111110968 A TW 111110968A TW 202245071 A TW202245071 A TW 202245071A
Authority
TW
Taiwan
Prior art keywords
layer
source
drain
region
gate
Prior art date
Application number
TW111110968A
Other languages
English (en)
Inventor
林士豪
楊智銓
陳稚軒
陳柏寧
周佳弘
蘇信文
黃志翔
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW202245071A publication Critical patent/TW202245071A/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02587—Structure
    • H01L21/0259—Microstructure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
    • H01L21/2652—Through-implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/266—Bombardment with radiation with high-energy radiation producing ion implantation using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823821—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823864—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate sidewall spacers, e.g. double spacers, particular spacer material or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/24—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only semiconductor materials not provided for in groups H01L29/16, H01L29/18, H01L29/20, H01L29/22
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66439—Unipolar field-effect transistors with a one- or zero-dimensional channel, e.g. quantum wire FET, in-plane gate transistor [IPG], single electron transistor [SET], striped channel transistor, Coulomb blockade transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66553—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using inside spacers, permanent or not
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66636—Lateral single gate silicon transistors with source or drain recessed by etching or first recessed by etching and then refilled
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/775—Field effect transistors with one dimensional charge carrier gas channel, e.g. quantum wire FET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7853—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET the body having a non-rectangular crossection
    • H01L29/7854—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET the body having a non-rectangular crossection with rounded corners
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823814—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
    • H10B10/125—Static random access memory [SRAM] devices comprising a MOSFET load element the MOSFET being a thin film transistor [TFT]

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Chemical & Material Sciences (AREA)
  • Nanotechnology (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Materials Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)

Abstract

裝置的製造方法包含在裝置區中提供鰭元件，以及在鰭元件上方形成虛設閘極。在一些實施例中，方法更包含在相鄰於虛設閘極的源極/汲極區中形成源極/汲極部件。在一些情況中，源極/汲極部件包含底部區及頂部區，頂部區在頂部區與底部區之間的界面接觸底部區。在一些實施例中，方法更包含將複數個摻雜物雜質植入源極/汲極部件中。在一些範例中，複數個摻雜物雜質包含底部區中的第一摻雜物的佈植以及頂部區的第二摻雜物的佈植。在一些實施例中，第一摻雜物具有底部區中的第一漸變摻雜輪廓，且第二摻雜物具有頂部區中的第二漸變摻雜輪廓。

Description

半導體裝置的製造方法
本發明實施例係有關於半導體技術，且特別是有關於半導體裝置及其製造方法。
電子產業對更小、更快的電子裝置的需求不斷增長，這些裝置同時能夠支持更多日益複雜和精密的功能。因此，半導體產業持續有製造低成本、高效能及低功耗積體電路 (integrated circuits，ICs) 的趨勢。到目前為止，這些目標在很大程度上是透過縮小半導體 積體電路尺寸(例如，最小部件尺寸)來實現的，進而改善生產效率並降低相關成本。然而，此元件尺寸微縮化也增加了半導體製造過程的複雜性。因此，實現半導體積體電路和裝置的持續進步需要半導體製造過程及技術的類似進步。
近來，已引進多閘極裝置透過增加閘極通道耦合、降低關態電流及減少短通道效應(short-channel effects，SCEs)來改善閘極控制。已引進的一種此類多閘極裝置為鰭式場效電晶體(fin field-effect transistor，FinFET)。鰭式場效電晶體得名於鰭狀結構，鰭狀結構從形成鰭的基板延伸出來，並用於形成場效電晶體的通道。另一種多閘極裝置是全繞式閘極(gate-all-around，GAA)電晶體，部分用於解決與鰭式場效電晶體相關的效能挑戰。全繞式閘極電晶體得名於全繞式閘極電晶體的閘極結構延伸完全環繞通道，以提供比鰭式場效電晶體更好的靜電控制。鰭式場效電晶體和全繞式閘極電晶體與傳統的互補式金屬氧化物半導體(complementary metal-oxide-semiconductor，CMOS)製程相容，且鰭式場效電晶體和全繞式閘極電晶體的三維結構允許其能夠在保持閘極控制和減輕 短通道效應的同時進行積極的元件尺寸微縮化。
一般來說，可以在鰭式場效電晶體不再滿足效能要求的情況下，使用全繞式閘極電晶體。然而，儘管具有許多理想的特性，但是由於半導體積體電路尺寸的不斷微縮化的緣故，全繞式閘極電晶體製造仍然持續面臨挑戰。
因此，現有技術並非在所有方面都完全令人滿意。
在一些實施例中，提供半導體裝置的製造方法，此方法包含提供從基底延伸的鰭；在鰭上方形成閘極結構；在相鄰於閘極結構的源極/汲極區中形成源極/汲極部件；以及對源極/汲極部件進行摻雜，以在源極/汲極部件中提供漸變摻雜輪廓，其中沿垂直於基底的頂表面的方向定義漸變摻雜輪廓。
在一些實施例中，提供半導體裝置的製造方法，此方法包含在裝置區提供鰭元件；在鰭元件上方形成虛設閘極；在相鄰於虛設閘極的源極/汲極區中形成源極/汲極部件，其中源極/汲極部件包含底部區及頂部區，頂部區在頂部區與底部區之間的界面接觸底部區；以及將複數個摻雜物雜質植入源極/汲極部件中，其中複數個摻雜物雜質包含底部區中的第一摻雜物的佈植以及頂部區的第二摻雜物的佈植，其中第一摻雜物具有底部區中的第一漸變摻雜輪廓，且其中第二摻雜物具有頂部區中的第二漸變摻雜輪廓。
在另外一些實施例中，提供半導體裝置，半導體裝置包含第一閘極結構，形成於基底的第一裝置區中的第一鰭上方，及第一源極/汲極部件，相鄰於第一閘極結構，其中第一源極/汲極部件包含第一底部區及在第一界面接觸第一底部區的第一頂部區；以及第二閘極結構，形成於基底的第二裝置區中的第二鰭上方，及第二源極/汲極部件，相鄰於第二閘極結構，其中第二源極/汲極部件包含第二底部區及在第二界面接觸第二底部區的第二頂部區；其中第一底部區及第二底部區包含具有第一漸變摻雜輪廓的第一摻雜物種，其中第一頂部區包含具有第二漸變摻雜輪廓的第二摻雜物種，且其中第二頂部區包含具有第三漸變摻雜輪廓的第三摻雜物種。
要瞭解的是以下的揭露內容提供許多不同的實施例或範例，以實施提供之主體的不同部件。以下敘述各個構件及其排列方式的特定範例，以求簡化揭露內容的說明。當然，這些僅為範例並非用以限定本發明。例如，元件之尺寸不限於本揭示之一實施方式之範圍或數值，但可取決於元件之處理條件及/或要求性質。此外，在隨後描述中在第二部件上方或在第二部件上形成第一部件之包括第一及第二部件形成為直接接觸之實施例，以及亦可包括額外部件可形成在第一及第二部件之間，使得第一及第二部件可不直接接觸之實施例。此外，揭露內容中不同範例可能使用重複的參考符號及/或用字。這些重複符號或用字係為了簡化與清晰的目的，並非用以限定各個實施例及/或所述外觀結構之間的關係。
再者，為了方便描述圖式中一元件或部件與另一(複數)元件或(複數)部件的關係，可使用空間相關用語，例如“在...之下”、“下方”、“下部”、“在...之上”、“上部”及類似的用語。除了圖式所繪示的方位之外，空間相關用語也涵蓋裝置在使用或操作中的不同方位。所述裝置也可被另外定位(例如，旋轉90度或者位於其他方位)，並對應地解讀所使用的空間相關用語的描述。
應注意的是，本文以多閘極電晶體的形式呈現本發明實施例。多閘極電晶體包含電晶體的閘極結構形成於通道區的至少兩面上。這些多閘極裝置可包含p型金屬氧化物半導體多閘極裝置或n型金屬氧化物半導體多閘極裝置。由於它們的鰭狀結構，特定範例可在本文中被呈現並稱為鰭式場效電晶體。本文也呈現一種被稱為全繞式閘極(GAA)電晶體的多閘極電晶體的實施例。全繞式閘極電晶體包含具有閘極結構或閘極結構的一部分形成於通道區的4個面上(例如圍繞通道區的一部分)的任何裝置。本文呈現的裝置也包含具有通道區設置於半導體通道層中的實施例。在各種實施例中，半導體通道層可包含奈米片通道、奈米線通道、棒狀通道及/或其他合適的通道外形。本文呈現的實施例裝置可具有與單一、連續的閘極結構相關的一個或多個通道區(例如半導體通道層)。然而，本發明所屬技術領域中具通常知識者將理解這些教示可應用至單一通道(例如單一半導體通道層)或任何數量的通道。本發明所屬技術領域中具通常知識者可理解半導體裝置的其他範例可受益於本發明實施例的各方面。
在各種範例中，全繞式閘極源極/汲極部件可使用可包含多個磊晶成長層的多層形成。在一些範例中，第一源極/汲極層可包含低摻雜層來防止向外擴散及/或抑制漏電流，而第二源極/汲極層可包含高摻雜層來降低源極/汲極接觸電阻。然而，在一些範例中，第一源極/汲極層或第二源極/汲極層的任一者的次優摻雜(suboptimal doping)可導致各種問題。舉例來說，此種次優摻雜可能降低全繞式閘極裝置的短通道控制，並導致高次臨界漏電、接面漏電及增加的寄生電容。再者，當此種全繞式閘極裝置用於形成靜態隨機存取記憶體(static random-access memory，SRAM)裝置，此種次優摻雜可能導致不平衡的通道閘極(pass-gate，PG)/上拉(pull-up，PU)臨界電壓(Vt)及次優α比率(PU Idsat / PG Idsat)，上述兩者對於提供所期望的靜態隨機存取記憶體單元操作裕度至關重要。更特別來說，對於高度微縮化的靜態隨機存取記憶體裝置，全繞式閘極裝置效能對靜態隨機存取記憶體單元操作的速度和功耗至關重要。
本發明實施例提供優於現有技術的優點，但應當理解的是，其他實施例可提供不同的優點，但是本文並不必要討論所有優點，且所有實施例必不需要特定優點。舉例來說，本文討論的實施例包含提供具有改善的源極/汲極部件的多閘極裝置的方法及結構(例如全繞式閘極電晶體)。在一些實施例中，在形成源極/汲極磊晶部件之後，進行一個或多個摻雜物佈植製程來摻雜源極/汲極磊晶部件。在各種範例中，配置一個或多個摻雜物佈植製程，以提供植入的源極/汲極磊晶部件中的摻雜物梯度。在一些情況中，每個用於形成源極/汲極磊晶部件的磊晶層可各自在對應的磊晶層中也包含摻雜物梯度。在一些實施例中，摻雜物梯度可沿垂直方向(例如垂直於基底頂表面的方向)定義。舉例來說，特定磊晶層的摻雜濃度可沿垂直方向增加或減少。在一些實施例中，第一源極/汲極層可摻雜碳(C)(例如透過離子佈植)，其中碳摻雜物的濃度在第一源極/汲極層的底部最大(例如最重摻雜)，且其中碳摻雜物的濃度在第一源極/汲極層的頂部減少至最小(例如最輕摻雜)。在一些實施例中，碳摻雜物可用於抑制底部源極/汲極漏電流，並防止摻雜物外擴散。取決於裝置類型，第二源極/汲極層也可摻雜(例如透過離子佈植)磷(P)或硼(B)雜質，其中磷或硼摻雜物的濃度在第二源極/汲極層的頂部最大(例如最重摻雜)，且其中磷或硼摻雜物的濃度在相鄰於第一源極/汲極層的頂部的第二源極/汲極層的底部減少至最小(例如最輕摻雜)。在一些實施例中，在第二源極/汲極層的底部的磷或硼摻雜物的低摻雜濃度可用於抑制底部源極/汲極漏電流，而在第二源極/汲極層的頂部的磷或硼摻雜物的高摻雜濃度可用以改善接觸電阻。在一些情況中，舉例來說，當使用全繞式閘極電晶體來製造靜態隨機存取記憶體裝置時，通道閘極(PG)或下拉(PD)裝置的第二源極/汲極層可摻雜磷，而上拉(PU)裝置的第二源極/汲極層可摻雜硼。在一些實施例中，第一源極/汲極層的碳佈植可用於通道閘極、下拉及上拉裝置。依據本文揭露的實施例，所揭露在源極/汲極磊晶部件中的摻雜物梯度提供全繞式閘極電晶體改善的源極/汲極部件，進而為靜態隨機存取記憶體裝置提供改善的短通道控制、較小的次臨界漏電流、改善的靜態隨機存取記憶體單元產率及改善的操作裕度。其他實施例和優點對於本領域技術人員在閱讀本發明實施例之後將為顯而易見的。
為了以下討論的目的，第1圖提供多閘極裝置100的簡化俯視佈局示意圖。在各種實施例中，多閘極裝置100可包含鰭式場效電晶體裝置、全繞式閘極電晶體或其他類型的多閘極裝置。多閘極裝置100可包含從基底延伸的複數個鰭元件104、設置於鰭元件104上方並圍繞鰭元件104的閘極結構108以及源極/汲極區105和107，其中源極/汲極區105和107形成於鰭元件104中、鰭元件104上及/或圍繞鰭元件104。多閘極裝置100的通道區可包含複數個半導體通道層(例如當多閘極裝置100包含全繞式閘極電晶體)，複數個半導體通道層設置於鰭元件104中、閘極結構108下方，且沿大致平行於第1圖的區段AA’的平面。在一些實施例中，側壁間隙壁可形成於閘極結構108的側壁上。以下參考第2圖的方法進一步討論多閘極裝置100的各種其他部件。
請參照第2圖，第2圖顯示半導體製造的方法200，方法200包含半導體裝置300(包含多閘極裝置)的製造。依據各種實施例，半導體裝置300具有改善的源極/汲極部件。以下參考全繞式閘極電晶體的製造討論方法200，全繞式閘極電晶體可用於使用靜態隨機存取記憶體裝置。然而，應當理解的是，方法200的各方面可相同地應用至多閘極裝置的其他類型，或應用至多閘極裝置實現的其他類型的裝置，例如核心(邏輯)裝置、類比裝置或其他類型的裝置，而不偏離本發明實施例的範圍。在一些實施例中，方法200可用於製造以上參考第1圖描述的多閘極裝置100。因此，以上參考多閘極裝置100描述的一個或多個方面也可應用至方法200。應理解的是，方法200包含具有互補式金屬氧化物半導體(CMOS)技術製程流程的部件的步驟，因此在此僅作簡要描述。再者，可在方法200之前、之後及/或期間進行額外的步驟。
此外，半導體裝置300可包含各種其他裝置和部件，例如其他類型的裝置，例如額外的電晶體、雙極性接面電晶體、電阻、電容、電感、二極體、熔絲及/或其他邏輯電路等，但是為了更佳理解本發明實施例的發明概念而進行了簡化。在一些實施例中，半導體裝置300包含複數個半導體裝置(例如電晶體)，這些半導體裝置包含可互連的p型電晶體、n型電晶體等。再者，應注意的是，方法200的製程步驟包含參考圖式的任何描述僅為例示性，且並非意在限制超出以下請求項中具體記載的內容。
方法200開始於方塊202，其中提供基底，基底包含鰭及虛設閘極。請參照第3A、3B、3C圖的範例，在方塊202的一實施例中，提供基底302，基底302包含鰭304及閘極堆疊物309和311。第3A圖提供沿大致平行於第1圖的區段BB’定義的平面的半導體裝置300的實施例的剖面示意圖，區段BB’通過半導體裝置300的源極/汲極區。第3A圖也顯示p型裝置區305及n型裝置區307。在一些實施例中，p型裝置區305包含靜態隨機存取記憶體p型裝置區，而n型裝置區307包含靜態隨機存取記憶體n型裝置區。第3B和3C圖提供沿大致平行於第1圖的區段AA’定義的平面的半導體裝置300的實施例的剖面示意圖。此外，第3B圖顯示n型裝置區307，而第3C圖顯示p型裝置區305。在一些實施例中，基底302可為半導體基底，例如矽基底。基底302可包含各種層，包含形成於半導體基底上的導電層或絕緣層。取決於本發明所屬技術領域已知的設計需求，基底302可包含各種摻雜配置。基底302也可包含其他半導體，例如鍺(Ge)、碳化矽(SiC)、矽鍺(SiGe)或鑽石。替代地，基底302可包含化合物半導體及/或合金半導體。再者，基底302可選擇性地包含磊晶層(epitaxial layer，epi-layer)，為了增強效能而作應變，可包含絕緣層上覆矽(silicon-on-insulator，SOI)結構及/或可具有其他合適的增強部件。
鰭304(包含磊晶層308和310)可透過成長第一組成的磊晶層(例如後續圖案化以形成磊晶層310)在第二組成的磊晶層(例如後續圖案化以形成磊晶層308)之間來形成。在一實施例中，第一組成的磊晶層(例如用以形成磊晶層310)為矽鍺(SiGe)，而第二組成的磊晶層(例如用以形成磊晶層308)為矽(Si)。然而，可能有其他實施例，這些實施例包含提供具有不同氧化速率及/或蝕刻選擇性的第一組成及第二組成。舉例來說，在一些實施例中，第一組成或第二組成的磊晶層的任一者可包含其他材料(例如鍺)、化合物半導體(例如碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦)、合金半導體(包含SiGe、GaAsP、AlInAs、AlGaAs、InGaAs、GaInP及/或GaInAsP)或前述之組合。舉例來說，第一組成或第二組成的磊晶層的磊晶成長可透過分子束磊晶(molecular beam epitaxy，MBE)製程、金屬有機化學氣相沉積(metalorganic chemical vapor deposition，MOCVD)製程及/或其他合適的磊晶成長製程進行。應注意的是，雖然顯示的磊晶層308和310在鰭304中具有特定堆疊順序，其中磊晶層308為磊晶層308和310的堆疊物的最頂層，但是可能有其他配置。舉例來說，在一些情況中，磊晶層310可替代地作為磊晶層308和310的堆疊物的最頂層。換句話說，可交換或不同於圖式顯示的磊晶層308和310的成長順序以及導致的磊晶層308和310的堆疊順序，且這些不同的順序也在本發明實施例的範圍中。
鰭304可透過使用合適的製程製造，合適的製程包含光微影和蝕刻製程。光微影製程可包含在半導體裝置300上方形成光阻層，將光阻曝光成為一圖案，進行曝光後烘烤製程，以及將光阻顯影，以形成包含光阻的遮罩元件。在一些實施例中，將光阻圖案化以形成遮罩元件的步驟可透過使用電子束(e-beam)微影製程進行。接著，使用遮罩元件來保護基底302的一部分區域以及形成於其上的層，同時乾蝕刻及/或濕蝕刻製程在未受保護的區域中形成溝槽第一組成及第二組成的磊晶層並進入基底302中，進而留下複數個延伸的鰭304。
在各種實施例中，每個鰭304包含由基底302形成的基底部分302A、磊晶層310(例如包含第一組成)以及磊晶層308(例如包含第二組成)。在一些範例中，磊晶層308(例如包含第二組成)或磊晶層308的一部分可形成半導體裝置300的全繞式閘極電晶體。舉例來說，磊晶層308可被稱為半導體通道層，半導體通道層用於形成全繞式閘極電晶體的通道區。在各種實施例中，半導體通道層(例如磊晶層308或磊晶層308的一部分)可包含奈米片通道、奈米線通道、棒狀通道及/或其他合適的通道外觀。
應注意的是，雖然顯示的鰭304包含3層磊晶層310及3層磊晶層308，此僅為顯示目的，且並非意在限制超出請求項中具體記載的內容。應理解的是，可形成任何數量的磊晶層，舉例來說，磊晶層的數量取決於全繞式閘極電晶體的半導體通道層的期望數量。在一些範例中，依據全繞式閘極電晶體(例如核心(邏輯)裝置、靜態隨機存取記憶體裝置或類比裝置等)實現的裝置類型選擇磊晶層的數量，進而形成半導體通道層的數量。在一些實施例中，磊晶層308的數量，進而形成半導體通道層的數量在3與10之間。
在一些實施例中，磊晶層310各具有厚度在約4nm-8nm。在一些範例中，磊晶層308各具有厚度在約4nm-8nm。如上所述，磊晶層308可做為後續形成的多閘極裝置(例如全繞式閘極電晶體)的通道區，且可至少部分基於裝置效能考量來選擇磊晶層308的厚度。磊晶層310可作為定義後續形成的多閘極裝置的相鄰通道區之間的間隙距離，且也可至少部分基於裝置效能考量來選擇磊晶層310的厚度。
再者，在方塊202的實施例中，仍參照第3A、3B、3C圖，在鰭304之間形成凹陷的淺溝槽隔離(shallow trench isolation，STI)部件312。在一些範例中，在形成鰭304之後，可以介電材料填充鰭304之間的溝槽。在一些實施例中，填充溝槽使用的介電材料可包含SiO 2、氮化矽、氮氧化矽、氟摻雜矽酸鹽玻璃(fluorine-doped silicate glass，FSG)、低介電常數介電質、前述之組合及/或本領域已知的其他合適材料。在各種範例中，介電材料可透過化學氣相沉積製程、次常壓化學氣相沉積(subatmospheric CVD，SACVD)製程、可流動化學氣相沉積製程、原子層沉積(atomic layer deposition，ALD)製程、物理氣相沉積(physical vapor deposition，PVD)製程及/或其他合適的製程沉積。
在沉積介電材料之後，可進行化學機械研磨(chemical mechanical polishing，CMP)製程，以移除介電材料的多餘部分，並將半導體裝置300的頂表面平坦化，以及進行淺溝槽隔離凹陷製程(例如包含濕蝕刻及/或乾蝕刻製程)，以將鰭304之間的介電材料凹陷來形成凹陷的淺溝槽隔離部件312。在各種範例中，鰭304延伸至凹陷的淺溝槽隔離部件312之上，以暴露每個鰭304的磊晶層308和310的磊晶堆疊物。
再者，在方塊202的實施例中，仍參照第3A、3B、3C圖，形成虛設閘極。雖然本文討論針對取代閘極(閘極後製)製程，其中虛設閘極結構形成且後續被取代，可能有其他配置。在一些實施例中，閘極堆疊物309和311形成於半導體裝置300的鰭304上方。在一實施例中，閘極堆疊物309和311為虛設(犧牲)閘極堆疊物，在半導體裝置300的後續加工階段中，後續並以最終的閘極堆疊物取代移除虛設(犧牲)閘極堆疊物，如以下討論。閘極堆疊物309和311在後續加工階段可透過高介電常數介電層(high-K dielectric layer，HK)及金屬閘極電極(metal gate electrode，MG)取代。在一些實施例中，閘極堆疊物309和311形成於基底302上方，且至少部分設置於半導體裝置300的鰭304上方。鰭304在閘極堆疊物309和311下方的部分可被稱為通道區。閘極堆疊物309和311也可定義鰭304的源極/汲極區，源極/汲極區例如在鰭304相鄰於通道區且在通道區的兩側的區域。在一些實施例中，側壁間隙壁也可形成於閘極堆疊物309和311的側壁上，如以下討論。
在一些實施例中，閘極堆疊物309和311包含介電層及介電層上方的電極層312。閘極堆疊物309和311也可包含一個或多個硬遮罩層314和316。在一些實施例中，硬遮罩層314可包含氮化物層，而硬遮罩層316可包含氧化物層。在一些實施例中，閘極堆疊物309和311透過各種製程步驟形成，例如層沉積、圖案化、蝕刻以及其他合適的加工步驟。在一些範例中，層沉積製程包含化學氣相沉積(包含低壓化學氣相沉積和電漿輔助化學氣相沉積)、物理氣相沉積、原子層沉積、熱氧化、電子束蒸鍍或其他合適的沉積技術或前述之組合。在形成閘極堆疊物309和311的範例中，圖案化製程包含微影製程(例如光微影或電子束微影)，微影製程可更包含光阻塗佈(例如旋塗)、軟烤、遮罩對準、曝光、曝光後烘烤、光阻顯影、清洗、乾燥(例如旋乾及/或硬烤)、其他合適的微影技術及/或前述之組合。在一些實施例中，蝕刻製程可包含乾蝕刻(例如反應性離子蝕刻(reactive ion etching，RIE))、濕蝕刻及/或其他蝕刻方法。
在一些實施例中，閘極堆疊物309和311的介電層包含氧化矽。替代地或額外地，介電層可包含氮化矽、高介電常數介電材料或其他合適的材料。在一些實施例中，電極層312可包含多晶矽(polysilicon)。在一些實施例中，硬遮罩層314的氮化物包含墊氮化層，墊氮化層可包含Si 3N 4、氮氧化矽或碳化矽。在一些實施例中，硬遮罩層316的氧化物包含墊氧化層，墊氧化層可包含SiO 2。
接著，方法200進行至方塊204，其中沉積間隔層。特別來說，間隔層可在形成閘極堆疊物309和311之後沉積。請參照第4A、4B、4C圖的範例，在方塊204的一實施例中，在半導體裝置300上方沉積間隔層402。第4A圖提供沿大致平行於第1圖的區段BB’定義的平面的半導體裝置300的實施例的剖面示意圖，區段BB’通過半導體裝置300的源極/汲極區，而第4B、4C圖提供沿大致平行於第1圖的區段AA’定義的平面的半導體裝置300的實施例的剖面示意圖。第4A、4B、4C圖也顯示上述的n型裝置區307及p型裝置區305，第4A、4B、4C圖顯示間隔層402可沉積於n型裝置區307及p型裝置區305上方。在一些實施例中，間隔層402可為順應層。間隔層402可沉積於閘極堆疊物309和311上方及閘極堆疊物309和311的側壁上，以及沉積於鰭304上方及鰭304的側壁上。在一些範例中，間隔層402可具有厚度在約2-10nm。在一些範例中，間隔層402可包含介電材料，例如氧化矽、氮化矽、碳化矽、氮氧化矽、SiCN、碳氧化矽、SiOCN、低介電常數材料(例如具有介電常數‘k’＜7)及/或前述之組合。在一些實施例中，間隔層402包含多層，例如間隔層402A及形成於間隔層402A上方的間隔層402B，間隔層402A和間隔層402B可包含主要間隙壁、襯墊層和類似物。舉例來說，間隔層402可透過在半導體裝置300上方沉積介電材料的製程形成，這些製程例如化學氣相沉積製程、次常壓化學氣相沉積(SACVD)製程、可流動化學氣相沉積製程、原子層沉積製程、物理氣相沉積製程或其他合適的製程。
接著，方法200進行至方塊206，其中進行第一源極/汲極光微影製程。請參照第5A、5B、5C圖的範例，在方塊206的一實施例中，進行第一源極/汲極光微影製程，其中第一源極/汲極光微影製程可包含p型區源極/汲極光微影製程。第5A圖提供沿大致平行於第1圖的區段BB’定義的平面的半導體裝置300的實施例的剖面示意圖，區段BB’通過半導體裝置300的源極/汲極區，而第5B、5C圖提供沿大致平行於第1圖的區段AA’定義的平面的半導體裝置300的實施例的剖面示意圖。作為方塊206的第一源極/汲極光微影製程的一部分，可在半導體裝置300上方沉積第一硬遮罩(hard mask，HM)層502，在第一硬遮罩層502上方沉積第二硬遮罩層504，以及在第二硬遮罩層504上方形成光阻層506。第一硬遮罩層502和第二硬遮罩層504可各包含氮化矽層，例如Si 3N 4、氮氧化矽或碳化矽。第一硬遮罩層502和第二硬遮罩層504可透過化學氣相沉積、物理氣相沉積、原子層沉積或透過其他合適的製程沉積。在一些實施例中，第一硬遮罩層502可包含底部接觸蝕刻停止層(bottom contact etch stop layer，B-CESL)，而第二硬遮罩層504可包含中間接觸蝕刻停止層(middle contact etch stop layer，M-CESL)。在各種範例中，光阻層506可沉積(例如透過旋塗)於第二硬遮罩層504上方。在形成光阻層506之後，將光阻層506曝光及顯影，以將光阻層506圖案化。在一些實施例中，光阻層506的圖案化步驟移除了光阻層506在p型裝置區305的部分，而光阻層506在n型裝置區307的部分仍保持完整。在各種實施例中，在將光阻層506圖案化之後，可進行蝕刻製程(例如乾蝕刻、濕蝕刻或前述之組合)，以蝕刻p型裝置區305中的第一硬遮罩層502和第二硬遮罩層504，圖案化的光阻層506作為遮罩，以形成溝槽508。在形成溝槽508之後，在一些實施例中，圖案化的光阻層506可透過例如溶劑、光阻剝離、灰化或其他合適技術來移除。然而，第一硬遮罩層502和第二硬遮罩層504仍設置於n型裝置區307上方。
接著，方法200進行至方塊208，其中進行第一鰭側壁蝕刻製程。請參照第6A、6B、6C圖的範例，在方塊208的一實施例中，在方塊206形成的溝槽508所暴露的區域(p型裝置區305)中進行第一鰭側壁蝕刻製程。第6A圖提供沿大致平行於第1圖的區段BB’定義的平面的半導體裝置300的實施例的剖面示意圖，區段BB’通過半導體裝置300的源極/汲極區，而第6B、6C圖提供沿大致平行於第1圖的區段AA’定義的平面的半導體裝置300的實施例的剖面示意圖。在一些實施例中，第一鰭側壁蝕刻製程可包含濕蝕刻製程、乾蝕刻製程或前述之組合。在一些情況中，第一鰭側壁蝕刻製程用以移除p型裝置區305中的鰭304上方及鰭304的側壁的一部分上方的間隔層402(包含間隔層402A、402B)的一部分，進而暴露p型裝置區305中的源極/汲極區的鰭304的磊晶層308和310的磊晶堆疊物(第6A圖)。在一些實施例中，第一鰭側壁蝕刻製程也可從p型裝置區305中的閘極堆疊物309的頂表面及相鄰閘極堆疊物309之間(例如在源極/汲極區)中的磊晶層308和310的磊晶堆疊物的頂表面移除間隔層402(包含間隔層402A、402B)的一部分(第6C圖)。因此，第一鰭側壁蝕刻製程可用以暴露p型裝置區305的源極/汲極區中的磊晶層308和310，而圖案化的第一硬遮罩層502和圖案化的第二硬遮罩層504仍保護n型裝置區307。在一些實施例中，第一鰭側壁蝕刻製程也可部分蝕刻第二硬遮罩層504，進而縮減第二硬遮罩層504的厚度。
接著，方法200進行至方塊210，其中進行第一源極/汲極蝕刻製程。請參照第7A、7B、7C圖的範例，在方塊210的一實施例中，進行第一源極/汲極蝕刻製程，以蝕刻p型裝置區305的源極/汲極區中的磊晶層308和310的磊晶堆疊物。第7A圖提供沿大致平行於第1圖的區段BB’定義的平面的半導體裝置300的實施例的剖面示意圖，區段BB’通過半導體裝置300的源極/汲極區，而第7B、7C圖提供沿大致平行於第1圖的區段AA’定義的平面的半導體裝置300的實施例的剖面示意圖。在一些實施例中，進行第一源極/汲極蝕刻製程，以移除p型裝置區305的源極/汲極區中暴露的磊晶層308和310，以形成溝槽702，溝槽702暴露p型裝置區305中的鰭304的下方基底部分302A，而圖案化的第一硬遮罩層502和圖案化的第二硬遮罩層504仍遮蔽n型裝置區307。舉例來說，第一源極/汲極蝕刻製程可用以移除磊晶層308和310在上述方塊208的第一鰭側壁蝕刻製程期間暴露的部分(在p型裝置區305的源極/汲極區中)。在一些實施例中，第一源極/汲極蝕刻製程可包含乾蝕刻製程、濕蝕刻製程或前述之組合。
接著，方法200進行至方塊212，其中移除第一和第二圖案化硬遮罩層。請參照第8A、8B、8C圖的範例，在方塊212的一實施例中，移除圖案化的第一硬遮罩層502和圖案化的第二硬遮罩層504(設置於n型裝置區307上方)。第8A圖提供沿大致平行於第1圖的區段BB’定義的平面的半導體裝置300的實施例的剖面示意圖，區段BB’通過半導體裝置300的源極/汲極區，而第8B、8C圖提供沿大致平行於第1圖的區段AA’定義的平面的半導體裝置300的實施例的剖面示意圖。在一些範例中，在方塊210的第一源極/汲極蝕刻製程之後，移除圖案化的第一硬遮罩層502和圖案化的第二硬遮罩層504。在各種實施例中，圖案化的第一硬遮罩層502和圖案化的第二硬遮罩層504可透過使用濕蝕刻製程、乾蝕刻製程或前述之組合移除。
接著，方法200進行至方塊214，其中進行凹陷製程。請參照第9A、9B、9C圖的範例，在方塊214的一實施例中，在溝槽702中進行凹陷製程。第9A圖提供沿大致平行於第1圖的區段BB’定義的平面的半導體裝置300的實施例的剖面示意圖，區段BB’通過半導體裝置300的源極/汲極區，而第9B、9C圖提供沿大致平行於第1圖的區段AA’定義的平面的半導體裝置300的實施例的剖面示意圖。在各種範例中，方塊214的凹陷製程包含磊晶層310(矽鍺層)的橫向蝕刻，以沿溝槽702的側壁形成凹口902。由於磊晶層310(矽鍺)及磊晶層308(矽)之間蝕刻選擇性的差異的緣故，可進行磊晶層310的橫向蝕刻，而不同時蝕刻磊晶層308。在一些實施例中，使用濕蝕刻製程、乾蝕刻製程或前述之組合進行磊晶層310的橫向蝕刻。在一些實施例中，凹口902可設置於閘極堆疊物309的側壁間隙壁下方。在一些情況中，凹口可延伸使得凹口也至少部分設置於閘極堆疊物309的電極層312之下。在各種範例中，凹口902一般定義後續形成內部間隙壁的區域，如以下討論。
接著，方法200進行至方塊216，其中形成第一內部間隙壁。請參照第10A、10B、10C圖及第11A、11B、11C圖的範例，在方塊216的一實施例中，在半導體裝置300的p型裝置區305中形成第一內部間隙壁。第10A和11A圖提供沿大致平行於第1圖的區段BB’定義的平面的半導體裝置300的實施例的剖面示意圖，區段BB’通過半導體裝置300的源極/汲極區，而第10B、10C和11B、11C圖提供沿大致平行於第1圖的區段AA’定義的平面的半導體裝置300的實施例的剖面示意圖。在一些實施例中，內部間隔材料層1002先沉積於半導體裝置300(包含n型裝置區307和p型裝置區305)上方。在一些實施例中，內部間隔材料層1002可先順應性半導體裝置300上方，包含在凹口902中及沿p型裝置區305中的溝槽的側壁沉積。在一些範例中，內部間隔材料層1002可包含介電材料，例如SiCN x。更一般來說，在各種範例中，內部間隔材料層1002可包含氧化矽、氮化矽、碳化矽、氮氧化矽、SiCN、碳氧化矽、SiOCN、低介電常數材料(例如具有介電常數‘k’＜7)及/或前述之組合。在一些實施例中，內部間隔材料層1002可包含非晶矽。舉例來說，內部間隔材料層1002可透過使用化學氣相沉積製程、次常壓化學氣相沉積製程、可流動化學氣相沉積製程、原子層沉積製程、物理氣相沉積製程或其他合適的製程在半導體裝置300上方順應性沉積介電材料來形成。在沉積內部間隔材料層1002之後，在方塊216的另一實施例中，可進行回蝕刻製程。在一些實施例中，回蝕刻製程大致移除半導體裝置300的內部間隔材料層1002，除了在回蝕刻製程之後，內部間隔材料層1002的一部分保留在凹口902中，以定義p型裝置區305的內部間隙壁1102。在各種範例中，內部間隙壁1102可延伸至閘極堆疊物309的側壁間隙壁下方，且選擇性至少部分在閘極堆疊物309的電極層312下方(取決於凹口902的尺寸)，同時鄰接後續形成的源極/汲極部件，如以下討論。
接著，方法200進行至方塊218，其中形成第一源極/汲極部件。請參照第12A、12B、12C圖，在方塊218的一實施例中，在半導體裝置300的p型裝置區305中形成源極/汲極部件1202。第12A圖提供沿大致平行於第1圖的區段BB’定義的平面的半導體裝置300的實施例的剖面示意圖，區段BB’通過半導體裝置300的源極/汲極區，而第12B、12C圖提供沿大致平行於第1圖的區段AA’定義的平面的半導體裝置300的實施例的剖面示意圖。在一些實施例中，源極/汲極部件1202形成於p型裝置區305中與閘極堆疊物309相鄰且在閘極堆疊物309的任一側上的源極/汲極區中。舉例來說，源極/汲極部件1202可形成於p型裝置區305的溝槽702中。在一些實施例中，源極/汲極部件1202透過在源極/汲極區中磊晶成長一個或多個半導體材料層形成。一般來說，用以形成半導體裝置300的源極/汲極部件的所成長的一個或多個半導體材料層可包含Ge、 Si、 GaAs、 AlGaAs、 SiGe、 GaAsP、 SiP、 SiB、 SiGeB x、 SiAs、 SiPAs x、 SiC、 SiCP或其他合適的材料。在各種實施例中，源極/汲極部件1202鄰接內部間隙壁1102和磊晶層308(例如全繞式閘極電晶體的通道層)。
接著，方法200進行至方塊220，其中摻雜第一源極/汲極部件。請仍參照第12A、12B、12C圖，在方塊220的一實施例中，使用一個或多個佈植製程1204來摻雜源極/汲極部件1202，以提供源極/汲極部件1202中的摻雜物梯度(dopant gradient)。在一些實施例中，作為方塊220的摻雜製程的一部分，且在進行一個或多個佈植製程1204之前，在半導體裝置300上方形成圖案化硬遮罩(HM)層1206。在一些實施例中，圖案化硬遮罩層1206包含氮化矽層(例如Si 3N 4、氮氧化矽或碳化矽)，且可透過化學氣相沉積、物理氣相沉積、原子層沉積或透過其他合適的製程沉積。如圖所示，圖案化硬遮罩層1206中的開口暴露p型裝置區305中的源極/汲極部件1202，而圖案化硬遮罩層1206仍覆蓋n型裝置區307。
在形成圖案化硬遮罩層1206之後，可進行一個或多個佈植製程1204，來摻雜源極/汲極部件1202。摻雜源極/汲極部件1202的佈植製程1204可包含p型摻雜物雜質，進而提供p型源極/汲極部件。舉例來說，在一些實施例中，形成於p型裝置區305中的p型源極/汲極部件(例如源極/汲極部件1202)可包含SiGe或硼摻雜磊晶層(例如SiB或SiGeB x)。至少在一些範例中，可使用多個磊晶成長層形成源極/汲極部件1202。舉例來說，在一些實施例中，源極/汲極部件1202的第一源極/汲極層可包含漸變(graded)碳摻雜層，漸變碳摻雜層用以抑制底部源極/汲極漏電流，並防止摻雜物外擴散。在一些實施例中，源極/汲極部件1202的第二源極/汲極層可包含下部及上部。舉例來說，第二源極/汲極層的下部可包含低摻雜層(例如源極/汲極部件1202的輕硼摻雜SiGe)，以防止外擴散及/或抑制底部源極/汲極漏電流，而第二源極/汲極層的上部可包含高摻雜層(例如重硼摻雜SiGe)，以降低源極/汲極接觸電阻。因此，第二源極/汲極層的下部及上部也被統一定義為漸變摻雜物層(例如漸變硼摻雜層)。應注意的是，當描述使用一個或多個佈植製程1204來進行源極/汲極部件1202的摻雜時，在一些實施例中，可額外地將源極/汲極部件1202原位摻雜(例如在磊晶成長製程期間)。在各種實施例中，在摻雜源極/汲極部件1202之後，可移除圖案化硬遮罩層1206(例如使用濕蝕刻製程、乾蝕刻製程或前述之組合)。
為了提供用以形成源極/汲極部件(例如源極/汲極部件1202)的多個磊晶成長層的漸變摻雜輪廓的進一步細節，請參照第21和22圖。第21圖的範例一般提供第12C圖的部分1208，部分1208顯示包含電極層312及在閘極堆疊物309的側壁上的間隔層402的閘極堆疊物309。第21圖也顯示磊晶層308和310、內部間隙壁1102、源極/汲極層2102、源極/汲極層2104以及矽化物層2106。在各種範例中，源極/汲極層2102可被稱為層“L1”，而源極/汲極層2104可被稱為層“L2”。在一些實施例中，源極/汲極層2108可被稱為層“L0”，源極/汲極層2108可包含在形成源極/汲極層2102(層L1)和源極/汲極層2104(層L2)之前的個別磊晶層。在一些實施例中，層L0可包含用以抑制底部源極/汲極漏電流，並防止摻雜物外擴散的漸變碳摻雜層(例如SiC)。在一些情況中，層L1和L2的下部(例如靠近層L0)可包含低摻雜層(例如源極/汲極部件1202的輕硼摻雜SiGe)，以防止外擴散及/或抑制底部漏電流，而層L1和L2的上部可包含高摻雜層(例如重硼摻雜SiGe)，以降低源極/汲極接觸電阻。因此，層L1和L2的下部及上部也被統一定義為漸變摻雜物層(例如漸變硼摻雜層)。以下參照第23A、23B、23C圖提供層L0、L1和L2的額外討論。
應注意的是，在第21圖的範例中，源極/汲極層2102顯示一替代實施例，此實施例包含源極/汲極層2102順著磊晶層308和內部間隙壁1102共同定義的側壁表面的輪廓的不規則輪廓。如圖所示，在一些範例中，源極/汲極層2104面對源極/汲極層2102的部分可大致順著源極/汲極層2102的不規則輪廓。換句話說，在一些實施例中，源極/汲極層2102和源極/汲極層2104皆可具有不規則輪廓。
請參照第22圖，第22圖顯示第21圖的半導體裝置300的一部分的放大示意圖。特別來說，第22圖顯示的部分包含半導體裝置300的源極/汲極部件(例如源極/汲極部件1202)，源極/汲極部件包含上述的層L0、L1和L2。在一些實施例中，用以形成源極/汲極部件的層L0、L1和L2的每一者可包含摻雜物梯度。舉例來說，摻雜物梯度可沿垂直方向(例如垂直於基底頂表面)定義。舉例來說，如第22圖所示，植入層L1和L2的磷(P)或硼(B)的摻雜濃度在層L1和L2的頂部可為最大，此摻雜濃度沿朝向層L1和L2的底部的垂直方向減少，如從“重摻雜”指向“輕摻雜”的箭頭2202所示。相似地，如第22圖所示，植入層L0的碳(C)摻雜濃度在層L0的底部可為最大，此摻雜濃度沿朝向層L0的頂部的垂直方向減少，如箭頭2204所示。在一些實施例中，層L0的碳摻雜物可用以抑制底部源極/汲極漏電流，並防止摻雜物外擴散。在一些實施例中，層L1和L2的底部處的磷或硼的低摻雜濃度可用以抑制底部源極/汲極漏電流，而層L1和L2的頂部處的磷或硼的高摻雜濃度可用以改善接觸電阻。
在一些情況中，舉例來說，當使用全繞式閘極電晶體來製造靜態隨機存取記憶體裝置時，通道閘極(PG)或下拉(pull-down，PD)裝置(例如可為n型裝置)的層L1和L2可摻雜磷(或砷，在一些情況中)，而上拉(PU)裝置(例如可為p型裝置)的層L1和L2可摻雜硼。因此，在各種實施例中，上拉裝置(p型裝置)的層L1和L2可包含硼摻雜磊晶層，例如SiB或SiGeB x，而通道閘極或下拉裝置(n型裝置)的層L1和L2可包含SiP或砷摻雜磊晶層，例如SiAs或SiPAs x。在一些實施例中，層L0的碳佈植可用於通道閘極、下拉及上拉裝置的每一者。如此一來，在一些情況中，層L0可包含SiC層。再者，至少在一些實施例中，層L0可包含硼摻雜SiGe(用於p型裝置)或SiP(用於n型裝置)。
詳細說明層L0、L1、L2中的每一層內的摻雜物梯度，參考離子佈植劑量分佈2206。舉例來說，劑量分佈中顯示的百分比可代表既定摻雜物的總劑量的一部分作為源極/汲極磊晶部件(例如源極/汲極部件1202)中的垂直位置的函數。作為顯示的目的，將第22圖的範例中顯示的源極/汲極磊晶部件沿源極/汲極部件的垂直方向分為區域‘SD1’、‘SD2’、‘SD3’、‘SD4’和‘SD5’。如圖所示，在區域SD1、SD2、SD3、SD4和SD5的每一者的頂部和底部邊界提供的百分比代表從一個邊界(例如頂部/底部)到另一個邊界(例如頂部/底部)既定摻雜物的總劑量的一部分的變化(梯度)。
舉例來說，在區域SD1中，磷的總劑量的部分(用於通道閘極和下拉n型裝置)或硼的總劑量的部分(用於上拉p型裝置)可從區域SD1的頂部總劑量的約100%減少至在區域SD1的底部處總劑量的約80%。在區域SD2中，磷的總劑量的部分(用於通道閘極和下拉n型裝置)或硼的總劑量的部分(用於上拉p型裝置)可從區域SD2的頂部總劑量的約80%減少至在區域SD2的底部處總劑量的約60%。在區域SD3中，磷的總劑量的部分(用於通道閘極和下拉n型裝置)或硼的總劑量的部分(用於上拉p型裝置)可從區域SD3的頂部總劑量的約60%減少至在區域SD3的底部處總劑量的約20%。作為另一範例，在區域SD5中，碳的總劑量的部分(用於通道閘極和下拉n型裝置或上拉p型裝置)可從區域SD5的底部總劑量的約100%減少至在區域SD5的頂部處總劑量的約80%；而在區域SD4中，碳的總劑量的部分(用於通道閘極和下拉n型裝置或上拉p型裝置)可從區域SD4的底部總劑量的約80%減少至在區域SD4的頂部處總劑量的約20%。應注意的是，在各種範例中，在定義在源極/汲極磊晶部件中的梯度，以及進而導致定義於區域SD1、SD2、SD3、SD4和SD5中的每一者中的梯度可包含線性梯度、非線性梯度、階梯梯度(在既定摻雜物的總劑量或摻雜物濃度中可包含一個或多個階梯變化)或前述之組合。在一些實施例中，層L1中的摻雜物濃度(例如P或B)可在約5 x10 20atoms/cm 3與10x10 20atoms/cm 3之間的範圍中，而層L2中的摻雜物濃度(例如P或B)可在約1 x10 21atoms/cm 3與5 x10 21atoms/cm 3之間的範圍中，且層L0中的摻雜物濃度(例如C)可在約1 x10 19atoms/cm 3與5 x10 19atoms/cm 3之間的範圍中。依據本文揭露的實施例，提供用於全繞式閘極電晶體的源極/汲極磊晶部件中的摻雜物梯度具有改善的源極/汲極部件，此可導致提供靜態隨機存取記憶體裝置具有改善的短通道控制、較小的次臨界漏電流、改善的靜態隨機存取記憶體單元產率及改善的操作裕度。
在摻雜上述的第一源極/汲極部件，並移除圖案化硬遮罩層1206之後，接著，方法200進行至方塊222，其中進行第二源極/汲極光微影製程。請參照第13A、13B、13C圖，在方塊222的一實施例中，進行第二源極/汲極光微影製程，其中第二源極/汲極製程可包含n型區源極/汲極光微影製程。第13A圖提供沿大致平行於第1圖的區段BB’定義的平面的半導體裝置300的實施例的剖面示意圖，區段BB’通過半導體裝置300的源極/汲極區，而第13B、13C圖提供沿大致平行於第1圖的區段AA’定義的平面的半導體裝置300的實施例的剖面示意圖。作為方塊222的第二源極/汲極光微影製程的一部分，可在半導體裝置300上方沉積第一硬遮罩(HM)層1302，可在第一硬遮罩層1302上方沉積第二硬遮罩層1304，且可在第二硬遮罩層1304上方形成光阻層1306。第一硬遮罩層1302和第二硬遮罩層1304可各包含氮化矽層，例如Si 3N 4、氮氧化矽或碳化矽。第一硬遮罩層1302和第二硬遮罩層1304可透過化學氣相沉積、物理氣相沉積、原子層沉積或透過其他合適的製程來沉積。在一些實施例中，第一硬遮罩層1302可包含底部接觸蝕刻停止層(B-CESL)，而第二硬遮罩層1304可包含中間接觸蝕刻停止層(M-CESL)。在各種範例中，光阻層1306可沉積(例如透過旋塗)於第二硬遮罩層1304上方。在形成光阻層1306之後，將光阻層1306曝光及顯影，以將光阻層1306圖案化。在一些實施例中，光阻層1306的圖案化步驟移除了光阻層1306在n型裝置區307的部分，而光阻層1306在p型裝置區305的部分仍保持完整。在各種實施例中，在將光阻層1306圖案化之後，可進行蝕刻製程(例如乾蝕刻、濕蝕刻或前述之組合)，以蝕刻n型裝置區307中的第一硬遮罩層1302和第二硬遮罩層1304，圖案化的光阻層1306作為遮罩，以形成溝槽1308。如圖所示，溝槽1308暴露n型裝置區307中的鰭304和閘極堆疊物311上方的間隔層402。在形成溝槽1308之後，在一些實施例中，圖案化的光阻層1306可透過例如溶劑、光阻剝離、灰化或其他合適技術來移除。然而，圖案化的第一硬遮罩層1302和圖案化的第二硬遮罩層1304仍設置於p型裝置區305上方。應注意的是，在一些實施例中，在形成第一硬遮罩層1302之前，可在源極/汲極部件1202上方形成氮化物層1310(例如SiN x)，以保護p型源極/汲極部件1202免於氧化。在各種範例中，如以下討論，可在形成n型源極/汲極部件之後，移除氮化物層1310。
接著，方法200進行至方塊224，其中進行第二鰭側壁蝕刻製程。請參照第14A、14B、14C圖，在方塊224的一實施例中，在方塊222形成的溝槽1308所暴露的區域(n型裝置區307)中進行第二鰭側壁蝕刻製程。第14A圖提供沿大致平行於第1圖的區段BB’定義的平面的半導體裝置300的實施例的剖面示意圖，區段BB’通過半導體裝置300的源極/汲極區，而第14B、14C圖提供沿大致平行於第1圖的區段AA’定義的平面的半導體裝置300的實施例的剖面示意圖。在一些實施例中，第二鰭側壁蝕刻製程可包含濕蝕刻製程、乾蝕刻製程或前述之組合。在一些情況中，第二鰭側壁蝕刻製程用以移除n型裝置區307中的鰭304上方及鰭304的側壁的一部分上方的間隔層402(包含間隔層402A、402B)的一部分，進而暴露n型裝置區307中的源極/汲極區的鰭304的磊晶層308和310的磊晶堆疊物(第14A圖)。在一些實施例中，第二鰭側壁蝕刻製程也可從n型裝置區307中的閘極堆疊物311的頂表面及相鄰閘極堆疊物311之間(例如在源極/汲極區)中的磊晶層308和310的磊晶堆疊物的頂表面移除間隔層402(包含間隔層402A、402B)的一部分(第14B圖)。因此，第二鰭側壁蝕刻製程可用以暴露n型裝置區307的源極/汲極區中的磊晶層308和310，而圖案化的第一硬遮罩層1302和圖案化的第二硬遮罩層1304仍保護p型裝置區305(以及先前形成的源極/汲極部件1202)。在一些實施例中，第二鰭側壁蝕刻製程也可部分蝕刻第二硬遮罩層1304，進而縮減第二硬遮罩層1304的厚度。
接著，方法200進行至方塊226，其中進行第二源極/汲極蝕刻製程。請參照第15A、15B、15C圖，在方塊226的一實施例中，進行第二源極/汲極蝕刻製程，以蝕刻n型裝置區307的源極/汲極區中的磊晶層308和310的磊晶堆疊物。第15A圖提供沿大致平行於第1圖的區段BB’定義的平面的半導體裝置300的實施例的剖面示意圖，區段BB’通過半導體裝置300的源極/汲極區，而第15B、15C圖提供沿大致平行於第1圖的區段AA’定義的平面的半導體裝置300的實施例的剖面示意圖。在一些實施例中，進行第二源極/汲極蝕刻製程，以移除n型裝置區307的源極/汲極區中暴露的磊晶層308和310，以形成溝槽1502，溝槽1502暴露n型裝置區307中的鰭304的下方基底部分302A，而圖案化的第一硬遮罩層1302和圖案化的第二硬遮罩層1304仍遮蔽p型裝置區305。舉例來說，第二源極/汲極蝕刻製程可用以移除磊晶層308和310在上述方塊224的第二鰭側壁蝕刻製程期間暴露的部分(在n型裝置區307的源極/汲極區中)。在一些實施例中，第二源極/汲極蝕刻製程可包含乾蝕刻製程、濕蝕刻製程及/或前述之組合。
接著，方法200進行至方塊228，其中移除第一和第二圖案化硬遮罩層。請參照第16A、16B、16C圖，在方塊228的一實施例中，移除圖案化的第一硬遮罩層1302和圖案化的第二硬遮罩層1304(設置於p型裝置區305上方)。第16A圖提供沿大致平行於第1圖的區段BB’定義的平面的半導體裝置300的實施例的剖面示意圖，區段BB’通過半導體裝置300的源極/汲極區，而第16B、16C圖提供沿大致平行於第1圖的區段AA’定義的平面的半導體裝置300的實施例的剖面示意圖。在一些範例中，在方塊226的第二源極/汲極蝕刻製程之後，移除圖案化的第一硬遮罩層1302和圖案化的第二硬遮罩層1304。在各種實施例中，圖案化的第一硬遮罩層1302和圖案化的第二硬遮罩層1304可透過使用濕蝕刻製程、乾蝕刻製程或前述之組合移除。在一些實施例中，在移除第一硬遮罩層1302和圖案化的第二硬遮罩層1304之後，氮化物層1310仍設置於p型源極/汲極部件1202上方，以在半導體裝置300的後續加工期間保護p型源極/汲極部件1202。
接著，方法200進行至方塊230，其中進行凹陷製程。請參照第17A、17B、17C圖的範例，在方塊230的一實施例中，在溝槽1502中進行凹陷製程。第17A圖提供沿大致平行於第1圖的區段BB’定義的平面的半導體裝置300的實施例的剖面示意圖，區段BB’通過半導體裝置300的源極/汲極區，而第17B、17C圖提供沿大致平行於第1圖的區段AA’定義的平面的半導體裝置300的實施例的剖面示意圖。在各種範例中，方塊230的凹陷製程包含磊晶層310(矽鍺層)的橫向蝕刻，以沿溝槽1502的側壁形成凹口1702。由於磊晶層310(矽鍺)及磊晶層308(矽)之間蝕刻選擇性的差異的緣故，可進行磊晶層310的橫向蝕刻，而不同時蝕刻磊晶層308。在一些實施例中，使用濕蝕刻製程、乾蝕刻製程或前述之組合進行磊晶層310的橫向蝕刻。在一些實施例中，凹口1702可設置於閘極堆疊物311的側壁間隙壁下方。在一些情況中，凹口可延伸使得凹口也至少部分設置於閘極堆疊物311的電極層312之下。在各種範例中，凹口1702一般定義後續形成內部間隙壁的區域，如以下討論。
接著，方法200進行至方塊232，其中形成第二內部間隙壁。請參照第18A、18B、18C圖及第19A、19B、19C圖的範例，在方塊232的一實施例中，在半導體裝置300的n型裝置區307中形成第二內部間隙壁。第18A和19A圖提供沿大致平行於第1圖的區段BB’定義的平面的半導體裝置300的實施例的剖面示意圖，區段BB’通過半導體裝置300的源極/汲極區，而第18B、18C和19B、19C圖提供沿大致平行於第1圖的區段AA’定義的平面的半導體裝置300的實施例的剖面示意圖。在一些實施例中，內部間隔材料層1802先沉積於半導體裝置300(包含n型裝置區307和p型裝置區305)上方。在一些實施例中，內部間隔材料層1802可先順應性半導體裝置300上方，包含在凹口1702中及沿n型裝置區307中的溝槽1502的側壁沉積。內部間隔材料層1802也可順應性沉積於設置於p型裝置區305中的p型源極/汲極部件1202上方的氮化物層1310上方。在一些範例中，內部間隔材料層1802可包含介電材料，例如SiCN x。更一般來說，在各種範例中，內部間隔材料層1802可包含氧化矽、氮化矽、碳化矽、氮氧化矽、SiCN、碳氧化矽、SiOCN、低介電常數材料(例如具有介電常數‘k’＜7)及/或前述之組合。在一些實施例中，內部間隔材料層1802可包含非晶矽。舉例來說，內部間隔材料層1802可透過使用化學氣相沉積製程、次常壓化學氣相沉積製程、可流動化學氣相沉積製程、原子層沉積製程、物理氣相沉積製程或其他合適的製程在半導體裝置300上方順應性沉積介電材料來形成。
在沉積內部間隔材料層1802之後，在方塊232的另一實施例中，可進行回蝕刻製程。在一些實施例中，回蝕刻製程大致移除半導體裝置300的內部間隔材料層1802，除了在回蝕刻製程之後，內部間隔材料層1802的一部分保留在凹口1702中，以定義n型裝置區307的內部間隙壁1902。在各種範例中，內部間隙壁1902可延伸至閘極堆疊物311的側壁間隙壁下方，且選擇性至少部分在閘極堆疊物311的電極層312下方(取決於凹口1702的尺寸)，同時鄰接後續形成的源極/汲極部件，如以下討論。
接著，方法200進行至方塊234，其中形成第二源極/汲極部件。請參照第20A、20B、20C圖，在方塊234的一實施例中，在半導體裝置300的n型裝置區307中形成源極/汲極部件2002。第20A圖提供沿大致平行於第1圖的區段BB’定義的平面的半導體裝置300的實施例的剖面示意圖，區段BB’通過半導體裝置300的源極/汲極區，而第20B、20C圖提供沿大致平行於第1圖的區段AA’定義的平面的半導體裝置300的實施例的剖面示意圖。在一些實施例中，源極/汲極部件2002形成於n型裝置區307中與閘極堆疊物311相鄰且在閘極堆疊物311的任一側上的源極/汲極區中，而氮化物層1310仍保護在p型裝置區305中的源極/汲極部件1202。舉例來說，源極/汲極部件2002可形成於n型裝置區307的溝槽1502中。在一些實施例中，源極/汲極部件2002透過在源極/汲極區中磊晶成長一個或多個半導體材料層形成。如上所述，一般來說，用以形成半導體裝置300的源極/汲極部件的所成長的一個或多個半導體材料層可包含Ge、 Si、 GaAs、 AlGaAs、 SiGe、 GaAsP、 SiP、 SiB、 SiGeB x、 SiAs、 SiPAs x、 SiC、 SiCP或其他合適的材料。在各種實施例中，源極/汲極部件2002鄰接內部間隙壁1902和磊晶層308(例如全繞式閘極電晶體的通道層)。
接著，方法200進行至方塊236，其中摻雜第二源極/汲極部件。請仍參照第20A、20B、20C圖，在方塊236的一實施例中，使用一個或多個佈植製程2004來摻雜源極/汲極部件2002，以提供源極/汲極部件2002中的摻雜物梯度。在一些實施例中，作為方塊236的摻雜製程的一部分，且在進行一個或多個佈植製程2004之前，在半導體裝置300上方形成圖案化硬遮罩(HM)層2006。在一些實施例中，圖案化硬遮罩層2006包含氮化矽層(例如Si 3N 4、氮氧化矽或碳化矽)，且可透過化學氣相沉積、物理氣相沉積、原子層沉積或透過其他合適的製程沉積。如圖所示，圖案化硬遮罩層2006暴露n型裝置區307中的源極/汲極部件2002，而圖案化硬遮罩層2006仍覆蓋p型裝置區305。
在形成圖案化硬遮罩層2006之後，可進行一個或多個佈植製程2004，來摻雜源極/汲極部件2002。摻雜源極/汲極部件2002的佈植製程2004可包含n型摻雜物雜質，進而提供n型源極/汲極部件。舉例來說，在一些實施例中，形成於n型裝置區307中的n型源極/汲極部件(例如源極/汲極部件2002)可包含SiP或砷摻雜磊晶層(例如SiB或SiGeB x)。至少在一些範例中，可使用多個磊晶成長層形成源極/汲極部件2002。舉例來說，在一些實施例中，源極/汲極部件2002的第一源極/汲極層可包含漸變(graded)碳摻雜層，漸變碳摻雜層用以抑制底部源極/汲極漏電流，並防止摻雜物外擴散。在一些實施例中，源極/汲極部件2002的第二源極/汲極層可包含下部及上部。舉例來說，第二源極/汲極層的下部可包含低摻雜層(例如源極/汲極部件2002的輕摻雜SiP或輕砷摻雜層，例如SiAs或SiPAs x)，以防止外擴散及/或抑制底部源極/汲極漏電流，而第二源極/汲極層的上部可包含高摻雜層(例如源極/汲極部件2002的重硼摻雜SiP或重砷摻雜層，例如SiAs或SiPAs x)，以降低源極/汲極接觸電阻。因此，第二源極/汲極層的下部及上部也被統一定義為漸變摻雜物層(例如漸變磷摻雜層或砷摻雜層)。應注意的是，當描述使用一個或多個佈植製程2004來進行源極/汲極部件2002的摻雜時，在一些實施例中，可額外地將源極/汲極部件2002原位摻雜(例如在磊晶成長製程期間)。在各種實施例中，在摻雜源極/汲極部件2002之後，可移除圖案化硬遮罩層2006(例如使用濕蝕刻製程、乾蝕刻製程或前述之組合)。
在各種範例中，源極/汲極部件2002可以相同於源極/汲極部件1202的方式形成。因此，上述參考源極/汲極部件1202的一個或多個方面也可應用至源極/汲極部件2002。舉例來說，在一些實施例中，以上討論的第21圖也可一般提供第20B圖的部分2008的示意圖，顯示包含電極層312及在閘極堆疊物311的側壁上的間隔層402的閘極堆疊物311。第21圖也顯示磊晶層308和310、內部間隙壁1902、源極/汲極層2102、源極/汲極層2104以及矽化物層2106。如上所述，源極/汲極層2102可被稱為層“L1”，而源極/汲極層2104可被稱為層“L2”。再者，如上所述，源極/汲極層2108可被稱為層“L0”，源極/汲極層2108可包含在形成源極/汲極層2102(層L1)和源極/汲極層2104(層L2)之前的個別磊晶層。在一些實施例中，層L0可包含用以抑制底部源極/汲極漏電流，並防止摻雜物外擴散的漸變碳摻雜層(例如SiC)。在一些情況中，層L1和L2的下部(例如靠近層L0)可包含低摻雜層(例如n型源極/汲極部件2002的輕摻雜SiP或輕砷摻雜層，例如SiAs或SiPAs x)，以防止外擴散及/或抑制底部漏電流，而層L1和L2的上部可包含高摻雜層(例如n型源極/汲極部件2002的重摻雜SiP或重砷摻雜層，例如SiAs或SiPAs x)，以降低源極/汲極接觸電阻。因此，層L1和L2的下部及上部也被統一定義為漸變摻雜物層(例如漸變磷摻雜層或砷摻雜層)。
此外，關於在第21圖的範例，源極/汲極層2102顯示一替代實施例，此實施例包含源極/汲極層2102順著磊晶層308和內部間隙壁1902共同定義的側壁表面的輪廓的不規則輪廓。如圖所示，在一些範例中，源極/汲極層2104面對源極/汲極層2102的部分可大致順著源極/汲極層2102的不規則輪廓。換句話說，在一些實施例中，源極/汲極層2102和源極/汲極層2104皆可具有不規則輪廓。
如上所述，源極/汲極部件2002可以相同於源極/汲極部件1202的方式形成。因此，上述參考第22圖的方面也可應用至源極/汲極部件2002。也就是說，在各種實施例中，源極/汲極部件2002(包含層L0、L1和L2)也可包含層L0、L1和L2的每一者中的摻雜物梯度，如第22圖的配置。舉例來說，植入層L1和L2的磷(P)或硼(B)的摻雜濃度在層L1和L2的頂部可為最大，此摻雜濃度沿朝向層L1和L2的底部的垂直方向減少，如箭頭2202所示。相似地，也如第22圖所示，植入層L0的碳(C)摻雜濃度在層L0的底部可為最大，此摻雜濃度沿朝向層L0的頂部的垂直方向減少，如箭頭2204所示。
在各種實施例中，層L0、L1和L2的組成可如上所述。舉例來說，通道閘極(PG)或下拉(PD)裝置(例如n型裝置)的層L1和L2可摻雜磷(或砷，在一些情況中)，而上拉(PU)裝置(例如p型裝置)的層L1和L2可摻雜硼。因此，在各種實施例中，上拉裝置(p型裝置)的層L1和L2可包含硼摻雜磊晶層，例如SiB或SiGeB x，而通道閘極或下拉裝置(n型裝置)的層L1和L2可包含SiP或砷摻雜磊晶層，例如SiAs或SiPAs x。在一些實施例中，層L0的碳佈植可用於通道閘極、下拉及上拉裝置的每一者。如此一來，在一些情況中，層L0可包含SiC層。再者，至少在一些實施例中，層L0可包含硼摻雜SiGe(用於p型裝置)或SiP(用於n型裝置)。
再者，在一些實施例中，橫跨上述的區域SD1、SD2、SD3、SD4和SD5地參考離子佈植劑量分佈2206可相似地應用至源極/汲極部件2202。舉例來說，在區域SD1中，磷的總劑量的部分(用於通道閘極和下拉n型裝置)或硼的總劑量的部分(用於上拉p型裝置)可從區域SD1的頂部總劑量的約100%減少至在區域SD1的底部處總劑量的約80%。在區域SD2中，磷的總劑量的部分(用於通道閘極和下拉n型裝置)或硼的總劑量的部分(用於上拉p型裝置)可從區域SD2的頂部總劑量的約80%減少至在區域SD2的底部處總劑量的約60%。在區域SD3中，磷的總劑量的部分(用於通道閘極和下拉n型裝置)或硼的總劑量的部分(用於上拉p型裝置)可從區域SD3的頂部總劑量的約60%減少至在區域SD3的底部處總劑量的約20%。作為另一範例，在區域SD5中，碳的總劑量的部分(用於通道閘極和下拉n型裝置或上拉p型裝置)可從區域SD5的底部總劑量的約100%減少至在區域SD5的頂部處總劑量的約80%；而在區域SD4中，碳的總劑量的部分(用於通道閘極和下拉n型裝置或上拉p型裝置)可從區域SD4的底部總劑量的約80%減少至在區域SD4的頂部處總劑量的約20%。
在摻雜上述的第二源極/汲極部件，並移除圖案化硬遮罩層2006之後，請參照第23A、23B、23C圖，在一些實施例中，可移除氮化物層1310。第23A圖提供沿大致平行於第1圖的區段BB’定義的平面的半導體裝置300的實施例的剖面示意圖，區段BB’通過半導體裝置300的源極/汲極區，而第23B、23C圖提供沿大致平行於第1圖的區段AA’定義的平面的半導體裝置300的實施例的剖面示意圖。在一些實施例中，氮化物層1310可透過使用濕蝕刻、乾蝕刻或前述之組合來移除。第23A、23B、23C圖的各方面可大致相同於第20A、20B、20C圖的各方面。然而，舉例來說，第23A、23B、23C圖也示意性地顯示上述的層“L0”、“L1”和“L2”。在一些實施例中，層“L0”包含源極/汲極部件1202和源極/汲極部件2202的每一者的底部。在一些範例中，層“L1”包含源極/汲極部件1202和源極/汲極部件2202的每一者設置於層“L0”之上的一部分。在各種實施例中，層“L2”包含源極/汲極部件1202和源極/汲極部件2202的每一者設置於層“L1”之上的一部分。在一些實施例中，層L0可包含用以抑制底部源極/汲極漏電流，並防止摻雜物外擴散的漸變碳摻雜層(例如SiC)。在一些情況中，層L1和L2的下部(例如靠近層L0)可包含低摻雜層(例如n型源極/汲極部件2002的輕摻雜SiP或輕砷摻雜層，例如SiAs或SiPAs x)(或例如p型源極/汲極部件1202的輕硼摻雜SiGe)，以防止外擴散及/或抑制底部漏電流，而層L1和L2的上部可包含高摻雜層(例如n型源極/汲極部件2002的重摻雜SiP或重砷摻雜層，例如SiAs或SiPAs x)(或例如p型源極/汲極部件1202的重硼摻雜SiGe)，以降低源極/汲極接觸電阻。
一般來說，半導體裝置200可經歷進一步加工，以形成本技術領域中所知的各種部件和區域。舉例來說，後續加工可形成層間介電(inter-layer dielectric，ILD)層，可移除閘極堆疊物309和311，可進行半導體通道釋放製程(例如包含磊晶層310(SiGe)的選擇性移除)，且可在基底302上形成高介電常數/金屬閘極堆疊物、接觸開口、接觸金屬以及各種接點/導通孔/導線和多層互連部件(例如金屬層和層間介電質)，以配置來連接各種部件，以形成可包含一個或多個多閘極裝置(例如一個或多個全繞式閘極電晶體)的功能性電路。再者，在一範例中，多層互連結構可包含垂直互連線(例如導通孔或接點)以及水平互連線(例如金屬線)。各種互連部件可使用各種導電材料，這些導電材料包含銅、鎢及/或矽化物。在一範例中，使用鑲嵌及/或雙鑲嵌製程，以形成銅相關的多層互連結構。再者，可在方法200之前、期間及之後進行額外的製程步驟，且依據方法200的各種實施例，可取代或消除一些製程步驟。再者，雖然方法200顯示及描述具有全繞式閘極電晶體的半導體裝置300，但是應理解的是，可能有其他裝置。在一些實施例中，方法200可用於製造鰭式場效電晶體裝置或其他多閘極裝置。
如上所述，方法200可用於製造用於實現靜態隨機存取記憶體裝置的全繞式閘極電晶體。舉例來說，p型裝置區305包含p型全繞式閘極電晶體，並對應至靜態隨機存取記憶體p型裝置區；而n型裝置區307包含n型全繞式閘極電晶體，並對應至靜態隨機存取記憶體n型裝置區。為了提供關於依據所揭露方法製造的靜態隨機存取記憶體裝置的進一步細節，請參照第24圖，第24圖顯示靜態隨機存取記憶體單元2400的例示性電路圖。在一些實施例中，可在靜態隨機存取記憶體陣列的記憶體單元中使用靜態隨機存取記憶體單元2400。雖然第24圖顯示單一埠(port)靜態隨機存取記憶體單元，但是應當理解的是，各種揭露的實施例可相同地應用至多埠靜態隨機存取記憶體單元(例如雙埠靜態隨機存取記憶體單元)而不偏離本發明實施例的範圍。為了清楚起見，將第24圖簡化，以更好地理解本公開的發明概念。可在靜態隨機存取記憶體單元2400中增加其他部件，且在靜態隨機存取記憶體單元2400的其他實施例中，可取代、修改或消除以下描述的一些部件。
在一些實施例中，靜態隨機存取記憶體單元2400包含六個電晶體:通道閘極電晶體PG-1、通道閘極電晶體PG-2、上拉電晶體PU-1、上拉電晶體PU-2、下拉電晶體PD-1以及下拉電晶體PD-2。因此，在一些範例中，靜態隨機存取記憶體單元2400可被稱為6T靜態隨機存取記憶體單元。在操作中，通道閘極電晶體PG-1和通道閘極電晶體PG-2提供到靜態隨機存取記憶體單元2400的儲存區的通道，儲存區包含交叉耦合的反向器(反向器2410和2420)。反向器2410包含上拉電晶體PU-1和下拉電晶體PD-1，而反向器2420包含上拉電晶體PU-2和下拉電晶體PD-2。在一些實施例中，上拉電晶體PU-1和PU-2被配置為p型全繞式閘極電晶體(或p型鰭式場效電晶體)，而下拉電晶體PD-1和PD-2被配置為n型全繞式閘極電晶體(或n型鰭式場效電晶體)。在一些實施例中，通道閘極電晶體PG-1和PG-2也被配置為n型全繞式閘極電晶體(或n型鰭式場效電晶體)。因此，在各種實施例中，上拉電晶體PU-1和PU-2可被製造於p型裝置區305中，且可包含依據方法200製造的p型全繞式閘極電晶體。相似地，在一些範例中，下拉電晶體PD-1和PD-2及通道閘極電晶體PG-1和PG-2可被製造於n型裝置區307中，且可包含依據方法200製造的n型全繞式閘極電晶體。
上拉電晶體PU-1的閘極在源極(電性耦接至電源供應電壓(Vdd))與第一共用汲極(CD1)之間，而下拉電晶體PD-1的閘極在源極(電性耦接至電源供應電壓(VSS))與第一共用汲極之間。上拉電晶體PU-2的閘極在源極(電性耦接至電源供應電壓(Vss))與第二共用汲極(CD2)之間，而下拉電晶體PD-2的閘極在源極(電性耦接至電源供應電壓(VSS))與第二共用汲極之間。在一些實施例中，第一共用汲極(CD1)為以真實形態(true form)儲存數據的儲存節點(SN)，而第二共用汲極(CD2)為以互補形態(complementary form)儲存數據的儲存節點(SNB)。上拉電晶體PU-1的閘極和下拉電晶體PD-1的閘極耦接至第二共用汲極，而上拉電晶體PU-2的閘極和下拉電晶體PD-2的閘極耦接至第一共用汲極。通道閘極電晶體PG-1的閘極在源極(電性耦接至位元線BL)與汲極之間，此汲極電性耦接至第一共用汲極。通道閘極電晶體PG-2的閘極在源極(電性耦接至位元線BLB)與汲極之間，此汲極電性耦接至第二共用汲極。通道閘極電晶體PG-1和PG-2電性耦接至字元線WL。在一些實施例中，在讀取操作及/或寫入操作期間，通道閘極電晶體PG-1和PG-2提供到儲存節點SN和SNB的通道。舉例來說，透過字元線回應施加至通道閘極電晶體PG-1和PG-2的閘極的電壓，通道閘極電晶體PG-1和PG-2將儲存節點SN和SNB分別耦接至位元線BL和BLB。
透過使用方法200來製造靜態隨機存取記憶體裝置(例如靜態隨機存取記憶體單元2400)，這些靜態隨機存取記憶體裝置將具有改善的短通道控制、較小的次臨界漏電、改善的靜態隨機存取記憶體單元產率及改善的操作裕度(例如包含大致平衡的PG/PU及最佳化α比率)。舉例來說，考慮流過n型通道閘極電晶體PG-1和n型下拉電晶體PD-1的靜態隨機存取記憶體單元電流(Icell)。依據各種實施例，n型通道閘極電晶體PG-1和n型下拉電晶體PD-1的每一者的飽和汲極電流(Idsat)增加，而n型通道閘極電晶體PG-1和n型下拉電晶體PD-1的每一者的臨界電壓變化(Vt sigma)減少。因此，在一些實施例中，靜態隨機存取記憶體單元2400的單元電流(Icell)增加，而靜態隨機存取記憶體單元2400的Vccmin(正常工作電壓的低限)減少。因此，改善了靜態隨機存取記憶體單元2400的效能(例如包含單元讀取/寫入)。使用依據方法200製造的多閘極裝置形成的靜態隨機存取記憶體單元(例如靜態隨機存取記憶體單元2400)的其他實施例和優點(例如改善的短通道控制、較小的次臨界漏電、改善的單元產率及改善的操作裕度)對於本領域技術人員在閱讀本發明實施例之後將為顯而易見的。
關於本文提供的描述，本發明實施例提供多閘極裝置(例如全繞式閘極電晶體)的方法和結構具有改善的源極/汲極部件。在一些實施例中，在形成源極/汲極磊晶部件之後，進行一個或多個摻雜物佈植製程，以摻雜源極/汲極磊晶部件，以在佈植的源極/汲極磊晶部件中提供摻雜物梯度。在一些實施例中，第一源極/汲極層可包含用以抑制底部源極/汲極漏電流，並防止摻雜物外擴散的漸變碳摻雜層。取決於裝置類型，第二源極/汲極層可包含漸變磷摻雜層、漸變砷摻雜層或漸變硼摻雜層。在一些實施例中，在第二源極/汲極層的底部的磷、砷或硼摻雜物的低摻雜濃度可用以抑制底部源極/汲極漏電流，而在第二源極/汲極層的頂部的磷、砷或硼摻雜物的高摻雜濃度可用以改善接觸電阻。依據本文揭露的實施例，所揭露在源極/汲極磊晶部件中的摻雜物梯度為全繞式閘極電晶體提供改善的源極/汲極部件，進而為靜態隨機存取記憶體提供具有改善的短通道控制、較小的次臨界漏電、改善的靜態隨機存取記憶體單元產率及改善的操作裕度。本領域技術人員將理解本文描述的方法和結構可應用至多種其他半導體裝置，以有利地從這些其他裝置實現類似的優點，而不偏離本發明實施例的範圍。
因此，本發明實施例之一描述一方法，此方法包含提供從基底延伸的鰭。在一些實施例中，此方法更包含在鰭上方形成閘極結構。此方法包含在相鄰於閘極結構的源極/汲極區中形成源極/汲極部件。在各種實施例中，此方法更包含對源極/汲極部件進行摻雜，以在源極/汲極部件中提供漸變摻雜輪廓。在一些實施例中，沿垂直於基底的頂表面的方向定義漸變摻雜輪廓。
在一些其他實施例中，其中摻雜源極/汲極部件的步驟包含進行一個或多個離子佈植製程。
在一些其他實施例中，上述方法更包含在摻雜源極/汲極部件之前，在半導體裝置上方形成圖案化硬遮罩層，其中圖案化硬遮罩層的開口暴露源極/汲極部件。
在一些其他實施例中，其中在p型裝置區中提供鰭，且其中源極/汲極部件包含SiGe、SiB或SiGeB x。
在一些其他實施例中，其中在n型裝置區中提供鰭，且其中源極/汲極部件包含SiP、SiAs或SiPAs x。
在一些其他實施例中，其中源極/汲極部件包含第一磊晶層、第一磊晶層上方的第二磊晶層以及在第二磊晶層上方且相鄰於第二磊晶層的第三磊晶層，其中第一磊晶層、第二磊晶層和第三磊晶層的每一者包含漸變摻雜輪廓。
在一些其他實施例中，其中第一磊晶層包含漸變碳摻雜層，且第一磊晶層的底部的第一摻雜濃度大於第一磊晶層的頂部的第二摻雜濃度。
在一些其他實施例中，其中第二磊晶層和第三磊晶層個包含漸變磷摻雜層，且其中第二磊晶層和第三磊晶層的每一者的頂部的第一摻雜濃度大於第二磊晶層和第三磊晶層的每一者的底部的第二摻雜濃度。
在一些其他實施例中，其中第二磊晶層和第三磊晶層的每一者包含漸變硼摻雜層，且其中第二磊晶層和第三磊晶層的每一者的頂部的第一摻雜濃度大於第二磊晶層和第三磊晶層的每一者的底部的第二摻雜濃度。
在本發明實施例另一者討論一方法，此方法包含在裝置區中提供鰭元件，以及在鰭元件上方形成虛設閘極。在一些實施例中，此方法更包含在相鄰於虛設閘極的源極/汲極區中形成源極/汲極部件。在一些情況中，源極/汲極部件包含底部區及頂部區，頂部區在頂部區與底部區之間的界面接觸底部區。在一些實施例中，此方法更包含將複數個摻雜物雜質植入源極/汲極部件中。在一些範例中，複數個摻雜物雜質包含底部區中的第一摻雜物的佈植以及頂部區的第二摻雜物的佈植。在一些實施例中，第一摻雜物具有底部區中的第一漸變摻雜輪廓，且第二摻雜物具有頂部區中的第二漸變摻雜輪廓。
在一些其他實施例中，其中裝置區包含p型裝置區或n型裝置區。
在一些其他實施例中，上述方法更包含:在將複數個摻雜物雜質植入之前，形成具有開口暴露源極/汲極部件的圖案化硬遮罩層。
在一些其他實施例中，其中第一摻雜物包含碳，且其中第一漸變摻雜輪廓包含在底部區中的碳濃度，底部區中的碳濃度在頂部區與底部區之間的界面的方向減少。
在一些其他實施例中，其中第二摻雜物包含磷，且其中第二漸變摻雜輪廓包含在頂部區中的磷濃度，頂部區中的磷濃度在頂部區與底部區之間的界面的方向減少。
在一些其他實施例中，其中底部區包含第一磊晶層，且其中頂部區包含第二磊晶層和第三磊晶層，其中第一磊晶層包含第一漸變摻雜輪廓，且其中第二磊晶層和第三磊晶層包含第二漸變摻雜輪廓。
在一些其他實施例中，其中第二磊晶層和第三磊晶層的每一者接觸相鄰的通道區。
在一些其他實施例中，其中使用包含第一漸變摻雜輪廓和第二漸變摻雜輪廓的源極/汲極部件來製造靜態隨機存取記憶體裝置的通道閘極裝置、下拉裝置或上拉裝置。
在本發明實施例另一者討論半導體裝置，半導體裝置包含第一閘極結構，形成於基底的第一裝置區中的第一鰭上方，及第一源極/汲極部件，相鄰於第一閘極結構。在一些實施例中，第一源極/汲極部件包含第一底部區及在第一界面接觸第一底部區的第一頂部區。在一些範例中，半導體裝置可更包含第二閘極結構，形成於基底的第二裝置區中的第二鰭上方，及第二源極/汲極部件，相鄰於第二閘極結構。在一些情況中，第二源極/汲極部件包含第二底部區及在第二界面接觸第二底部區的第二頂部區。在各種實施例中，第一底部區及第二底部區包含具有第一漸變摻雜輪廓的第一摻雜物種，第一頂部區包含具有第二漸變摻雜輪廓的第二摻雜物種，且第二頂部區包含具有第三漸變摻雜輪廓的第三摻雜物種。
在一些其他實施例中，其中第一漸變摻雜輪廓包含第一濃度的第一摻雜物種，第一濃度在第一界面或第二界面的方向減少，其中第二漸變摻雜輪廓包含第二濃度的第二摻雜物種，第二濃度在第一界面的方向減少，且其中第三漸變摻雜輪廓包含第三濃度的第三摻雜物種，第三濃度在第二界面的方向減少。
在一些其他實施例中，其中第一摻雜物種包含碳，其中第二摻雜物種包含硼，且其中第三摻雜物種包含磷。
前述內文概述了許多實施例的特徵，使本技術領域中具有通常知識者可以從各個方面更加了解本發明實施例。本技術領域中具有通常知識者應可理解，且可輕易地以本發明實施例為基礎來設計或修飾其他製程及結構，並以此達到相同的目的及/或達到與在此介紹的實施例等相同之優點。本技術領域中具有通常知識者也應了解這些相等的結構並未背離本發明的發明精神與範圍。在不背離本發明的發明精神與範圍之前提下，可對本發明實施例進行各種改變、置換或修改。
100:多閘極裝置 104:鰭元件 105,107:源極/汲極區 108:閘極結構 200:方法 202,204,206,208,210,212,214,216,218,220,222,224,226,228,230,232,234,236:方塊 300:半導體裝置 302:基底 302A:基底部分 304:鰭 305:p型裝置區 307:n型裝置區 309,311:閘極堆疊物 308,310:磊晶層 312:淺溝槽隔離部件 314,316:硬遮罩層 402,402A,402B:間隔層 502,1302:第一硬遮罩層 504,1304:第二硬遮罩層 506,1306:光阻層 508,702,1308,1502:溝槽 902,1702:凹口 1002,1802:內部間隔材料層 1102,1902:內部間隙壁 1202,2002:源極/汲極部件 1204,2004:佈植製程 1206,2006:圖案化硬遮罩層 1208,2008:部分 1310:氮化物層 2102,2104,2108:源極/汲極層 2106:矽化物層 2202,2204:箭頭 2206:離子佈植劑量分佈 2400:靜態隨機存取記憶體單元 2410,2420:反向器 L0,L1,L2:層 SD1,SD2,SD3,SD4,SD5:區域 PG-1,PG-2:通道閘極電晶體 PU-1,PU-2:上拉電晶體 PD-1,PD-2:下拉電晶體 Vdd,Vss:電源供應電壓 BL:位元線 WL:字元線 BLB:互補位元線 SN,SNB:儲存節點 Icell:單元電流
根據以下的詳細說明並配合所附圖式可以更加理解本發明實施例。應注意的是，根據本產業的標準慣例，圖示中的各種部件(feature)並未必按照比例繪製。事實上，可能任意的放大或縮小各種部件的尺寸，以做清楚的說明。 第1圖提供依據一些實施例之多閘極裝置的簡化俯視佈局示意圖。 第2圖為依據本發明實施例的一個或多個方面，半導體裝置300的製造方法的流程圖。 第3A、 4A、 5A、 6A、 7A、 8A、 9A、 10A、 11A、 12A、 13A、 14A、 15A、 16A、 17A、 18A、 19A、 20A和23A圖提供依據一些實施例，沿大致平行於第1圖的區段BB’定義的平面的半導體裝置300的實施例的剖面示意圖。 第3B、3C、4B、4C、5B、5C、6B、6C、7B、7C、 8B、8C、9B、9C、10B、10C、11B、11C、12B、12C、 13B、 13C、14B、14C、15B、15C、16B、16C、17B、17C、 18B、18C、19B、19C、20B、20C、23B、23C圖提供依據一些實施例，沿大致平行於第1圖的區段AA’定義的平面的半導體裝置300的實施例的剖面示意圖。 第21圖提供依據一些實施例，第12C和20B圖的一部分的示意圖。 第22圖提供依據一些實施例，第21圖的半導體裝置300的一部分的放大示意圖。 第24圖提供依據本發明實施例的各方面，在靜態隨機存取記憶體陣列的記憶體單元中實現之靜態隨機存取記憶體單元的例示性電路圖。
2202,2204:箭頭
2206:離子佈植劑量分佈
L0,L1,L2:層
SD1,SD2,SD3,SD4,SD5:區域

Claims (1)

  1. 一種半導體裝置的製造方法，包括: 提供從一基底延伸的一鰭； 在該鰭上方形成一閘極結構； 在相鄰於該閘極結構的一源極/汲極區中形成一源極/汲極部件；以及 對該源極/汲極部件進行摻雜，以在該源極/汲極部件中提供一漸變摻雜輪廓，其中沿垂直於該基底的頂表面的一方向定義該漸變摻雜輪廓。
TW111110968A 2021-05-13 2022-03-24 半導體裝置的製造方法 TW202245071A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US17/319,794 US11949016B2 (en) 2021-05-13 2021-05-13 Multi-gate device and related methods
US17/319,794 2021-05-13

Publications (1)

Publication Number Publication Date
TW202245071A true TW202245071A (zh) 2022-11-16

Family

ID=83326954

Family Applications (1)

Application Number Title Priority Date Filing Date
TW111110968A TW202245071A (zh) 2021-05-13 2022-03-24 半導體裝置的製造方法

Country Status (3)

Country Link
US (2) US11949016B2 (zh)
CN (1) CN115116850A (zh)
TW (1) TW202245071A (zh)

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9012310B2 (en) 2012-06-11 2015-04-21 Taiwan Semiconductor Manufacturing Company, Ltd. Epitaxial formation of source and drain regions
US10062688B2 (en) 2016-01-04 2018-08-28 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with epitaxial source/drain
US10529803B2 (en) 2016-01-04 2020-01-07 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with epitaxial source/drain
US9991165B1 (en) 2016-11-29 2018-06-05 Taiwan Semiconductor Manufacturing Company, Ltd. Asymmetric source/drain epitaxy
US10727223B2 (en) * 2017-11-13 2020-07-28 Taiwan Semiconductor Manufacturing Co., Ltd. Thin film resistor
US10680106B2 (en) 2017-11-15 2020-06-09 Taiwan Semiconductor Manufacturing Co., Ltd. Method of forming source/drain epitaxial stacks
US10790391B2 (en) 2018-06-27 2020-09-29 Taiwan Semiconductor Manufacturing Co., Ltd. Source/drain epitaxial layer profile
US11335807B2 (en) * 2018-06-29 2022-05-17 Intel Corporation Isolation schemes for gate-all-around transistor devices
US10867861B2 (en) * 2018-09-28 2020-12-15 Taiwan Semiconductor Manufacturing Company, Ltd. Fin field-effect transistor device and method of forming the same

Also Published As

Publication number Publication date
US20230378365A1 (en) 2023-11-23
CN115116850A (zh) 2022-09-27
US20220367726A1 (en) 2022-11-17
US11949016B2 (en) 2024-04-02

Similar Documents

Publication Publication Date Title
KR102316935B1 (ko) 반도체 디바이스의 상이한 영역에서 상이한 유전 상수 및 크기를 가지는 유전체 핀들
TWI609494B (zh) 具有摻雜子鰭區域的非平面半導體裝置及其製造方法
US10763863B2 (en) Semiconductor device for logic and memory co-optimization
TWI719586B (zh) 半導體結構及形成積體電路的方法
US11856746B2 (en) Well strap structures and methods of forming the same
US11018235B2 (en) Vertically stacked semiconductor devices having vertical channel transistors
US11616125B2 (en) Integrated circuit device and manufacturing method thereof
US20200251476A1 (en) Fin-Based Strap Cell Structure for Improving Memory Performance
US11563013B2 (en) Memory device and method for forming the same
TW202105530A (zh) 半導體裝置
US20210272966A1 (en) SRAM Speed and Margin Optimization Via Spacer Tuning
TW201729347A (zh) 半導體裝置
US20220209774A1 (en) Semiconductor Device For Logic and Memory Co-Optimization
KR102426245B1 (ko) 반도체 디바이스 및 방법
TW202201795A (zh) 半導體裝置
US11626495B2 (en) Protective liner for source/drain contact to prevent electrical bridging while minimizing resistance
TW202203372A (zh) 半導體裝置
US11949016B2 (en) Multi-gate device and related methods
US20220367725A1 (en) Multi-gate device and related methods
CN221102091U (zh) 半导体装置
US20240047560A1 (en) Semiconductor device and manufacturing method thereof
US20230225098A1 (en) Epitaxial features in semiconductor devices and method of forming the same
CN114649405A (zh) 半导体器件及其形成方法
TW202240911A (zh) 電晶體
TW202220057A (zh) 半導體裝置的製造方法