KR102316935B1 - 반도체 디바이스의 상이한 영역에서 상이한 유전 상수 및 크기를 가지는 유전체 핀들 - Google Patents

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Abstract

반도체 장치는 다음을 포함한다. 제1 에피 층 및 제2 에피 층은 각각 반도체 디바이스의 제1 영역에 위치된다. 제1 유전체 핀은 제1 에피 층과 제2 에피 층 사이에 위치된다. 제1 유전체 핀은 제1 유전 상수를 가진다. 제3 에피 층 및 제4 에피 층은 각각 반도체 디바이스의 제2 영역에 위치된다. 제2 유전체 핀은 제3 에피 층과 제4 에피 층 사이에 위치된다. 제2 유전 핀은 제1 유전 상수보다 작은 제2 유전 상수를 가진다.

Description

반도체 디바이스의 상이한 영역에서 상이한 유전 상수 및 크기를 가지는 유전체 핀들{DIELECTRIC FINS WITH DIFFERENT DIELECTRIC CONSTANTS AND SIZES IN DIFFERENT REGIONS OF A SEMICONDUCTOR DEVICE}
본 출원은 2018년 10월 26일자로 출원된 미국 가특허출원 제 62/750,948 호이며, 이들 가특허출원의 전체 개시는 참조로서 본원에 포함된다.
반도체 집적 회로(IC) 산업은 기하 급수적인 성장을 경험해왔다. IC 재료 및 설계의 기술적 발전은 각 세대마다 이전 세대보다 더 작고 복잡한 회로를 가지는 IC의 세대들을 생산해왔다. IC 발전 과정에서, 기능 밀도(즉, 칩 영역 당 상호 연결된 디바이스의 수)는 일반적으로 증가하는 반면 기하학적 크기(즉, 제조 공정을 사용하여 생성될 수 있는 가장 작은 구성 요소(또는 라인))는 감소했다. 이러한 축소 공정은 일반적으로 생산 효율성을 높이고 관련 비용을 낮춤으로써 이점을 제공한다.
그러나, 이러한 축소 공정은 또한 이러한 발전이 실현될 수 있도록, IC를 공정 및 제조하는 것의 복잡성을 증가시켰다. IC 공정 및 제조에서도 유사한 개발이 필요하다. 예를 들어, 핀형 전계 효과 트랜지스터(FinFET)와 같은 3차원 트랜지스터가 평면 트랜지스터를 대체하기 위해 도입되었다. FinFET는 단 채널 효과 감소, 누설 감소 및 높은 전류 흐름을 제공한다. 즉, 평면 디바이스보다 더 빠르고 작고 효율적일 수 있다.
이러한 장점들에도 불구하고, 기존 FinFET 디바이스는 여전히 특정한 개선이 필요할 수 있다. 예를 들어, 유전체 핀과 같은 유전체 구조물은 전체적인 핀 패턴 밀도를 조정하고, 디바이스 핀의 기계적 강도를 강화하고/강화하거나, 제조 능력을 향상시키기 위해 형성될 수 있다. 주어진 IC 칩은 상이한 영역에 위치한 상이한 유형의 반도체 디바이스를 포함할 수 있으며, 여기서 유전체 핀은 이들 상이한 영역에서 상이한 유틸리티를 제공할 수 있다. 이와 같이, 상이한 유전 상수 및/또는 상이한 높이 또는 폭과 같은 상이한 특성을 가지도록 IC의 상이한 영역에서 유전체 핀을 구성하는 것이 바람직할 수 있다. 그러나, 종래의 IC는 통상적으로 유전체 핀의 구현과 관련하여 "하나의 크기로 모든 곳에 적합한(one-size-fits-all)" 접근 방식을 가지는데, 이는 종래의 IC의 성능을 최적화하지 못한다.
따라서, 종래의 FinFET 디바이스 및 그 제조는 일반적으로 의도된 목적에 적합하지만, 모든 측면에서 완전히 만족스럽지는 않았다.
본 개시의 양태는 첨부된 도면과 함께 읽을 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 관행에 따라 다양한 특징들이 규모에 맞게 그려지지 않는다는 점에 유의한다. 실제로, 다양한 피처의 치수는 명확한 논의를 위해 임의로 증가 또는 감소될 수 있다. 첨부된 도면들은 본 발명의 전형적인 실시예들만을 도시하고 따라서 범위를 제한하는 것으로 간주되지 않아야 하며, 본 발명은 다른 실시예들에도 동일하게 적용될 수 있다는 것이 강조된다.
도 1은 예시적인 FinFET 트랜지스터의 사시도이다.
도 2 내지 도 16은 본 개시의 다양한 실시예에 따른 다양한 제조 단계에서의 반도체 장치의 측방향 단면도를 도시한다.
도 17a 내지 도 17b는 본 개시의 실시예들에 따른 반도체 디바이스의 평면도들을 도시한다.
도 18은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 나타내는 흐름도이다.
이하의 개시내용은 제공된 특허 대상의 상이한 특징을 구현하기 위해 다수의 상이한 실시예 또는 예시를 제공한다. 본 개시내용을 단순화하기 위해 구성요소 및 배열의 구체적인 예시들이 후술된다. 물론 이들은 예시일 뿐이며, 제한해석되는 것을 의도하지 않는다. 예를 들어, 이어지는 설명에 있어서 제2 피처 위(over) 또는 상(on)의 제1 피처의 형성은, 제1 및 제2 피처가 직접 접촉 형성되는 실시형태를 포함할 수도 있고, 제1 및 제2 피처가 직접 접촉하지 않을 수 있도록 제1 및 제2 피처 사이에 추가적인 피처가 형성될 수 있는 실시예도 또한 포함할 수 있다. 추가로, 본 개시내용은 다양한 예시에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순 및 명료를 위한 것으로 그 자체가 논의되는 다양한 실시예 및/또는 구성 간의 관계를 지시하는 것은 아니다.
또한, "아래"(예, beneath, below, lower), "위"(예, above, upper) 등의 공간 관계 용어는 도면에 예시되는 바와 같이 다른 요소(들) 또는 특징부(들)에 대한 하나의 요소 또는 특징부의 관계를 기술하는 설명의 용이성을 위해 본 명세서에서 사용될 수 있다. 공간 관계 용어는 도면에 표현된 배향 외에도 사용 중 또는 작동 중인 디바이스의 다른 배향을 포함하도록 의도된 것이다. 장치는 달리 배향될 수 있으며(90도 회전 또는 다른 배향), 여기 사용되는 공간 관계 기술어도 그에 따라 유사하게 해석될 수 있다.
여전히 또한, "약", "대략" 등으로 수 또는 수의 범위가 기술될 때, 용어는 예를 들어, 기술된 숫자의 +/-10 % 내 또는 본 기술분야의 통상의 기술자에 의해 이해되는 다른 값과 같은 기술된 숫자를 포함하는 합리적인 범위 내의 수를 포함하도록 의도된다. 예를 들어, 용어 "약 5 nm"는 4.5 nm 내지 5.5 nm의 치수 범위를 포함한다.
반도체 산업은 더 높은 디바이스 밀도, 더 높은 성능 및 더 낮은 비용을 추구하여 나노 미터 기술 공정 노드로 진보했다. 이러한 개선을 실현하기 위해, FinFET 디바이스의 사용은 반도체 산업에서 인기를 얻고 있다. 본 개시는 디바이스 성능을 동시에 최적화하고 트랜지스터 브리징 또는 전기적 단락 문제를 감소시키기 위해 웨이퍼의 상이한 영역에 유전체 핀을 형성하는 방법에 관한 것이지만, 이에 제한되는 것은 아니다.
본 개시의 다양한 양태를 예시하기 위해, FinFET 제조 프로세스가 예로서 아래에 논의된다. 이와 관련하여, FinFET 디바이스는 핀형 전계 효과 트랜지스터 디바이스로서, 반도체 산업에서 인기를 얻고 있다. FinFET 디바이스는 P 형 금속 산화물 반도체(PMOS) FinFET 디바이스 및 N 형 금속 산화물 반도체(NMOS) FinFET 디바이스를 포함하는 CMOS(complementary metal-oxide-semiconductor) 디바이스일 수 있다. 다음의 개시는 본 개시의 다양한 실시예들을 예시하기 위해 하나 이상의 FinFET 예들을 계속할 것이지만, 구체적으로 청구된 발명을 제외하고는 FinFET 디바이스에 제한되지 않는 것으로 이해된다.
도 1을 참조하면, 예시적인 FinFET 디바이스(10)의 사시도가 도시되어 있다. FinFET 디바이스 구조물(10)은 N 형 FinFET 디바이스 구조물(NMOS)(15) 및 P 형 FinFET 디바이스 구조물(PMOS)(25)을 포함한다. FinFET 디바이스 구조물(10)은 기판(102)을 포함할 수 있다. 대안적으로 또는 추가적으로, 기판(102)은 게르마늄과 같은 다른 원소의 반도체 재료를 포함할 수 있다. 일부 실시예에서, 기판(102)은 실리콘 카바이드, 갈륨 비소, 인듐 비소 또는 인듐 인화물과 같은 화합물 반도체로 만들어진다. 일부 실시예에서, 기판(102)은 실리콘 게르마늄, 실리콘 게르마늄 카바이드, 갈륨 비소 인화물 또는 갈륨 인듐 인화물과 같은 합금 반도체로 이루어진다. 일부 실시예에서, 기판(102)은 에피택셜 층을 포함한다. 예를 들어, 기판(102)은 벌크 반도체 위에 놓인 에피택셜 층을 포함할 수 있다.
FinFET 디바이스 구조물(10)은 또한 Z 방향으로 기판(102)으로부터 연장되고 Y 방향으로 스페이서(105)에 의해 둘러싸인 하나 이상의 핀 구조물(104)(예를 들어, Si 핀)을 포함한다. 핀 구조물(104)은 X 방향으로 연장되고 선택적으로 게르마늄(Ge)을 포함할 수 있다. 핀 구조물(104)은 포토 리소그래피 및 에칭 공정과 같은 적절한 공정을 사용하여 형성될 수 있다. 일부 실시예에서, 핀 구조물(104)은 건식 에칭 또는 플라즈마 프로세스를 사용하여 기판(102)으로부터 에칭된다. 일부 다른 실시예에서, 핀 구조물(104)은 이중 패터닝 리소그래피(DPL) 공정에 의해 형성될 수 있다. DPL은 패턴을 2 개의 인터리브 패턴으로 분할함으로써 기판 상에 패턴을 구성하는 방법이다. DPL은 향상된 피처(예들 들어, 핀) 밀도를 가능하게 한다. 핀 구조물(104)은 또한 (핀 구조물 (104)의 일부와 함께) FinFET 디바이스 구조물(10)의 소스/드레인으로서 기능할 수 있는 에피 성장 재료(12)를 포함한다.
얕은 트렌치 격리(STI; shallow trench isolation) 구조물과 같은 격리 구조물(108)이 핀 구조물(104)을 둘러싸도록 형성된다. 일부 실시예에서, 핀 구조물(104)의 하부는 격리 구조물(108)에 의해 둘러싸이고, 핀 구조물(104)의 상부는 도 1에 도시된 바와 같이 격리 구조물(108)로부터 돌출된다. 다시 말해서, 핀 구조물(104)의 일부는 격리 구조물(108)에 매립된다. 격리 구조물(108)은 전기적 간섭 또는 크로스 토크를 방지한다.
FinFET 디바이스 구조물(10)은 게이트 전극(110) 및 게이트 전극(110) 아래에 게이트 유전체 층(도시되지 않음)을 포함하는 게이트 스택 구조물을 더 포함한다. 게이트 전극(110)은 폴리 실리콘 또는 금속을 포함할 수 있다. 금속은 질화 탄탈(TaN), 니켈 실리콘(NiSi), 코발트 실리콘(CoSi), 몰리브덴(Mo), 구리(Cu), 텅스텐(W), 알루미늄(Al), 코발트(Co), 지르코늄(Zr), 백금(Pt) 또는 기타 적용 가능한 재료를 포함한다. 게이트 전극(110)은 게이트 라스트 공정(또는 게이트 대체 공정)으로 형성될 수 있다. 하드 마스크 층들(112 및 114)은 게이트 전극(110)을 정의하기 위해 사용될 수 있다. 유전체 층(115)은 또한 게이트 전극(110)의 측벽들 및 하드 마스크 층들(112 및 114) 위에 형성될 수 있다.
게이트 유전체 층(도시되지 않음)은 실리콘 산화물, 실리콘 질화물, 실리콘 산 질화물, 높은 유전 상수(high-k)를 가지는 유전체 재료(들) 또는 이들의 조합과 같은 유전체 재료을 포함할 수 있다. 하이 k 유전체 재료의 예는 하프늄 산화물(hafnium oxide), 지르코늄 산화물(zirconium oxide), 알루미늄 산화물(aluminum oxide), 하프늄 이산화물 알루미나 합금(hafnium dioxide-alumina alloy), 하프늄 실리콘 산화물(hafnium silicon oxide), 하프늄 실리콘 산질화물(hafnium silicon oxynitride), 하프늄 탄탈륨 산화물(hafnium tantalum oxide), 하프늄 티타늄 산화물(hafnium titanium oxide), 하프늄 지르코늄 산화물(hafnium zirconium oxide) 등 또는 이들의 조합을 포함한다.
일부 실시예에서, 게이트 스택 구조물은 계면 층, 캡핑 층, 확산/배리어 층 또는 다른 적용 가능한 층과 같은 추가 층을 포함한다. 일부 실시예에서, 게이트 스택 구조물은 핀 구조물(104)의 중앙 부분 위에 형성된다. 일부 다른 실시예에서, 다수의 게이트 스택 구조물이 핀 구조물(104) 위에 형성된다. 일부 다른 실시예에서, 게이트 스택 구조물은 더미 게이트 스택을 포함하고 높은 열 버짓 공정(high thermal budget process)이 수행된 후 금속 게이트(MG)로 나중에 대체된다.
게이트 스택 구조물은 증착 공정, 포토 리소그래피 공정 및 에칭 공정에 의해 형성된다. 증착 공정에는 화학 기상 증착(CVD), 물리 기상 증착(PVD), 원자 층 증착(ALD), 고밀도 플라즈마 CVD(HDPCVD), 금속 유기 CVD(MOCVD), 원격 플라즈마 CVD(RPCVD), 플라즈마 강화 CVD(PECVD), 도금, 다른 적합한 방법 및/또는 이들의 조합을 포함한다. 포토 리소그래피 공정은 포토 레지스트 코팅(예를 들어, 스핀 온 코팅), 소프트 베이킹, 마스크 정렬, 노출, 노광 후 베이킹, 포토 레지스트 현상, 헹굼, 건조(예를 들어, 하드 베이킹)를 포함한다. 에칭 공정은 건식 에칭 공정 또는 습식 에칭 공정을 포함한다. 대안적으로, 포토 리소그래피 공정은 마스크리스(maskless) 포토 리소그래피, 전자빔 기록 및 이온빔 기록과 같은 다른 적절한 방법으로 구현되거나 대체된다.
FinFET 디바이스는 종래의 MOSFET(Metal-Oxide Semiconductor Field Effect Transistor) 디바이스 (또한 평면 트랜지스터 디바이스라고도 지칭됨)에 비해 몇 가지 장점들을 제공한다. 이들 장점들은 더 나은 칩 면적 효율, 개선된 캐리어 이동성 및 평면 디바이스의 제조 공정과 호환되는 제조 공정을 포함할 수 있다. 따라서, IC 칩의 일부 또는 전체에 대해 FinFET 디바이스를 사용하여 집적 회로(IC) 칩을 설계하는 것이 바람직할 수 있다.
그러나, 종래의 FinFET 제조는 여전히 개선이 필요할 수 있다. 예를 들어, FinFET 디바이스 제조는 전체 핀 패턴 밀도를 조정하고 디바이스 핀의 기계적 강도를 강화하고/하거나 제조 능력을 향상시키기 위해 유전체 핀과 같은 유전체 구조물을 형성하는 것을 포함할 수 있다. 그러나, IC 칩은 유전체 구조물에 의해 동시에 충족되지 않는 상이한 기능, 설계 및/또는 문제(concern)를 가지는 상이한 유형의 디바이스를 포함할 수 있다. 예를 들어, IC 칩은 SRAM(Static Random Access Memory) 디바이스와 같은 메모리 디바이스뿐만 아니라 코어 및 입력/출력(I/O) 디바이스와 같은 로직 디바이스를 포함할 수 있다. SRAM 디바이스와 비교하여 로직 디바이스는 성능을 최적화하고/하거나 입력/출력 신호를 처리하기 위해 더 큰 소스/드레인 에피 층들을 가지는 것이 필요할 수 있다. 그러나, 유전체 핀과 같은 유전체 구조물이 소스/드레인 에피 층들 사이에 형성될 때, 소스/드레인 에피 층들의 횡측 에피택셜 성장을 잠재적으로 제한할 수 있다. 이것이 발생하면, 소스/드레인 에피 층들의 감소된 크기는 로직 디바이스의 성능에 악영향을 줄 수 있다. 또한, 소스/드레인 에피 층들의 제한된 횡측 성장은 또한 감소된 실리사이드 영역을 초래할 뿐만 아니라, 그 위에 형성될 전도성 콘택트에 대해 더 작은 랜딩 영역을 초래할 수 있다. 이러한 이유로, 로직 디바이스를 위한 소스/드레인 에피 층들의 횡측 성장이 제한되지 않도록, 유전체 구조물의 높이를 감소시키는 것이 유리할 수 있다.
로직 디바이스와 비교하여, SRAM 디바이스는 더 작을 수 있고 밀도에 대해 더 높은 고려를 할 수 있다. 다시 말해서, 주어진 단위 영역 내에 다수의 SRAM 트랜지스터를 구현하는 것이 바람직하다. 이처럼, SRAM 트랜지스터의 소스/드레인 에피 층들의 횡측 성장은 로직 디바이스만큼 중요하지 않기 때문에, 더미 구조물의 존재는 통상적으로 문제되지 않는다. 그러나, 유전체 구조물의 높이가 감소되면, 브리징(bridging) 문제가 발생할 수 있다. 다르게 말하면, 인접한 트랜지스터로부터의 소스/드레인 에피 층들은 서로 성장할 수 있다. 이는 SRAM 디바이스의 작동에 악영향을 미치거나 심지어 SRAM 디바이스에 결함을 발생시킬 수 있는, 인접한 트랜지스터 간에 전기 단락을 일으킬 수 있다. 브리징 문제(더미 구조물이 너무 짧은 경우)는 또한 더 엄격한 레이아웃이 필요한 다른 비SRAM 디바이스에도 적용될 수 있다. 예를 들어, 일부 로직 디바이스에 대해, 패턴 밀도가 성능(예를 들어, 속도 또는 전력)보다 우선 순위가 높다. 따라서 브리징 또는 전기적 단락은 이러한 유형의 로직 디바이스에도 문제가 될 수 있다.
상기 논의된 문제점을 극복하기 위해, 본 개시는 웨이퍼의 상이한 영역에서 상이한 크기/형상 및 유전 상수를 가지는 더미 유전체 구조물을 형성하도록 복수의 공정 단계를 이용한다. 예를 들어, 메모리 디바이스 영역(또는 더 큰 패턴 밀도를 가지는 다른 영역)에 형성된 더미 유전체 구조물은 비교적 높은 유전 상수를 가지는 키가 크고 좁은 유전체 핀 구조물을 갖는 반면, 로직 디바이스 영역(또는 더 낮은 패턴 밀도를 가지는 다른 영역)에 형성된 더미 유전체 구조물은 비교적 낮은 유전 상수를 가지는 키가 작고 넓은 유전체 핀 구조물을 갖는다. 결과적으로, 상이한 IC 영역에 대한 각각의 우선 순위/목표는 동시에 달성될 수 있다. 본 개시의 다양한 양태는 이제 도 2 내지 도 18을 참조하여 보다 상세히 후술될 것이다.
도 2 내지 도 13은 일 실시예에 따른 상이한 제조 단계에서의 반도체 디바이스(200)의 단면도를 도시한다. 도 2를 참조하면, 반도체 디바이스(200)는 IC 칩의 일부일 수 있고, 상이한 영역에 위치된 상이한 유형의 반도체 디바이스를 포함할 수 있다. 예로서, 반도체 디바이스(200)는 메모리 디바이스 영역(210) 및 로직 디바이스 영역(220)을 포함한다. 일부 실시예들에서, 메모리 디바이스 영역(210)은 SRAM(Static Random Access Memory) 디바이스들을 포함할 수 있고, 로직 디바이스 영역(220)은 입력/출력(I/O) 디바이스 또는 코어 디바이스를 포함할 수 있다. 예시적인 SRAM 디바이스의 세부 사항은 미국 특허 출원 제 15/636,832 호, "Preventing Gate-to-Contact Bridging by Reducing Contact Dimensions in FinFET SRAM"에 논의되어 있으며, 그 개시 내용은 그 전체가 본원에 참조로 포함된다.
메모리 디바이스 영역(210)과 로직 디바이스 영역(220)은 본 명세서에서 서로 인접하여 배치되는 것으로 도시되어 있지만, 반드시 요구되는 것은 아님을 이해해야 한다. 다시 말해서, 다양한 실시예에서 메모리 디바이스 영역(210)과 로직 디바이스 영역(220)은 서로 멀리 떨어져(또는 다른 영역 또는 구성 요소에 의해 분리되어) 배치될 수 있다.
메모리 디바이스 영역 (210) 및 로직 디바이스 영역(220) 둘 다는 기판 위에 형성된다(단순함을 위해 본 명세서에서 구체적으로 도시되지 않음). 기판은 일부 실시예에서 벌크 실리콘 기판을 포함할 수 있다. 다른 실시예들에서, 기판은 결정 구조물에서 실리콘 또는 게르마늄과 같은 원소 반도체; 실리콘 게르마늄, 실리콘 카바이드, 갈륨 비소, 갈륨 인화물, 인듐 인화물, 인듐 비화물 및/또는 인듐 안티몬화물과 같은 화합물 반도체; 또는 이들의 조합을 포함할 수 있다. 다른 실시예에서, 기판은 SOI(silicon-on-insulator) 기판을 포함할 수 있다. SOI 기판은 산소 주입, 웨이퍼 본딩 및/또는 다른 적절한 방법에 의한 분리를 사용하여 제조된다. 기판은 또한 얕은 트렌치 격리(STI) 피처 및 STI 피처에 의해 정의된 활성 영역과 같은 다양한 격리 피처를 포함할 수 있다.
메모리 디바이스 영역(210) 및 로직 디바이스 영역(220)은 다양한 정도의 레이아웃 밀도를 가질 수 있다. 예를 들어, 메모리 디바이스 영역(210)은 상대적으로 높은 레이아웃 밀도를 가질 수 있고, 인접한 트랜지스터 구성 요소들 사이의 간격은 상대적으로 좁을 수 있다(예를 들어, 로직 디바이스 영역(220)에서 보다 더 좁을 수 있다). 반대로, 로직 디바이스 영역(220)은 상대적으로 낮은 레이아웃 밀도를 가질 수 있고, 로직 디바이스 영역(220)에서 인접한 트랜지스터 구성 요소들 사이의 간격은 메모리 디바이스 영역(210) 보다 클 수 있다. 영역들 (210 및 220)에서 구성 요소들 사이의 레이아웃 밀도 또는 간격의 차이로 인해, 메모리 디바이스 영역(210)은 조밀한(dense) 영역으로 지칭될 수 있고, 로직 디바이스 영역(220)은 희박한(sparse) 영역으로 지칭될 수 있다. 일부 실시예에서, 메모리 디바이스 영역(210)의 패턴 밀도는 로직 디바이스 영역(220)의 패턴 밀도의 적어도 2 배만큼 높다(예를 들어, 단위 면적당 트랜지스터 수의 적어도 2 배).
메모리 디바이스 영역(210) 및 로직 디바이스 영역(220)은 모두 활성 영역을 포함한다. 일부 실시예에서, 활성 영역은 기판 위(및 STI와 같은 격리 피처 위)의 비평면 구조물로서, 예를 들어 메모리 디바이스 영역(210)의 핀 구조물(230~231) 및 로직 디바이스 영역(220)의 핀 구조물(240~242)로서, 수직으로 돌출될 수 있다. 도 1의 핀 구조물(104)과 유사하게, 핀 구조물(230~231 및 240~242) 각각은 X 방향으로 수평으로 길게 연장되고 Z 방향으로 수직으로 위로 돌출된다. 핀 구조물들(230~231 및 240~242)은 또한 Y 방향으로 서로 이격되어 있다. 핀 구조물(230~231 및 240~242)은 실리콘(Si) 또는 실리콘 게르마늄(SiGe)과 같은 반도체 재료, 또는 갈륨 비소(GaAs), 인듐 갈륨 비소(InGaAs), 인듐 인화물(InP) 등과 같은 III-V 족 화합물을 포함할 수 있다. 핀 구조물 중 일부는 n 형 핀 구조물일 수 있으며, 예를 들어 핀 구조물(230~231 및 242)은 n 형 핀 구조물일 수 있다. 다른 핀 구조물은 p 형 핀 구조물일 수 있으며, 예를 들어 핀 구조물(240~241)은 p 형 핀 구조물일 수 있다. 이들은 단지 비제한적인 예인 것으로 이해된다. 용이한 참조를 위해, 핀 구조물(230~231 및 240~242)은 아래에서 논의되는 유전체 핀과 구별될 수 있도록, 이하 디바이스 핀 또는 활성 핀으로 상호교환적으로 지칭될 수 있다.
핀 구조물(230~231 및 240~242)은 하드 마스크(250~251 및 260~262)를 사용하여 패터닝 공정에 의해 형성될 수 있다. 하드 마스크들(250~251 및 260~262) 각각은 아래에서 핀 구조물들(230~231 및 240~242) 중 하나를 각각 패터닝한다. 하드 마스크들(250~251 및 260~262)은 유전체 재료를 포함할 수 있다. 스페이서(270)는 또한 핀 구조물(230~231 및 240~242) 각각에 형성될 수 있다. 스페이서(270)는 로우 k(low-k) 유전체 재료, 실리콘 산화물, 실리콘 질화물 등과 같은 유전체 재료를 포함할 수 있다. 층(275)은 핀 구조물(230~231 및 240~242) 위(및 스페이서(270) 위)에 형성된다. 층(275)은 유전체 재료를 포함할 수 있고 CVD, PVD, ALD 등과 같은 증착 공정에 의해 형성될 수 있다. 층(275)은 STI 구조물과 같은 격리 구조물로서 기능할 수 있고, 단일 층 또는 여러 층들을 포함할 수 있다. 층(275)은 일부 실시예에서 실리콘 산화물을 포함할 수 있지만, 다른 실시예에서 다른 재료를 또한 포함할 수 있다. 층(275)의 재료 조성은 그것이 후속적으로 형성된 유전체 층(300)(층(275) 위에 형성되고 이하에서 더 상세히 논의됨)과의 에칭 선택비를 가지도록 구성될 수 있다.
층(275)의 증착은 도 2에 도시된 바와 같이 반도체 디바이스(200)에서 트렌치, 예를 들어 트렌치(280, 281 및 282)를 형성한다. 트렌치(280)는 메모리 디바이스 영역(210)에서 형성되는 것으로 간주될 수 있지만, 트렌치들(281~282)은 로직 디바이스 영역(220)에 형성된 것으로 간주될 수 있다. 트렌치들(280~282)은 또한 (예를 들어, Y 방향으로 측정된) 횡측 치수들(290~292)을 각각 가진다. 일부 실시예에서, 치수(290~292) 각각은 각각의 트렌치의 최대(예를 들어, 가장 넓은) 횡측 치수를 나타낼 수 있다. 메모리 디바이스 영역(210)과 로직 디바이스 영역(220)의 소자들 사이의 상이한 레이아웃 밀도 또는 간격으로 인해, 치수(290)는 치수(291~292)보다 실질적으로 작다. 일부 실시예에서, 치수(291 및 292)는 각각 치수(290)보다 적어도 2 배만큼 길 수 있다.
여전히 도 2를 참조하면, 하이 k 유전체 층(300)은 메모리 디바이스 영역(210) 및 로직 디바이스 영역(220) 모두에 형성된다. 하이 k 유전체 층(300)은 CVD, PLD, ALD 또는 이들의 조합과 같은 증착 프로세스에 의해 형성될 수 있다. 일부 실시예에서, 하이 k 유전체 층(300)은 약 4 내지 약 10 사이의 유전 상수를 가지며, 예를 들어 하이 k 유전체 층(300)은 Si3N4 또는 Al2O3를 포함할 수 있다. 일부 다른 실시예에서, 하이 k 유전체 층(300)은 약 10 보다 큰 유전 상수를 가지며, 예를 들어 하이 k 유전체 층(300)은 La2O3, Y2O3, ZrO2, Ta2O5, HfO2, HfSiO4, TiO2, α-LaAlO3, 또는 SrTiO3를 포함할 수 있다. 도 2에 도시된 바와 같이, 치수(290~292)에서의 차이로 인해, 하이 k 유전체 층(300)은 메모리 디바이스 영역(210)에서는 트렌치(280)를 완전히 채우지만, 로직 디바이스 영역(220)에서는 트렌치(281~282)를 부분적으로 채운다. 이는 치수(290)의 2 배보다 큰 두께(310)를 가지도록 하이 k 유전체 층(300)의 증착 공정 파라미터(예를 들어, 공정 지속 시간)를 구성함으로써 달성될 수 있다. 트렌치(280)를 채우는 하이 k 유전체 층(300)의 일부는 아래에서 더 상세히 논의되는 바와 같이 메모리 디바이스 영역(210)에 유전체 핀을 형성할 것이다.
이제 도 3을 참조하면, 포토 레지스트 마스크(320)는 메모리 디바이스 영역(210)에, 예를 들어 트렌치(280)를 덮는 하이 k 유전체 층(300)의 일부 위에 형성된다. 포토 레지스트 마스크(320)는 포토 레지스트 코팅(예를 들어, 스핀 온 코팅), 소프트 베이킹, 마스크 정렬, 노출, 노광 후 베이킹, 포토 레지스트 현상, 헹굼, 건조(예를 들어, 하드 베이킹) 등과 같은 단계를 포함하는 리소그래피 공정을 통해 형성될 수 있다. 일부 실시예에서, 포토 레지스트 마스크(320)는 하부층(BL 층), 중간층(ML) 및 상부층(PR)을 가지는 3 층 포토 레지스트를 포함할 수 있다.
이제 도 4를 참조하면, 에칭 공정(340)이 반도체 디바이스(200)에 수행된다. 포토 레지스트 마스크(320)는 에칭 공정(340) 동안 아래의 하이 k 유전체 층(300)의 일부가 에칭되는 것을 방지하지만, 포토 레지스트 마스크(320)의 부재는 로직 디바이스 영역(220)에서 하이 k 유전체 층(300)의 일부를 노출시킨다. 결과적으로, 트렌치(281 내지 282)에서 하이 k 유전체 층(300)은 에칭되는 반면, 트렌치(280)의 하이 k 유전체 층(300)은 에칭 공정(340)이 수행된 후에도 여전히 남아있다. 이어서, 포토 레지스트 마스크(320)는 예를 들어 포토 레지스트 스트리핑 또는 애싱(ashing) 공정을 사용하여 제거된다.
이제 도 5를 참조하면, 다른 에칭 공정(360)이 반도체 디바이스(200)에 수행된다. 에칭 공정(360)은 습식 에칭 공정 또는 건식 에칭 공정을 포함할 수 있다. 에칭 공정(360)은 여전히 남아있는 하이 k 유전체 층(300)의 부분을 부분적으로 제거하도록 구성된다. 층(275)에 실질적으로 영향을 미치지 않으면서 하이 k 유전체 층(300)을 제거하기 위해, 에칭 공정(360)은 하이 k 유전체 층(300)과 층(275) 사이에서 높은 에칭 선택비를 가지는 에천트(etchant)를 사용할 수 있다. 에천트는 하이 k 유전체 층(300)이 층(275)보다 실질적으로 더 빠른 속도(예를 들어, 5 배 이상)로 에칭되도록 구성된다.
트렌치(280)를 부분적으로 채우는 하이 k 유전체 층(300)의 잔존 부분의 (Z 방향으로 측정된) 높이(370)는, 에칭 공정(360)의 특정 공정 파라미터를 조정함으로써, 예를 들어 에칭 지속시간을 증가 또는 감소함으로써 제어될 수 있다. 더 길어진 에칭 지속 시간은 더 작은 높이(370)를 야기하고, 반면 더 짧은 에칭 지속 시간은 더 높아진 높이(370)를 야기한다. 어떠한 경우에서든, 에칭 공정(360)의 수행 후, 높이(370)는 트렌치(280)의 높이(380)보다 짧다. 에칭 공정(360) 후에, 트렌치(280)를 부분적으로 채우는 하이 k 유전체 층(300)의 부분은 하이 k 핀(300)으로 지칭될 수 있다.
도 3 내지 도 5는 포토 레지스트 마스크(320)가 메모리 디바이스 영역(210)에서 하이 k 핀(300)을 형성하는데 도움을 주도록 사용되는 실시예를 도시하지만, 포토 레지스트 마스크의 사용이 요구되는 것은 아니라는 것이 이해된다. 일부 대안적인 실시예들에서, (에칭 공정(360)과 같은) 에칭 공정의 파라미터들은 로직 디바이스 영역(220)에서 하이 k 유전체 층(300)의 실질적으로 완전한 제거를 야기하면서, 메모리 디바이스 영역(210)에서 하이 k 유전체 층(300)의 일부를 온전히 남겨두도록 구성될 수 있다. 이러한 실시예에서, 패터닝된 포토 레지스트 마스크의 형성없이도, 하이 k 유전체 층(300)과 층(275)의 재료 사이의 높은 에칭 선택비는 아래의 층(275)을 크게 손상시키지 않으면서 하이 k 유전체 층(300)의 실질적인 제거를 가져올 수 있다.
또한, 로직 디바이스 영역(220)에서 하이 k 유전체 층(300)의 부분은, 트렌치(280)를 채우는 하이 k 유전체 층(300)의 부분의 높이인 메모리 디바이스 영역(210)에서 하이 k 유전체 층(300)의 부분의 유효 두께보다 실질적으로 작은 두께(310)(도 2 참조)를 가진다. 이와 같이, 에칭 공정(360)과 유사한 에칭 공정은 로직 디바이스 영역(220)에서 하이 k 유전체 층(300)의 일부를 (층(275)이 노출되는 지점까지) 완전히 에칭 제거할 수 있는 반면, 메모리 디바이스 영역(210)에서는 하이 k 유전체 층(300)의 일부가 부분적으로 제거된다. 다시, 메모리 디바이스 영역(210)에서의 하이 k 핀(300)의 높이(370)는 에칭 공정(360)의 에칭 시간과 같은 공정 파라미터를 조정함으로써 유연하게 조절될 수 있다.
메모리 디바이스 영역(210)에서 하이 k 핀(300)의 형성(사용된 실시예에 관계없이) 후에, 반도체 디바이스(200)의 제조는 로직 디바이스 영역(220)에서 하이브리드 핀의 형성을 진행할 수 있다. 예를 들어, 이제 도 6을 참조하면, 층(400) 및 층(410)을 형성하기 위해 복수의 증착 공정(390)이 수행된다. 층(400)은 층(275) 위에 형성되고 증착 공정들(390) 중 제1 공정에서 트렌치(280~282)를 부분적으로 채운다. 메모리 디바이스 영역(210)에 형성된 층(400)의 부분은 하이 k 핀(300)의 상부에 형성되는 반면, 로직 디바이스 영역(220)에 형성된 층(400)의 부분은 층(275)의 상부면 및 측면 상에 컨포멀하게 형성될 수 있다. 일부 실시예에서, 층(400)은 하이 k 핀(300)보다 유전 상수를 가지는 유전체 재료를 포함한다. 예를 들어, 층(400)은 약 4 내지 약 10 사이 범위의 유전 상수를 가지는 유전체 재료를 포함할 수 있다. 이러한 유전 상수 범위는 층(400) 내로 특정 원소를 도핑시킴으로써 달성 및/또는 구성될 수 있다. 일부 실시예에서, 층(400)의 유전체 재료는 도핑된 SiCON 또는 도핑된 SiCN을 포함할 수 있다.
그 후 증착 공정들(390) 중 제 2 공정은 층(400) 위에 층(410)을 증착시킨다. 일부 실시예들에서, 층(410)은 유동성 화학 기상 증착 공정(FCVD)을 사용하여 형성될 수 있고 5 보다 작은 유전 상수를 가지는 유전체 재료를 포함할 수 있다. 예를 들어, 층(410)은 4 보다 약간 작은 유전 상수(예를 들어, 약 3.7 내지 약 3.9)를 가지는 실리콘 산화물을 포함할 수 있다. 층들(400 및 410)의 조합은 아래에서 더 상세히 논의되는 바와 같이 하이 k 핀(300)보다 전반적으로 낮은 유전 상수를 가지는 하이브리드 핀을 형성할 수 있다.
이제 도 7을 참조하면, 평탄화 공정(430)은 층(410)을 연마하고 평탄화하도록 반도체 디바이스(200)에 수행된다. 일부 실시예에서, 평탄화 공정(430)은 화학적 기계적 연마(CMP) 공정을 포함한다. 층(410)의 상당 부분은 층(400)에 도달할 때까지 연마된다. 다시 말해서, 층(400)은 평탄화 공정(430)을 위한 연마 정지 층으로서 기능한다. 층(410)의 잔존 부분은 트렌치(281 및 282)를 채우고 실질적으로 평면(또는 평평한) 윗면을 가진다.
이제 도 8을 참조하면, 에치백 공정(450)은 반도체 디바이스(200)에 수행된다. 에치백 공정(450)의 공정 파라미터는 층(410)과 층(400) 사이에 에칭 선택비가 존재하도록 구성될 수 있고, 이에 따라 층(410)은 층(400)에 실질적으로 영향을 미치지 않으면서 실질적으로 균일한 방식으로 에칭 제거된다. 트렌치들(282~282)에서 층(410)의 잔존 부분들의 높이(470)는 또한 에치백 공정(450)의 파라미터들을 조정함으로써, 예를 들어 공정 지속 시간을 증가 또는 감소시킴으로써 제어될 수 있다. 높이(470)는 하이 k 핀(300)의 높이(370)보다 작도록 구성된다. 아래에서 더 상세히 논의되는 바와 같이, 높이(470)와 높이(370) 사이의 차이는 메모리 디바이스 영역(210)에서 상이한 높이를 가지는 상이한 구조물의 형성을 용이하게 할 것이고, 이들 구조물은 메모리 디바이스 영역(210) 및 로직 디바이스 영역(220)에서 상이한 목적으로 기능할 수 있다.
이제 도 9를 참조하면, 층(500) 및 층(510)을 형성하도록 복수의 증착 공정(490)이 수행된다. 층(500)은 층(400 및 410) 위에 형성되고 증착 공정(490) 중 제1 공정에서 트렌치(281~282)를 부분적으로 채운다. 일부 실시예에서, 층(500)은 하이 k 핀(300)보다 작은 유전 상수를 가지는 유전체 재료를 포함한다. 예를 들어, 층(400)은 약 4 내지 약 10 범위의 유전 상수를 가지는 유전체 재료를 포함할 수 있다. 일부 실시예에서, 층(400 및 500)은 동일한 유형의 유전체 재료(들)를 가지도록 형성된다. 일부 실시예에서, 트렌치(281)에서의 층(500)의 부분과 트렌치(282)에서의 층(500)의 부분은 실질적으로 동일한 두께를 가진다.
증착 공정(490) 중 제2 공정은 층(500) 위에 층(510)을 증착시킨다. 일부 실시예들에서, 층(510)은 FCVD를 사용하여 형성될 수 있고 약 5 미만의 유전 상수를 가지는 유전체 재료를 포함할 수 있다. 일부 실시예에서, 층들(410 및 510)은 실리콘 산화물과 같은 동일한 유형의 유전체 재료(들)를 가지도록 형성된다.
이제 도 10을 참조하면, 평탄화 공정(530)이 핀 구조물(230~231 및 240~242) 위에 위치된 다양한 층을 연마 및 평탄화하기 위해 반도체 디바이스(200)에 수행된다. 일부 실시예들에서, 평탄화 공정(530)은 CMP 프로세스를 포함한다. 하드 마스크(250~251 및 260~262)뿐만 아니라 층(510, 500, 400 및 275)의 부분은 핀 구조물(230~231 및/또는 240~242)에 도달할 때까지 연마되고 분쇄된다. 다시 말해서, 핀 구조물(230~231 및 240~242)은 평탄화 공정(530)을 위한 연마 정지 층으로서 기능한다. 따라서, 평탄화 공정(530)은 하이 k 핀(300) 및 층들(400, 500 및 510)의 윗면뿐만 아니라, 핀 구조물(230~231 및 240~242)의 윗면을 노출시킨다.
이제 도 11을 참조하면, 에칭 공정(550)은 층(275)을 부분적으로 제거하도록 반도체 디바이스(200)에 수행된다. 일부 실시예들에서, 에칭 공정(550)은 층(275)의 잔존 부분의 윗면(560)이 핀 구조물(230~231 및 240~242)의 윗면(570) 아래에 실질적으로 배치되도록 수행된다.
이제 도 12를 참조하면, 소스/드레인 리세스 공정(600)이 핀 구조물(230~231 및 240~242)을 부분적으로 제거하기 위해 반도체 디바이스(200)에 수행된다. 제거된 핀 구조물(230~231 및 240~242)의 부분은 게이트 구조물 외부에 위치되며, 여기서 게이트 구조물은 도 1의 게이트 전극(110)과 유사할 수 있다. 소스/드레인 영역은 핀 구조물(230~231 및 240~242)의 잔존 부분에 형성될 것이다. 층(400~410)의 잔존 부분은 층(400)과 층(410)을 모두 포함하는 하이브리드 구조이기 때문에, 하이브리드 핀을 구성한다. 하이 k 핀(300)과 비교하여, 하이브리드 핀(400~410)은 더 짧고 넓으며(예를 들어, 적어도 2 배만큼의 폭), 더 낮은 유전 상수를 가진다. 또한, 하이 k 유전체 핀(300)은 단일 유전체 재료를 포함할 수 있지만, 하이브리드 핀(400~410)은 각각 상이한 유전 상수(모두 하이 k 핀(300)의 유전 상수보다 작은)를 가지는 다수의 유형의 유전체 재료를 포함할 수 있다.
일부 실시예에서, 소스/드레인 리세스 공정(600)은 하나 이상의 에칭 공정을 포함한다. 에칭 공정은 핀 구조물(230~231, 240~242), 하이브리드 핀(400~410) 및 하이 k 핀(300) 사이의 에칭 선택비를 가지도록 구성된다. 예를 들어, 핀 구조물(230~231 및 240~242)은 제1 속도로 에칭 제거되고, 하이브리드 핀(400~410)은 제2 속도로 에칭 제거되고, 하이 k 핀(300)은 제3 속도로 에칭 제거되고, 여기서 제1 속도는 제2 속도보다 크고, 제2 속도는 제3 속도보다 크다. 달리 말하면, 핀 구조물(230~231 및 240~242)은 가장 빨리 에칭 제거되고, 하이 k 핀(300)은 가장 느리게 에칭 제거되고, 하이브리드 핀(400~410)은 중간 정도의 속도로 에칭 제거된다.
결과적으로, 소스/드레인 리세스 공정(600)의 수행 후에, 핀 구조물(230~231 및 240~242)은 실질적으로 층(275)의 윗면(560) 근처의 레벨까지 아래로 에칭되고, 하이 k 핀(300)은 실질적으로 온전하게 유지된다. 하이브리드 핀(400~410)은 하이 k 핀(300)에 비해 높이가 크게 감소하지만, 핀 구조물(230~231 및 240~242)만큼 높지 않다. 도 12에 도시된 바와 같이, 거리(또는 높이)(610)는 층(275)의 윗면(560)과 하이 k 핀(300)의 윗면(620)의 ("디싱(dishing)" 또는 곡선형 프로파일을 나타낼 수 있는) 가장 높은 지점을 분리하고, 거리(630)(또는 높이)는 층(275)의 윗면(560)과 하이브리드 핀(400~410)의 윗면(640)의 ("디싱(dishing)" 프로파일을 나타낼 수도 있는) 가장 높은 지점을 분리한다. 상술한 상이한 에칭률의 결과로서, 거리(610)는 거리(630)보다 실질적으로 더 크다. 예를 들어, 거리(610)와 거리(630) 사이의 비는 약 20:1 내지 약 1.5:1의 범위에 있다. 다른 실시예에서, 거리(610)는 거리(630)와 실질적으로 동일하거나(또는 그 만큼이나) 거리(630)와 동일할 수 있다. 아래에서 더 상세히 논의되는 바와 같이, 더 높은 하이 k 핀(300)은 메모리 디바이스 영역(210)에서 에피택셜 성장 소스/드레인 사이의 바람직하지 않은 병합을 방지할 수 있는 동안, 보다 짧은 하이브리드 핀(400~410)은 로직 디바이스 영역(220)에서 소스/드레인의 횡측 에피택셜 성장을 제한하지 않을 것이라는 것을 의미한다. 따라서, 본 개시는 IC의 상이한 영역에 대해 2 개의 상이한 목표를 동시에 달성할 수 있다.
이제 도 13을 참조하면, 에피택셜 성장 공정(700)이 반도체 디바이스(200)에 수행될 수 있어, 소스/드레인 에피 층(730~731, 740 및 742)이 핀 구조물(230~231, 240~241 및 242)의 윗면 상에 각각 에피택셜 성장될 수 있다. 일부 실시예에서, 소스/드레인 에피 층(730~731 및 742)은 n 형 에피 층이고, 예를 들어 실리콘 인(SiP)을 함유할 수 있는 반면, 소스/드레인 에피 층(740)은 p 형 에피 층일 수 있고, 예를 들어 실리콘 게르마늄(SiGe)을 함유할 수 있다.
소스/드레인 에피 층(740)은 핀 구조물(240~242) 상에서 개별적으로 성장하지만 측방향으로 함께 병합되는 2 개의 에피 층에 의해 형성된다. 소스/드레인 에피 층(740)을 형성하기 위한 에피 층의 병합은, 이들 소스/드레인은 전기적으로 분리될 필요가 없고, 더 큰 크기의 소스/드레인 에피 층(740)은 더 빠른 로직 디바이스 성능을 야기할 수 있기 때문에, 도시된 실시예에서 의도적이고 바람직할 수 있다. 소스/드레인 에피 층(740)이 소스/드레인 에피 층(742)과 병합되는 것은 바람직하지 않다. 그러나, 핀 구조물(241 및 242)이 Y 방향으로 측방향으로 상대적으로 먼 거리(750)에 의해 분리되므로, 소스/드레인 에피 층(740 및 742) 사이의 병합 위험이 낮다. 이와 같이, 하이브리드 핀(400~410)은 짧고, 로직 디바이스 영역(220)에서 소스/드레인 에피 층(740 및 742)의 횡측 에피택셜 성장을 실질적으로 방지하지는 않지만, 문제가 되지 않는다. 하이브리드 핀(400~410)의 더 짧은 거리(630)(예를 들어, 높이)는 또한 소스/드레인 에피 층(740~742)의 횡측 에피택셜 성장을 과도하게 방해하지 않을 것임을 의미한다. 예를 들어, 일부 실시예에서, 하이브리드 핀(400~410)의 윗면(640)의 가장 높은 지점은 여전히 소스/드레인 에피 층(740 또는 742)의 최외각 횡측 돌출부(755) 아래에 위치된다. 윗면(640)이 또한 윗면(620) 아래에 배치되는 것에 주목한다.
소스/드레인 에피 층(740~742)은 로직 디바이스 영역(220)에서 디바이스 성능을 향상시키기 위해 더 큰 크기를 가지는 것이 바람직하다. 예를 들어, 로직 디바이스 영역(220)의 I/O 디바이스는 큰 스윙을 가질 수도 있는 입력/출력 신호를 처리하도록 더 큰 크기가 필요할 수 있다. 다른 예로서, 더 큰 소스/드레인 에피 층은 에피 스트레스를 증가시킬 수 있으며, 이는 장치 성능을 향상시킬 수 있다. 다른 예로서, 더 큰 소스/드레인 에피 층은 실리사이드 저항을 감소시키기 위해 더 큰 표면적을 초래할 수 있으며, 이는 디바이스 속도를 증가시킬 수 있다. 또 다른 예로서, 더 큰 소스/드레인 에피 층은 그 위에 형성될 전도성 소스/드레인 콘택트에 대한 더 큰 랜딩 영역 또는 윈도우에 대응한다. 이러한 이유로, 로직 디바이스 영역(220)에서 소스/드레인 에피 층(740~742)의 횡측 에피택셜 성장을 제한하지 않는 것이 유리하다. 본 발명은 하이브리드 핀(400~410)이 충분히 짧은지, 예를 들어 소스/드레인 에피 층(740~742)의 최외각 횡측 돌출부(755)보다 짧은지를 확인함으로써 이러한 목적을 달성한다.
동시에, 비교적 키가 큰 하이 k 핀(300)은 인접하여 위치한 소스/드레인 에피 층(730~731) 사이의 바람직하지 않은 횡측 병합을 실질적으로 방지할 수 있다. 예를 들어, 도 13에 도시된 바와 같이, 거리(770)는 에피 층(730~731)의 윗면(780)과 층(275)의 윗면(560)을 분리한다. 거리(770)는 거리(610)보다 클 수 있지만, 거리(770)는 하이 k 핀(300)의 윗면(620)이 소스/드레인 에피 층(730~731)의 최외각 횡측 돌출부(790) 위에(또는 보다 크게) 배치되도록 충분히 길다(또한 대안적으로, 하이 k 핀(300)은 충분히 길다). 따라서, 하이 k 핀(300)은 소스/드레인 에피 층(730~731)의 바람직하지 않은 횡측 병합을 효과적으로 방지할 수 있다.
하이 k 핀(300)과 하이브리드 핀(400~410) 사이의 상이한 유전 상수는 또한 반도체 디바이스(200)의 성능을 향상시킨다. 예를 들어, 메모리 디바이스 영역(210)의 주요 목적은 소스/드레인 에피 층(730~731)과 같은 인접한 소스/드레인 에피 층 사이에서 브릿징(bridging)(예를 들어, 전기적 단락)을 방지하는 것이기 때문에, 하이 k 핀(300)의 유전 상수의 비교적 높은 값은 인접한 소스/드레인 에피 층들 사이의 전기적 격리를 향상시킬 수 있다. 한편, 하이브리드 핀(400~410)이 이러한 높은 유전 상수로 구현된 경우, 디바이스 속도는 유전 상수와 반비례 관계이기 때문에(예를 들어, 유전 상수가 높을수록 커패시턴스가 커져, 특히 고주파 용례에서 속도가 감소한다) 속도와 같은 디바이스 성능은 로직 디바이스 영역(220)에서 저하될 것이다. 유전 상수는 커패시턴스가 클수록, 특히 고주파 용례에서 속도를 감소시킨다). 브리징을 방지하는 것은 로직 디바이스 영역(220)에서 중요한 문제가 아니지만, 빠른 속도를 유지하는 것이 중요한 문제이므로, 본 개시는 하이브리드 핀(400~410)이 상대적으로 낮은 유전 상수를 가지는 것을 보장함으로써 로직 디바이스 영역(220)에서 이러한 목표를 달성한다.
앞서 논의된 도 2 내지 도 13은 "소스/드레인 컷(cut)"으로서의 일련의 단면도를 도시하는데, 이는 이들 도면에서의 단면이 소스/드레인의 일부를 따라 (예를 들어, 도 1에 도시된 절단선 A-A'에 대응하는 반도체 디바이스(200)의 일부 상에서) 취해진 것을 의미한다. 본 개시의 장치 구조물을 추가로 설명하기 위해, 도 14는 "게이트 컷"을 가지는 단면도를 도시하는데, 이는 도 14의 단면이 게이트 자체 (예를 들어, 도 1에 도시된 절단선 B-B'에 대응하는 반도체 디바이스(200)의 일부 상에서) 상에서 취해진 것을 의미한다. 도 14에 도시된 제조 단계는 도 13에 도시된 동일한 제조 단계에 대응한다. 다시 말해서, 하이 k 핀(300) 및 하이브리드 핀(400~410)이 형성되고, 소스/드레인 영역이 리세스되고, 소스/드레인 에피 층(730~731 및 740~742)이 이미 형성되었다.
도 14를 참조하면, 게이트 구조물(800)은 핀 구조물(230~231 및 240~242) 위, 층(275) 위, 및 하이 k 핀(300) 및 하이브리드 핀(400~410) 위에 위치된다. 게이트 구조물(800)은 Y 방향으로 수평으로 연장되고 Z 방향으로 수직으로 연장된다. 게이트 구조물(800)은 핀 구조물(230~231 및 240~242)의 상부 및 측면뿐만 아니라 하이 k 핀(300) 및 하이브리드 핀(400~410)을 부분적으로 감싼다. 게이트 구조물(800) 바로 아래에 위치된 핀 구조물(230~231 및 240~242)의 부분은 각각의 트랜지스터의 채널 영역으로서 기능할 수 있다.
게이트 구조물(800)은 게이트 유전체 및 게이트 전극을 포함할 수 있다. 일부 실시예들에서, 게이트 유전체는 실리콘 산화물보다 더 큰 유전 상수를 가지는 하이 k 유전체일 수 있고, 게이트 전극은 금속 게이트 전극일 수 있다. 금속 게이트 전극은 더미 폴리 실리콘 게이트 전극이 먼저 형성되고 나중에 제거되는 게이트 교체 공정에 의해 형성될 수 있고, 제거된 더미 폴리 실리콘 게이트 전극 대신에 금속 게이트 전극이 형성된다. 금속 게이트 전극은 일 함수를 조정하도록 구성된 일 함수 금속을 포함할 수 있고, 뿐만 아니라 금속 게이트 전극의 주 전도부로서 기능하는 충전 금속을 포함할 수 있다.
게이트(800) 아래의 하이브리드 핀(400~410)은 또한 층(500)을 포함할 수 있다. 이는 게이트 구조물(800) 아래의 층(500)의 부분이 도 12를 참조하여 앞서 논의된 소스/드레인 리세스 공정(600)에 의해 제거되지 않기 때문이다. 이와 같이, 게이트(800) 아래의 하이브리드 핀은 3 개의 층, 즉 층(400, 410 및 500)을 포함한다고 말할 수 있다. 층(500)은 여전히 비교적 낮은 유전 상수를 가지기 때문에, 게이트(800) 아래의 하이브리드 핀(400~410 및 500)의 전반적인 유전 상수는 여전히 하이 k 핀(300)의 유전 상수보다 작다.
도 15는 반도체 디바이스(200)의 대안적인 실시예를 도시한다. 도 15에 도시된 제조 단계는 도 2에 도시된 제조 단계에 대응한다. 일관성 및 명료성을 이유로, 도 2 및 도 15 둘 다에 나타나는 유사한 구성요소는 동일하게 표시될 것이다. 도 2에 도시된 실시예와 도 15에 도시된 실시예 사이의 하나의 차이점은 도 15에 도시된 실시예에서 여분의 층(850)이 형성된다는 점이다. 일부 실시예에서 층(850)은 유전체 층을 포함할 수 있다. 층(850)은 층(275)과 층(300) 사이에 형성된다. 즉, 층(850)은 층(300)의 증착 전에 트렌치(280~282)를 부분적으로 채우도록 형성된다. 따라서, 트렌치(280~282)의 폭 또는 횡측 치수(290~292)는 층(850)의 두께를 구성함으로써 제어(예를 들어, 감소)될 수 있으며, 이는 트렌치들(280~282)의 종횡비(예를 들어, 폭에 대한 높이)가 또한 보다 미세하게 제어될 수 있음을 의미한다. 층(300)의 증착 후에, 도 2 내지 도 14를 참조하여 상술한 동일한 처리 단계가 도 15에 도시된 대안적인 실시예에 대해 수행될 수 있다. 따라서, 대안적인 실시예는 최종 구조물에서 층(850)의 추가를 제외하고는 상술한 주요 실시예와 실질적으로 유사한 디바이스(200)를 가질 것이다.
도 16은 본 개시의 또 다른 대안적인 실시예를 도시한다. 로직 디바이스 영역(220)(하지만 메모리 디바이스 영역 (210)은 아님)이 이러한 대안적인 실시예에 도시되어 있다. 도 16에 도시된 제조 단계는 도 13에 도시된 제조 단계에 대응하며, 여기서 에피택셜 성장 공정(700)은 핀 구조물(910, 911, 912~913 및 914) 각각 상에 소스/드레인 에피 층(930, 931, 932 및 934)을 형성하도록 수행된다. 일부 실시예에서, 핀 구조물(910, 912 및 913)은 PMOS 핀일 수 있는 반면, 핀 구조물(911 및 914)은 NMOS 핀일 수 있다. 따라서, 소스/드레인 에피 층(930 및 932)은 SiGe 에피 층일 수 있는 반면, 소스/드레인 에피 층(931 및 934)은 SiP 에피 층일 수 있다.
핀 구조물들(911 및 912)은 거리(950)만큼 분리되고, 핀 구조물들(910 및 911)은 거리(950)보다 작은 거리(960)만큼 분리된다. 거리들(950 및 960) 사이의 차이로 인해, 하이브리드 핀 구조물(400~410)은 도 13에 도시된 실시예와 유사하게, 소스/드레인 에피 층들(931~932) 사이에 여전히 형성될 수 있다. 그러나, 거리(960)가 작기 때문에, 소스/드레인 에피 층들(930~931) 사이에 형성된 유전체 구조물은 층(400)을 포함하지만 층(410)은 포함하지 않을 수 있다. 이는 층(400)의 두께에 대한 작은 거리(960)로 인해 도 6을 참조하여 논의된 증착 공정(390) 동안 층(400)이 트렌치(트렌치(281)와 유사)를 완전히 채우게 하기 때문이다. 따라서, 층(410)은 이러한 트렌치를 채우도록 형성되지 않았을 것이고, 결과적으로 소스/드레인 에피 층들(930~931) 사이의 결과적인 유전체 구조는 층(410)을 포함하지 않는다.
도 17a는 메모리 디바이스 영역(210)의 일부의 평면도를 도시하고, 도 17b는 로직 디바이스 영역(220)의 일부의 평면도를 도시한다. 일부 실시예에서, 메모리 디바이스 영역(210)은 풀업 트랜지스터(PU1, PU2), 풀다운 트랜지스터(PD1, PD2) 및 패스 게이트 트랜지스터(PG1, PG2)를 포함하는 SRAM 디바이스를 포함할 수 있다. 로직 디바이스 영역(220)은 다양한 PMOS 및 NMOS 트랜지스터를 포함한다. SRAM 및 로직 디바이스 모두에 대해, 이들은 Y 방향으로 연장되는 긴 구조물로서 도시된 복수의 게이트 구조물(800)을 포함한다. SRAM 디바이는 상술한 소스/드레인 에피 층(730~731)과 유사할 수 있는 복수의 소스/드레인 에피 층(1000)을 포함한다. 로직 디바이스는 복수의 소스/드레인 에피 층(1010)을 포함하는데, 이는 상술한 소스/드레인 에피 층(740~742)과 유사할 수 있다.
SRAM 디바이스는 각각 X 방향으로 연장된 방식으로 연장되는 복수의 하이 k 핀(300)을 더 포함한다. 도 17a에 도시된 바와 같이, 하이 k 핀(300)은 Y 방향으로 소스/드레인 에피 층(1000)을 분리한다. 한편, 로직 디바이스는 각각 X 방향으로 연장된 방식으로 연장되는 복수의 하이브리드 핀(400)(간략함을 이유로 여기에 도시되지 않은 층(410) 및/또는 층(500)을 또한 포함할 수 있음)을 더 포함한다. 도 17b에 도시된 바와 같이, 하이브리드 핀(400)은 Y 방향으로 소스/드레인 에피 층(1010)을 분리한다. 상술한 바와 같이, 하이 k 핀(300)과 하이브리드 핀(400) 사이의 크기 및 유전 상수에서의 차이로 인해, 본 개시는 각각 SRAM 디바이스 및 로직 디바이스에 고유 한 상이한 목표를 동시에 달성할 수 있다.
도 18은 본 개시의 일 실시예에 따른 방법(1200)을 도시한 흐름도이다. 방법(1200)은 반도체 디바이스의 제1 영역 및 제2 영역에 형성된 복수의 디바이스 핀 구조물을 포함하는 반도체 디바이스를 제공하는 단계(1210)를 포함한다. 제1 트렌치는 제1 영역에서 디바이스 핀 구조물들 사이에 존재한다. 제2 트렌치는 제2 영역에서 디바이스 핀 구조물 사이에 존재한다. 일부 실시예에서, 제1 영역은 메모리 디바이스 영역을 포함하고 제1 패턴 밀도를 가지며, 제2 영역은 로직 디바이스 영역을 포함하고 제2 패턴 밀도를 가지며, 제1 패턴 밀도는 제2 패턴 밀도보다 크다.
방법(1200)은 제1 트렌치를 제1 유전체 층으로 부분적으로 채우는 단계(1220)를 포함한다.
방법(1200)은 제2 트렌치를 제2 유전체 층으로 부분적으로 채우는 단계(1230)를 포함한다. 제2 유전체 층은 제 1 유전체 층보다 더 낮은 유전 상수를 가진다.
방법(1200)은 제2 유전체 층 위에 제3 유전체 층을 형성하는 단계(1240)를 포함한다. 제3 유전체 층은 제2 유전체 층보다 더 낮은 유전 상수를 가진다. 일부 실시예에서, 제3 유전체 층 및 제 2 유전체 층을 부분적으로 제거하는 단계는 평탄화 공정에 이어 에치백 공정을 사용하여 수행된다.
방법 (1200)은 제2 트렌치가 제3 유전체 층 및 제2 유전체 층의 잔존 부분에 의해 부분적으로 채워지도록 제3 유전체 층 및 제2 유전체 층을 부분적으로 제거하는 단계(1250)를 포함한다.
방법(1200)은 디바이스 핀 구조물을 리세스하는 단계(1260)를 포함한다. 일부 실시예에서, 디바이스 핀 구조물의 리세스는 제1 유전체 층에 대한 제1 에칭률, 제2 유전체 층 또는 제3 유전체 층에 대한 제2 에칭률 및 디바이스 핀 구조물에 대한 제3 에칭률를 가지는 에칭 공정을 사용하여 수행된다. 제1 에칭률는 제2 에칭률보다 작다. 제2 에칭률는 제3 에칭률보다 작다. 일부 실시예에서, 에칭 공정 후에 에피 층의 성장이 수행된다: 제1 유전체 층은 에피 층보다 짧고, 제3 유전체 층 및 제 2 유전체 층의 잔존 부분은 제1 유전체 층보다 짧다.
방법(1200)은 리세스된 디바이스 핀 구조물 위로 에피 층을 성장시키는 단계(1270)를 포함한다. 제1 유전체 층은 제1 영역에서 디바이스 핀 구조물의 제1 서브 세트를 분리하고, 제3 유전체 층 및 제2 유전체 층의 잔존 부분은 제2 영역에서 디바이스 핀 구조물의 제2 서브 세트를 분리한다.
방법(1200)의 단계(1210~1270) 이전, 도중 또는 이후에 추가적인 공정이 수행될 수 있는 것으로 이해된다. 예를 들어, 방법(1200)은 제3 유전체층 및 제2 유전체층을 부분적으로 제거한 후에 그러나 디바이스 핀 구조물을 리세스하기 전에 수행되는 단계를 더 포함할 수 있다. 단계들은: 제3 유전체 층 및 제2 유전체 층의 잔존 부분 위에 제4 유전체 층을 형성하는 단계, 제4 유전체 층 위에 제5 유전체 층을 형성하는 단계를 포함할 수 있고, 여기서 제5 유전체 층은 제4 유전체보다 낮은 유전 상수를 가지고, 디바이스 핀 구조물에 도달할 때까지 제5 유전체 층 및 제4 유전체 층에 평탄화 공정을 수행하는 단계를 포함할 수 있다. 간략화를 위해, 다른 추가적인 단계들은 여기에서 상세히 논의되지 않는다.
요약하면, 본 개시내용은 FinFET 제조에서 유전체 더미 구조물을 형성한다. 유전체 핀은 비교적 낮은 패턴 밀도를 가지는 희소 영역 및 비교적 높은 패턴 밀도를 가지는 조밀한 영역 모두에 형성된다. 패턴 밀도는 디바이스의 상이한 유형들에 적합하다. 예를 들어, 희소 영역의 디바이스들은 성능(예를 들어, 속도, 전력 등) 또는 프로세스 윈도우(예를 들어, 콘택트 랜딩 영역)가 높은 트랜지스터 밀도를 가지는 것보다 더 유용한 로직 디바이스 또는 I/O 디바이스를 포함할 수 있다. 비교하면, 조밀한 영역의 디바이스는 메모리 디바이스(예를 들어, SRAM) 또는 다른 유형의 로직 디바이스를 포함할 수 있으며, 높은 트랜지스터 밀도는 성능보다 유용할 수 있다. 본 개시의 실시예에 따르면, 조밀한 영역의 유전체 핀은 희소 영역의 유전체 핀보다 더 높은 높이 및 더 큰 유전 상수를 가지므로, 조밀한 영역 및 희소 영역에 대한 상이한 목적을 동시에 최적화한다.
상술한 논의에 기초하여, 본 개시는 종래의 FinFET 디바이스보다 이점을 제공한다는 것을 알 수 있다. 그러나, 다른 실시 예가 추가적인 이점을 제공할 수 있으며, 모든 이점이 본 명세서에 반드시 개시되는 것은 아니며, 모든 실시예에 대해 특정한 이점이 요구되는 것은 아니라는 것이 이해된다. 하나의 장점은 희소 영역에서 유전체 핀(하이브리드 구조일 수 있음)의 높이가 짧을수록 희소 영역의 소스/드레인 에피 층이 유전체 핀에 의해 달리 제한되지 않는다는 것이다. 디바이스 핀(따라서 그 위에 성장된 에피 층)이 서로 충분히 떨어져 있기 때문에, 브리징은 희소 영역의 어느 곳에서나 발생하지 않을 것이다. 희소 영역에서 소스/드레인 에피 층의 완전한 성장은 에피 스트레스, 실리사이드 형성을 위한 더 큰 표면적, 증가된 콘택트 랜딩 윈도우 등과 같은 파라미터를 최적화하여, 희소 영역에서의 디바이스의 성능을 향상시킨다. 또 다른 장점은 조밀한 영역의 유전체 핀이 여전히 소스/드레인 에피 층의 횡측 병합을 차단하기에 충분히 높기 때문에, 조밀한 영역에서 전기적 브리징이 여전히 방지된다는 점이다. 또한 희소 및 조밀한 영역에서 유전체 핀의 상이한 유전 상수는 성능을 최적화하는 데 도움을 준다. 예를 들어, 희소 영역에서 유전체 핀의 비교적 낮은 유전 상수는 더 낮아질 기생 커패시턴스를 의미하고, 이는 특히 고주파 용례에 대해 더 빠른 디바이스 속도를 야기한다. 한편, 조밀한 영역에서 유전체 핀의 상대적으로 높은 유전 상수는 이들 유전체 핀이 조밀한 영역에서 인접한 소스/드레인 에피 층에 대한 전기적 절연을 제공하는데 더 효과적임을 의미한다. 이러한 방식으로, 본 개시는 동시에 다른 문제를 완화시키고 희소 영역 및 조밀한 영역 모두에서 디바이스에 대한 상이한 기준을 최적화한다. 다른 장점은 기존 FinFET 제조와의 호환성을 포함하므로, 본 개시는 추가적인 공정을 필요로 하지 않으므로 구현하기 쉽고 저렴하다.
상술한 발전된 리소그래피 공정, 방법 및 재료는 핀형 전계 효과 트랜지스터(FinFET)를 포함하는 많은 용례에서 사용될 수 있다. 예를 들어, 핀들은 상기 개시 내용이 적합하도록 피처들 사이에 비교적 가까운 간격을 생성하기 위해 패터닝될 수 있다. 또한, 맨드릴(mandrel)로 지칭되는 FinFET의 핀을 형성하는데 사용되는 스페이서는 상기 개시에 따라 처리될 수 있다.
본 개시의 일 양태는 반도체 디바이스에 관한 것이다. 반도체 디바이스는 상기 반도체 디바이스의 제1 영역에 각각 위치한 제1 에피 층 및 제2 에피 층; 상기 제1 에피 층과 상기 제2 에피 층 사이에 위치한 제1 유전체 핀 - 상기 제1 유전체 핀은 제1 유전 상수를 가짐 -; 상기 반도체 디바이스의 제2 영역에 각각 위치한 제3 에피 층 및 제4 에피 층; 및 상기 제3 에피 층과 상기 제4 에피 층 사이에 위치한 제2 유전체 핀 - 상기 제2 유전체 핀은 상기 제1 유전 상수보다 작은 제2 유전 상수를 가짐 -을 포함한다.
본 개시의 다른 양태는 반도체 디바이스에 관한 것이다. 반도체 디바이스는, 상기 반도체 디바이스의 메모리 디바이스 영역에 배치된 제1 소스/드레인 및 제2 소스/드레인; 상기 제1 소스/드레인과 상기 제2 소스/드레인 사이에 배치된 하이 k 핀 구조물; 상기 반도체 디바이스의 로직 디바이스 영역에 배치된 제3 소스/드레인 및 제4 소스/드레인; 및 상기 제3 소스/드레인과 상기 제4 소스/드레인 사이에 배치된 하이브리드 핀 구조물을 포함한다. 상기 제1 소스/드레인 및 상기 제2 소스/드레인은 제1 거리만큼 이격되어 있다. 상기 제3 소스/드레인 및 상기 제4 소스/드레인은 상기 제1 거리보다 큰 제2 거리만큼 이격되어 있다. 상기 하이 k 핀 구조물은 상기 하이브리드 핀 구조물보다 큰 유전 상수를 가진다. 상기 하이 k 핀 구조물의 윗면은 상기 하이브리드 핀 구조물의 윗면 위에 배치된다. 상기 하이브리드 핀 구조물은 상이한 유전체 재료의 다수의 유형을 포함한다.
본 개시의 또 다른 양태는 반도체를 제조하는 방법에 관한 것이다. 상기 방법은, 반도체 디바이스의 제1 영역 및 제2 영역에 형성된 복수의 디바이스 핀 구조물들을 포함하는 상기 반도체 디바이스를 제공하는 단계 - 상기 제1 영역의 상기 디바이스 핀 구조물들 사이에 제1 트렌치가 존재하고, 상기 제2 영역의 상기 디바이스 핀 구조물들 사이에 제2 트렌치가 존재함 -; 제1 유전체 층으로 상기 제1 트렌치를 부분적으로 채우는 단계; 제2 유전체 층으로 상기 제2 트렌치를 부분적으로 채우는 단계 - 상기 제2 유전체 층은 상기 제1 유전체 층보다 낮은 유전 상수를 가짐 -; 상기 제2 유전체 층 위에 제3 유전체 층을 형성하는 단계 - 상기 제3 유전체 층은 상기 제2 유전체 층보다 낮은 유전 상수를 가짐 -; 상기 제2 트렌치가 상기 제3 유전체 층 및 상기 제2 유전체 층의 잔존 부분들에 의해 부분적으로 채워지도록 상기 제3 유전체 층 및 상기 제2 유전체 층을 부분적으로 제거하는 단계; 상기 디바이스 핀 구조물들을 리세스하는 단계; 및 리세스된 상기 디바이스 핀 구조물들 위에 에피 층들을 성장시키는 단계 - 상기 제1 유전체 층은 상기 제1 영역에서 상기 디바이스 핀 구조물들의 제1 서브 세트를 분리하고, 상기 제3 유전체 층 및 상기 제2 유전체 층의 잔존 부분들은 상기 제2 영역의 상기 디바이스 핀 구조물들의 제2 서브 세트를 분리함 -를 포함한다.
상술한 내용은 본 기술 분야의 통상의 기술자가 본 개시의 양태를 더 잘 이해할 수 있도록 몇몇 실시예의 특징을 개략적으로 설명한다. 본 기술 분야의 통상의 기술자는 본 개시 내용이 동일한 목적을 수행하고/하거나 본 명세서에 도입된 실시예의 동일한 장점을 달성하기 위한 다른 공정 및 구조물을 설계 또는 수정하기 위한 기초로서 본 개시 내용을 용이하게 사용할 수 있음을 이해해야 한다. 본 기술 분야의 통상의 기술자는 이러한 등가의 구성이 본 개시의 사상 및 범위를 벗어나지 않으며, 본 개시의 사상 및 범위를 벗어나지 않으면서 본 명세서에서 다양한 변화, 대체 및 변경을 행할 수 있음을 인식해야 한다. 예를 들어, 비트 라인 도체 및 워드 라인 도체에 대해 상이한 두께를 구현함으로써, 도체에 대해 상이한 저항을 달성할 수 있다. 그러나, 금속 도체의 저항을 변화시키기 위한 다른 기술도 또한 이용될 수 있다.
실시예들
실시예 1. 반도체 디바이스로서,
상기 반도체 디바이스의 제1 영역 내에 각각 위치한 제1 에피 층 및 제2 에피 층;
상기 제1 에피 층과 상기 제2 에피 층 사이에 위치한 제1 유전체 핀 - 상기 제1 유전체 핀은 제1 유전 상수를 가짐 -;
상기 반도체 디바이스의 제2 영역 내에 각각 위치한 제3 에피 층 및 제4 에피 층; 및
상기 제3 에피 층과 상기 제4 에피 층 사이에 위치한 제2 유전체 핀 - 상기 제2 유전체 핀은 상기 제1 유전 상수보다 작은 제2 유전 상수를 가짐 -
을 포함하는, 반도체 디바이스.
실시예 2. 실시예 1에 있어서,
상기 제1 유전체 핀은 제1 높이를 가지고;
상기 제2 유전체 핀은 제2 높이를 가지며;
상기 제1 높이는 상기 제2 높이보다 큰 것인, 반도체 디바이스.
실시예 3. 실시예 2에 있어서,
상기 제1 에피 층 또는 상기 제2 에피 층은 제3 높이를 가지며;
상기 제3 높이는 상기 제1 높이 이상인 것인, 반도체 디바이스.
실시예 4. 실시예 1에 있어서,
상기 제1 유전체 핀의 윗면은 상기 제1 에피 층 및 상기 제2 에피 층의 최외각 횡측 돌출부 위에 배치되며;
상기 제2 유전체 핀의 윗면은 상기 제3 에피 층 및 상기 제4 에피 층의 최외각 횡측 돌출부 아래에 배치된 것인, 반도체 디바이스.
실시예 5. 실시예 1에 있어서,
상기 제2 유전체 핀은 상기 제1 유전체 핀보다 많은 수의 유전체 재료를 포함한 것인, 반도체 디바이스.
실시예 6. 실시예 5에 있어서,
상기 제1 유전체 핀은 제1 유전 상수를 가지는 제1 유형의 유전체 재료로 구성되고;
상기 제2 유전체 핀은 제2 유전 상수를 가지는 제2 유형의 유전체 재료 및 제3 유전 상수를 가지는 제3 유형의 유전체 재료로 구성되고;
상기 제1 유전 상수는 상기 제2 유전 상수보다 크며;
상기 제2 유전 상수는 상기 제3 유전 상수보다 큰 것인, 반도체 디바이스.
실시예 7. 실시예 6에 있어서,
상기 제3 유형의 유전체 재료는 상기 제2 유전체 핀 내에서 상기 제2 유형의 유전체 재료 위에 위치된 것인, 반도체 디바이스.
실시예 8. 실시예 6에 있어서,
상기 제1 유전 상수는 약 10 보다 크고;
상기 제2 유전 상수는 약 4 보다 크되 약 10 미만이며;
상기 제3 유전 상수는 약 5 미만인 것인, 반도체 디바이스.
실시예 9. 실시예 1에 있어서,
상기 제2 유전체 핀은 상기 제1 유전체 핀보다 폭이 적어도 두 배 넓은 것인, 반도체 디바이스.
실시예 10. 실시예 1에 있어서,
상기 제1 영역은 메모리 디바이스 영역을 포함하며;
상기 제2 영역은 로직 디바이스 영역을 포함한 것인, 반도체 디바이스.
실시예 11. 실시예 1에 있어서,
상기 제1 영역은 제1 패턴 밀도를 가지고;
상기 제2 영역은 제2 패턴 밀도를 가지며;
상기 제1 패턴 밀도는 상기 제2 패턴 밀도보다 큰 것인, 반도체 디바이스.
실시예 12. 실시예 11에 있어서,
상기 제1 패턴 밀도는 상기 제2 패턴 밀도보다 적어도 두 배 큰 것인, 반도체 디바이스.
실시예 13. 반도체 디바이스로서,
상기 반도체 디바이스의 메모리 디바이스 영역 내에 배치된 제1 소스/드레인 및 제2 소스/드레인;
상기 제1 소스/드레인과 상기 제2 소스/드레인 사이에 배치된 하이 k 핀 구조물;
상기 반도체 디바이스의 로직 디바이스 영역 내에 배치된 제3 소스/드레인 및 제4 소스/드레인; 및
상기 제3 소스/드레인과 상기 제4 소스/드레인 사이에 배치된 하이브리드 핀 구조물
을 포함하고,
상기 제1 소스/드레인과 상기 제2 소스/드레인은 제1 거리만큼 이격되어 있고;
상기 제3 소스/드레인과 상기 제4 소스/드레인은 상기 제1 거리보다 큰 제2 거리만큼 이격되어 있고;
상기 하이 k 핀 구조물은 상기 하이브리드 핀 구조물보다 큰 유전 상수를 가지고;
상기 하이 k 핀 구조물의 윗면은 상기 하이브리드 핀 구조물의 윗면 위에 배치되며;
상기 하이브리드 핀 구조물은 복수의 유형들의 상이한 유전체 재료들을 포함한 것인, 반도체 디바이스.
실시예 14. 실시예 13에 있어서,
상기 하이 k 핀 구조물의 윗면은 상기 제1 소스/드레인 및 상기 제2 소스/드레인의 최외각 횡측 돌출부 위에 배치되며;
상기 하이브리드 핀 구조물의 윗면은 상기 제3 소스/드레인 및 상기 제4 소스/드레인의 최외각 횡측 돌출부 아래에 배치된 것인, 반도체 디바이스.
실시예 15. 방법으로서,
반도체 디바이스의 제1 영역 및 제2 영역 내에 형성된 복수의 디바이스 핀 구조물들을 포함하는 상기 반도체 디바이스를 제공하는 단계 - 상기 제1 영역 내의 상기 디바이스 핀 구조물들 사이에 제1 트렌치가 존재하고, 상기 제2 영역 내의 상기 디바이스 핀 구조물들 사이에 제2 트렌치가 존재함 -;
상기 제1 트렌치를 제1 유전체 층으로 부분적으로 채우는 단계;
상기 제2 트렌치를 제2 유전체 층으로 부분적으로 채우는 단계 - 상기 제2 유전체 층은 상기 제1 유전체 층보다 낮은 유전 상수를 가짐 -;
상기 제2 유전체 층 위에 제3 유전체 층을 형성하는 단계 - 상기 제3 유전체 층은 상기 제2 유전체 층보다 낮은 유전 상수를 가짐 -;
상기 제2 트렌치가 상기 제3 유전체 층 및 상기 제2 유전체 층의 잔존 부분들에 의해 부분적으로 채워지도록 상기 제3 유전체 층 및 상기 제2 유전체 층을 부분적으로 제거하는 단계;
상기 디바이스 핀 구조물들을 리세스하는 단계; 및
상기 리세스된 디바이스 핀 구조물들 위에 에피 층들을 성장시키는 단계
를 포함하며,
상기 제1 유전체 층은 상기 제1 영역에서 제1 서브 세트의 디바이스 핀 구조물들을 분리시키고, 상기 제3 유전체 층 및 상기 제2 유전체 층의 잔존 부분들은 상기 제2 영역에서 제2 서브 세트의 디바이스 핀 구조물들을 분리시키는 것인, 방법.
실시예 16. 실시예 15에 있어서,
상기 제1 영역은 메모리 디바이스 영역을 포함하고 제1 패턴 밀도를 가지고;
상기 제2 영역은 로직 디바이스 영역을 포함하고 제2 패턴 밀도를 가지며;
상기 제1 패턴 밀도는 상기 제2 패턴 밀도보다 큰 것인, 방법.
실시예 17. 실시예 15에 있어서,
상기 제3 유전체 층 및 상기 제2 유전체 층을 부분적으로 제거하는 단계는 평탄화 공정 및 그 후의 에치백 공정을 사용하여 수행되는 것인, 방법.
실시예 18. 실시예 15에 있어서,
상기 디바이스 핀 구조물들을 리세스하는 단계는, 상기 제1 유전체 층에 대한 제1 에칭률, 상기 제2 유전체 층 또는 상기 제3 유전체 층에 대한 제2 에칭률, 및 상기 디바이스 핀 구조물들에 대한 제3 에칭률을 갖는 에칭 공정을 사용하여 수행되고;
상기 제1 에칭률은 상기 제2 에칭률보다 작으며;
상기 제2 에칭률은 상기 제3 에칭률보다 작은 것인, 방법.
실시예 19. 실시예 18에 있어서,
상기 에칭 공정 후에 상기 에피 층들을 성장시키는 단계가 수행되고,
상기 제1 유전체 층은 상기 에피 층들보다 짧으며;
상기 제3 유전체 층 및 상기 제2 유전체 층의 잔존 부분들은 상기 제1 유전체 층보다 짧은 것인, 방법.
실시예 20. 실시예 15에 있어서,
상기 제3 유전체 층 및 상기 제2 유전체 층을 부분적으로 제거한 후, 상기 디바이스 핀 구조물들을 리세스하기 전에,
상기 제3 유전체 층 및 상기 제2 유전체 층의 잔존 부분들 위에 제4 유전체 층을 형성하는 단계;
상기 제4 유전체 층 위에 제5 유전체 층을 형성하는 단계 - 상기 제5 유전체 층은 상기 제4 유전체 층보다 낮은 유전 상수를 가짐-; 및
상기 디바이스 핀 구조물들에 도달할 때까지 상기 제5 유전체 층 및 상기 제4 유전체 층에 평탄화 공정을 수행하는 단계
를 더 포함하는, 방법.

Claims (10)

  1. 반도체 디바이스로서,
    상기 반도체 디바이스의 제1 영역 내에 각각 위치한 제1 에피 층 및 제2 에피 층;
    상기 제1 에피 층과 상기 제2 에피 층 사이에 위치한 제1 유전체 핀 - 상기 제1 유전체 핀은 제1 유전 상수를 가짐 -;
    상기 반도체 디바이스의 제2 영역 내에 각각 위치한 제3 에피 층 및 제4 에피 층; 및
    상기 제3 에피 층과 상기 제4 에피 층 사이에 위치한 제2 유전체 핀 - 상기 제2 유전체 핀은 상기 제1 유전 상수보다 작은 제2 유전 상수를 가짐 -
    을 포함하고,
    상기 제1 유전체 핀의 윗면은 상기 제1 에피 층 및 상기 제2 에피 층의 최외각(outermost) 횡측 돌출부 위에 배치되며;
    상기 제2 유전체 핀의 윗면은 상기 제3 에피 층 및 상기 제4 에피 층의 최외각 횡측 돌출부 아래에 배치된 것인, 반도체 디바이스.
  2. 제1 항에 있어서,
    상기 제1 유전체 핀은 제1 높이를 가지고;
    상기 제2 유전체 핀은 제2 높이를 가지며;
    상기 제1 높이는 상기 제2 높이보다 큰 것인, 반도체 디바이스.
  3. 제2 항에 있어서,
    상기 제1 에피 층 또는 상기 제2 에피 층은 제3 높이를 가지며;
    상기 제3 높이는 상기 제1 높이 이상인 것인, 반도체 디바이스.
  4. 반도체 디바이스로서,
    상기 반도체 디바이스의 제1 영역 내에 각각 위치한 제1 에피 층 및 제2 에피 층;
    상기 제1 에피 층과 상기 제2 에피 층 사이에 위치한 제1 유전체 핀 - 상기 제1 유전체 핀은 제1 유전 상수를 가짐 -;
    상기 반도체 디바이스의 제2 영역 내에 각각 위치한 제3 에피 층 및 제4 에피 층; 및
    상기 제3 에피 층과 상기 제4 에피 층 사이에 위치한 제2 유전체 핀 - 상기 제2 유전체 핀은 상기 제1 유전 상수보다 작은 제2 유전 상수를 가짐 -
    을 포함하고,
    상기 제2 유전체 핀은 상기 제1 유전체 핀보다 많은 수의 유전체 재료를 포함한 것인, 반도체 디바이스.
  5. 제4 항에 있어서,
    상기 제1 유전체 핀은 제1 유전 상수를 가지는 제1 유형의 유전체 재료로 구성되고;
    상기 제2 유전체 핀은 제2 유전 상수를 가지는 제2 유형의 유전체 재료 및 제3 유전 상수를 가지는 제3 유형의 유전체 재료로 구성되고;
    상기 제1 유전 상수는 상기 제2 유전 상수보다 크며;
    상기 제2 유전 상수는 상기 제3 유전 상수보다 큰 것인, 반도체 디바이스.
  6. 제1 항에 있어서,
    상기 제2 유전체 핀은 상기 제1 유전체 핀보다 폭이 적어도 두 배 넓은 것인, 반도체 디바이스.
  7. 제1 항에 있어서,
    상기 제1 영역은 메모리 디바이스 영역을 포함하며;
    상기 제2 영역은 로직 디바이스 영역을 포함한 것인, 반도체 디바이스.
  8. 제1 항에 있어서,
    상기 제1 영역은 제1 패턴 밀도를 가지고;
    상기 제2 영역은 제2 패턴 밀도를 가지며;
    상기 제1 패턴 밀도는 상기 제2 패턴 밀도보다 큰 것인, 반도체 디바이스.
  9. 반도체 디바이스로서,
    상기 반도체 디바이스의 메모리 디바이스 영역 내에 배치된 제1 소스/드레인 및 제2 소스/드레인;
    상기 제1 소스/드레인과 상기 제2 소스/드레인 사이에 배치된 하이 k 핀 구조물;
    상기 반도체 디바이스의 로직 디바이스 영역 내에 배치된 제3 소스/드레인 및 제4 소스/드레인; 및
    상기 제3 소스/드레인과 상기 제4 소스/드레인 사이에 배치된 하이브리드 핀 구조물
    을 포함하고,
    상기 제1 소스/드레인과 상기 제2 소스/드레인은 제1 거리만큼 이격되어 있고;
    상기 제3 소스/드레인과 상기 제4 소스/드레인은 상기 제1 거리보다 큰 제2 거리만큼 이격되어 있고;
    상기 하이 k 핀 구조물은 상기 하이브리드 핀 구조물보다 큰 유전 상수를 가지고;
    상기 하이 k 핀 구조물의 윗면은 상기 하이브리드 핀 구조물의 윗면 위에 배치되며;
    상기 하이브리드 핀 구조물은 복수의 유형들의 상이한 유전체 재료들을 포함한 것인, 반도체 디바이스.
  10. 방법으로서,
    반도체 디바이스의 제1 영역 및 제2 영역 내에 형성된 복수의 디바이스 핀 구조물들을 포함하는 상기 반도체 디바이스를 제공하는 단계 - 상기 제1 영역 내의 상기 디바이스 핀 구조물들 사이에 제1 트렌치가 존재하고, 상기 제2 영역 내의 상기 디바이스 핀 구조물들 사이에 제2 트렌치가 존재함 -;
    상기 제1 트렌치를 제1 유전체 층으로 부분적으로 채우는 단계;
    상기 제2 트렌치를 제2 유전체 층으로 부분적으로 채우는 단계 - 상기 제2 유전체 층은 상기 제1 유전체 층보다 낮은 유전 상수를 가짐 -;
    상기 제2 유전체 층 위에 제3 유전체 층을 형성하는 단계 - 상기 제3 유전체 층은 상기 제2 유전체 층보다 낮은 유전 상수를 가짐 -;
    상기 제2 트렌치가 상기 제3 유전체 층 및 상기 제2 유전체 층의 잔존 부분들에 의해 부분적으로 채워지도록 상기 제3 유전체 층 및 상기 제2 유전체 층을 부분적으로 제거하는 단계;
    상기 디바이스 핀 구조물들을 리세스하는 단계; 및
    상기 리세스된 디바이스 핀 구조물들 위에 에피 층들을 성장시키는 단계
    를 포함하며,
    상기 제1 유전체 층은 상기 제1 영역에서 제1 서브 세트의 디바이스 핀 구조물들을 분리시키고, 상기 제3 유전체 층 및 상기 제2 유전체 층의 잔존 부분들은 상기 제2 영역에서 제2 서브 세트의 디바이스 핀 구조물들을 분리시키는 것인, 방법.
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