CN111106159B - 半导体器件和制造半导体结构的方法 - Google Patents

半导体器件和制造半导体结构的方法 Download PDF

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Abstract

半导体器件包括均位于半导体器件的第一区域中的第一外延层和第二外延层。第一介电鳍位于第一外延层和第二外延层之间。第一介电鳍具有第一介电常数。第三外延层和第四外延层均位于半导体器件的第二区域中。第二介电鳍位于第三外延层和第四外延层之间。第二介电鳍具有小于第一介电常数的第二介电常数。本发明的实施例还涉及制造半导体结构的方法。

Description

半导体器件和制造半导体结构的方法
技术领域
本发明的实施例涉及半导体器件和制造半导体结构的方法。
背景技术
半导体集成电路(IC)行业经历了指数增长。IC材料和设计的技术进步已经产生了多代IC，其中每一代都具有比前一代更小和更复杂的电路。在IC发展的过程中，功能密度(即，每个芯片区域的互连器件的数量)通常已经增加，而几何尺寸(即，可以使用制造工艺产生的最小部件(或线))减小。这种按比例缩小的工艺通常通过提高生产效率和降低相关成本来提供收益。
然而，这种按比例缩小还增加了处理和制造IC的复杂性，并且为了实现这些进步。在IC加工和制造中也需要类似的发展。例如，已经引入了诸如鳍式场效应晶体管(FinFET)的三维晶体管来代替平面晶体管。FinFET提供了减小的短沟道效应、减少的泄漏和更高的电流。换句话说，它们可能比平面器件更快、更小且效率更高。
尽管有这些优点，但是现有的FinFET器件可能仍需要某些改进。例如，可以形成诸如介电鳍的介电结构以调节整体鳍图案密度，增强器件鳍的机械强度和/或增强制造能力。给定的IC芯片可能包括位于不同区域的不同类型的半导体器件，其中介电鳍可以在这些不同区域中发挥不同的作用。这样，可能期望将IC的不同区域中的介电鳍配置为具有不同的特性，例如不同的介电常数和/或不同的高度或宽度。然而，常规IC对于介电鳍的实现通常采用“千篇一律”的方法，这不能优化常规IC的性能。
因此，尽管现有的FinFET器件及其制造通常已足以满足其预期目的，但它们不是在每个方面都已完全令人满意。
发明内容
本发明的实施例提供了一种半导体器件，包括：第一外延层和第二外延层，所述第一外延层和所述第二外延层的每个位于所述半导体器件的第一区域中；第一介电鳍，位于所述第一外延层和所述第二外延层之间，其中，所述第一介电鳍具有第一介电常数；第三外延层和第四外延层，所述第三外延层和所述第四外延层的每个位于所述半导体器件的第二区域中；以及第二介电鳍，位于所述第三外延层与所述第四外延层之间，其中，所述第二介电鳍具有小于所述第一介电常数的第二介电常数。
本发明的另一实施例提供了一种半导体器件，包括：第一源极/漏极和第二源极/漏极，设置在所述半导体器件的存储器器件区域中；高k鳍结构，设置在所述第一源极/漏极和所述第二源极/漏极之间；第三源极/漏极和第四源极/漏极，设置在所述半导体器件的逻辑器件区域中；以及混合鳍结构，设置在所述第三源极/漏极与所述第四源极/漏极之间；其中：所述第一源极/漏极和所述第二源极/漏极间隔开第一距离；所述第三源极/漏极和所述第四源极/漏极间隔开第二距离，所述第二距离大于所述第一距离；所述高k鳍结构具有比所述混合鳍结构更大的介电常数；所述高k鳍结构的上表面设置在所述混合鳍结构的上表面之上；并且所述混合鳍结构包括多种类型的不同介电材料。
本发明的又一实施例提供了一种制造半导体结构的方法，包括：提供半导体器件，所述半导体器件包括形成在所述半导体器件的第一区域和第二区域中的多个器件鳍结构，其中，在所述第一区域中的所述器件鳍结构之间存在第一沟槽，并且其中，在所述第二区域中的所述器件鳍结构之间存在第二沟槽；用第一介电层部分地填充所述第一沟槽；用第二介电层部分地填充所述第二沟槽，其中，所述第二介电层的介电常数比所述第一介电层的介电常数低；在所述第二介电层上方形成第三介电层，其中，所述第三介电层的介电常数比所述第二介电层的介电常数低；部分地去除所述第三介电层和所述第二介电层，使得所述第二沟槽由所述第三介电层和所述第二介电层的剩余部分部分地填充；使所述器件鳍结构凹进；以及在凹进的器件鳍结构上方生长外延层，其中，所述第一介电层将所述第一区域中的所述器件鳍结构的第一子集分隔开，并且其中，所述第三介电层和所述第二介电层的剩余部分将所述第二区域中的所述器件鳍结构的第二子集分隔开。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1是示例FinFET晶体管的立体图。
图2至图16示出了根据本发明的各个实施例的处于制造的各个阶段的半导体器件的截面侧视图。
图17A至图17B示出根据本发明的实施例的半导体器件的顶视图。
图18是示出根据本发明的实施例的制造半导体器件的方法的流程图。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征不同的实施例或实例。下面描述了组件和布置的具体实施例或实例以简化本发明。当然这些仅是实例而不旨在限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明在各个示例中可以重复参考数字和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示讨论的各个实施例和/或配置之间的关系。
此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的空间关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，空间关系术语旨在包括器件在使用或操作工艺中的不同方位。装置可以以其它方式定位(旋转90度或在其它方位)，并且在本文中使用的空间关系描述符可以同样地作相应地解释。
更进一步，当用“约”、“近似”等描述数字或数字范围时，该术语旨在涵盖在包括所述数字的合理范围内的数字，例如在如所描述的数字或本领域技术人员所理解的其他值的+/-10％内。例如，术语“约5nm”涵盖从4.5nm至5.5nm的尺寸范围。
为了追求更高的器件密度、更高的性能和更低的成本，半导体工业已经进入了纳米技术工艺节点。为了实现这些改进，FinFET器件的使用已在半导体行业中获得普及。本发明内容针对但不限于在晶圆的不同区域中形成介电鳍的方法，以便同时优化器件性能并减少晶体管桥接或电短路问题。
为了说明本发明的各个方面，下面以FinFET制造工艺为例进行讨论。就这一点而言，FinFET器件是鳍式场效应晶体管器件，在半导体行业中已经越来越流行。FinFET器件可以是互补金属氧化物半导体(CMOS)器件，包括P型金属氧化物半导体(PMOS)FinFET器件和N型金属氧化物半导体(NMOS)FinFET器件。以下公开将继续以一个或多个FinFET示例来示出本发明的各个实施例，但是应理解，除了特别要求保护的以外，本申请不限于FinFET器件。
参考图1，示出了示例FinFET器件10的立体图。FinFET器件结构10包括N型FinFET器件结构(NMOS)15和P型FinFET器件结构(PMOS)25。FinFET器件结构10包括衬底102。衬底102可以由硅或其他半导体材料制成。可选地或附加地，衬底102可以包括其他元素半导体材料，例如锗。在一些实施例中，衬底102由化合物半导体制成，例如碳化硅、砷化镓、砷化铟或磷化铟。在一些实施例中，衬底102由合金半导体制成，例如硅锗、碳化硅锗、磷砷化镓或磷化镓铟。在一些实施例中，衬底102包括外延层。例如，衬底102可以包括位于体半导体上面的外延层。
FinFET器件结构10还包括一个或多个鳍结构104(例如，Si鳍)，鳍结构104从衬底102在Z方向上延伸并且在Y方向上由间隔件105围绕。鳍结构104在X方向上是伸长的，并且可以可选地包括锗(Ge)。鳍结构104可以通过使用诸如光刻和蚀刻工艺的适当工艺来形成。在一些实施例中，使用干蚀刻或等离子工艺从衬底102蚀刻鳍结构104。在一些其他实施例中，鳍结构104可以通过双重图案化光刻(DPL)工艺形成。DPL是通过将图案分成两个交错的图案来在衬底上构造图案的方法。DPL允许增强器件(例如，鳍)的密度。鳍结构104还包括外延生长材料12，外延生长材料12可以(连同鳍结构104的部分一起)用作FinFET器件结构10的源极/漏极。
形成诸如浅沟槽隔离(STI)结构的隔离结构108以围绕鳍结构104。在一些实施例中，鳍结构104的下部由隔离结构108围绕，并且鳍结构104的上部从隔离结构108突出，如图1所示。换句话说，鳍结构104的一部分嵌入在隔离结构108中。隔离结构108防止电干扰或串扰。
FinFET器件结构10还包括栅极堆叠结构，该栅极堆叠结构包括栅电极110和位于栅电极110下方的栅极介电层(未示出)。栅电极110可以包括多晶硅或金属。金属包括氮化钽(TaN)、镍硅(NiSi)、钴硅(CoSi)、钼(Mo)、铜(Cu)、钨(W)、铝(Al)、钴(Co)、锆(Zr)、铂(Pt)或其他适用的材料。可以在后栅极工艺(或栅极替换工艺)中形成栅电极110。硬掩模层112和114可以用于限定栅电极110。介电层115也可以形成在栅电极110的侧壁上以及硬掩模层112和114上方。
栅极介电层(未示出)可以包括介电材料，诸如氧化硅、氮化硅、氮氧化硅、具有高介电常数(高k)的介电材料或它们的组合。高k介电材料的实例包括氧化铪、氧化锆、氧化铝、二氧化铪-氧化铝合金、氧化铪硅、氮氧化铪硅、氧化铪钽、氧化铪钛、氧化铪锆等或它们的组合。
在一些实施例中，栅极堆叠结构包括附加层，诸如界面层、覆盖层、扩散/阻挡层或其他适用的层。在一些实施例中，栅极堆叠结构形成在鳍结构104的中央部分上方。在一些其他实施例中，多个栅极堆叠结构形成在鳍结构104上方。在一些其他实施例中，栅极堆叠结构包括伪栅极堆叠件，并在执行高热预算工艺之后由金属栅极(MG)替换。
栅极堆叠结构通过沉积工艺、光刻工艺和蚀刻工艺形成。沉积工艺包括化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)、高密度等离子体CVD(HDPCVD)、金属有机CVD(MOCVD)、远程等离子体CVD(RPCVD)、等离子体增强CVD(PECVD)、镀、其他合适的方法和/或它们的组合。光刻工艺包括光刻胶涂布(例如旋涂)、软烘烤、掩模对准、曝光、曝光后烘烤、显影光刻胶、冲洗、干燥(例如硬烘烤)。蚀刻工艺包括干蚀刻工艺或湿蚀刻工艺。可选地，光刻工艺可以通过其他适当的方法来实现或代替，例如无掩模光刻、电子束写入和离子束写入。
与传统的金属氧化物半导体场效应晶体管(MOSFET)器件(也称为平面晶体管器件)相比，FinFET器件具有多个优势。这些优势可能包括更好的芯片面积效率、更高的载流子迁移率以及与平面器件的制造工艺兼容的制造工艺。因此，可能期望设计针对一部分或整个IC芯片使用FinFET器件的集成电路(IC)芯片。
然而，常规的FinFET制造可能仍需要改进。例如，FinFET器件制造可以涉及形成诸如介电鳍的介电结构，以调节整体鳍图案密度，增强器件鳍的机械强度和/或增强制造能力。然而，IC芯片可以包括具有不同功能、设计和/或关注点的不同类型的器件，介电结构不能同时满足所有这些。例如，IC芯片可以包括逻辑器件(例如核心和输入/输出(I/O)器件)以及存储器器件(例如静态随机存取存储器(SRAM)器件)。与SRAM器件相比，逻辑器件可能需要具有更大的源极/漏极外延层，以便优化性能和/或处理输入/输出信号。然而，当在源极/漏极外延层之间形成诸如介电鳍的介电结构时，它们可能潜在地限制源极/漏极外延层的横向外延生长。当发生这种情况时，源极/漏极外延层的减小的尺寸可能不利地影响逻辑器件的性能。另外，源极/漏极外延层的受限制的横向生长还可能导致减小的硅化物面积，以及用于在其上形成导电接触件的较小的着陆面积。由于这些原因，减小介电结构的高度可能是有益的，以使得逻辑器件的源极/漏极外延层的横向生长不受约束。
与逻辑器件相比，SRAM器件可以更小并且可以在密度上给予更高的考虑。换句话说，期望在给定的单位面积内实现大量的SRAM晶体管。这样，伪结构的存在通常不会造成问题，因为SRAM晶体管的源极/漏极外延层的横向生长并不像逻辑器件那么重要。但是，如果减小介电结构的高度，则可能引起桥接问题。换句话说，来自相邻晶体管的源极/漏极外延层可以彼此生长。这可能会导致相邻晶体管之间的电短路，这可能会对SRAM器件的操作产生不利影响，甚至使SRAM器件出现故障。请注意，桥接问题(如果伪结构太短)可能适用于也需要更紧密布局的其他非SRAM器件。例如，对于某些逻辑器件，图案密度比性能(例如，速度或功率)具有更高的优先级。因此，桥接或电短路也可能是这些类型的逻辑器件的关注点。
为了克服上述问题，本发明利用多个处理步骤来形成伪介电结构，伪介电结构在晶圆的不同区域中具有不同的尺寸/形状和介电常数。例如，形成在存储器器件区域(或具有更大图案密度的另一区域)中的伪介电结构具有高且窄的介电鳍结构，具有相对较高的介电常数，而形成在逻辑器件区域(或具有较低图案密度的另一区域)中的伪介电结构具有相对低的介电常数的短而宽的介电鳍结构。结果，可以同时实现针对不同IC区域的相应优先级/目标。现在将在下面参考图2至图18更详细地讨论本发明的各个方面。
图2至图13示出了根据实施例的处于制造的不同阶段的半导体器件200的截面图。参考图2，半导体器件200可以是IC芯片的一部分，并且可以包括位于不同区域中的不同类型的半导体器件。作为示例，半导体器件200包括存储器器件区域210和逻辑器件区域220。在一些实施例中，存储器器件区域210可以包括静态随机存取存储器(SRAM)器件，并且逻辑器件区域220可以包括输入/输出(I/O)器件或核心器件。在题为“通过减小FinFET SRAM中的接触件尺寸来防止栅极-接触件桥接”的美国专利申请第15/636,832号中讨论了示例性SRAM器件的细节，该专利的全部内容结合于此作为参考。
应当理解，尽管在本文中将存储器器件区域210和逻辑器件区域220示出为彼此相邻布置，但这不是必需的。换句话说，在各个实施例中，存储器器件区域210和逻辑器件区域220可以设置为彼此远离(或由其他区域或组件分隔开)。
存储器器件区域210和逻辑器件区域220均形成在衬底(为简单起见，在此未具体示出)上方。在一些实施例中，衬底可以包括体硅衬底。在其他实施例中，衬底可以包括元素半导体，例如晶体结构的硅或锗；化合物半导体，例如硅锗、碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；或它们的组合。在进一步的实施例中，衬底可以包括绝缘体上硅(SOI)衬底。使用注氧隔离、晶圆接合和/或其他合适的方法来制造SOI衬底。衬底还可包括各种隔离部件，例如浅沟槽隔离(STI)部件和由STI部件限定的有源区域。
存储器器件区域210和逻辑器件区域220可以具有不同程度的布局密度。例如，存储器器件区域210可以具有相对较高的布局密度，并且相邻晶体管组件之间的间距可以相对较窄(例如，比逻辑器件区域220中的窄)。相反，逻辑器件区域220可以具有相对较低的布局密度，并且逻辑器件区域220中的相邻晶体管组件之间的间距可以大于存储器器件区域210中的间距。由于区域210和220中的布局密度或组件之间的间距的差异，存储器器件区域210可以称为密集区域，而逻辑器件区域220可以称为稀疏区域。在一些实施例中，存储器器件区域210的图案密度至少是逻辑器件区域220的图案密度的两倍(例如，每单位面积的晶体管数量的至少两倍)。
存储器器件区域210和逻辑器件区域220均包括有源区域。在一些实施例中，有源区域可以作为非平面结构垂直地突出于衬底之上(以及诸如STI的隔离部件之上)，例如作为存储器器件区域210中的鳍结构230-231以及作为逻辑器件区域220中的鳍结构240-242。类似于图1的鳍结构104，鳍结构230-231和240-242的每个以伸长的方式在X方向上水平延伸并且在Z方向上垂直向上突出。鳍结构230-231和240-242也在Y方向上彼此间隔开。鳍结构230-231和240-242可以包括诸如硅(Si)或硅锗(SiGe)的半导体材料，或诸如砷化镓(GaAs)、砷化铟镓(InGaAs)、磷化铟(InP)等的III-V族化合物。鳍结构中的一些可以是n型鳍结构，例如，鳍结构230-231和242可以是n型鳍结构。其他鳍结构可以是p型鳍结构，例如，鳍结构240-241可以是p型鳍结构。应该理解，这些仅仅是非限制性示例。为了便于参考，以下将鳍结构230-231和240-242可互换地称为器件鳍或有源鳍，以与下面讨论的介电鳍区分开。
可以使用硬掩模250-251和260-262通过图案化工艺形成鳍结构230-231和240-242。硬掩模250-251和260-262中的每个分别图案化下面的鳍结构230-231和240-242之一。硬掩模250-251和260-262可以包括介电材料。间隔件270也可以形成在每个鳍结构230-231和240-242上。间隔件270可以包括诸如低k介电材料、氧化硅、氮化硅等的介电材料。在鳍结构230-231和240-242上方(以及在间隔件270上方)形成层275。层275可以包括介电材料并且可以通过诸如CVD、PVD、ALD等的沉积工艺形成。层275可以用作诸如STI结构的隔离结构，并且可以包括单层或多层。在一些实施例中，层275可以包括氧化硅，但是在其他实施例中，层275也可以包括其他材料。可以配置层275的材料成分，使得层275与随后形成的介电层300(形成在层275上方并且在下面更详细地讨论)具有蚀刻选择性。
层275的沉积在半导体器件200中形成沟槽，例如如图2所示的沟槽280、281和282。可以认为沟槽280形成在存储器器件区域210中，同时可以认为沟槽281-282形成在逻辑器件区域220中。沟槽280-282也分别具有横向尺寸290-292(例如，在Y方向上测量)。在一些实施例中，尺寸290-292中的每个可以代表相应沟槽的最大(例如，最宽)横向尺寸。由于存储器器件区域210和逻辑器件区域220中的元件之间的不同的布局密度或间距，尺寸290基本上小于尺寸291-292。在一些实施例中，尺寸291和292的每个可以至少是尺寸290的两倍。
仍然参考图2，高k介电层300形成在存储器器件区域210和逻辑器件区域220中。高k介电层300可以通过诸如CVD、PVD、ALD或它们的组合的沉积工艺形成。在一些实施例中，高k介电层300的介电常数在约4与约10之间，例如，高k介电层300可以包括Si3N4或Al2O3。在一些其他实施例中，高k介电层300具有大于约10的介电常数，例如高k介电层300可以包括La2O3、Y2O3、ZrO2、Ta2O5、HfO2、HfSiO4、TiO2、α-LaAlO3或SrTiO3。如图2所示，由于尺寸290-292的差异，高k介电层300完全填充存储器器件区域210中的沟槽280，但是部分填充逻辑器件区域220中的沟槽281-282。这可以通过配置高k介电层300的沉积工艺参数(例如工艺持续时间)以使其厚度310大于尺寸290的两倍来实现。高k介电层300的填充沟槽280的部分将在存储器器件区域210中形成介电鳍，如下面更详细地讨论的。
现在参考图3，例如在高k介电层300的覆盖沟槽280的一部分上方的存储器器件区域210中形成光刻胶掩模320。光刻胶掩模320可以通过光刻工艺(包括诸如光刻胶涂布(例如旋涂)、软烘烤、掩模对准、曝光、曝光后烘烤、光刻胶显影、冲洗、干燥(例如硬烘烤)等步骤)形成。在一些实施例中，光刻胶掩模320可以包括具有底层(BL层)、中间层(ML)和顶层(PR)的三层光刻胶。
现在参考图4，对半导体器件200执行蚀刻工艺340。光刻胶掩模320保护下面的高k介电层300的部分在蚀刻工艺340期间不被蚀刻，但是不存在光刻胶掩模320暴露了逻辑器件区域220中的高k介电层300的一部分。结果，蚀刻掉了沟槽281-282中的高k介电层300，而沟槽280中的高k介电层300在执行蚀刻工艺340之后仍然保留。然后例如使用光刻胶剥离或灰化工艺去除光刻胶掩模320。
现在参考图5，对半导体器件200执行另一蚀刻工艺360。蚀刻工艺360可以包括湿蚀刻工艺或干蚀刻工艺。蚀刻工艺360配置为部分地去除高k介电层300的仍然保留的部分。为了在基本不影响层275的情况下去除高k介电层300，蚀刻工艺360可以使用在高k介电层300和层275之间具有高蚀刻选择性的蚀刻剂。换句话说，蚀刻剂配置为使得高k介电层300以比层275大得多的速率(例如，五倍或更高)被蚀刻掉。
高k介电层300的部分填充沟槽280的剩余部分的高度370(在Z方向上测量)可以通过调整蚀刻工艺360的某些工艺参数来控制，例如通过增加或减少蚀刻持续时间。较长的蚀刻持续时间导致较小的高度370，而较短的蚀刻持续时间导致较高的高度370。在任何情况下，在执行蚀刻工艺360之后，高度370均比沟槽280的高度380短。在蚀刻工艺360之后，高k介电层300的部分填充沟槽280的部分可以被称为高k鳍300。
尽管图3至图5示出了其中使用光刻胶掩模320来帮助在存储器器件区域210中形成高k鳍300的实施例，可以理解的是，不是必须使用光刻胶掩模。在一些可选实施例中，蚀刻工艺(诸如蚀刻工艺360)的参数可以配置为引起逻辑器件区域220中的高k介电层300的基本上完全去除，同时存储器器件区域210中的高k介电层300的部分保留完整。在这样的实施例中，即使不形成图案化的光刻胶掩模，高k介电层300的材料与层275之间的高蚀刻选择性也将导致基本上去除高k介电层300，而不会显著损坏下面的层275。
另外，逻辑器件区域220中的高k介电层300的部分具有厚度310(参见图2)，该厚度310基本小于存储器器件区域210中的高k介电层300的部分的有效厚度，该厚度是高k介电层300的填充沟槽280的部分的高度。这样，类似于蚀刻工艺360的蚀刻工艺可能能够完全蚀刻掉逻辑器件区域220中的高k介电层300的部分(直到层275暴露)，而存储器器件区域210中的高k介电层300的部分被部分去除。再次，可以通过调节诸如蚀刻工艺360的蚀刻时间的工艺参数来灵活地调整存储器器件区域210中的高k鳍300的高度370。
在存储器器件区域210中形成高k鳍300(不管所使用的实施例如何)之后，半导体器件200的制造可以继续进行到逻辑器件区域220中的混合鳍的形成。例如，现在参考图6，执行多个沉积工艺390以形成层400和层410。在沉积工艺390的第一个中，层400形成在层275上方并且部分地填充沟槽280-282。形成在存储器器件区域210中的层400的部分形成在高k鳍300的顶部上，而形成在逻辑器件区域220中的层400的部分可以共形地形成在层275的上表面和侧表面上。在一些实施例中，层400包括介电常数小于高k鳍300的介电材料。例如，层400可以包括介电常数在约4至约10之间的范围内的介电材料。可以通过将某些元素掺杂到层400中来实现和/或配置这种介电常数范围。在一些实施例中，层400的介电材料可以包括掺杂的SiCON或掺杂的SiCN。
然后，沉积工艺390中的第二个在层400上方沉积层410。在一些实施例中，可以使用可流动化学气相沉积工艺(FCVD)形成层410，并且层410可以包括介电常数小于约5的介电材料。例如，层410可以包括氧化硅，氧化硅的介电常数略小于4(例如，在约3.7和约3.9之间)。层400和410的组合可以形成具有比高k鳍300更低的总介电常数的混合鳍，如下面更详细地讨论的。
现在参考图7，对半导体器件200执行平坦化工艺430以抛光和平坦化层410。在一些实施例中，平坦化工艺430包括化学机械抛光(CMP)工艺。层410的大部分被抛光掉，直到到达层400。换句话说，层400用作平坦化工艺430的抛光停止层。层410的剩余部分填充沟槽281和282，并具有基本上平坦的(或平的)上表面。
现在参考图8，对半导体器件200执行回蚀刻工艺450。回蚀刻工艺450的工艺参数被配置为使得在层410和层400之间存在蚀刻选择性，使得以基本均匀的方式蚀刻掉层410，而不会显著影响层400。沟槽281-282中的层410的剩余部分的高度470也可以通过调整回蚀刻工艺450的参数来控制，例如通过增加或减少蚀刻持续时间。高度470配置为小于高k鳍300的高度370。如下面更详细地讨论的，高度470和高度370之间的差异将有助于在存储器器件区域210和逻辑器件区域220中形成具有不同高度的不同结构，因为这些结构将在存储器器件区域210和逻辑器件区域220中起到不同的作用。
现在参考图9，执行多个沉积工艺490以形成层500和层510。在沉积工艺490的第一个中，层500形成在层400和410上方，并且部分地填充沟槽281-282。在一些实施例中，层500包括介电常数小于高k鳍300的介电常数的介电材料。例如，层400可以包括介电常数在约4和约10之间的范围内的介电材料。在一些实施例中，层400和500形成为具有相同类型的介电材料。在一些实施例中，沟槽281中的层500的部分和沟槽282中的层500的部分具有基本相同的厚度。
沉积工艺490中的第二个沉积工艺将层510沉积在层500上方。在一些实施例中，层510可以使用FCVD形成，并且可以包括介电常数小于约5的介电材料。层410和510形成为具有相同类型的介电材料，诸如氧化硅。
现在参考图10，对半导体器件200执行平坦化工艺530，以抛光和平坦化位于鳍结构230-231和240-242之上的各个层。在一些实施例中，平坦化工艺530包括CMP工艺。抛光并研磨掉层510、500、400和275的部分以及硬掩模250-251和260-262，直到到达鳍结构230-231和/或240-242。换句话说，鳍结构230-231和240-242用作平坦化工艺530的抛光停止层。因此，平坦化工艺530也暴露鳍结构230-231和240-242的上表面以及高k鳍300与层400、500和510的上表面。
现在参考图11，对半导体器件200执行蚀刻工艺550以部分地去除层275。在一些实施例中，执行蚀刻工艺550使得层275的剩余部分的上表面560基本上设置在鳍结构230-231和240-242的上表面570下方。
现在参考图12，对半导体器件200执行源极/漏极凹进工艺600以部分去除鳍结构230-231和240-242。鳍结构230-231和240-242的被去除的部分位于栅极结构的外部，其中该栅极结构可以类似于图1的栅电极110。源极/漏极区域将形成在鳍结构230-231和240-242的剩余部分上。层400-410的剩余部分构成混合鳍，因为它是既包括层400又包括层410的混合结构。与高k鳍300相比，混合鳍400-410更短、更宽(例如，至少两倍宽)，并且具有较低的介电常数。另外，尽管高k介电鳍300可以包括单一介电材料，但是混合鳍400-410可以包括多种类型的介电材料，每种介电材料具有不同的介电常数(均低于高k鳍300的介电常数)。
在一些实施例中，源极/漏极凹进工艺600包括一个或多个蚀刻工艺。蚀刻工艺配置为在鳍结构230-231、240-242、混合鳍400-410和高k鳍300之间具有蚀刻选择性。例如，鳍结构230-231和240-242以第一速率蚀刻掉，混合鳍400-410以第二速率蚀刻掉，高k鳍300以第三速率蚀刻掉，其中第一速率大于第二速率，第二速率大于第三速率。换句话说，以最快的速率蚀刻掉鳍结构230-231和240-242，以最慢的速率蚀刻掉高k鳍300，并且以中间的某个速率蚀刻掉混合鳍400-410。
因此，在执行源极/漏极凹进工艺600之后，鳍结构230-231和240-242基本上被蚀刻至层275的上表面560附近的水平，而高k鳍300基本上是完整的。与高k鳍300相比，混合鳍400-410在高度上具有更大的减小，但是不如鳍结构230-231和240-242那么多。如图12所示，距离(或高度)610将层275的上表面560与高k鳍300的上表面620的最高点(其可能呈现出“凹陷”或弯曲轮廓)分隔开，并且距离630(或高度)将层275的上表面560与混合鳍400-410的上表面640的最高点(也可以呈现出“凹陷”轮廓)分隔开。由于上述不同的蚀刻速率，距离610基本上大于距离630。例如，距离610与距离630之间的比率在约20：1至约1.5：1的范围内。在其他实施例中，距离610可以基本上等于(或不小于)距离630。如下面更详细地讨论的，较高的高k鳍300允许其防止存储器器件区域210中的相邻的外延生长的源极/漏极之间的不希望的合并，而较短的混合鳍400-410意味着它不会限制逻辑器件区域220中的源极/漏极的横向外延生长。因此，本发明可以针对IC的不同区域同时实现两个不同目的。
现在参考图13，可以对半导体器件200执行外延生长工艺700，使得在鳍结构230-231、240-241和242的上表面上分别外延生长源极/漏极外延层730-731、740和742。在一些实施例中，源极/漏极外延层730-731和742是n型外延层，例如它们可以包含磷硅(SiP)，而源极/漏极外延层740可以是p型外延层，例如，它可以包含硅锗(SiGe)。
注意，源极/漏极外延层740由两个外延层形成，该两个外延层分别生长在鳍结构240-242上，但是横向合并在一起。在所示的实施例中，外延层的合并以形成源极/漏极外延层740可能是有意的并且是期望的，因为这些源极/漏极不需要被电隔离，并且较大尺寸的源极/漏极外延层740可以导致更快的逻辑器件性能。源极/漏极外延层740与源极/漏极外延层742合并是不希望的。但是，由于鳍结构241和242在Y方向上横向分隔开相对较长的距离750，在源极/漏极外延层740和742之间合并的风险较低。这样，即使混合鳍400-410较短并且基本上不防止逻辑器件区域220中的源极/漏极外延层740和742的横向外延生长，这也不是问题。混合鳍400-410的较短的距离630(例如，高度)也意味着它将不会不适当地干扰源极/漏极外延层740-742的横向外延生长。例如，在一些实施例中，混合鳍400-410的上表面640的最高点仍然位于源极/漏极外延层740或742的最外侧横向突起755下方。注意，上表面640还设置在上表面620下方。
期望源极/漏极外延层740-742具有更大的尺寸，以便改善逻辑器件区域220中的器件性能。例如，逻辑器件区域220中的I/O器件可能需要较大的尺寸以处理可能具有较大波动的输入/输出信号。作为另一个示例，较大的源极/漏极外延层可以增加外延应力，这可以改善器件性能。作为进一步的示例，较大的源极/漏极外延层可以导致更大的表面积以减小硅化物的电阻，这可以提高器件速度。作为又一示例，较大的源极/漏极外延层对应于用于在其上形成导电源极/漏极接触件的较大的着陆区域或窗口。由于这些原因，有益的是不限制逻辑器件区域220中的源极/漏极外延层740-742的横向外延生长。本发明通过确保混合鳍400-410充分地短来实现该目的，例如短于源极/漏极外延层740-742的最外侧横向突起755。
同时，相对较高的高k鳍300可以基本上防止相邻定位的源极/漏极外延层730-731之间的不期望的横向合并。例如，如图13所示，距离770将外延层730-731的上表面780和层275的上表面560分隔开。距离770可以大于距离610，但是该距离是足够长的(或者说，高k鳍300足够高)，使得高k鳍300的上表面620设置在源极/漏极外延层730-731的最外侧横向突起790之上(或比最外侧横向突起790高)。因此，高k鳍300可以有效地防止源极/漏极外延层730-731的不期望的横向合并。
高k鳍300和混合鳍400-410之间的不同介电常数也提高了半导体器件200的性能。例如，由于存储器器件区域210的主要目的是防止相邻的源极/漏极外延层(例如源极/漏极外延层730-731)之间的桥接(例如，电短路)，高k鳍300的相对较高的介电常数值可以改善相邻源极/漏极外延层之间的电隔离。另一方面，如果以这样高的介电常数实现混合鳍400-410，则由于器件速度与介电常数成反比(例如，更高的介电常数对应于更大的电容，更大的电容会降低速度，特别是在高频应用中)，因此逻辑器件区域220中的诸如速度的器件性能将降低。由于防止桥接不是逻辑器件区域220中的重要问题，而维持快的速度是重要问题，所以本发明通过确保混合鳍400-410具有相对低的介电常数来在逻辑器件区域220中实现这些目的。
可以理解的是，上面讨论的图2至图13将一系列截面图示出为“源极/漏极切割”，这意味着这些图中的横截面是沿源极/漏极的一部分截取的(例如，在对应于图1所示的切割线A-A’的半导体器件200的一部分上)。为了进一步说明本发明的器件结构，图14示出具有“栅极切割”的截面图，这意味着图14中的横截面是在栅极本身上(例如，对应于图1所示的切割线B-B’的半导体器件200的一部分上)截取的。图14所示的制造阶段对应于图13所示的相同制造阶段。换句话说，已经形成了高k鳍300和混合鳍400-410，源极/漏极区域已经凹进，并且已经形成了源极/漏极外延层730-731和740-742。
参考图14，栅极结构800位于鳍结构230-231和240-242上方、层275上方以及高k鳍300和混合鳍400-410上方。栅极结构800在Y方向上横向延伸，并且在Z方向上垂直向上延伸。栅极结构800部分地包裹鳍结构230-231和240-242以及高k鳍300和混合鳍400-410的顶面和侧表面。鳍结构230-231和240-242的直接位于栅极结构800下方的部分可以用作相应晶体管的沟道区域。
栅极结构800可以包括栅极电介质和栅电极。在一些实施例中，栅极电介质可以是介电常数大于氧化硅的介电常数的高k电介质，并且栅电极可以是金属栅电极。可以通过栅极替换工艺来形成金属栅电极，在该栅极替换工艺中，首先形成伪多晶硅栅电极，然后去除伪多晶硅栅电极，并且形成金属栅电极来代替去除的伪多晶硅栅电极。金属栅电极可以包括配置为调节功函数的功函金属，以及用作金属栅电极的主要导电部分的填充金属。
注意，栅极结构800下方的混合鳍400-410也可以包括层500。这是因为栅极结构800下方的层500的一部分未由上面参考图12讨论的源极/漏极凹进工艺600去除。这样，可以说栅极结构800下面的混合鳍包括三层：层400、410和500。由于层500仍然具有相对较低的介电常数，所以栅极结构800下方的混合鳍400-410和500的总介电常数仍然小于高k鳍300的介电常数。
图15示出了半导体器件200的可选实施例。图15所示的制造阶段对应于图2所示的制造阶段。出于一致性和清楚性的原因，在图2和图15中均出现的相似的组件将被标记为相同。图2所示的实施例与图15所示的实施例之间的一个区别在于，在图15所示的实施例中形成了额外的层850。在一些实施例中，层850可以包括介电层。层850形成在层275和层300之间。换句话说，层850形成为在沉积层300之前部分地填充在沟槽280-282中。这样，沟槽280-282的宽度或横向尺寸290-292可以通过配置层850的厚度来控制(例如减小)沟，这意味着也可以更精细地控制沟槽280-282的纵横比(例如，高度对宽度)。在层300的沉积之后，可以对图15所示的可选实施例执行上面参考图2至图14讨论的相同的处理步骤。因此，可选实施例将具有与上述主要实施例基本相似的器件200，除了在最终结构中增加了层850。
图16示出了本发明的又一可选实施例。在该可选实施例中，示出了逻辑器件区域220(但未示出存储器器件区域210)。图16所示的制造阶段对应于图13所示的制造阶段，其中执行外延生长工艺700以在鳍结构910、911、912-913和914上分别形成源极/漏极外延层930、931、932和934。在一些实施例中，鳍结构910、912和913可以是PMOS鳍，而鳍结构911和914可以是NMOS鳍。因此，源极/漏极外延层930和932可以是SiGe外延层，而源极/漏极外延层931和934可以是SiP外延层。
鳍结构911和912分隔开距离950，而鳍结构910和911分隔开小于距离950的距离960。由于距离950和960之间的差异，与图13所示的实施例类似，混合鳍结构400-410仍可以形成在源极/漏极外延层931-932之间。但是，由于距离960较小，所以在源极/漏极外延层930-931之间形成的介电结构可以仅包括层400但不包括层410。这是因为相对于层400的厚度的小距离960导致层400在上面参考图6讨论的沉积工艺390期间完全填充了沟槽(类似于沟槽281)。因此，将不会形成层410来填充这种沟槽，因此，源极/漏极外延层930-931之间的所得介电结构不包括层410。
图17A示出了存储器器件区域210的一部分的顶视图，并且图17B示出了逻辑器件区域220的一部分的顶视图。在一些实施例中，存储器器件区域210可以包括SRAM器件，SRAM器件包括上拉晶体管PU1、PU2、下拉晶体管PD1、PD2以及传输门晶体管PG1、PG2。逻辑器件区域220包括各种PMOS和NMOS晶体管。对于SRAM和逻辑器件而言，它们均包括多个栅极结构800，栅极结构800示出为在Y方向上延伸的伸长结构。SRAM器件包括多个源极/漏极外延层1000，源极/漏极外延层1000可以类似于以上讨论的源极/漏极外延层730-731。逻辑器件包括多个源极/漏极外延层1010，源极/漏极外延层1010可以类似于以上讨论的源极/漏极外延层740-742。
SRAM器件还包括多个高k鳍300，每个高k鳍300在X方向上以伸长的方式延伸。如图17A所示，高k鳍300在Y方向上将源极/漏极外延层1000分隔开。同时，逻辑器件还包括多个混合鳍400(也可以包括层410和/或层500，为简单起见，在此未示出)，每个混合鳍400在X方向上以伸长的方式延伸。如图17B所示，混合鳍400在Y方向上将源极/漏极外延层1010分隔开。如上所述，由于高k鳍300和混合鳍400之间的尺寸和介电常数的差异，本发明可以同时实现分别对于SRAM器件和逻辑器件唯一的不同目的。
图18是示出根据本发明的实施例的方法1200的流程图。方法1200包括提供半导体器件的步骤1210，该半导体器件包括形成在半导体器件的第一区域和第二区域中的多个器件鳍结构。在第一区域中的器件鳍结构之间存在第一沟槽。在第二区域中的器件鳍结构之间存在第二沟槽。在一些实施例中，第一区域包括存储器器件区域并且具有第一图案密度，第二区域包括逻辑器件区域并且具有第二图案密度，并且第一图案密度大于第二图案密度。
方法1200包括用第一介电层部分填充第一沟槽的步骤1220。
方法1200包括用第二介电层部分填充第二沟槽的步骤1230。第二介电层具有比第一介电层低的介电常数。
方法1200包括在第二介电层上方形成第三介电层的步骤1240。第三介电层具有比第二介电层低的介电常数。在一些实施例中，使用平坦化工艺和随后的回蚀刻工艺来执行部分去除第三介电层和第二介电层。
方法1200包括部分去除第三介电层和第二介电层的步骤1250，使得第二沟槽由第三介电层和第二介电层的剩余部分部分地填充。
方法1200包括使器件鳍结构凹进的步骤1260。在一些实施例中，使用具有相对于第一介电层的第一蚀刻速率、相对于第二介电层或第三介电层的第二蚀刻速率以及相对于器件鳍结构的第三蚀刻速率的蚀刻工艺来执行使器件鳍结构凹进。第一蚀刻速率小于第二蚀刻速率。第二蚀刻速率小于第三蚀刻速率。在一些实施例中，在执行蚀刻工艺和生长外延层之后：第一介电层短于外延层，并且第三介电层和第二介电层的剩余部分短于第一介电层。
方法1200包括在凹进的器件鳍结构上方生长外延层的步骤1270。第一介电层将第一区域中的器件鳍结构的第一子集分隔开，并且其中第三介电层和第二介电层的剩余部分将第二区域中的器件鳍结构的第二子集分隔开。
应当理解，可以在方法1200的步骤1210-1270之前、期间或之后执行附加工艺。例如，方法1200还可以包括在部分去除第三介电层和第二介电层之后但在使器件鳍结构凹进之前执行的步骤。这些步骤可以包括：在第三介电层和第二介电层的剩余部分上方形成第四介电层，在第四介电层上方形成第五介电层，其中第五介电层具有比第四介电层低的介电常数，以及对第五介电层和第四介电层执行平坦化处理，直到到达器件鳍结构。为了简单起见，这里不详细讨论其他附加步骤。
总之，本发明在FinFET制造中形成介电伪结构。在具有相对低的图案密度的稀疏区域和具有相对高的图案密度的密集区域中形成介电鳍。图案密度适合于不同类型的器件。例如，稀疏区域中的器件可以包括逻辑器件或I/O器件，其中性能(例如，速度、功率等)或工艺窗口(例如，接触着陆区域)比具有高晶体管密度更有价值。相比之下，密集区域中的器件可以包括存储器器件(例如，SRAM)或其他类型的逻辑器件，其中相比于性能，高晶体管密度可以被认为更有价值。根据本发明的实施例，与稀疏区域中的介电鳍相比，密集区域中的介电鳍具有更高的高度和更大的介电常数，以便同时针对密集和稀疏区域优化不同的目标。
基于以上讨论，可以看出，本发明提供了优于常规FinFET器件的优点。然而，应当理解，其他实施例可以提供附加的优点，并且在此不必公开所有优点，并且没有特定的优点是所有实施例都需要的。一个优点是，稀疏区域中的介电鳍(可以是混合结构)的较短高度允许稀疏区域中的源极/漏极外延层不会受到介电鳍的限制。在稀疏区域的任何地方都不太可能发生桥接，因为器件鳍(以及因此生长在其上的外延层)之间的间距足够大。稀疏区域中源极/漏极外延层的完全生长优化了诸如外延应力、用于硅化物形成的较大的表面积、增大的接触着陆窗口等的参数，从而增强了稀疏区域中的器件的性能。另一个优点是，由于密集区域中的介电鳍仍然足够高以阻止源极/漏极外延层的横向合并，因此仍然可以在密集区域中防止电桥接。此外，稀疏和密集区域中的介电鳍的不同介电常数也有助于优化性能。例如，稀疏区域中的介电鳍的相对较低的介电常数意味着寄生电容将较低，这导致更快的器件速度，特别是对于高频应用。同时，密集区域中的介电鳍的相对较高的介电常数意味着这些介电鳍在为密集区域中的相邻源极/漏极外延层提供电隔离方面更有效。以此方式，本发明同时缓解了稀疏区域和密集区域中的器件的不同问题并优化了器件的不同标准。其他优点包括与现有FinFET制造的兼容性，因此本发明不需要额外的处理，因此易于实现且便宜。
上述的先进光刻工艺、方法和材料可以用于许多应用中，包括鳍式场效应晶体管(FinFET)。例如，可以图案化鳍以在部件之间产生相对紧密的间距，上述公开非常适合于这些间距。另外，可以根据以上公开来处理用于形成FinFET的鳍的间隔件，也称为心轴。
本发明的一个方面涉及一种半导体器件。该半导体器件包括：第一外延层和第二外延层，均位于半导体器件的第一区域中；第一介电鳍，位于第一外延层和第二外延层之间，其中，第一介电鳍具有第一介电常数；第三外延层和第四外延层，均位于半导体器件的第二区域中；以及第二介电鳍，位于第三外延层与第四外延层之间，其中第二介电鳍具有小于第一介电常数的第二介电常数。
在上述半导体器件中，其中：所述第一介电鳍具有第一高度；所述第二介电鳍具有第二高度；并且所述第一高度大于所述第二高度。
在上述半导体器件中，其中：所述第一介电鳍具有第一高度；所述第二介电鳍具有第二高度；并且所述第一高度大于所述第二高度；所述第一外延层或所述第二外延层具有第三高度；并且所述第三高度大于或等于所述第一高度。
在上述半导体器件中，其中：所述第一介电鳍的上表面设置在所述第一外延层和所述第二外延层的最外侧横向突起之上；并且所述第二介电鳍的上表面设置在所述第三外延层和所述第四外延层的最外侧横向突起下方。
在上述半导体器件中，其中，所述第二介电鳍比所述第一介电鳍包括更大数量的介电材料。
在上述半导体器件中，其中，所述第二介电鳍比所述第一介电鳍包括更大数量的介电材料；所述第一介电鳍包括具有所述第一介电常数的第一类型的介电材料；所述第二介电鳍包括具有第二介电常数的第二类型的介电材料和具有第三介电常数的第三类型的介电材料；所述第一介电常数大于所述第二介电常数；并且所述第二介电常数大于所述第三介电常数。
在上述半导体器件中，其中，所述第二介电鳍比所述第一介电鳍包括更大数量的介电材料；所述第一介电鳍包括具有所述第一介电常数的第一类型的介电材料；所述第二介电鳍包括具有第二介电常数的第二类型的介电材料和具有第三介电常数的第三类型的介电材料；所述第一介电常数大于所述第二介电常数；并且所述第二介电常数大于所述第三介电常数，其中，所述第三类型的介电材料位于所述第二介电鳍中的所述第二类型的介电材料上方。
在上述半导体器件中，其中，所述第二介电鳍比所述第一介电鳍包括更大数量的介电材料；所述第一介电鳍包括具有所述第一介电常数的第一类型的介电材料；所述第二介电鳍包括具有第二介电常数的第二类型的介电材料和具有第三介电常数的第三类型的介电材料；所述第一介电常数大于所述第二介电常数；并且所述第二介电常数大于所述第三介电常数；所述第一介电常数大于10；所述第二介电常数小于10但大于4；并且所述第三介电常数小于5。
在上述半导体器件中，所述第二介电鳍的宽度至少是所述第一介电鳍的宽度的两倍。
在上述半导体器件中，其中：所述第一区域包括存储器器件区域；并且所述第二区域包括逻辑器件区域。
在上述半导体器件中，其中：所述第一区域具有第一图案密度；所述第二区域具有第二图案密度；并且所述第一图案密度大于所述第二图案密度。
在上述半导体器件中，其中：所述第一区域具有第一图案密度；所述第二区域具有第二图案密度；并且所述第一图案密度大于所述第二图案密度，其中，所述第一图案密度至少是所述第二图案密度的两倍。
本发明的另一方面涉及一种半导体器件。该半导体器件包括：第一源极/漏极和第二源极/漏极，设置在半导体器件的存储器器件区域中；高k鳍结构，设置在第一源极/漏极和第二源极/漏极之间；第三源极/漏极和第四源极/漏极，设置在半导体器件的逻辑器件区域中；以及混合鳍结构，设置在第三源极/漏极与第四源极/漏极之间。第一源极/漏极和第二源极/漏极间隔开第一距离。第三源极/漏极和第四源极/漏极间隔开第二距离，第二距离大于第一距离。高k鳍结构具有比混合鳍结构更大的介电常数。高k鳍结构的上表面设置在混合鳍结构的上表面之上。混合鳍结构包括多种类型的不同介电材料。
在上述半导体器件中，其中：所述高k鳍结构的上表面设置在所述第一源极/漏极和所述第二源极/漏极的最外侧横向突起之上；并且所述混合鳍结构的上表面设置在所述第三源极/漏极和所述第四源极/漏极的最外侧横向突起下方。
本发明的另一方面涉及一种制造半导体的方法。该方法包括：提供半导体器件，该半导体器件包括形成在半导体器件的第一区域和第二区域中的多个器件鳍结构，其中在第一区域中的器件鳍结构之间存在第一沟槽，并且其中在第二区域中的器件鳍结构之间存在第二沟槽；用第一介电层部分地填充第一沟槽；用第二介电层部分地填充第二沟槽，其中第二介电层的介电常数比第一介电层的介电常数低。在第二介电层上方形成第三介电层，其中第三介电层的介电常数比第二介电层的介电常数低。部分地去除第三介电层和第二介电层，使得第二沟槽由第三介电层和第二介电层的剩余部分部分地填充；使器件鳍结构凹进；以及在凹进的器件鳍结构上方生长外延层，其中第一介电层将第一区域中的器件鳍结构的第一子集分隔开，并且其中第三介电层和第二介电层的剩余部分将第二区域中的器件鳍结构的第二子集分隔开。
在上述方法中，其中：所述第一区域包括存储器器件区域并且具有第一图案密度；所述第二区域包括逻辑器件区域并且具有第二图案密度；并且所述第一图案密度大于所述第二图案密度。
在上述方法中，其中，使用平坦化工艺和随后的回蚀刻工艺来执行部分地去除所述第三介电层和所述第二介电层。
在上述方法中，其中：使用蚀刻工艺执行使所述器件鳍结构凹进，所述蚀刻工艺相对于所述第一介电层具有第一蚀刻速率、相对于所述第二介电层或所述第三介电层具有第二蚀刻速率并且相对于所述器件鳍结构具有第三蚀刻速率；所述第一蚀刻速率小于所述第二蚀刻速率；并且所述第二蚀刻速率小于所述第三蚀刻速率。
在上述方法中，其中：使用蚀刻工艺执行使所述器件鳍结构凹进，所述蚀刻工艺相对于所述第一介电层具有第一蚀刻速率、相对于所述第二介电层或所述第三介电层具有第二蚀刻速率并且相对于所述器件鳍结构具有第三蚀刻速率；所述第一蚀刻速率小于所述第二蚀刻速率；并且所述第二蚀刻速率小于所述第三蚀刻速率，在所述蚀刻工艺和执行生长所述外延层之后：所述第一介电层短于所述外延层；并且所述第三介电层和所述第二介电层的剩余部分短于所述第一介电层。
在上述方法中，在部分地去除所述第三介电层和所述第二介电层之后但在使所述器件鳍结构凹进之前，还包括：在所述第三介电层和所述第二介电层的剩余部分上方形成第四介电层；在所述第四介电层上方形成第五介电层，其中，所述第五介电层的介电常数比所述第四介电层的介电常数低；以及对所述第五介电层和所述第四介电层执行平坦化工艺，直至到达所述器件鳍结构。
前述内容概述了几个实施例的特征，使得本领域技术人员可以更好地理解以下详细描述。本领域技术人员应当理解，他们可以容易地将本发明用作设计或修改其他过程和结构的基础，以实现与本文介绍的实施例相同的目的和/或实现相同的优点。本领域技术人员还应该认识到，这样的等效构造不脱离本发明的精神和范围，并且在不脱离本发明的精神和范围的前提下，它们可以进行各种改变、替换和变更。例如，通过对位线导体和字线导体采用不同的厚度，可以实现导体的不同电阻。然而，也可以使用改变金属导体的电阻的其他技术。

Claims (20)

1.一种半导体器件，包括：
第一外延层和第二外延层，所述第一外延层和所述第二外延层的每个位于所述半导体器件的第一区域中；
第一介电鳍，位于所述第一外延层和所述第二外延层之间，其中，所述第一介电鳍具有第一介电常数；
第三外延层和第四外延层，所述第三外延层和所述第四外延层的每个位于所述半导体器件的第二区域中；以及
第二介电鳍，位于所述第三外延层与所述第四外延层之间，其中，所述第二介电鳍具有小于所述第一介电常数的第二介电常数；
其中，所述第一介电鳍的上表面设置在所述第一外延层和所述第二外延层的最外侧横向突起之上；并且
所述第二介电鳍的上表面设置在所述第三外延层和所述第四外延层的最外侧横向突起下方。
2.根据权利要求1所述的半导体器件，其中：
所述第一介电鳍具有第一高度；
所述第二介电鳍具有第二高度；并且
所述第一高度大于所述第二高度。
3.根据权利要求2所述的半导体器件，其中：
所述第一外延层或所述第二外延层具有第三高度；并且
所述第三高度大于或等于所述第一高度。
4.根据权利要求1所述的半导体器件，其中：
所述第一介电鳍的上表面具有弯曲轮廓。
5.根据权利要求1所述的半导体器件，其中，所述第二介电鳍比所述第一介电鳍包括更大数量的介电材料。
6.根据权利要求5所述的半导体器件，其中：
所述第一介电鳍包括具有所述第一介电常数的第一类型的介电材料；
所述第二介电鳍包括具有第二介电常数的第二类型的介电材料和具有第三介电常数的第三类型的介电材料；
所述第一介电常数大于所述第二介电常数；并且
所述第二介电常数大于所述第三介电常数。
7.根据权利要求6所述的半导体器件，其中，所述第三类型的介电材料位于所述第二介电鳍中的所述第二类型的介电材料上方。
8.根据权利要求6所述的半导体器件，其中：
所述第一介电常数大于10；
所述第二介电常数小于10但大于4；并且
所述第三介电常数小于5。
9.根据权利要求1所述的半导体器件，所述第二介电鳍的宽度至少是所述第一介电鳍的宽度的两倍。
10.根据权利要求1所述的半导体器件，其中：
所述第一区域包括存储器器件区域；并且
所述第二区域包括逻辑器件区域。
11.根据权利要求1所述的半导体器件，其中：
所述第一区域具有第一图案密度；
所述第二区域具有第二图案密度；并且
所述第一图案密度大于所述第二图案密度。
12.根据权利要求11所述的半导体器件，其中，所述第一图案密度至少是所述第二图案密度的两倍。
13.一种半导体器件，包括：
第一源极/漏极和第二源极/漏极，设置在所述半导体器件的存储器器件区域中；
高k鳍结构，设置在所述第一源极/漏极和所述第二源极/漏极之间；
第三源极/漏极和第四源极/漏极，设置在所述半导体器件的逻辑器件区域中；以及
混合鳍结构，设置在所述第三源极/漏极与所述第四源极/漏极之间；
其中：
所述第一源极/漏极和所述第二源极/漏极间隔开第一距离；
所述第三源极/漏极和所述第四源极/漏极间隔开第二距离，所述第二距离大于所述第一距离；
所述高k鳍结构具有比所述混合鳍结构更大的介电常数；
所述高k鳍结构的上表面设置在所述第一源极/漏极和所述第二源极/漏极的最外侧横向突起之上；
所述混合鳍结构的上表面设置在所述第三源极/漏极和所述第四源极/漏极的最外侧横向突起下方；并且
所述混合鳍结构包括多种类型的不同介电材料。
14.根据权利要求13所述的半导体器件，其中：
所述高k鳍结构的上表面设置在所述混合鳍结构的上表面之上。
15.一种制造半导体结构的方法，包括：
提供半导体器件，所述半导体器件包括形成在所述半导体器件的第一区域和第二区域中的多个器件鳍结构，其中，在所述第一区域中的所述器件鳍结构之间存在第一沟槽，并且其中，在所述第二区域中的所述器件鳍结构之间存在第二沟槽；
用第一介电层部分地填充所述第一沟槽；
用第二介电层部分地填充所述第二沟槽，其中，所述第二介电层的介电常数比所述第一介电层的介电常数低；
在所述第二介电层上方形成第三介电层，其中，所述第三介电层的介电常数比所述第二介电层的介电常数低；
部分地去除所述第三介电层和所述第二介电层，使得所述第二沟槽由所述第三介电层和所述第二介电层的剩余部分部分地填充；
使所述器件鳍结构凹进；以及
在凹进的器件鳍结构上方生长外延层，其中，所述第一介电层将所述第一区域中的所述器件鳍结构的第一子集分隔开，并且其中，所述第三介电层和所述第二介电层的剩余部分将所述第二区域中的所述器件鳍结构的第二子集分隔开，其中，所述第一介电层的上表面设置在所述器件鳍结构的第一子集上方的所述外延层的最外侧横向突起之上，所述第三介电层和所述第二介电层的剩余部分的上表面设置在所述器件鳍结构的第二子集上方的所述外延层的最外侧横向突起下方。
16.根据权利要求15所述的方法，其中：
所述第一区域包括存储器器件区域并且具有第一图案密度；
所述第二区域包括逻辑器件区域并且具有第二图案密度；并且
所述第一图案密度大于所述第二图案密度。
17.根据权利要求15所述的方法，其中，使用平坦化工艺和随后的回蚀刻工艺来执行部分地去除所述第三介电层和所述第二介电层。
18.根据权利要求15所述的方法，其中：
使用蚀刻工艺执行使所述器件鳍结构凹进，所述蚀刻工艺相对于所述第一介电层具有第一蚀刻速率、相对于所述第二介电层或所述第三介电层具有第二蚀刻速率并且相对于所述器件鳍结构具有第三蚀刻速率；
所述第一蚀刻速率小于所述第二蚀刻速率；并且
所述第二蚀刻速率小于所述第三蚀刻速率。
19.根据权利要求18所述的方法，其中，在所述蚀刻工艺和执行生长所述外延层之后：
所述第一介电层短于所述外延层；并且
所述第三介电层和所述第二介电层的剩余部分短于所述第一介电层。
20.根据权利要求15所述的方法，在部分地去除所述第三介电层和所述第二介电层之后但在使所述器件鳍结构凹进之前，还包括：
在所述第三介电层和所述第二介电层的剩余部分上方形成第四介电层；
在所述第四介电层上方形成第五介电层，其中，所述第五介电层的介电常数比所述第四介电层的介电常数低；以及
对所述第五介电层和所述第四介电层执行平坦化工艺，直至到达所述器件鳍结构。
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