CN111508962B - 集成电路、存储器和存储器阵列 - Google Patents

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Abstract

公开了基于鳍的阱条以用于改进存储器阵列的性能，诸如静态随机存取存储器阵列。示例性的阱条单元设置在第一存储器单元和第二存储器单元之间。阱条单元包括设置在衬底中的p阱、第一n阱和第二n阱。p阱、第一n阱和第二n阱配置在阱条单元中，使得阱条单元的中间部分沿着栅极长度方向没有第一n阱和第二n阱。阱条单元还包括到p阱的p阱拾取区和到第一n阱、第二n阱或两者的n阱拾取区。p阱沿着栅极长度方向具有I形的顶视图。本发明的实施例还涉及集成电路、存储器和存储器阵列。

Description

集成电路、存储器和存储器阵列
技术领域
本发明的实施例涉及集成电路、存储器和存储器阵列。
背景技术
静态随机存取存储器(“SRAM”)通常是指仅在通电时才能保持所存储的数据的任何存储器或存储。随着集成电路(IC)技术朝着更小的技术节点发展，SRAM通常将基于鳍的结构(诸如鳍式场效应晶体管(FinFET)结合到SRAM单元中以增强性能，其中每个SRAM单元可以存储数据位。由于SRAM单元性能在很大程度上取决于布局(例如，已观察到SRAM阵列的内部SRAM单元的性能将不同于SRAM阵列的边缘SRAM单元)，已实现基于鳍的阱条单元以稳定阱电位，有利于整个SRAM阵列中电荷的均匀分布，因此使SRAM阵列SRAM单元之间的性能均匀。然而，随着鳍尺寸的缩小，已经观察到基于鳍的阱条单元会增加拾取电阻和/或降低SRAM阵列的闩锁性能。因此，虽然用于SRAM阵列的现有阱条单元对于它们的预期目的通常已经足够，但是它们不是在所有方面都已完全令人满意。
发明内容
本发明的实施例提供了一种集成电路，包括：存储器单元，具有第一阱掺杂配置，所述第一阱掺杂配置包括设置在衬底中的第一阱区、第二阱区和第三阱区，其中，所述第二阱区设置在所述第一阱区和所述第三阱区之间，并且其中，所述第一阱区和所述第三阱区掺杂有第一类型掺杂剂，并且所述第二阱区掺杂有第二类型掺杂剂；以及阱条单元，邻近所述存储器单元设置，其中：所述阱条单元具有第一阱条区、第二阱条区和第三阱条区，所述第二阱条区设置在所述第一阱条区和所述第三阱条区之间，所述第一阱条区和所述第三阱条区具有所述第一阱掺杂配置，所述第二阱条区具有第二掺杂配置，所述第二掺杂配置包括掺杂有所述第一类型掺杂剂的第四阱区，并且所述阱条单元包括至所述第四阱区的第一阱拾取区和至所述第二阱区的第二阱拾取区。
本发明的另一实施例提供了一种存储器，包括：阱条单元，设置在第一存储器单元和第二存储器单元之间，其中，所述阱条单元包括：p阱、第一n阱和第二n阱，设置在衬底中，其中，所述p阱、所述第一n阱和所述第二n阱配置在所述阱条单元中，使得所述阱条单元的中间部分沿着栅极长度方向没有所述第一n阱和所述第二n阱，p阱拾取区，至所述p阱；以及n阱拾取区，至所述第一n阱、所述第二n阱或所述第一n阱与所述第二n阱两者。
本发明的另一实施例提供了一种存储器阵列，包括：第一存储器单元列，其中，所述第一存储器单元列的每个存储器单元具有第一阱掺杂配置；第二存储器单元列，其中，所述第二存储器单元列的每个存储器单元具有所述第一阱掺杂配置；阱条单元列，设置在所述第一存储器单元列和所述第二存储器单元列之间，其中，所述阱条单元列中的每个阱条单元包括设置在第一n型阱条和第二n型阱条之间的p型阱条，并且其中，所述第一n型阱条和所述第二n型阱条具有所述第一阱掺杂配置，并且所述p型阱条具有与所述第一阱掺杂配置不同的第二阱掺杂配置。
附图说明
当结合附图进行阅读取时，从以下详细描述可最佳理解本发明的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1是根据本发明的各个方面的存储器的局部示意平面图。
图2A、图2B、图2C、图2D、图2E、图2F以及图2G是根据本发明的各个方面的可以在图1的存储器中实现的阱条单元的部分或全部的局部示意图。
图3是根据本发明的各个方面的可以在图1的存储器中实现的阱条单元的部分或全部的另一实施例的简化示意性顶视图。
图4是根据本发明的各个方面的可以在图1的存储器中实现的阱条列的一部分的局部顶视图。
图5是根据本发明的各个方面的可以在图1的存储器中实现的单端口SRAM单元的电路图。
图6是根据本发明的各个方面的可以在图1的存储器中实现的SRAM阵列的部分或全部的局部顶视图。
具体实施方式
本发明总体上涉及集成电路(IC)器件，并且更具体地涉及用于改进存储器性能的基于鳍的条单元结构。
以下公开内容提供了许多用于实现本发明的不同特征不同的实施例或实例。下面描述了组件和布置的具体实施例或实例以简化本发明。当然这些仅是实例而不旨在限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。
此外，本发明可以在各个实例中重复参考数字和/或字母。该重复是为了简单的目的，并且其本身不指示讨论的各个实施例和/或配置之间的关系。此外，在下面的本发明中，在另一部件上形成、连接到和/或耦合到部件可以包括其中部件形成为直接接触的实施例，并且还可以包括其中可以形成插入部件之间的附加部件的实施例，使得部件可能不直接接触。另外，空间相对术语，例如“下部”、“上部”、“水平”、“垂直”、“之上”、“上方”、“下方”、“下面”、“向上”、“向下”、“顶部”、“底部”等及其派生词(例如，“水平地”、“向下地”、“向上地”等)用于使本发明容易地描述一个部件与另一部件的关系。空间相对术语意在覆盖包括部件的器件的不同取向。
对于先进的IC技术节点，鳍式场效应晶体管(FinFET)(也称为非平面晶体管)已成为高性能和低泄漏应用的流行且有前景的候选。诸如静态随机存取存储器(SRAM)阵列的存储器阵列通常将FinFET合并到存储器单元中以增强性能，其中每个存储器单元可以存储数据位。存储器单元性能很大程度上取决于布局。例如，已经观察到，存储器阵列的内部存储器单元将与存储器阵列的边缘存储器单元执行不同的性能。在一些实施方式中，内部存储器单元和边缘存储器单元表现出不同的阈值电压(Vt)、不同的导通电流(Ion)和/或不同的截止电流(Ioff)。因此，已经实现了基于鳍的阱条单元以稳定阱电位，有利于在整个存储器阵列中均匀的电荷分布，因此在存储器阵列的存储器单元之间具有均匀的性能。基于鳍的阱条(也称为电贴片)将与存储器单元的FinFET对应的阱区电连接到电压节点(或电压线)。例如，基于鳍的n型阱条将与p型FinFET对应的n阱区电连接至电压节点，诸如与p型晶体管相关联的电压节点，并且基于鳍的p型阱条将与n型FinFET对应的p阱区电连接到电压节点，诸如与n型晶体管相关的电压节点。
随着FinFET技术向更小的技术节点(例如20nm、16nm、10nm、7nm及以下)发展，已经观察到，减小鳍间距和减小鳍宽度会减小基于鳍的阱所提供的益处。皮带。例如，已经观察到减小鳍宽度会增加阱拾取电阻，使得基于鳍的(非基于平面的)阱条的阱拾取电阻远高于基于平面的阱条的阱拾取电阻。已经观察到阱拾取电阻的这种增加会降低使用基于鳍的阱条的存储器阵列的闩锁性能。因此，本发明提出了对基于鳍的阱条单元的修改，其可以实现性能上的改进。例如，如本文所述，修改基于鳍的阱条单元的阱掺杂配置，使得基于鳍的阱条单元的阱掺杂配置不同于基于鳍的存储器单元的阱掺杂配置，已经观察到可以显著提高存储器性能。在一些实施例中，从基于鳍的阱条单元的p型阱条中去除n阱，以减小与p型阱条相关联的阱拾取电阻，而不影响其相应的FinFET的期望特性(例如，电压阈值)和/或不需要对现有制造技术进行重大修改。在这样的实施例中，p型阱条仅包括p阱，而n型阱条包括设置在p阱之间的n阱。在一些实施例中，n型阱条的这种阱掺杂配置与基于鳍的存储器单元中的阱掺杂配置相同。在一些实施例中，基于鳍的阱条单元包括设置在n型阱条之间的p型阱条，其中，p型阱条的p阱和n型阱条的p阱结合起来，以在基于鳍的阱条单元中形成I形p阱。在这样的实施例中，n型阱条是基于鳍的阱条单元的边缘部分，而p型阱条是基于鳍的阱条单元的中间部分。在一些实施例中，所公开的基于鳍的阱条单元设置在存储器单元之间。下面描述用于改进存储器性能的所提出的基于鳍的阱条单元结构的细节。不同的实施例可以具有不同的优点，并且没有特定的优点是任何实施例都需要的。
图1是根据本发明的各个方面的存储器10的示意性平面图，其可以实现如本文所述配置的阱条。存储器10配置为静态随机存取存储器(SRAM)。然而，本发明考虑了其中存储器10配置为另一种类型的存储器的实施例，诸如动态随机存取存储器(DRAM)、非易失性随机存取存储器(NVRAM)、闪存或其他合适的存储器。存储器10可以包括在微处理器、存储器和/或其他IC器件中。在一些实施方式中，存储器10可以是IC芯片的一部分、片上系统(SoC)或其一部分，包括各种无源和有源微电子器件，例如电阻器、电容器、电感器、二极管、p型FET(PFET)、n型FET(NFET)、金属氧化物半导体FET(MOSFET)、互补MOS(CMOS)晶体管、双极结型晶体管(BJT)、横向扩散MOS(LDMOS)晶体管、高压晶体管、高频晶体管、其他合适的组件或它们的组合。取决于存储器10的设计要求，各种晶体管可以是平面晶体管或多栅极晶体管，例如FinFET。为了清楚起见，已经简化了图1，以更好地理解本发明的发明构思。可以在存储器10中添加附加部件，并且在存储器10的其他实施例中可以替换、修改或消除以下描述的一些部件。
存储器10包括存储器阵列12A和存储器阵列12B，其中存储器阵列12A和存储器阵列12B的每个包括用于存储数据的存储器单元20，例如SRAM单元(也称为位单元)。存储器单元20包括各种晶体管，例如p型FinFET和/或n型FinFET，配置为便于向存储器单元20读取和写入数据。存储器单元20布置在沿第一方向(此处为y方向)延伸的列1(C1)至列N(CN)中以及沿第二方向(此处为x方向)延伸的行1(R1)至行M(RM)中，其中N和M为正整数。列1至列N的每个包括沿第一方向延伸的位线对，诸如位线(BL)和位线条(BLB)(也称为互补位线)，有助于逐列的以原码形式和补码形式从相应的存储器单元20中读取数据和/或将数据写入相应的存储器单元20。R1至RM的每个包括字线(WL)，该字线便于逐行访问相应的存储器单元20。每个存储器单元20电连接到相应的BL、相应的BLB和相应的WL，它们分别电连接到控制器60。控制器60配置为生成一个或多个信号以选择至少一个WL和至少一个位线对(在此为BL和BLB)以访问至少一个存储器单元20以进行读取操作和/或写入操作。控制器60包括适合于促进从/向存储器单元20的读取/写入操作的任何电路，包括但不限于列解码器电路、行解码器电路、列选择电路、行选择电路、读取/写入电路(例如，配置为从与所选择的位线对(换言之，所选择的列)对应的存储器单元20读取数据和/或写入数据)、其他合适的电路或它们的组合。在一些实施方式中，控制器60包括至少一个感测放大器，配置为检测和/或放大所选位线对的电压差。在一些实施方式中，感测放大器配置为锁存或以其他方式存储电压差的数据值。
存储器10的外围配置有伪单元，诸如边缘伪单元和阱条单元，以确保存储器单元20的性能均匀。伪单元在物理和/或结构上配置为类似于存储器单元20，但是不存储数据。例如，伪单元可以包括p型阱、n型阱、鳍结构(包括一个或多个鳍)、栅极结构、源极/漏极部件和/或接触部件。阱条单元通常是指伪单元，伪单元配置为将电压电连接到存储器单元20的n型阱、存储器单元20的p型阱或两者。在所示的实施例中，存储器10包括沿第一方向(在此为y方向)布置到边缘伪单元列35A和边缘伪单元列35B中的边缘伪单元30，其中存储器单元20的每个R1至RM设置在边缘伪单元列35A的一个边缘伪单元30和边缘伪单元列35B的一个边缘伪单元30之间。在所描绘的进一步实施例中，存储器单元20的每个C1至CM设置在边缘伪单元30之间。在一些实施方式中，边缘伪单元列35A和/或边缘伪单元列35B基本平行于存储器10的至少一个位线对(在此为BL和BLB)延伸。在一些实施方式中，边缘伪单元30配置为将相应的存储器单元20连接至相应的WL。在一些实施方式中，边缘伪单元30包括用于驱动WL的电路。在一些实施方式中，边缘伪单元30电连接到电源电压VDD(例如，正电源电压)和/或电源电压VSS(例如，电接地)。
在所描绘的进一步实施例中，阱条列40包括沿第一方向(此处为y方向)布置的阱条单元50。阱条列40设置在存储器阵列12A和存储器阵列12B之间，使得存储器阵列12A中的每行存储器单元20设置在相应的边缘伪单元30和相应的阱条单元50之间，并且存储器阵列12B中的每行存储器单元20设置在相应的阱条单元50和相应的边缘伪单元30之间。在一些实施方式中，阱条列40基本上平行于存储器10的至少一个位线对(在此为BL和BLB)延伸。在所描绘的实施例中，阱条单元50包括n型阱条、p型阱条或它们的组合。在一些实施方式中，阱条单元50包括设置在n型阱条之间的p型阱条。n型阱条配置为将与存储器单元20的至少一个p型FinFET对应的n型阱电耦合至电压源。p型阱条配置为将与存储器单元20的至少一个n型FinFET对应的p型阱电耦合至电压源。如本文所述，阱条单元配置为显著减小阱拾取电阻，改进存储器10的闩锁性能。
图2A至图2G是根据本发明的各个方面的阱条单元的部分或全部的局部示意图，例如在图1的存储器10中实现的阱条单元50。图2A是阱条单元50的简化示意性顶视图(例如，在x-y平面中)；图2B是沿图2A的线B-B的阱条单元50的示意性截面图(例如，在y-z平面中)；图2C是沿图2A的线C-C的阱条单元50的示意性截面图(例如，在y-z平面中)；图2D是沿图2A的线D-D的阱条单元50的示意性截面图(例如，在x-z平面中)；图2E是沿图2A的线E-E的阱条单元50的示意性截面图(例如，在x-z平面中)；图2F是沿图2A的线F-F的阱条单元50的示意性截面图(例如，在x-z平面中)；以及图2G是沿着图2A的线G-G的阱条单元50的示意性截面图(例如，在x-z平面中)。阱条单元50设置在存储器单元20的SRAM单元20A和存储器单元20的SRAM单元20B之间。在一些实施方式中，阱条单元50的宽度(这里，沿y方向)基本上等于存储器单元20(在这里是SRAM单元20A、20B)的宽度。阱条单元50包括沿阱条单元50的长度(在此，沿x方向)设置在n型阱条50B和n型阱条50C之间的p型阱条50A。在这种配置中，n型阱条50B邻近于诸如SRAM单元20A的相应存储器单元20设置，并且n型阱条50C邻近于诸如SRAM单元20B的相应存储器单元20设置。在一些实施方式中，p型阱条50A沿着鳍长度方向布置在n型阱条50B和n型阱条50C之间。P型阱条50A配置为将存储器单元20的p型阱电连接到第一电源电压，例如电源电压VSS。N型阱条50B和n型阱条50C均配置为将存储器单元20的n型阱电连接至第二电源电压，例如电源电压VDD。在一些实施方式中，电源电压VDD是正电源电压，并且电源电压VSS是电接地。为了清楚起见，已经简化了图2A至图2G，以更好地理解本发明的发明构思。可以在阱条单元50中添加其他部件，并且在阱条单元50的其他实施例中，以下描述的一些部件可以被替换、修改或消除。
阱条单元50在物理和/或结构上类似于存储器单元20配置。例如，阱条单元50包括衬底(晶圆)110。在所示的实施例中，衬底110是包括硅的块状衬底。可选地或附加地，块状衬底包括另一种元素半导体，例如锗；化合物半导体，例如碳化硅、磷化硅、砷化镓、磷化镓、磷化铟、砷化铟、锑化铟、氧化锌、硒化锌、硫化锌、碲化锌、硒化镉、硫化镉和/或碲化镉；合金半导体，例如SiGe、SiPC、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP；其他III-V族材料；其他II-IV族材料；或它们的组合。可选地，衬底110是绝缘体上半导体衬底，例如绝缘体上硅(SOI)衬底、绝缘体上硅锗(SGOI)衬底或绝缘体上锗(GOI)衬底。绝缘体上半导体衬底可以通过注氧隔离(SIMOX)、晶圆接合和/或其他合适的方法来制造。衬底110包括掺杂区，例如n型掺杂区112A、n型掺杂区112B、n型掺杂区112C、n型掺杂区112D、p型掺杂区114A、p型掺杂区114B和p型掺杂区114C(以下称为n阱112A-112D和p阱114A-114C)。N型掺杂区(例如n阱112A-112D)掺杂有n型掺杂剂，例如磷、砷、其他n型掺杂剂或它们的组合。P型掺杂区(例如p阱114A-114C)掺杂有p型掺杂剂，例如硼、铟、其他p型掺杂剂或它们的组合。在一些实施方式中，衬底110包括由p型掺杂剂和n型掺杂剂的组合形成的掺杂区。各种掺杂区可以直接形成在衬底110上和/或中，例如，提供p阱结构、n阱结构、双阱结构、凸起结构或它们的组合。可以执行离子注入工艺、扩散工艺和/或其他合适的掺杂工艺以形成各种掺杂区。
根据存储器10的设计要求配置各种掺杂区。SRAM单元20A、20B均包括设置在p阱区之间的n阱区。例如，SRAM单元20A包括n阱112A和p阱114A，并且SRAM单元20B包括n阱112B和p阱114B。N阱112A、112B配置用于PMOS FinFET，例如上拉(PU)FinFET，并且p阱114A、114B被配置用于NMOS FinFET，例如下拉(PD)FinFET。P阱114A包括p阱子区114A-1和p阱子区114A-2，并且p阱114B包括p阱子区114B-1和p阱子区114B-2。N阱112A沿y方向(在此，沿着栅极长度方向)设置在p阱子区114A-1与p阱子区114A-2之间，n阱112B沿着y方向设置在p阱子区114B-1和p阱子区114B-2之间。N阱112A、p阱子区114A-1和p阱子区114A-2沿着SRAM单元20A的整个长度延伸，使得n阱112A、p阱子区114A-1和p阱子区114A-2的长度基本上等于SRAM单元20A的长度(这里，沿x方向)。N阱112B、p阱子区114B-1和p阱子区114B-2沿着SRAM单元20B的整个长度延伸，使得n阱112B、p阱子区114B-1和p阱子区114B-2的长度基本上等于SRAM单元20B的长度(这里，沿x方向)。N阱112A、112B具有宽度W1，p阱子区114A-1、114B-1具有宽度W2，并且p阱子区114A-2、114B-2具有宽度W3。宽度W1、宽度W2和宽度W3小于SRAM单元20A、20B的宽度。在所描绘的实施例中，宽度W1、宽度W2和宽度W3的总和基本上等于SRAM单元20A、20B的宽度(换句话说，W1+W2+W3＝SRAM单元20A、20B的宽度)。在一些实施方式中，宽度W1、宽度W2和宽度W3相同。在一些实施方式中，宽度W1、宽度W2和宽度W3是不同的。在一些实施方式中，宽度W2和宽度W3相同，但是不同于宽度W1。本发明考虑了宽度W1、宽度W2和宽度W3的任何配置。
本发明提出了阱条单元50中的阱掺杂配置，这显著降低了阱拾取电阻，特别是与p型阱条50A相关联的阱拾取电阻。在图2A至图2G中，阱条单元50包括n阱112C、n阱112D和p阱114C。P阱114C在顶视图中沿着阱条单元50的宽度(在此，沿y方向)为I形，在顶视图中沿着阱条单元50的长度(在此，沿x方向)为H形。例如，p阱114C包括p阱子区114C-1、p阱子区114C-2和p阱子区114C-3。N型阱112C设置在n型阱条50B中的p型阱子区114C-1与p型阱子区114C-2之间，n型阱112D设置在n型阱条50C中的p型阱子区114C-1和p阱子区114C-2之间。N阱112C不中断地延伸到n阱112A中，并且n阱112D不中断地延伸到n阱112B中。在一些实施方式中，在n阱112C和n阱112A之间没有观察到实际界面，并且在n阱112D和n阱112B之间没有观察到实际界面。N阱112C具有长度L1和宽度W4。N阱112D具有长度L2和宽度W5。长度L1小于阱条单元50的长度，并且基本上等于n型阱条50B的长度。长度L2小于阱条单元50的长度，并且基本上等于n型阱条50C的长度。宽度W4、W5基本上等于SRAM单元20A、20B的n阱112A、112B的宽度W1。在所描绘的实施例中，宽度W4基本上等于宽度W5，尽管本发明内容设想了其中宽度W4大于或小于宽度W5的实施例。
P阱子区114C-1、114C-2沿着阱条单元50的整个长度延伸。P阱子区114C-1、114C-2因此跨越p型阱条50A、n型阱条50B和n型阱条50C。p阱子区114C-1不中断地延伸到p阱114A、114B的p阱子区114A-1、114B-1中。在一些实施方式中，在p阱子区114C-1与p阱子区114A-1、114B-1之间可能没有观察到实际界面。p阱子区114C-2不中断地延伸到p阱114A、114B的p阱子区114A-2、114B-2中。在一些实施方式中，在p阱子区114C-2与p阱子区114A-2、114B-2之间可能没有观察到实际界面。P阱子区114C-1具有长度L3和宽度W6。P阱子区114C-2具有长度L4和宽度W7。长度L3、L4基本上等于阱条单元50的长度。宽度W6、W7小于阱条单元50的宽度。在所示的实施例中，宽度W6基本上等于p阱114A、114B的p阱子区114A-1、114B-1的宽度W2，并且宽度W7基本上等于p阱114A、114B的p阱子区114A-2、114B-2的宽度W3。在所描绘的进一步实施例中，宽度W6基本等于宽度W7，尽管本发明内容考虑了宽度W6大于或小于宽度W7的实施例。
P阱子区114C-3沿着p型阱条50A中的阱条单元50的宽度设置在p阱子区114C-1和p阱子区114C-2之间，使得p阱子区114C-3、p阱子区114C-2和p阱子区114C-1组合以跨越整个p型阱条50A。P阱子区114C-3还沿着阱条单元50的长度设置在n阱112C和n阱112D之间。P阱子区114C-3因此形成阱条单元50和p型阱条50A的中心(或中间)部分。在一些实施方式中，p阱子区114C-3的沿着宽度(在此，y)的对称轴与p阱子区114C-1的沿着宽度方向的对称轴和p阱子区114C-2的沿着宽度方向的对称轴基本上对准。在这样的实施方式中，p阱子区114C-1、114C-2和114C-3的对称轴与对称轴对准。P阱子区114C-3具有长度L5和宽度W8。长度L5小于阱条单元50的长度，并且基本上等于p型阱条50A的长度。宽度W8小于阱条单元50的宽度。在所描绘的实施例中，宽度W8基本上等于n阱112C的宽度W4和/或n阱112D的宽度W5(并且因此基本上等于SRAM单元20A、20B中的n阱112A、112B的宽度W1)。在所描绘的进一步实施例中，宽度W6、宽度W7和宽度W8的总和基本上等于阱条单元50的宽度(换句话说，W6+W7+W8＝阱条单元50的宽度，并且W8＝阱条单元50的宽度(W6+W7)。
通过在阱条单元50中实现I形p型阱114C，p型阱条50A的阱掺杂配置不同于存储器单元20(这里，SRAM单元20A、20B)的阱掺杂配置，尽管n型阱条50B、50C的阱掺杂配置与存储器单元20的阱掺杂配置相同。例如，p型阱条50A仅包括p阱，并且没有n-阱，n型阱条50B、50C包括设置在p阱之间的n阱，而SRAM单元20A、20B包括设置在p阱之间的n阱。在这种配置中，与p型阱条50A相关联的阱拾取电阻不受限制，因为p型阱条50A的p阱不像常规阱条那样被分成离散部分，而是连续地延伸而不会在p型阱条50中中断。这可以使p型阱条50A获得完全的阱拾取电阻并阻止来自n阱的噪声，例如n型阱条50B、50C的噪声。例如，已观察到消除了p型阱条50A的p n结(从而消除了当p型阱条50A连接到电压时可以增加电阻的p-n耗尽区)，显著降低了p型阱条50A的阱拾取电阻，导致存储器10的性能提高。
阱条单元50还包括设置在衬底110上方的鳍120(也称为鳍结构或有源鳍区)，其中鳍120配置为与SRAM单元20A、20B的n型FinFET和/或p型FinFET的鳍相同或相似。鳍120基本上彼此平行地定向，每个鳍具有在x方向上限定的长度、在y方向上限定的宽度以及在z方向上限定的高度。鳍120均具有在x方向上沿其长度限定的至少一个沟道区、至少一个源极区和至少一个漏极区，其中，沟道区设置在源极区和漏极区之间(通常称为源极/漏极区)。沟道区包括限定在侧壁部分之间的顶部，其中顶部和侧壁部分与栅极结构(如下所述)接合，使得电流可以在操作期间在源极/漏极区之间流动。源极/漏极区还包括在侧壁部分之间限定的顶部。在一些实施方式中，鳍120是衬底110的一部分(例如衬底110的材料层的一部分)。例如，在衬底110包括硅的情况下，鳍120包括硅。可选地，在一些实施方式中，鳍120被限定在衬底110上面的材料层中，诸如一个或多个半导体材料层。例如，鳍120可以包括具有设置在衬底110上方的各种半导体层的半导体层堆叠件(例如异质结构)。半导体层可以包括任何合适的半导体材料，例如硅、锗、硅锗、其他合适的半导体材料或它们的组合。半导体层可以包括相同或不同的材料、蚀刻速率、组分原子百分比、组分重量百分比、厚度和/或配置。在一些实施方式中，半导体层堆叠件包括交替的半导体层，例如由第一材料构成的半导体层和由第二材料构成的半导体层。例如，半导体层堆叠件交替硅层和硅锗层(例如，SiGe/Si/...)。在一些实施方式中，半导体层堆叠件包括相同材料但具有交替的组分原子百分比的半导体层，例如具有第一原子百分比的组分的半导体层和具有第二原子百分比的组分的半导体层。例如，半导体层堆叠件包括具有交替的硅和/或锗原子百分比的硅锗层(例如，SiaGeb/SicGed/...，其中，a、c是硅的不同原子百分比，b、d是锗的不同原子百分比)。
通过任何合适的工艺在衬底110上方形成鳍120。在一些实施方式中，执行沉积、光刻和/或蚀刻工艺的组合以限定从衬底110延伸的鳍120。例如，形成鳍120包括执行光刻工艺以在衬底110上方形成图案化的掩模层(或设置在衬底110上方的材料层，诸如异质结构)，并执行蚀刻工艺以将图案化的掩模层中限定的图案转移到衬底110(或设置在衬底110上方的材料层，例如异质结构)。光刻工艺可以包括在设置在衬底110上方的掩模层上形成光刻胶层(例如，通过旋涂)，执行曝光前烘烤工艺，使用掩模执行曝光工艺，执行曝光后烘烤工艺，以及执行显影工艺。在曝光工艺期间，将光刻胶层暴露于辐射能(例如紫外线(UV)、深紫外线(DUV)或极紫外线(EUV)光)，其中取决于掩模的掩模图案和/或掩模类型(例如，二元掩模、相移掩模或EUV掩模)，掩模会阻挡、透射和/或反射辐射到光刻胶层，使得图像被投影到与掩模图案对应的光刻胶层上。由于光刻胶层对辐射能量敏感，因此取决于光刻胶层的特性和在显影工艺中使用的显影液的性质，光刻胶层的曝光部分发生化学变化，并且光刻胶层的曝光(或未曝光)部分溶解。在显影之后，图案化的光刻胶层包括与掩模对应的光刻胶图案。蚀刻工艺使用图案化的光刻胶层作为蚀刻掩模以去除掩模层的部分，然后使用图案化的掩模层以去除衬底110的部分(或设置在衬底110上方的材料层)。蚀刻工艺可以包括干蚀刻工艺(例如，反应离子蚀刻(RIE)工艺)、湿蚀刻工艺、其他合适的蚀刻工艺或它们的组合。在例如通过光刻胶剥离工艺、蚀刻工艺期间或之后，去除图案化的光刻胶层。可选地或附加地，鳍120通过多重图案化工艺形成，例如双重图案化光刻(DPL)工艺(例如，光刻-蚀刻-光刻-蚀刻(LELE)工艺、自对准双重图案化(SADP)工艺、间隔件-介电图案化(SIDP)工艺、其他双重图案化工艺或它们的组合)、三重图案化工艺(例如，光刻-蚀刻-光刻-蚀刻-光刻-蚀刻(LELELE)工艺、自对准三重图案化(SATP)工艺、其他三重图案化工艺或它们的组合)、其他多重图案化工艺(例如，自对准四重图案化(SAQP)工艺)或它们的组合。通常，双重图案化工艺和/或多重图案化工艺将光刻工艺和自对准工艺相结合，从而允许创建例如间距小于使用单个直接光刻工艺可获得的间距的图案。例如，在一些实施方式中，心轴层用作用于去除掩模层的部分的蚀刻掩模，其中，使用间隔件图案化技术形成心轴层。例如，形成心轴层包括使用光刻工艺(例如，使用图案化的光刻胶层)在掩模层上方形成图案化的牺牲层(包括具有第一间距的牺牲部件)，在图案化的牺牲层上方形成间隔件层，蚀刻间隔件层以沿着每个牺牲部件的侧壁形成间隔件(例如，从牺牲部件的顶面和掩模层的一部分顶面去除间隔件层)，以及去除图案化的牺牲层，留下具有第二间距的间隔件(可以被称为图案化的间隔件层，包括暴露掩模层的一部分的开口)。心轴层及其心轴因此可以分别称为间隔件层和间隔件。在一些实施方式中，间隔件层共形地形成在图案化的牺牲层上方，使得间隔件层具有基本均匀的厚度。在一些实施方式中，在去除图案化的牺牲层之前或之后修整间隔件。在一些实施方式中，在形成鳍120时实施定向自组装(DSA)技术。
隔离部件122形成在衬底110上方和/或中，以隔离IC器件100的各个区，例如各个器件区。例如，隔离部件122将有源器件区和/或无源器件区(例如存储器10的各种FinFET)彼此分隔开和隔离。隔离部件122进一步将鳍120彼此分隔开和隔离。在所描绘的实施例中，隔离部件122围绕鳍120的底部。隔离部件122包括氧化硅、氮化硅、氧氮化硅、其他合适的隔离材料(例如，包括硅、氧、氮、碳和/或其他合适的隔离成分)或它们的组合。隔离部件122可以包括不同的结构，例如浅沟槽隔离(STI)结构、深沟槽隔离(DTI)结构和/或硅的局部氧化(LOCOS)结构。在一些实施方式中，可以通过在衬底110中蚀刻沟槽(例如，通过使用干蚀刻工艺和/或湿蚀刻工艺)并且用绝缘体材料填充沟槽(例如，通过使用化学气相沉积工艺或旋涂玻璃工艺)来形成STI部件。可以执行化学机械抛光(CMP)工艺以去除过多的绝缘体材料和/或平坦化隔离部件122的顶面。在一些实施方式中，可以通过在形成鳍120(在一些实施方式中，使得绝缘体材料层填充鳍120之间的间隙(沟槽))并且回蚀刻绝缘体材料层以形成隔离部件122来形成STI部件。在一些实施方式中，隔离部件122包括填充沟槽的多层结构，例如设置在衬垫介电层上方的块状介电层，其中块状介电层和衬垫介电层包括取决于设计要求的材料(例如，包括氮化硅的块状介电层设置在包括热氧化物的衬垫介电层上)。在一些实施方式中，隔离部件122包括设置在掺杂衬垫层(包括例如硼硅酸盐玻璃(BSG)或磷硅酸盐玻璃(PSG))上方的介电层。
阱条单元50还包括设置在鳍120和隔离部件122上方的栅极结构130，其中栅极结构130配置为与SRAM单元20A、20B的n型FinFET和/或p型FinFET的栅极结构相同或相似。栅极结构130沿y方向延伸(例如，基本垂直于鳍120)并横越相应的鳍结构120，使得栅极结构130包裹相应的鳍120的上部。栅极结构130设置在鳍结构120的沟道区上方并包裹沟道区，从而介于鳍120的相应的源极/漏极区之间。栅极结构130与鳍120的相应沟道区接合，使得在操作期间电流可以在鳍120的相应源极/漏极区之间流动。阱条单元50中的栅极结构130是伪栅极结构，而存储器单元20中的栅极结构是有源栅极结构(栅极结构130配置为与存储器单元20中的FinFET的栅极结构相同)。“有源栅极结构”通常是指电功能栅极结构，而“伪栅极结构”通常是指没有电功能的栅极结构。例如，栅极结构130模拟存储器单元20中的FinFET的有源栅极结构的物理特性，例如有源栅极结构的物理尺寸，但是在电学上是不可操作的(换句话说，不能使电流在源极/漏极区之间流动)。在一些实施方式中，栅极结构130实现基本均匀的处理环境，例如，使得鳍120的源极/漏极区中的外延材料生长均匀(例如，当形成外延源极/漏极部件时)、鳍120的源极/漏极区中的蚀刻速率均匀(例如，当形成源极/漏极凹槽时)和/或均匀的、基本上平坦的表面(例如，通过减小(或防止)CMP引起的凹陷效应)。在所描绘的实施例中，栅极结构130包括配置为与存储器单元20中的FinFET的栅极结构的栅极堆叠件相同的栅极堆叠件。例如，每个栅极结构130的栅极堆叠件包括栅极电介质132、栅电极134和硬掩模层136以及与栅极堆叠件相邻(例如，沿着其侧壁)设置的栅极间隔件138。栅极电介质132、栅电极134和/或硬掩模层136可以在栅极结构130中包括相同或不同的层和/或材料。由于栅极结构130跨越p型阱条50A、n型阱条50B和n型阱条50C，栅极结构130可以在与p型阱条50A、n型阱条50B和n型阱条50C对应的区域中具有不同的层。例如，与p型阱条50A对应的栅极电介质132和/或栅电极134的层的数量、配置和/或材料可以不同于与n型阱条50B和/或n型阱条50C对应的栅极电介质32和/或栅电极34的层的数量、配置和/或材料。
栅极结构130的栅极堆叠件是根据后栅极工艺、先栅极工艺或混合后栅极/先栅极工艺制造的。在后栅极工艺实施方式中，一个或多个栅极结构130包括伪栅极堆叠件，其随后被金属栅极堆叠件替换。伪栅极堆叠件包括例如界面层(包括例如氧化硅)和伪栅电极层(包括例如多晶硅)。在这样的实施方式中，去除伪栅电极层以形成开口(沟槽)，随后在其中形成栅极电介质132和/或栅电极134。在一些实施方式中，将栅极结构130中的至少一个的伪栅极堆叠件替换为金属栅极堆叠件，同时保留栅极结构130中的至少一个的伪栅极堆叠件。例如，一些或全部栅极结构130可以包括多晶硅栅极堆叠件。后栅极工艺和/或先栅极工艺可以采用沉积工艺、光刻工艺、蚀刻工艺、其他合适的工艺或它们的组合。沉积工艺包括CVD、物理气相沉积(PVD)、原子层沉积(ALD)、高密度等离子体CVD(HDPCVD)、金属有机CVD(MOCVD)、远程等离子体CVD(RPCVD)、等离子体增强CVD(PECVD)、低压CVD(LPCVD)、原子层CVD(ALCVD)、大气压CVD(APCVD)、镀、其他合适的方法或它们的组合。光刻图案化工艺包括光刻胶涂布(例如旋涂)、软烘烤、掩模对准、曝光、曝光后烘烤、显影光刻胶、冲洗、干燥(例如硬烘烤)、其他合适的工艺或它们的组合。可选地，光刻曝光工艺可以通过其他方法来辅助、实施或替代，例如无掩模光刻、电子束写入或离子束写入。蚀刻工艺包括干蚀刻工艺、湿蚀刻工艺、其他蚀刻工艺或它们的组合。可以执行CMP工艺以去除栅极电介质132、栅电极134和/或硬掩模层136的任何多余材料，以平坦化栅极结构130。
栅极电介质132设置在鳍120和隔离部件122上方，使得栅极电介质132具有基本均匀的厚度。栅极电介质132包括介电材料，例如氧化硅、高k介电材料、其他合适的介电材料或它们的组合。在所描绘的实施例中，栅极电介质132包括一个或多个高k介电层，包括例如铪、铝、锆、镧、钽、钛、钇、氧、氮、其他合适的组分或它们的组合。在一些实施方式中，一个或多个高k介电层包括HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、ZrO2、Al2O3、HfO2-Al2O3、TiO2、Ta2O5、La2O3、Y2O3、其他合适的高k介电材料或它们的组合。高k介电材料通常是指具有高介电常数的介电材料，例如，介电常数大于氧化硅的介电常数(k≈3.9)。在一些实施方式中，栅极电介质132还包括设置在高k介电层与鳍120A和隔离部件122之间的界面层(包括诸如氧化硅的介电材料)。
栅电极134设置在栅极电介质132上方。栅电极134包括导电材料。在一些实施方式中，栅电极134包括多层，例如一个或多个覆盖层、功函层、粘合/阻挡层和/或金属填充(或块状)层。覆盖层可以包括防止或消除栅极电介质132与栅极结构130的其他层(特别是包括金属的栅极层)之间的组分的扩散和/或反应的材料。在一些实施方式中，覆盖层包括金属和氮，例如氮化钛(TiN)、氮化钽(TaN)、氮化钨(W2N)、氮化钛硅(TiSiN)、氮化钽硅(TaSiN)或它们的组合。功函层可以包括调整为具有期望的功函数(例如，n型功函数或p型功函数)的导电材料，例如n型功函材料和/或p型功函材料。P型功函材料包括TiN、TaN、Ru、Mo、Al、WN、ZrSi2、MoSi2、TaSi2、NiSi2、WN、其他p型功函材料或它们的组合。N型功函材料包括Ti、Al、Ag、Mn、Zr、TiAl、TiAlC、TaC、TaCN、TaSiN、TaAl、TaAlC、TiAlN、其他n型功函材料或它们的组合。粘合/阻挡层可包括促进相邻层(例如功函层和金属填充层)之间的粘合的材料和/或阻挡和/或减少栅极层(例如功函层和金属填充层)之间的扩散的材料。例如，粘合/阻挡层包括金属(例如，W、Al、Ta、Ti、Ni、Cu、Co、其他合适的金属或它们的组合)、金属氧化物、金属氮化物(例如，TiN)或它们的组合。金属填充层可以包括合适的导电材料，例如Al、W和/或Cu。硬掩模层136设置在栅电极134和栅极电介质132上方，并且包括任何合适的材料，诸如硅、氮和/或碳(例如，氮化硅或碳化硅)。
栅极间隔件138通过任何适当的工艺形成并且包括介电材料。介电材料可以包括硅、氧、碳、氮、其他合适的材料或它们的组合(例如，氧化硅、氮化硅、氮氧化硅或碳化硅)。例如，在所描绘的实施例中，可以在衬底110上方沉积包括硅和氮的介电层，例如氮化硅层，然后各向异性蚀刻介电层以形成栅极间隔件138。在一些实施方式中，栅极间隔件138包括多层结构，例如包括氮化硅的第一介电层和包括氧化硅的第二介电层。在一些实施方式中，栅极间隔件138包括邻近栅极堆叠件形成的多于一组的间隔件，例如密封间隔件、偏移间隔件、牺牲间隔件、伪间隔件和/或主间隔件。在这样的实施方式中，各种间隔件组可以包括具有不同蚀刻特性的材料。例如，可以在衬底110上方沉积包括硅和氧的第一介电层，然后各向异性地蚀刻以形成邻近栅极堆叠件的第一间隔件组，并且可以在衬底110上方沉积包括硅和氮的第二介电层，并且随后各向异性地蚀刻以形成邻近第一间隔件组的第二间隔件组。在形成栅极间隔件138之前和/或之后，可以执行注入、扩散和/或退火工艺以在鳍120的源极/漏极(S/D)区中形成轻掺杂的源极和漏极(LDD)部件和/或重掺杂的源极和漏极(HDD)部件(图2A至图2G中均未示出)。
阱条单元50进一步包括设置在鳍120的源极/漏极区中的源极部件和漏极部件(称为源极/漏极部件)，其中，源极/漏极部件配置为与SRAM单元20A、20B的n型FinFET和/或p型FinFET的源极/漏极部件相同或相似。例如，半导体材料在鳍120上外延生长，在n阱112C、112D上方的鳍120上形成外延源极/漏极部件140A(换句话说，在阱条单元50的区域中，其配置类似于包括SRAM存储器单元20A、20B的p型FinFET的p型FinFET区)，并且在p阱114C上方的鳍120上形成外延源极/漏极部件140B(换句话说，在阱条单元50的区域中，其配置类似于包括SRAM存储器单元20A、20B的n型FinFET的n型FinFET区)。在一些实施方式中，对鳍120的源极/漏极区执行鳍凹进工艺(例如，回蚀刻工艺)，使得从鳍120的底部生长外延源极/漏极部件140A、140B。在一些实施方式中，鳍120的源极/漏极区不经受鳍凹进工艺，使得外延源极/漏极部件140A、140B从鳍120的上部鳍有源区的至少一部分生长并包裹该至少一部分。外延源极/漏极部件140A、140B可沿y方向横向延伸(生长)(在一些实施方式中，基本垂直于鳍120)，使得外延源极/漏极部件140A、140B被合并为跨越多于一个鳍120的外延源极/漏极部件。在一些实施方式中，外延源极/漏极部件140A和/或外延源极/漏极部件140B包括部分合并的部分(在从相邻鳍120生长的外延材料之间具有中断(或间隙))和/或完全合并部分(从相邻鳍120生长的外延材料之间没有中断(或间隙))。
外延工艺可以采用CVD沉积技术(例如，气相外延(VPE)、超高真空CVD(UHV-CVD)、LPCVD和/或PECVD)、分子束外延、其他合适的SEG工艺或它们的组合。外延工艺可以使用与鳍120的组分相互作用的气态和/或液态前体。外延源极/漏极部件140A、140B掺杂有n型掺杂剂和/或p型掺杂剂。在一些实施方式中，存储器单元20中的n型阱条50B、50C和p型FinFET具有相同的掺杂外延源极/漏极部件，并且存储器单元20的p型阱条50A和n型FinFET具有相同的掺杂外延源极/漏极部件。例如，存储器单元20中的n型阱条50B、50C的外延源极/漏极部件140A和p型FinFET的外延源极/漏极部件可以包括包含硅和/或锗的外延层，其中，包含硅锗的外延层用硼、碳、其他p型掺杂剂或它们的组合(例如，形成Si：Ge：B外延层或Si：Ge：C外延层)。在示例的进一步实施中，存储器单元20中的p型阱条50A的外延源极/漏极部件140B和n型FinFET的外延源极/漏极部件可以包括包含硅和/或碳的外延层，其中含硅的外延层层或含硅碳外延层中掺有磷、砷、其他n型掺杂剂或它们的组合(例如，形成Si：P外延层、Si：C外延层、Si：As外延层或Si：C：P外延层)。在一些实施方式中，存储器单元20的n型阱条50B、50C和p型FinFET具有相反掺杂的外延源极/漏极部件，存储器单元20的p型阱条50A和n型FinFET具有相反掺杂的外延源极/漏极部件。在一些实施方式中，外延源极/漏极部件140A、140B包括在沟道区中实现期望的拉伸应力和/或压缩应力的材料和/或掺杂剂。在一些实施方式中，通过在向外延工艺的源材料中添加杂质，在沉积期间掺杂外延源极/漏极部件140A、140B。在一些实施方式中，在沉积工艺之后，通过离子注入工艺来掺杂外延源极/漏极部件140A、140B。在一些实施方式中，执行退火工艺以激活外延源极/漏极部件140、外延源极/漏极部件140B和/或存储器10的其他源极/漏极部件(例如HDD区和/或LDD区)中的掺杂剂。
多层互连(MLI)部件150设置在衬底110上方。MLI部件150电耦合各种器件(例如，存储器单元20中的p型FinFET、存储器单元20中的n型FinFET、n型阱条区50A中的n型阱条、p型阱条区50B中的p型阱条、晶体管、电阻器、电容器和/或电感器)和/或组件(例如，存储器单元20的p型FinFET和n型FinFET的栅极结构、源极/漏极部件(例如，外延源极/漏极部件140A、140B和/或存储器单元20的p型FinFET和/或n型FinFET的外延源极/漏极部件)和/或阱条50的掺杂阱(例如n阱112C、112D和/或p阱114C)，使得各种器件和/或组件就可以按照存储器10的的设计要求来操作。MLI部件150包括介电层和导电层(例如金属层)的组合，配置为形成各种互连结构。导电层配置为形成垂直互连部件(例如器件级接触件和/或通孔)和/或水平互连部件(例如导线)。垂直互连部件通常连接MLI部件150的不同层(或不同平面)中的水平互连部件。在操作期间，互连部件配置为在存储器10的器件和/或组件之间路由信号和/或将信号(例如，时钟信号、电压信号和/或接地信号)分配到存储器10的器件和/或组件。例如，MLI部件150包括互连部件，这些互连部件配置为将电源或接地电压路由到p型阱条50A和/或n型阱条50B、50C。应当注意，尽管MLI部件150被描绘为具有给定数量的介电层和导电层，但是本发明预期MLI部件150具有更多或更少的介电层和/或导电层。
MLI部件150包括一个或多个介电层，例如设置在衬底110上方(特别是在外延源极/漏极部件140A、140B、栅极结构130和鳍120上方)的层间介电层152(ILD-0)以及设置在ILD层152上方的层间介电层154(ILD-1)。ILD层152、154包括介电材料，包括例如氧化硅、氮化硅、氮氧化硅、TEOS形成的氧化物、PSG、BPSG、低k介电材料、其他合适的介电材料或它们的组合。示例性的低k介电材料包括FSG、碳掺杂的氧化硅、
Figure BDA0002355357640000201
(加利福尼亚州圣克拉拉的应用材料公司)、干凝胶、气凝胶、无定形氟化碳、聚对二甲苯、BCB、/>
Figure BDA0002355357640000202
(密歇根州米德兰的陶氏化学公司)、聚酰亚胺、其他低k介电材料或它们的组合。在所描绘的实施例中，ILD层152、154是包括低k介电材料的介电层(通常称为低k介电层)。在一些实施方式中，低k介电材料通常是指具有小于3的介电常数(k)的材料。ILD层152、154可以包括具有多种介电材料的多层结构。MLI部件150还可包括设置在ILD层152、154之间的一个或多个接触蚀刻停止层(CESL)，例如设置在ILD层152与ILD层154之间的CESL。在一些实施方式中，CESL设置在衬底110与隔离部件122和ILD层152之间。CESL包括与ILD层152、154不同的材料，例如与ILD层152、154的介电材料不同的介电材料。例如，其中ILD层152、154包括低k介电材料，CESL包括硅和氮，例如氮化硅或氮氧化硅。ILD层152、154通过诸如CVD、PVD、ALD、HDPCVD、MOCVD、RPCVD、PECVD、LPCVD、ALCVD、APCVD、镀、其他合适的方法或它们的组合的沉积工艺形成在衬底110上方。在一些实施方式中，ILD层152、154通过可流动的CVD(FCVD)工艺形成，该工艺包括例如在衬底110上方沉积可流动的材料(例如液体化合物)并且通过合适的技术将可流动的材料转化为固体材料，例如热退火和/或紫外线辐射处理。在沉积ILD层152和/或CESL之后，执行CMP工艺和/或其他平坦化工艺，直到到达(暴露)栅极结构130的栅极堆叠件的顶面为止。在ILD层154的沉积之后，可以执行CMP工艺和/或其他平坦化工艺。
在图2A至图2G中，在ILD层152、154中的一个或多个中设置器件级接触件(例如n阱接触件160A和p阱接触件160B)、通孔和/或导线(统称为MLI部件150的金属1(M1))以形成第一互连结构。器件级接触件(例如n阱接触件160A和p阱接触件160B)、通孔和/或导线包括任何合适的导电材料，例如Ta、Ti、Al、Cu、Co、W、TiN、TaN、其他合适的导电材料或它们的组合。可以组合各种导电材料，以提供具有各种层(例如，阻挡层、粘附层、衬垫层、主体层、其他合适的层或它们的组合)的器件级接触件(例如n阱接触件160A和p阱接触件160B)、通孔和/或导线。在一些实施方式中，器件级接触件(例如n阱接触件160A和p阱接触件160B)包括Ti、TiN和/或Co；通孔包括Ti、TiN和/或W；并且导线包括Cu、Co和/或Ru。通过图案化ILD层152、154来形成器件级接触件(例如n阱接触件160A和p阱接触件160B)、通孔和/或导线。图案化ILD层152、154可以包括光刻工艺和/或蚀刻工艺以在相应的ILD层152、154中形成开口(沟槽)，例如接触开口、通孔开口和/或线开口。在一些实施方式中，光刻工艺包括在相应的ILD层152、154上方形成光刻胶层，将光刻胶层暴露于图案化的辐射，并对曝光的光刻胶层进行显影，从而形成图案化的光刻胶层，该图案化的光刻胶层可用作用于在相应的ILD层152-154中蚀刻开口的掩蔽元件。蚀刻工艺包括干蚀刻工艺、湿蚀刻工艺、其他蚀刻工艺或它们的组合。此后，用一种或多种导电材料填充开口。可以通过PVD、CVD、ALD、电镀、化学镀、其他合适的沉积工艺或它们的组合来沉积导电材料。此后，可以通过诸如CMP工艺的平坦化工艺去除任何多余的导电材料，从而平坦化ILD层152、154、器件级接触件(诸如n阱接触件160A和p阱接触件160B)、通孔和/或导线的顶面。
分别在相应的n阱112C、112D上设置N阱接触件160A(也称为n阱拾取区)，使得n阱接触件160A将n阱112C、112D电连接至电源电压，例如电源电压VDD；并且在p阱114C上设置p阱接触件160B(也称为p阱拾取区)，使得p阱接触件160B将p阱114C电连接到电源电压，例如电源电压VSS。N阱接触件160A和p阱接触件160B延伸穿过ILD层152、ILD层154和隔离部件122，尽管本发明设想了其中n阱接触件160A和/或p阱接触件160B延伸穿过MLI部件150的更多或更少的ILD层和/或CESL的实施例。在一些实施方式中，n阱接触件160A和/或p阱接触件160B中的一个或多个不将n阱112C、112D和/或p阱114A电连接至MLI部件150的另一导电部件，例如通孔。在这样的实施方式中，n阱接触件160A和/或p阱接触件160B中的一个或多个是伪接触件，具有与非伪接触件相似的物理特性以实现基本均匀的处理环境。
在所描绘的实施例中，p阱接触件160B设置在p型阱条50A中，并且n型阱条50B、50C没有p阱接触件160B。因为p阱条50A没有n阱，所以与常规p阱条相比，p阱接触件160B(p阱拾取区)表现出减小的阱拾取电阻，常规的P阱条通常具有与n阱条50B、50C类似的掺杂配置，使得p阱接触件设置在由n阱分隔开的两个p阱上。在所描绘的进一步实施例中，p型阱条50A具有比n型阱条50B、50C更多的接触件。例如，p型阱条区50A包括九个p阱接触件160B，而n型阱条50B、50C的每个包括三个n阱接触件160A。本发明考虑了n阱接触件160A和/或p阱接触件160B的任何配置。例如，图3是根据本发明的各个方面的阱条单元的另一实施例的部分或整体的简化示意性顶视图，例如在图1的存储器10中实现的阱条单元50。在图3中，n阱接触件160A设置在一个n阱条中，例如n阱条50B中。在这样的实施方式中，n阱条50C没有n阱接触件160A。
图4是根据本发明的各个方面的阱条列40的一部分300的局部顶视图。在图4中，三个阱条单元50布置在存储器单元20的列(诸如存储器阵列12A的列和存储器阵列12B的列)之间的一列中。阱条列40包括n阱312，n阱312代表阱条单元50和SRAM单元20的组合的n阱(例如，如上面参考图2A至图2G所描述的n阱112A、112B)，并且p阱314代表阱条单元50和SRAM单元20的组合的p阱(例如，如上面参考图2A至图2G所描述的p阱114A-114C)。在图4中，n阱312从存储器单元20延伸到n型阱条50B、50C，但不延伸到p型阱条50A，并且p阱从存储器单元20延伸到n型阱条50B、50C和p型阱条50A。因为p阱314在阱条单元50中是I形的，所以阱条列40包括沿着阱条列40的整个长度(这里，沿y方向)没有n阱的中间部分。为了清楚起见，已经简化了图4，以更好地理解本发明的发明构思。可以在阱条列40的部分300中添加附加部件，并且在阱条列40的部分300的其他实施例中，以下描述的一些部件可以被替换、修改或消除。
图5是根据本发明的各个方面的可以在SRAM的存储器单元中实现的单端口SRAM单元400的电路图。例如，单端口SRAM单元400被实现在存储器10(图1)的一个或多个存储器单元20中。单端口SRAM单元400包括六个晶体管：传输门晶体管PG-1、传输门晶体管PG-2、上拉晶体管PU-1、上拉晶体管PU-2、下拉晶体管PD-1和下拉晶体管PD-2。因此，单端口SRAM单元400可可选地称为6T SRAM单元。在操作中，传输门晶体管PG-1和传输门晶体管PG-2提供对SRAM单元400的存储部分的访问，该SRAM单元包括交叉耦合的一对反相器，反相器410和反相器420。反相器410包括上拉晶体管PU-1和下拉晶体管PD-1，以及反相器420包括上拉晶体管PU-2和下拉晶体管PD-2。图。为了清楚起见，已经简化了图5，以更好地理解本发明的发明构思。可以在单端口SRAM单元400中添加其他部件，并且在单端口SRAM单元400的其他实施例中可以替换、修改或消除以下描述的一些部件。
在一些实施方式中，上拉晶体管PU-1、PU-2配置为p型FinFET。例如，上拉晶体管PU-1、PU-2的每个包括设置在n型鳍结构(包括一个或多个n型鳍)的沟道区上方的栅极结构，使得该栅极结构介于n型鳍结构的p型源极/漏极区(例如，p型外延源极/漏极部件)之间，其中，栅极结构和n型鳍结构设置在n型阱区上方；并且下拉晶体管PD-1和PD-2的每个包括设置在p型鳍结构(包括一个或多个p型鳍)的沟道区上方的栅极结构，使得该栅极结构介于p型鳍结构的n型源极/漏极区(例如，n型外延源极/漏极部件)之间，其中栅极结构和p型鳍结构设置在p型阱区上方。在一些实施方式中，传输门晶体管PG-1、PG-2也配置为n型FinFET。例如，传输门晶体管PG-1、PG-2的每个包括设置在p型鳍结构(包括一个或多个p型鳍)的沟道区上方的栅极结构，使得该栅极结构介于p型鳍结构的n型源极/漏极区(例如，n型外延源极/漏极部件)之间，其中栅极结构和p型鳍结构设置在p型阱区上方。
上拉晶体管PU-1的栅极介于源极(电耦合至电源电压(VDD))和第一公共漏极(CD1)之间，并且下拉晶体管PD-1的栅极介于源极(与电源电压(VSS)电耦合)和第一公共漏极之间。上拉晶体管PU-2的栅极介于源极(与电源电压(VDD)电耦合)和第二公共漏极(CD2)之间，而下拉晶体管PD-2的栅极介于源极(与电源电压(Vss)电耦合)和第二公共漏极之间。在一些实施方式中，第一公共漏极(CD1)是以原码形式存储数据的存储节点(SN)，并且第二公共漏极(CD2)是以补码形式存储数据的存储节点(SNB)。上拉晶体管PU-1的栅极和下拉晶体管PD-1的栅极与第二公共漏极耦合，并且上拉晶体管PU-2的栅极和下拉晶体管PD-2的栅极与第一公共漏极耦合。传输门晶体管PG-1的栅极介于源极(与位线BL电耦合)和漏极(与第一公共漏极电耦合)之间。传输门晶体管PG-2的栅极介于源极(与互补位线BLB电耦合)和漏极(与第二公共漏极电耦合)之间。传输门晶体管PG-1、PG-2的栅极与字线WL电耦合。在一些实施方式中，传输门晶体管PG-1、PG-2在读取操作和/或写入操作期间提供对存储节点SN、SNB的访问。例如，传输门晶体管PG-1、PG-2响应于通过WL施加到传输门晶体管PG-1、PG-2的栅极的电压而将存储节点SN、SN-B分别耦合到位线BL、BLB。
图6是根据本发明的各个方面的SRAM阵列500的部分或全部的局部顶视图。在一些实施方式中，SRAM阵列500代表存储器10的一部分，例如SRAM单元20的一部分。在图6中，SRAM阵列500包括衬底510，衬底510具有设置在其中的各种掺杂区，例如n阱512A、n阱512B、p阱514A、p阱514B和p阱514C。衬底510、n阱512A、512B和p阱514A-514C分别类似于以上参考图2A至图2G描述的衬底110、n阱112A、112B和p阱114A-114C。SRAM阵列500还包括设置在n阱512A、512B和p阱514A-514C上方的各种部件，其中各种部件配置为实现期望的功能。例如，SRAM阵列500包括鳍520(类似于以上参考图2A至图2G描述的鳍120)、隔离部件(类似于以上参考图2A至图2G描述的隔离部件122)、栅极结构530(类似于以上参考图2A至图2G描述的栅极结构130)(包括例如类似于如上文参考图2A至图2G所述的栅极电介质132、栅电极134、硬掩模136和/或栅极间隔件138的栅极电介质、栅电极、硬掩模和/或栅极间隔件)、外延源极/漏极部件(类似于上文参考图2A至图2G所述的外延源极/漏极部件140A、140B)、MLI部件(类似于以上参考图2A至图2G所述的MLI部件150)、ILD层(类似于以上参考图2A至图2G所述的ILD层152、154)、器件级接触件(类似于上面参考图2A至图2G所述的器件级接触件)、通孔(类似于以上参考图2A至图2G描述的通孔)和导线(类似于以上参照图2A至图2G所述的导线)。各种部件配置为形成包括SRAM单元560A、SRAM单元560B、SRAM单元560C和SRAM单元560D的SRAM单元区。可以在存储器10的SRAM单元20中实现SRAM单元560A-560D。在一些实施方式中，可以将SRAM单元560B或SRAM单元560D实现为与图2A中的阱条50相邻的SRAM单元20A。在一些实施方式中，SRAM单元560A或SRAM单元560C可以被实现为与图2A中的阱条50相邻的SRAM单元20B。为了清楚起见，已经简化了图6，以更好地理解本发明的发明构思。可以在SRAM阵列500中添加其他部件，并且在SRAM阵列500的其他实施例中可以替换、修改或消除以下描述的一些部件。
SRAM单元560A-560D包括单端口SRAM、双端口SRAM、其他类型的SRAM或它们的组合。在所描绘的实施例中，SRAM单元560A-560D包括单端口SRAM。例如，每个SRAM单元560A-560D包括六个晶体管：传输门晶体管PG-1、传输门晶体管PG-2、上拉晶体管PU-1、上拉晶体管PU-2、下拉晶体管PD-1和下拉晶体管PD-2。SRAM单元560A-560D中的每个包括设置在p阱之间的n阱。例如，SRAM单元560A、560B的每个包括设置在p阱514A与p阱514B之间的n阱512A，其中上拉晶体管PU-1、PU-2设置在n阱512A上方，并且传输门晶体管PG-1、PG-2和下拉晶体管PD-1、PD-2设置在p阱514A或p阱514B上方。SRAM单元560C、560D的每个包括设置在p阱514B和p阱514C之间的n阱512B，其中上拉晶体管PU-1、PU-2设置在n阱512B上方，并且传输门晶体管PG-1、PG-2和下拉晶体管PD-1、PD-2设置在p阱514B或p阱514C上方。上拉晶体管PU-1、PU-2是p型FinFET，传输门晶体管PG-1、PG-2是n型FinFET，下拉晶体管PD-1、PD-2是p型晶体管。在一些实施方式中，上拉晶体管PU-1、PU-2配置为p型FinFET，而传输门晶体管PG-1、PG-2和下拉晶体管PD-1、PD-2配置为n型FinFET。例如，传输门晶体管PG-1、PG-2和/或下拉晶体管PD-1、PD-2的每个包括设置在相应的p型阱上方的鳍结构(包括一个或多个鳍520)以及设置在鳍结构的沟道区上方的相应的栅极结构430，使得相应的栅极结构430介于鳍结构的源极/漏极区之间。传输门晶体管PG-1、PG-2和/或下拉晶体管PD-1、PD-2的鳍结构包括p型掺杂剂并且电连接至p型阱。传输门晶体管PG-1、PG-2和/或下拉晶体管PD-1、PD-2的鳍结构还包括n型外延源极/漏极部件(换句话说，传输门晶体管PG-1、PG-2和/或下拉晶体管PD-1、PD-2的外延源极/漏极部件包括n型掺杂剂)。传输门晶体管PG-1、PG-2和/或下拉晶体管PD-1、PD-2的栅极结构430和/或外延源极/漏极部件通过诸如MLI部件150的MLI部件电连接到电压源(例如，VSS)。在进一步的示例中，上拉晶体管PU-1、PU-2的每个都包括设置在相应的n型阱上方的鳍结构(包括一个或多个鳍520)以及设置在鳍结构的沟道区上方的相应的栅极结构530，使得栅极结构530介于鳍结构的源极/漏极区之间。上拉晶体管PU-1、PU-2的鳍结构包括n型掺杂剂并且电连接至n型阱。上拉晶体管PU-1、PU-2的鳍结构还包括p型外延源极/漏极部件(换句话说，上拉晶体管PU-1、PU-2的外延源极/漏极部件包括p-型掺杂剂)。上拉晶体管PU-1、PU-2的栅极结构530和/或外延源极/漏极部件通过MLI部件电连接到电压源(例如，VDD)。在本示例中，上拉晶体管PU-1、PU-2、传输门晶体管PG-1、PG-2和下拉晶体管PD-1、PD-2是单鳍FinFET(换句话说，鳍结构包括一个鳍)，但是本发明考虑了其中上拉晶体管PU-1、PU-2、传输门晶体管PG-1、PG-2和下拉晶体管PD-1、PD-2中的一个或多个是多鳍FinFETS(换句话说，鳍结构包括多个鳍)的实施方式。
本发明提供了许多不同的实施例。本文公开了基于鳍的阱条及其制造方法，以用于改进诸如SRAM阵列的存储器阵列的性能。示例性集成电路(IC)器件包括具有第一阱掺杂配置的存储器单元，该第一阱掺杂配置包括设置在衬底中的第一阱区、第二阱区和第三阱区。第二阱区设置在第一阱区和第三阱区之间。第一阱区和第三阱区掺杂有第一类型掺杂剂，并且第二阱区掺杂有第二类型掺杂剂。集成电路还包括邻近存储器单元设置的阱条单元。阱条单元具有第一阱条区、第二阱条区和第三阱条区，第二阱条区设置在第一阱条区和第三阱条区之间。第一阱条区和第三阱条区具有第一阱掺杂配置。第二阱条区具有第二掺杂配置，该第二掺杂配置包括掺杂有第一类型掺杂剂的第四阱区。阱条单元包括到第四阱区的第一阱拾取区和到第二阱区的第二阱拾取区。在一些实施方式中，第一阱区、第三阱区和第四阱区组合以在掺杂有第一类型掺杂剂的阱条单元中形成I形阱区。在一些实施方式中，第一类型掺杂剂是p型掺杂剂，并且第二类型掺杂剂是n型掺杂剂。
在一些实施方式中，第一阱区、第二阱区、第三阱区和第四阱区沿着垂直于栅极长度方向的方向延伸。在一些实施方式中，第四阱区的宽度基本上等于阱条单元的宽度。在一些实施方式中，第二阱拾取区仅在第一阱条区或第三阱条区中设置在第二阱区中。在一些实施方式中，第一阱拾取区连接到第一电压，并且第二阱拾取区连接到不同于第一电压的第二电压。在一些实施方式中，阱条单元包括配置为伪鳍式场效应晶体管(FinFET)的鳍、栅极结构和外延源极/漏极部件。
示例性的阱条单元设置在第一存储器单元和第二存储器单元之间。阱条单元包括设置在衬底中的p阱、第一n阱和第二n阱。p阱、第一n阱和第二n阱配置在阱条单元中，使得阱条单元的中间部分沿着栅极长度方向没有第一n阱和第二n阱。阱条单元还包括到p阱的p阱拾取区和到第一n阱、第二n阱或两者的n阱拾取区。在一些实施方式中，p阱沿着栅极长度方向具有I形的顶视图。在一些实施方式中，第一n阱的宽度、第二n阱的宽度和沿着栅极长度方向没有第一n阱和第二n阱的阱条单元的中间部分的宽度的总和基本上等于阱条单元的宽度。在一些实施方式中，阱条单元是基于鳍的阱条单元，阱条单元包括沿着与栅极长度方向垂直的方向延伸的鳍。
在一些实施方式中，阱条单元的中间部分设置在阱条单元的第一边缘部分和阱条单元的第二边缘部分之间，其中，中间部分包括p阱的第一子区；第一边缘部分包括沿着栅极长度方向设置在p阱的第二子区和p阱的第三子区之间的第一n阱，其中，p阱的第二子区p阱的第三子区从p阱的第一子区延伸；并且第二边缘部分包括第二n阱，第二n阱沿着栅极长度方向设置在p阱的第四子区和p阱的第五子区之间，其中，p阱的第四子区和p阱的第五子区从p阱的第一子区延伸。在这样的实施方式中，中间部分可以对应于p型阱条，第一边缘部分可以对应于第一n型阱条，并且第二边缘部分可以对应于第二n型阱条。p型阱条设置在第一n型阱条和第二n型阱条之间。
在一些实施方式中，第一栅极结构设置在阱条单元的中间部分中，使得第一栅极结构设置在p阱上方；第二栅极结构设置在阱条单元的第一边缘部分中，使得第二栅极结构设置在第一n阱、p阱的第二子区和p阱的第三子区上方；并且第三栅极结构设置在阱条单元的第二边缘部分中，使得第三栅极结构设置在第二n阱、p阱的第四子区和p阱的第五子区上方。在一些实施方式中，p阱拾取区设置在阱条单元的沿着栅极长度方向没有第一n阱和第二n阱的中间部分中。在一些实施方式中，p阱拾取区中的至少一个沿着垂直于栅极长度方向的方向设置在第一n阱和第二n阱之间。
示例性存储器阵列包括第一存储器单元列和第二存储器单元列。第一存储器单元列的每个存储器单元和第二存储器单元列的每个存储器单元具有第一阱掺杂配置。该存储器阵列还包括设置在第一存储器单元列和第二存储器单元列之间的阱条单元列。阱条单元列中的每个阱条单元包括设置在第一n型阱条和第二n型阱条之间的p型阱条。第一n型阱条和第二n型阱条具有第一阱掺杂配置。p型阱条具有与第一阱掺杂配置不同的第二阱掺杂配置。在一些实施方式中，第一阱掺杂配置包括n阱，并且第二阱掺杂配置没有n阱。在一些实施方式中，p型阱条包括设置在第一n型阱条的n阱与第二n型阱条的n阱之间的p阱拾取区。
上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同配置并且不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (20)

1.一种集成电路，包括：
存储器单元，具有第一阱掺杂配置，所述第一阱掺杂配置包括设置在衬底中的第一阱区、第二阱区和第三阱区，其中，所述第二阱区设置在所述第一阱区和所述第三阱区之间，并且其中，所述第一阱区和所述第三阱区掺杂有第一类型掺杂剂，并且所述第二阱区掺杂有第二类型掺杂剂；以及
阱条单元，邻近所述存储器单元设置，其中：
所述阱条单元具有第一阱条区、第二阱条区和第三阱条区，所述第二阱条区设置在所述第一阱条区和所述第三阱条区之间，
所述第一阱条区和所述第三阱条区具有所述第一阱掺杂配置，
所述第二阱条区具有第二掺杂配置，所述第二掺杂配置包括掺杂有所述第一类型掺杂剂的第四阱区，并且
所述阱条单元包括接触所述第四阱区的第一阱拾取区和接触所述第二阱区的第二阱拾取区。
2.根据权利要求1所述的集成电路，其中，所述第一阱区、所述第三阱区和所述第四阱区组合以在掺杂有所述第一类型掺杂剂的所述阱条单元中形成I形阱区。
3.根据权利要求1所述的集成电路，其中，所述第一类型掺杂剂是p型掺杂剂，并且所述第二类型掺杂剂是n型掺杂剂。
4.根据权利要求1所述的集成电路，其中，所述第一阱区、所述第二阱区、所述第三阱区和所述第四阱区沿着垂直于栅极长度方向的方向延伸。
5.根据权利要求1所述的集成电路，其中，所述第四阱区的宽度等于所述阱条单元的宽度。
6.根据权利要求1所述的集成电路，其中，所述第二阱拾取区仅在所述第一阱条区或所述第三阱条区中设置在所述第二阱区中。
7.根据权利要求1所述的集成电路，其中，所述第一阱拾取区连接至第一电压，并且所述第二阱拾取区连接至与所述第一电压不同的第二电压。
8.根据权利要求1所述的集成电路，其中，所述阱条单元包括配置为伪鳍式场效应晶体管(FinFET)的鳍、栅极结构和外延源极/漏极部件。
9.一种存储器，包括：
阱条单元，设置在第一存储器单元和第二存储器单元之间，其中，所述阱条单元包括：
p阱、第一n阱和第二n阱，设置在衬底中，其中，所述p阱、所述第一n阱和所述第二n阱配置在所述阱条单元中，使得所述阱条单元的中间部分沿着栅极长度方向没有所述第一n阱和所述第二n阱，
p阱拾取区，设置在所述p阱上；以及
n阱拾取区，设置在所述第一n阱、所述第二n阱或所述第一n阱与所述第二n阱两者上。
10.根据权利要求9所述的存储器，其中，所述p阱沿着所述栅极长度方向具有I形的顶视图。
11.根据权利要求9所述的存储器，其中：
所述阱条单元的所述中间部分设置在所述阱条单元的第一边缘部分和所述阱条单元的第二边缘部分之间，其中，所述中间部分包括所述p阱的第一子区；
所述第一边缘部分包括沿着所述栅极长度方向设置在所述p阱的第二子区和所述p阱的第三子区之间的所述第一n阱，其中，所述p阱的所述第二子区和所述p阱的所述第三子区接触所述p阱的所述第一子区；并且
所述第二边缘部分包括第二n阱，所述第二n阱沿着所述栅极长度方向设置在所述p阱的第四子区和所述p阱的第五子区之间，其中，所述p阱的所述第四子区和所述p阱的所述第五子区接触所述p阱的所述第一子区。
12.根据权利要求11所述的存储器，其中，所述中间部分对应于p型阱条，所述第一边缘部分对应于第一n型阱条，并且所述第二边缘部分对应于第二n型阱条，其中，所述p型阱条设置在所述第一n型阱条和所述第二n型阱条之间。
13.根据权利要求11所述的存储器，还包括：
第一栅极结构，设置在所述阱条单元的所述中间部分中，使得所述第一栅极结构设置在所述p阱上方；
第二栅极结构，设置在所述阱条单元的所述第一边缘部分中，使得所述第二栅极结构设置在所述第一n阱、所述p阱的所述第二子区和所述p阱的所述第三子区上方；以及
第三栅极结构，设置在所述阱条单元的所述第二边缘部分中，使得所述第三栅极结构设置在所述第二n阱、所述p阱的所述第四子区和所述p阱的所述第五子区上方。
14.根据权利要求9所述的存储器，其中，所述第一n阱的宽度、所述第二n阱的宽度以及沿着所述栅极长度方向没有所述第一n阱和所述第二n阱的所述阱条单元的所述中间部分的宽度的总和等于所述阱条单元的宽度。
15.根据权利要求9所述的存储器，其中，所述p阱拾取区设置在沿着所述栅极长度方向没有所述第一n阱和所述第二n阱的所述阱条单元的所述中间部分中。
16.根据权利要求9所述的存储器，其中，所述p阱拾取区中的至少一个沿着垂直于所述栅极长度方向的方向设置在所述第一n阱和所述第二n阱之间。
17.根据权利要求9所述的存储器，其中，所述阱条单元是基于鳍的阱条单元，所述基于鳍的阱条单元包括沿着垂直于所述栅极长度方向的方向延伸的鳍。
18.一种存储器阵列，包括：
第一存储器单元列，其中，所述第一存储器单元列的每个存储器单元具有第一阱掺杂配置；
第二存储器单元列，其中，所述第二存储器单元列的每个存储器单元具有所述第一阱掺杂配置；
阱条单元列，设置在所述第一存储器单元列和所述第二存储器单元列之间，其中，所述阱条单元列中的每个阱条单元包括设置在第一n型阱条和第二n型阱条之间的p型阱条，并且其中，所述第一n型阱条和所述第二n型阱条具有所述第一阱掺杂配置，并且所述p型阱条具有与所述第一阱掺杂配置不同的第二阱掺杂配置。
19.根据权利要求18所述的存储器阵列，其中，所述第一阱掺杂配置包括n阱，并且所述第二阱掺杂配置没有n阱。
20.根据权利要求18所述的存储器阵列，其中，所述p型阱条包括设置在所述第一n型阱条的n阱与所述第二n型阱的n阱之间的p阱拾取区。
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