TW202030888A - 半導體裝置及其製造方法 - Google Patents

半導體裝置及其製造方法 Download PDF

Info

Publication number
TW202030888A
TW202030888A TW108137816A TW108137816A TW202030888A TW 202030888 A TW202030888 A TW 202030888A TW 108137816 A TW108137816 A TW 108137816A TW 108137816 A TW108137816 A TW 108137816A TW 202030888 A TW202030888 A TW 202030888A
Authority
TW
Taiwan
Prior art keywords
dielectric
layer
fin
dielectric layer
semiconductor device
Prior art date
Application number
TW108137816A
Other languages
English (en)
Other versions
TWI745768B (zh
Inventor
謝旻諺
陳華豐
廖忠志
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW202030888A publication Critical patent/TW202030888A/zh
Application granted granted Critical
Publication of TWI745768B publication Critical patent/TWI745768B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/62—Fin field-effect transistors [FinFET]
    • H10D30/6217—Fin field-effect transistors [FinFET] having non-uniform gate electrodes, e.g. gate conductors having varying doping
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31051—Planarisation of the insulating layers
    • H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
    • H10D12/01—Manufacture or treatment
    • H10D12/031—Manufacture or treatment of IGBTs
    • H10D12/032—Manufacture or treatment of IGBTs of vertical IGBTs
    • H10D12/038—Manufacture or treatment of IGBTs of vertical IGBTs having a recessed gate, e.g. trench-gate IGBTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/024—Manufacture or treatment of FETs having insulated gates [IGFET] of fin field-effect transistors [FinFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/62—Fin field-effect transistors [FinFET]
    • H10D30/6215—Fin field-effect transistors [FinFET] having multiple independently-addressable gate electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/124—Shapes, relative sizes or dispositions of the regions of semiconductor bodies or of junctions between the regions
    • H10D62/125—Shapes of junctions between the regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/118—Electrodes comprising insulating layers having particular dielectric or electrostatic properties, e.g. having static charges
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
    • H10D64/311—Gate electrodes for field-effect devices
    • H10D64/411—Gate electrodes for field-effect devices for FETs
    • H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
    • H10D64/512—Disposition of the gate electrodes, e.g. buried gates
    • H10D64/513—Disposition of the gate electrodes, e.g. buried gates within recesses in the substrate, e.g. trench gates, groove gates or buried gates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0151—Manufacturing their isolation regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0158—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including FinFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/02—Manufacture or treatment characterised by using material-based technologies
    • H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
    • H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
    • H10D84/834—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET] comprising FinFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/013—Manufacturing their source or drain regions, e.g. silicided source or drain regions

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Semiconductor Memories (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

本發明實施例包含一種半導體裝置。第一磊晶層和第二磊晶層各自位於半導體裝置的第一區內。第一介電鰭位於第一磊晶層與第二磊晶層之間。第一介電鰭具有第一介電常數。第三磊晶層和第四磊晶層各自位於半導體裝置的第二區內。第二介電鰭位於第三磊晶層與第四磊晶層之間。第二介電鰭具有小於第一介電常數的第二介電常數。

Description

半導體裝置及其製造方法
本發明實施例係有關於一種半導體裝置及其製造方法，特別是有關於具有介電鰭的半導體裝置及其製造方法。
半導體積體電路（integrated circuit，IC）產業已歷經了指數式成長。積體電路材料和設計上的技術進展已經產生了數個世代的積體電路，每一世代皆較前一世代具有更小且更複雜的電路。在積體電路的演進的歷程中，當幾何尺寸（亦即使用生產製程可以產生的最小元件（或線））縮減時，功能密度（亦即單位晶片面積的內連接裝置數量）通常也增加。這種尺寸微縮的製程通常藉由提高生產效率及降低相關成本而提供一些效益。
然而，這樣的尺寸縮小也增加了加工及製造積體電路的複雜性，且為實現這些進展，積體電路加工及製造需要類似的發展。舉例而言，採用三維電晶體，例如鰭式場效電晶體（fin-like field-effect transistor，FinFET），以取代平面式電晶體。FinFET能提供較低的短通道效應、較低的漏電流以及較高的電流。換言之，它們比平面式裝置更快、更小且更有效率。
除了這些優勢之外，現存的FinFET可能仍需要一些改善。舉例而言，可形成像是介電鰭的介電結構以調整整體的鰭片圖案密度、加強裝置鰭的機械強度及/或增加製造能力。一個給定的積體電路晶片可能包含位在不同區之不同類型的半導體裝置，介電鰭在這些不同的區內可提供不同效用。如此，需要將介電鰭配置在積體電路的不同區以產生不同的特性，例如不同的介電常數及/或不同的高度或寬度。然而，傳統的積體電路一般對於介電鰭的實際操作採用「一體適用」的方式，無法將傳統積體電路的效能最佳化。
因此，雖然現存的FinFET裝置及其製造方法已逐漸合乎它們的預期目標，但它們仍未在各方面皆令人滿意。
根據本發明實施例中的一些實施例，提供半導體裝置。此半導體裝置包含第一磊晶層和第二磊晶層，各自位於半導體裝置的第一區內，以及第一介電鰭，位於第一磊晶層與第二磊晶層之間，其中第一介電鰭具有第一介電常數。半導體裝置也包含第三磊晶層和第四磊晶層，各自位於半導體裝置的第二區內，以及第二介電鰭，位於第三磊晶層與第四磊晶層之間，其中第二介電鰭具有小於第一介電常數的第二介電常數。
根據本發明實施例中的一些實施例，提供半導體裝置。此半導體裝置包含第一源極/汲極和第二源極/汲極，設置在半導體裝置的記憶體裝置區內，以及高介電常數的鰭片結構，設置在第一源極/汲極與第二源極/汲極之間。半導體裝置也包含第三源極/汲極和第四源極/汲極，設置在半導體裝置的邏輯裝置區內，以及混合鰭片結構，設置在第三源極/汲極與第四源極/汲極之間。第一源極/汲極和第二源極/汲極以第一距離隔開。第三源極/汲極和第四源極/汲極以大於第一距離的第二距離隔開。高介電常數的鰭片結構與混合鰭片結構相比具有較大的介電常數。高介電常數的鰭片結構的上表面係設置在混合鰭片結構的上表面上。混合鰭片結構包含多種類型的不同介電材料。
根據本發明實施例中的一些實施例，提供半導體裝置的製造方法。此方法包含提供半導體裝置，半導體裝置包含形成在半導體裝置的第一區和第二區內的複數個裝置鰭片結構，其中第一區內的裝置鰭片結構之間存在第一溝槽，且其中第二區內的裝置鰭片結構之間存在第二溝槽。此方法也包含以第一介電層部分地填充第一溝槽，以及以第二介電層部分地填充第二溝槽，其中第二介電層與第一介電層相比具有較小的介電常數。此方法更包含在第二介電層上形成第三介電層，其中第三介電層與第二介電層相比具有較小的介電常數，以及部分地移除第三介電層和第二介電層，使得第三介電層和第二介電層的剩餘部分將第二溝槽部分地填充。此外，此方法包含將裝置鰭片結構凹陷，以及在凹陷的裝置鰭片結構上成長複數個磊晶層，其中第一介電層將第一區內的裝置鰭片結構的第一子集隔開，且其中第三介電層和第二介電層的剩餘部分將第二區內的裝置鰭片結構的第二子集隔開。
以下揭露提供了許多不同的實施例或範例，用於實施本發明實施例中的不同部件。組件和配置的具體範例描述如下，以簡化本發明實施例。當然，這些僅僅是範例，並非用以限定本發明實施例。舉例而言，以下敘述中提及第一部件形成於第二部件之上或上方，可能包含第一和第二部件直接接觸的實施例，也可能包含額外的部件形成於第一和第二部件之間，使得第一和第二部件不直接接觸的實施例。此外，本發明實施例可在各個範例中重複參考數字及/或字母，此重複是為了簡化和清楚，並非在討論的各個實施例及/或組態之間指定其關係。
此外，其中可能用到與空間相對用語，例如「在……之下」、「在……下方」、「下方的」、「在……上方」、「上方的」及類似的用詞，這些空間相對用語係為了便於描述如圖所示之一個（些）元件或部件與另一個（些）元件或部件之間的關係。這些空間相對用語包含使用中或步驟中的裝置之不同方位，以及圖式中所描述的方位。當裝置被轉向不同方位時（旋轉90度或其他方位），則其中所使用的空間相對形容詞也將依轉向後的方位來解釋。
另外，當以「約（about）」、「大約（approximate）」等用詞描述一個數字或一個數字範圍時，所述用詞係用以涵蓋在合理範圍內的數字，包含所描述的數字，像是在所描述數字的+/− 10%以內或本技術領域中具有通常知識者可理解的其他數值。舉例而言，用詞「約5 nm」涵蓋4.5 nm至5.5 nm的尺寸範圍。
半導體工業已進展至奈米科技製程世代以追求更高的裝置密度、更高的效能和更低的成本。為了實現這些改良，FinFET裝置的使用在半導體產業中越來越普及。本發明實施例是關於在晶圓的不同區內形成介電鰭以同時達到將裝置效能最佳化與降低電晶體橋接（bridging）或電性短路之疑慮的方法，但不限於此。
為了顯示本發明實施例的各種樣態。以下以FinFET的製造流程作為範例進行討論。在這方面，FinFET裝置為在半導體產業中越來越受歡迎的鰭式場效電晶體裝置。FinFET裝置可以是包含P型金屬氧化物半導體（PMOS）FinFET裝置和N型金屬氧化物半導體（NMOS）FinFET裝置的互補式金屬氧化物半導體（CMOS）裝置。以下內容將以一或多個FinFET為範例來繼續說明本發明實施例中的各個實施例，但可以理解的是本發明實施例除了明確聲明的部分以外，並未限定於FinFET裝置。
參照第1圖，提供示範的FinFET裝置10（又稱為FinFET裝置結構）的透視圖。FinFET裝置結構10包含N型FinFET裝置結構（NMOS）15和P型FinFET裝置結構（PMOS）25。FinFET裝置結構10包含基底102。基底102可由矽或其他半導體材料製成。或者或更甚者，基底102可包含其他元素半導體材料，例如鍺。在一些實施例中，基底102由化合物半導體製成，例如碳化矽、砷化鎵、砷化銦或磷化銦。在一些實施例中，基底102由合金半導體製成，例如矽鍺、碳化矽鍺、磷化砷鎵或磷化銦鎵。在一些實施例中，基底102包含磊晶層。舉例而言，基底102可包含覆蓋在塊材半導體之上的磊晶層。
FinFET裝置結構10也包含一或多個鰭片結構104（例如矽鰭），自基底102在Z方向上延伸且在Y方向上由間隙物105所環繞。鰭片結構104在X方向上拉長且可選擇性地包含鍺（Ge）。鰭片結構104可使用合適的製程以形成，例如微影和蝕刻製程。在一些實施例中，使用乾式蝕刻或電漿製程自基底102蝕刻出鰭片結構104。在一些其他的實施例中，藉由雙重圖案化微影（double-patterning lithography，DPL）製程以形成鰭片結構104。DPL為藉由將圖案分為兩個交錯的圖案以在基底上構建圖案的方法。DPL允許提高部件（例如鰭）的密度。鰭片結構104也包含磊晶成長的材料12，磊晶成長的材料12（與部分的鰭片結構104）可作為FinFET裝置結構10的源極/汲極。
形成隔離結構108，例如淺溝槽隔離（shallow trench isolation，STI）結構，以環繞鰭片結構104。在一些實施例中，如第1圖所示，隔離結構108環繞鰭片結構104的下部，且鰭片結構104的上部突出於隔離結構108上。換言之，鰭片結構104的一部分嵌入隔離結構108中。隔離結構108避免電性干擾或串擾（crosstalk）。
FinFET裝置結構10更包含閘極堆疊結構，閘極堆疊結構包含閘極電極110和在閘極電極110下的閘極介電層（未繪示）。閘極電極110可包含多晶矽或金屬。金屬可包含氮化鉭（TaN）、矽化鎳（NiSi）、矽化鈷（CoSi）、鉬（Mo）、銅（Cu）、鎢（W）、鋁（Al）、鈷（Co）、鋯（Zr）、鉑（Pt）或其他合適的材料。可在閘極後製（gate last）製程（或閘極置換製程）中形成閘極電極110。可使用硬遮罩層112和114以定義出閘極電極110。也可在閘極電極110的側壁上以及在硬遮罩層112和114上形成介電層115。
閘極介電層（未繪示）可包含介電材料，例如氧化矽、氮化矽、氮氧化矽、具有高介電常數的介電材料或前述之組合。高介電常數的介電材料的範例包含氧化鉿、氧化鋯、氧化鋁、二氧化鉿-鋁合金、氧化鉿矽、氮氧化鉿矽、氧化鉿鉭、氧化鉿鈦、氧化鉿鋯等或前述之組合。
在一些實施例中，閘極堆疊結構包含額外的層，例如界面層、蓋層、擴散/阻障層、或其他合適的層。在一些實施例中，在鰭片結構104的中央部分上形成閘極堆疊結構。在一些其他的實施例中，在鰭片結構104上形成多個閘極堆疊結構。在一些其他的實施例中，閘極堆疊結構包含虛設（dummy）閘極堆疊，且後續在實施高熱預算製程之後置換為金屬閘極（metal gate，MG）。
藉由沉積製程、微影製程和蝕刻製程形成閘極堆疊結構。沉積製程包含化學氣相沉積（chemical vapor deposition，CVD）、物理氣相沉積（physical vapor deposition，PVD）、原子層沉積（atomic layer deposition，ALD）、高密度電漿化學氣相沉積（high density plasma CVD，HDPCVD）、金屬有機化學氣相沉積（metal organic CVD，MOCVD）、遠程電漿化學氣相沉積（remote plasma CVD，RPCVD）、電漿增強化學氣相沉積（plasma enhanced CVD，PECVD）、電鍍、其他合適的方法及/或前述的組合。微影製程包含光阻塗布（例如旋轉塗布）、軟烤、遮罩對準、曝光、曝光後烘烤、光阻顯影、洗滌、烘乾（例如硬烤）。蝕刻製程包含乾式蝕刻製程或濕式蝕刻製程。或者，藉由其他適合的方法以執行或取代微影製程，例如無遮罩微影、電子束刻寫（electron-beam writing）和離子束刻寫（ion-beam writing）。
FinFET裝置相較於傳統的金屬氧化物半導體場效電晶體（metal-oxide semiconductor field effect transistor，MOSFET）裝置（也稱為平面式電晶體裝置）能提供一些優勢。這些優勢可包含較佳的晶片面積效能、改善的載子移動率，且製程與平面式裝置的製程可相容。因此，使用FinFET裝置來設計一部分或整體的積體電路晶片較佳。
然而，傳統的FinFET製程可能仍需要改善。舉例而言，FinFET裝置製程可能涉及介電結構的形成，例如調整整體的鰭圖案密度、加強裝置鰭片的機械強度及/或增加製造能力的介電鰭。然而，一個積體電路晶片可能包含不同類型的裝置，且具有不同功能、設計及/或考量，這些無法由介電結構同時達成。舉例而言，一個積體電路晶片可能包含邏輯裝置，例如核心（core）和輸入/輸出（I/O）裝置，以及記憶體裝置，例如靜態隨機存取記憶體（static random access memory，SRAM）裝置。相較於SRAM裝置，邏輯裝置可能需要具有較大的源極/汲極磊晶層以使效能最佳化及/或處理輸入/輸出訊號。然而，當在源極/汲極磊晶層之間形成像是介電鰭的介電結構時，這些介電鰭可能潛在地限制源極/汲極磊晶層的側向磊晶成長。當這發生時，縮小尺寸的源極/汲極磊晶層反而可能對邏輯裝置的效能產生衝擊。此外，源極/汲極磊晶層受限制的側向成長也可能導致矽化區的縮小，以及導致形成於矽化區上的導電接觸具有較小的著陸區（landing area）。基於這些理由，降低介電結構的高度是有利的，如此可使邏輯裝置的源極/汲極磊晶層的側向成長不受限制。
相較於邏輯裝置，SRAM裝置較小且可在密度上考量更多。換言之，在給定的單位區域內設置大量的SRAM電晶體較佳。如此，由於SRAM電晶體的源極/汲極磊晶層的側向成長不像邏輯裝置那麼重要，虛設結構的存在一般不會造成問題。然而，若降低介電結構的高度，可能浮現橋接的問題。換個方式來說，相鄰電晶體的源極/汲極磊晶層可能成長至互相接觸。這可能導致相鄰電晶體之間的電性短路，反而會影響SRAM裝置的運作，甚至讓SRAM裝置產生問題。注意，（若虛設結構太短）橋接問題可能發生於其他同樣需要較緊密佈局的非SRAM 裝置。舉例而言，針對一些邏輯裝置，圖案密度優先於效能（例如速度或電力）。因此，橋接或電性短路對於這些類型的邏輯裝置也是個問題。
為了克服上述的問題，本發明實施例利用複數個製程步驟以在晶圓的不同區內形成具有不同尺寸/形狀及介電常數的虛設介電結構。舉例而言，在記憶體裝置區（或具有較大圖案密度的其他區）內形成的虛設介電結構具有高且窄的介電鰭結構，且具有相對較高的介電常數，而在邏輯裝置區（或具有較小圖案密度的其他區）內形成的虛設介電結構具有矮且寬的介電鰭結構，且具有相對較低的介電常數。如此，可同時達到針對不同積體電路區之各別的特性/目標。以下參考第2～18圖詳細地討論本發明實施例的各種樣態。
第2～13圖是根據一些實施例繪示製造半導體裝置200之不同階段的剖面圖。參照第2圖，半導體裝置200可以是積體電路晶片的一部分，且可包含在不同區內之不同類型的半導體裝置。作為範例，半導體裝置200包含記憶體裝置區210和邏輯裝置區220。在一些實施例中，記憶體裝置區210可包含靜態隨機存取記憶體（SRAM）裝置，且邏輯裝置區220可包含輸入/輸出（I/O）裝置或核心裝置。示範的SRAM裝置的詳細資訊在美國專利申請號15/636,832，標題「藉由在FinFET SRAM中縮小接觸尺寸以避免閘極至接觸的橋接（Preventing Gate-to-Contact Bridging by Reducing Contact Dimensions in FinFET SRAM）」中有所討論，其揭露內容藉由引用於此而構成本發明實施例的一部分。
可理解的是，雖然在此繪示的記憶體裝置區210和邏輯裝置區220彼此相鄰地設置，但這並非必要。換言之，在各個實施例中，記憶體裝置區210和邏輯裝置區220可彼此遠離地設置（或者以其他區或組件隔開）。
記憶體裝置區210和邏輯裝置區220皆形成於基底上（為了清楚表示，在此未具體繪示）。在一些實施例中，基底可包含塊材（bulk）矽基底。在其他實施例中，基底可包含元素半導體，例如結晶結構的矽或鍺；化合物半導體，例如矽鍺、碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦；或前述之組合。在進一步的實施例中，基底可包含絕緣體上覆半導體（semiconductor-on-insulator，SOI）基底。SOI基底的形成使用氧離子植入隔離法、晶圓接合及/或其他合適的方法。基底也可包含各種隔離部件，例如淺溝槽隔離（STI）部件和由STI部件所定義出的主動區。
記憶體裝置區210和邏輯裝置區220可具有不同程度的佈局密度。舉例而言，記憶體裝置區210可具有相對高的佈局密度，且相鄰的電晶體組件之間的間隔可相對較窄（例如窄於邏輯裝置區220中相鄰的電晶體組件之間的間隔）。反之，邏輯裝置區220可具有相對低的佈局密度，且邏輯裝置區220中相鄰的電晶體組件之間的間隔可大於記憶體裝置區210中相鄰的電晶體組件之間的間隔。由於區域（又稱為記憶體裝置區）210和（又稱為邏輯裝置區）220中佈局密度或組件之間的間隔的差異，記憶體裝置區210可稱為密集區，且邏輯裝置區220可稱為稀疏區。在一些實施例中，記憶體裝置區210的圖案密度至少為邏輯裝置區220的圖案密度的兩倍（例如至少兩倍每單位面積的電晶體數）。
記憶體裝置區210和邏輯裝置區220皆包含主動區。在一些實施例中，主動區可垂直地突出作為基底上的非平面式結構（且在像是STI的隔離部件上），例如記憶體裝置區210中的鰭片結構230～231和邏輯裝置區220中的鰭片結構240～242。類似於第1圖的鰭片結構104，鰭片結構230～231和240～242中的每一者皆在X方向上以拉長的方式水平延伸，且在Z方向上垂直地向上突出。鰭片結構230～231和240～242可包含像是矽（Si）或矽鍺（SiGe）的半導體材料，或者像是砷化鎵（GaAs）、砷化銦鎵（InGaAs）、磷化銦（InP）等的III-V族化合物。一些鰭片結構可以是N型鰭片結構，例如鰭片結構230～231和242可以是N型鰭片結構。其他的鰭片結構可以是P型鰭片結構，例如鰭片結構240～241可以是P型鰭片結構。可理解的是，這些只是非限定的範例。為了容易參照，鰭片結構230～231和240～242在下文中可交替的稱為裝置鰭或主動鰭，以與下文所討論的介電鰭區別。
鰭片結構230～231和240～242的形成可藉由使用硬遮罩250～251和260～262的圖案化製程。硬遮罩250～251和260～262中的每一者分別將下方的鰭片結構230～231和240～242的一者圖案化。硬遮罩250～251和260～262可包含介電材料。也可在鰭片結構230～231和240～242的每一者上形成間隙物270。間隙物270可包含介電材料，例如低介電常數的介電材料、氧化矽、氮化矽等。在鰭片結構230～231和240～242上（以及在間隙物270上）形成層275。層275可包含介電材料，且層275的形成可藉由例如化學氣相沉積、物理氣相沉積、原子層沉積等沉積製程。層275可作為例如STI結構的隔離結構，且可包含單層或多層。層275在一些實施例中可包含氧化矽，但在其他實施例中也可包含其他材料。可配置層275的材料組成以使層275對於隨後形成的介電層300（形成於層275上且於下文中詳細討論）具有蝕刻選擇性。
層275的沉積在半導體裝置200內形成溝槽，例如第2圖所示的溝槽280、281和282。可在記憶體裝置區210中形成溝槽280，且在邏輯裝置區220中形成溝槽281～282。溝槽280～282也分別具有側向尺寸290～292（例如在Y方向上測量）。在一些實施例中，尺寸290～292中的每一者皆代表各溝槽最大的（例如最寬的）側向尺寸。由於記憶體裝置區210和邏輯裝置區220中佈局密度或元件之間的間隔差異，尺寸290大抵上小於尺寸291～292。在一些實施例中，尺寸291和292各自至少為尺寸290的兩倍。
繼續參照第2圖，在記憶體裝置區210和邏輯裝置區220內皆形成高介電常數的介電層300。高介電常數的介電層300可藉由像是化學氣相沉積、物理氣相沉積、原子層沉積或前述之組合的沉積製程以形成。在一些實施例中，高介電常數的介電層300具有在約4與約10之間的介電常數，例如高介電常數的介電層300可包含Si3 N4 或Al2 O3 。在一些其他的實施例中，高介電常數的介電層300具有大於約10的介電常數，例如高介電常數的介電層300可包含La2 O3 、Y2 O3 、ZrO2 、Ta2 O5 、HfO2 、HfSiO4 、TiO2 、α-LaAlO3 或SrTiO3 。如第2圖所示，由於尺寸290～292的差異，高介電常數的介電層300完全填充記憶體裝置區210內的溝槽280，而部分填充邏輯裝置區220內的溝槽281～282。這可藉由配置高介電常數的介電層300的沉積製程參數（例如製程的持續期間）使得高介電常數的介電層300的厚度310大於尺寸290的兩倍以達成。高介電常數的介電層300填充溝槽280的部分將形成記憶體裝置區210內的介電鰭，在下文中將詳細地討論。
現參照第3圖，在記憶體裝置區210內形成光阻遮罩320，例如在高介電常數的介電層300覆蓋溝槽280的部分上。光阻遮罩320可經由包含像是光阻塗布（例如旋轉塗布）、軟烤、遮罩對準、曝光、曝光後烘烤、光阻顯影、洗滌、烘乾（例如硬烤）等步驟的微影製程以形成。一些實施例中，光阻遮罩320可包含具有底層（BL layer）、中層（ML）和頂層（PR）的三層光阻。
現參照第4圖，對半導體裝置200實施蝕刻製程340。光阻遮罩320保護下方的高介電常數的介電層300的部分以避免其在蝕刻製程340期間受到蝕刻，但光阻遮罩320暴露出高介電常數的介電層300在邏輯裝置區220的部分。結果，蝕刻移除溝槽281～282內的高介電常數的介電層300，而溝槽280內的高介電常數的介電層300在蝕刻製程340後仍保留。然後移除光阻遮罩320，例如使用光阻剝除或灰化製程。
現參照第5圖，對半導體裝置200實施另一個蝕刻製程360。蝕刻製程360可包含濕式蝕刻製程或乾式蝕刻製程。蝕刻製程360被配置以部分地移除高介電常數的介電層300仍保留的部分。為了在大抵上不影響層275的前提下移除高介電常數的介電層300，蝕刻製程360可使用在高介電常數的介電層300與層275之間具有高蝕刻選擇性的蝕刻劑。換言之，蝕刻劑被配置以使得高介電常數的介電層300以大抵上高於層275的速度（例如五倍以上）被蝕刻移除。
藉由調整蝕刻製程360的某些製程參數，可控制高介電常數的介電層300部分填充溝槽280之剩餘部分（在Z方向上測量）的高度370，例如藉由增加或降低蝕刻持續期間。較長的蝕刻持續期間可產生較小的高度370，而較短的蝕刻製程期間可產生較高的高度370。無論如何，在實施蝕刻製程360之後，高度370小於溝槽280的高度380。在蝕刻製程360之後，部分地填充溝槽280之高介電常數的介電層300的部分可稱為高介電常數鰭300。
雖然第3～5圖繪示使用光阻遮罩320以幫助在記憶體裝置區210內形成高介電常數鰭300的實施例，但可以理解光阻遮罩的使用並非必要。在一些替代的實施例中，可配置蝕刻製程的參數以在邏輯裝置區220內大抵上完全移除高介電常數的介電層300，同時在記憶體裝置區210內留下高介電常數的介電層300完好的一部分。在這樣的實施例中，即使沒有形成圖案化的光阻遮罩，高介電常數的介電層300與層275的材料之間的高蝕刻選擇性將在不明顯損壞下方的層275的前提下，大抵上移除高介電常數的介電層300。
此外，高介電常數的介電層300在邏輯裝置區220內的部分具有厚度310（見第2圖），厚度310大抵上小於高介電常數的介電層300在記憶體裝置區210內之部分的有效厚度，即高介電常數的介電層300填充溝槽280之部分的高度。如此，與蝕刻製程360相似的蝕刻製程能完全移除高介電常數的介電層300在邏輯裝置區220的部分（直到露出層275），同時部分地移除高介電常數的介電層300在記憶體裝置區210的部分。同前所述，藉由調整製程參數（像是蝕刻製程360的蝕刻時間）可彈性地調整記憶體裝置區210內之高介電常數鰭300的高度370。
（無論使用何種實施例）在記憶體裝置區210內形成高介電常數鰭300之後，半導體裝置200的製程可繼續進行至邏輯裝置區220內之混合鰭（hybrid fin）的形成。舉例而言，現參照第6圖，實施複數個沉積製程390以形成層400和層410。在這些沉積製程390的第一個沉積製程中，將層400形成在層275上且部分地填充溝槽280～282。層400形成在記憶體裝置區210內的部分係形成在高介電常數鰭300上，而層400形成在邏輯裝置區220內的部分係共形地（conformally）形成在層275的上表面和側表面上。在一些實施例中，層400包含介電常數小於高介電常數鰭300的介電材料。例如，層400可包含具有介電常數在約4與約10之間的範圍的介電材料。這樣的介電常數範圍可由對層400摻雜某些元素以達成及/或進行配置。在一些實施例中，層400的介電材料可包含摻雜的SiCON或摻雜的SiCN。
然後沉積製程390中的第二個沉積製程在層400上沉積層410。在一些實施例中，層410可使用流動式化學氣相沉積（flowable chemical vapor deposition，FCVD）製程以形成，且層410可包含具有小於約5之介電常數的介電材料。例如，層410可包含具有稍微小於4（例如在約3.7與約3.9之間）之介電常數的氧化矽。層400和410的組合可形成混合鰭，混合鰭的整體介電常數低於高介電常數鰭300，如以下的詳細討論。
現參照第7圖，對半導體裝置200實施平坦化製程430以對層410進行研磨和平坦化。在一些實施例中，平坦化製程430包含化學機械研磨（chemical mechanical polishing，CMP）製程。將層410的一大部分研磨移除直至抵達層400。換言之，層400作為平坦化製程430的研磨停止層。層410的剩餘部分填充溝槽281和282且具有大抵上平面的（或平坦的）上表面。
現參照第8圖，對半導體裝置200實施回蝕刻（etch back）製程450。配置回蝕刻製程450的製程參數以使層410與層400之間存在蝕刻選擇性，使得在不顯著影響層400的前提下，將層410以大抵上均勻的方式蝕刻移除。也可藉由調整回蝕刻製程450的參數，例如藉由增加或降低蝕刻持續期間，以控制層410在溝槽281～282內之剩餘部分的高度470。如下文中詳細討論的，高度470與高度370之間的差異會促使在記憶體裝置區210和邏輯裝置區220內形成具有不同高度之不同結構，由於這些結構將在記憶體裝置區210和邏輯裝置區220內作為不同的用途。
現參照第9圖，實施複數個沉積製程490以形成層500和層510。在這些沉積製程490的第一個沉積製程中，將層500形成在層400和410上且部分地填充溝槽281～282。在一些實施例中，層500包含介電常數小於高介電常數鰭300的介電材料。舉例而言，層500可包含具有介電常數在約4與約10之間的範圍的介電材料。在一些實施例中，形成具有相同類型之介電材料的層400和層500。在一些實施例中，層500在溝槽281內的部分和層500在溝槽282內的部分具有大抵上一樣的厚度。
沉積製程490中的第二個沉積製程在層500上沉積層510。在一些實施例中，層510可使用流動式化學氣相沉積以形成，且層510可包含具有小於約5之介電常數的介電材料。在一些實施例中，形成具有相同類型之介電材料的層410和層510，例如氧化矽。
現參照第10圖，對半導體裝置200實施平坦化製程530以對位於鰭片結構230～231和240～242上的各層進行研磨及平坦化。在一些實施例中，平坦化製程530包含化學機械研磨（CMP）製程。拋光及研磨移除部分的層510、500、400和275以及硬遮罩250～251和260～262直至抵達鰭片結構230～231及/或240～242。換言之，鰭片結構230～231和240～242作為平坦化製程530的研磨停止層。因此，平坦化製程530暴露出鰭片結構230～231和240～242的上表面，以及高介電常數鰭300和層400、500和510的上表面。
現參照第11圖，對半導體裝置200實施蝕刻製程550以部分地移除層275。在一些實施例中，實施蝕刻製程550使得層275的剩餘部分的上表面560大抵上設置在鰭片結構230～231和240～242的上表面570下。
現參照第12圖，對半導體裝置200實施源極/汲極凹陷製程600以部分地移除鰭片結構230～231和240～242。鰭片結構230～231和240～242移除的部分係位於閘極結構外，這裡的閘極結構相似於第1圖的閘極電極110。在鰭片結構230～231和240～242的剩餘部分上將形成源極/汲極區。層400～410的剩餘部分構成混合鰭，因為其為包含層400和層410兩者的混合結構。相較於高介電常數鰭300，混合鰭400～410較短、較寬（例如至少為兩倍寬），且具有較低的介電常數。此外，儘管高介電常數鰭300可包含單一介電材料，混合鰭400～410可包含多種類型的介電材料，且其中每一種皆具有不同的介電常數（全都低於高介電常數鰭300的介電常數）。
在一些實施例中，源極/汲極凹陷製程600包含一或多個蝕刻製程。蝕刻製程被配置以在鰭片結構230～231和240～242、混合鰭400～410與高介電常數鰭300之間具有蝕刻選擇性。舉例而言，以第一速率蝕刻移除鰭片結構230～231和240～242，以第二速率蝕刻移除混合鰭400～410，並以第三速率蝕刻移除高介電常數鰭300，其中第一速率大於第二速率，且第二速率大於第三速率。換個方式來說，鰭片結構230～231和240～242是最快移除的，高介電常數鰭300是最慢移除的，而混合鰭400～410是以介於中間的速度來移除的。
因此，在實施源極/汲極凹陷製程600之後，大抵上向下蝕刻鰭片結構230～231和240～242至靠近層275的上表面560的水平，而高介電常數鰭300大抵上完好。相較於高介電常數鰭300，混合鰭400～410在高度上具有較大幅度的降低，但並未如鰭片結構230～231和240～242那麼多。如第12圖所示，距離（或高度）610將層275的上表面560與高介電常數鰭300的上表面620的最高點隔開（上表面620可能展現「下凹的（dishing）」或彎曲的輪廓），且距離（或高度）630將層275的上表面560與混合鰭400～410的上表面640的最高點隔開（上表面640也可能展現「下凹的」輪廓）。上述所討論的不同蝕刻速率，使得距離610大抵上大於距離630。舉例而言，距離610與距離630之間的比例在約20：1至約1.5：1的範圍。在其他實施例中，距離610可大抵上等於（或不小於）距離630。如下文中詳細討論的，較高的高介電常數鰭300能允許它避免記憶體裝置區210內相鄰之磊晶成長的源極/汲極發生不希望的合併，而較短的混合鰭400～410意味著它將不會限制邏輯裝置區220中源極/汲極的側向磊晶成長。因此，本發明實施例能同時達成對於積體電路中不同區的兩個不同的目的。
現參照第13圖，可對半導體裝置200實施磊晶成長製程700，以使源極/汲極磊晶層730～731、740和742分別磊晶成長於鰭片結構230～231和240～241和242的上表面上。在一些實施例中，源極/汲極磊晶層730～731和742為N型的磊晶層，其可例如包含磷化矽（SiP），而源極/汲極磊晶層740可以是P型的磊晶層，其可例如包含矽鍺（SiGe）。
注意源極/汲極磊晶層740係由在鰭片結構240～241上分別成長但側向合併在一起的兩個磊晶層所形成。在說明的實施例中，磊晶層合併以形成源極/汲極磊晶層740為計畫中且希望產生的結果，因為這些源極/汲極不需要電性隔離，且較大尺寸的源極/汲極磊晶層740可產生較快的邏輯裝置效能。源極/汲極磊晶層740與源極/汲極磊晶層742最好不要合併。然而，源極/汲極磊晶層740與742之間合併的風險較低，因為鰭片結構241和242在Y方向上以相對較長的距離750隔開。如此，即使混合鰭400～410較短且大抵上並未避免邏輯裝置區220內源極/汲極磊晶層740和742的側向磊晶成長也不會是個問題。混合鰭400～410之較短的距離630（例如高度）也意味著它不會過度干擾源極/汲極磊晶層740～742的側向磊晶成長。舉例而言，在一些實施例中，混合鰭400～410的上表面640的最高點仍位於源極/汲極磊晶層740或742之最外面的側向突出部755下。注意，上表面640也設置在上表面620下。
為了改善邏輯裝置區220內的裝置效能，源極/汲極磊晶層740～742最好具有較大的尺寸。舉例而言，邏輯裝置區220內的輸入/輸出裝置可能需要較大的尺寸以處理輸入/輸出訊號，進而產生大的擺幅（swing）。在另一實施例中，較大的源極/汲極磊晶層可能增加磊晶應力，進而改善裝置效能。在進一步的範例中，較大的源極/汲極磊晶層可能有較大的表面積以降低矽化物的電阻，進而增加裝置速度。在又一實施例中，較大的源極/汲極磊晶層對將形成於其上的導電源極/汲極接觸而言能對應產生較大的著陸區或寬裕度。基於這些理由，不限制邏輯裝置區220中源極/汲極磊晶層740～742的側向磊晶成長是有利的。本發明實施例藉由確保混合鰭400～410夠短，例如短於源極/汲極磊晶層740～742之最外面的側向突出部755，以達到這目的。
於此同時，相對高的高介電常數鰭300大抵上能避免相鄰的源極/汲極磊晶層730～731之間發生不希望的側向合併。舉例而言，如第13圖所示，距離770將磊晶層730～731的上表面780與層275的上表面560隔開。距離770可大於距離610，但距離夠長（換個角度說，高介電常數鰭300夠高）以使高介電常數鰭300的上表面620設置在源極/汲極磊晶層730～731之最外面的側向突出部790上（或高於源極/汲極磊晶層730～731之最外面的側向突出部790）。因此，高介電常數鰭300能有效避免源極/汲極磊晶層730～731發生不希望的側向合併。
高介電常數鰭300與混合鰭400～410之間不同的介電常數也能改善半導體裝置200的效能。舉例而言，由於記憶體裝置區210的主要目標為避免相鄰的源極/汲極磊晶層（例如源極/汲極磊晶層730～731）之間產生橋接（例如電性短路），而高介電常數鰭300相對高的介電常數值能改善相鄰的源極/汲極磊晶層之間的電性隔離。另一方面，若形成具有高介電常數的混合鰭400～410將降低邏輯裝置區220中像是速度的裝置效能，因為裝置速度與介電常數為負相關（例如較高的介電常數對應產生較大的電容，進而降低速度，特別是在高頻的應用中）。由於橋接的避免在邏輯裝置區220中並非重要的考量，但維持高速是重要的考量，本發明實施例藉由確保混合鰭400～410具有較低的介電常數以在邏輯裝置區220內達到這些目標。
可理解的是，上述討論的第2～13圖繪示一系列「源極/汲極切面」的剖面圖，即這些圖沿著源極/汲極的部分的剖面（例如與第1圖中繪示之切線A-A’對應的半導體裝置200的部分）。為了進一步顯示本發明實施例的裝置結構，第14圖繪示「閘極切面」的剖面圖，即第14圖的剖面是切在閘極本身上（例如與第1圖中繪示之切線B-B’對應的半導體裝置200的部分）。第14圖繪示的製程階段對應於第13圖繪示之相同的製程階段。換言之，已形成高介電常數鰭300與混合鰭400～410，已凹陷源極/汲極區，且已形成源極/汲極磊晶層730～731和740～742。
參照第14圖，閘極結構800位於在鰭片結構230～231和240～242上、層275上及高介電常數鰭300和混合鰭400～410上。閘極結構800在Y方向上水平地延伸且在Z方向垂直地向上延伸。閘極結構800部分地包覆環繞鰭片結構230～231和240～242、高介電常數鰭300和混合鰭400～410的頂面和側面。鰭片結構230～231和240～242位於閘極結構800正下方的部分可做為相應之電晶體的通道區。
閘極結構800可包含閘極介電質和閘極電極。在一些實施例中，閘極介電質可以是介電常數高於氧化矽之高介電常數的介電質，且閘極電極可以是金屬閘極電極。金屬閘極電極可由閘極置換製程形成，閘極置換製程是先形成虛設多晶矽閘極電極，然後將虛設多晶矽閘極電極移除，且在移除的虛設閘極電極的位置形成金屬閘極電極。金屬閘極電極可包含用以調整功函數的功函數金屬，以及作為金屬閘極電極主要導電部分的填充金屬。
注意，閘極（又稱為閘極結構）800下的混合鰭400～410也可包含層500。這是由於前文中參考第12圖所討論的源極/汲極凹陷製程600並未移除層500在閘極結構800下的部分。如此，可以說閘極800下的混合鰭包含三層：層400、410和500。由於層500仍具有相對較低的介電常數，閘極800下的混合鰭400～410和500的整體介電常數仍小於高介電常數鰭300的介電常數。
第15圖繪示半導體裝置200之替代的實施例。第15圖繪示的製程階段對應第2圖繪示的製程階段。為了一致性及清楚化，第2和15圖中出現之相似的組件將以相同的符號標示。第2圖繪示的實施例和第5圖繪示的實施例之間有一個差異為在第15圖繪示的實施例中形成額外的層850。層850在一些實施例中可包含介電層。層850係形成於層275與層300之間。換言之，在沉積層300之前，形成部分地填充在溝槽280～282內的層850。如此能藉由配置層850的厚度以控制（例如減少）溝槽280～282的寬度或側向尺寸290～292，即溝槽280～282的深寬比（例如高度比寬度）也可更精準地受到控制。接著沉積層300，可對第15圖所示的替代實施例實施前面參考第2～14圖所討論之相同的製程步驟。因此，除了在最終結構中具有額外的層850以外，替代實施例將具有大抵上相似於前述之主要實施例的裝置（又稱為半導體裝置）200。
第16圖繪示本發明實施例中又一替代實施例。在此替代實施例中繪示邏輯裝置區220（但未繪示記憶體裝置區210）。第16圖繪示的製程階段對應第13圖繪示的製程階段，在此製程階段中實施磊晶成長製程700以在鰭片結構910、911、912～913和914上分別形成源極/汲極磊晶層930、931、932和934。在一些實施例中，鰭片結構910、912和913可以是PMOS鰭，而鰭片結構911和914可以是NMOS鰭。因此，源極/汲極磊晶層930和932可以是SiGe磊晶層，而源極/汲極磊晶層931和934可以是SiP磊晶層。
鰭片結構911和912由距離950所隔開，而鰭片結構910和911由小於距離950的距離960所隔開。由於距離950與960之間的差異，混合鰭結構400～410仍可形成於源極/汲極磊晶層931～932之間，相似於第13圖所示的實施例。然而，由於距離960較小，形成於源極/汲極磊晶層930～931之間的介電結構可僅包含層400，但不包含層410。因為層400的厚度與小的距離960相關，使得層400在前述參考第6圖所討論的沉積製程390期間將（相似於溝槽281的）溝槽完全填充。因此，層410將不會形成為填入這樣的溝槽，結果在源極/汲極磊晶層930～931之間產生的介電結構並未包含層410。
第17A圖繪示記憶體裝置區210的部分的上視圖，且第17B圖繪示邏輯裝置區220的部分的上視圖。在一些實施例中，記憶體裝置區210可包含SRAM裝置，SRAM裝置可包含上拉（pull-up）電晶體PU1、PU2、下拉（pull-down）電晶體PD1、PD2和傳輸閘極（pass-gate）電晶體PG1、PG2。邏輯裝置區220包含各種PMOS和NMOS電晶體。對SRAM和邏輯裝置而言，它們都包含複數個閘極結構800，前述的閘極結構800繪示為在Y方向上延伸的拉長結構。SRAM裝置包含複數個相似於前述之源極/汲極磊晶層730～731的源極/汲極磊晶層1000。邏輯裝置包含複數個相似於前述之源極/汲極磊晶層740～742的源極/汲極磊晶層1010。
SRAM裝置更包含複數個各自在X方向上以拉長的方式延伸的高介電常數鰭300。如第17A圖所示，高介電常數鰭300在Y方向上將源極/汲極磊晶層1000隔開。同時，邏輯裝置更包含複數個各自在X方向上以拉長的方式延伸的混合鰭400（混合鰭400也可包含為了簡化而未繪示於此的層410及/或層500）。如第17B圖所示，混合鰭400在Y方向上將源極/汲極磊晶層1010隔開。如上所討論的，由於高介電常數鰭300與混合鰭400在尺寸和介電常數上的差異，本發明實施例能同時達到分別獨特於SRAM裝置和邏輯裝置的不同目的。
第18圖是根據本發明實施例中的一實施例繪示方法1200的流程圖。方法1200包含步驟1210，步驟1210提供包含複數個裝置鰭片結構的半導體裝置，且複數個裝置鰭片結構形成於半導體裝置的第一區和第二區內。在第一區內的裝置鰭片結構之間存在第一溝槽。在第二區內的裝置鰭片結構之間存在第二溝槽。在一些實施例中，第一區包含記憶體裝置區且具有第一圖案密度，第二區包含邏輯裝置區具有第二圖案密度，第一圖案密度大於第二圖案密度。
方法1200包含以第一介電層部分地填充第一溝槽的步驟1220。
方法1200包含以第二介電層部分地填充第二溝槽的步驟1230。第二介電層與第一介電層相比具有較低的介電常數。
方法1200包含在第二介電層上形成第三介電層的步驟1240。第三介電層與第二介電層相比具有較低的介電常數。在一些實施例中，使用平坦化製程及隨後的回蝕製程以實施第三介電層和第二介電層之部分的移除。
方法1200包含部分地移除第三介電層和第二介電層，使得第三介電層和第二介電層之剩餘部分將第二溝槽部分地填充的步驟1250。
方法1200包含將裝置鰭片結構凹陷的步驟1260。在一些實施例中，使用相對於第一介電層具有第一蝕刻速率，相對於第二介電層或第三介電層具有第二蝕刻速率，且相對於裝置鰭片結構具有第三蝕刻速率的蝕刻製程以實施裝置鰭片結構的凹陷。第一蝕刻速率小於第二蝕刻速率。第二蝕刻速率小於第三蝕刻速率。在一些實施例中，在實施蝕刻製程以及磊晶層的成長之後：第一介電層短於磊晶層，且第三介電層和第二介電層的剩餘部分短於第一介電層。
方法1200包含在凹陷的裝置鰭片結構上成長磊晶層的步驟1270。第一介電層將第一區內的裝置鰭片結構的第一子集（subset）隔開，且其中第三介電層和第二介電層的剩餘部分將第二區內的裝置鰭片結構的第二子集隔開。
可理解的是，在方法1200的步驟1210～1270之前、中或後可實施額外的步驟。舉例而言，方法1200可更包含在部分地移除第三介電層和第二介電層之後，且在將裝置鰭片結構凹陷之前實施的步驟。前述的步驟可包含：在第三介電層和第二介電層的剩餘部分上形成第四介電層，在第四介電層上形成第五介電層，其中第五介電層與第四介電層相比具有較低的介電常數，以及對第五介電層和第四介電層實施平坦化製程直至抵達裝置鰭片結構。為了簡化，在此不詳細討論額外的步驟。
總而言之，本發明實施例在FinFET的製造流程中形成介電虛設結構。在相對較低圖案密度的稀疏區內和相對較高圖案密度的密集區內皆形成介電鰭。圖案密度係針對裝置的不同類型而提供的。舉例而言，稀疏區內的裝置可包含邏輯裝置或輸入/輸出裝置，且稀疏區的效能（例如速度、電力等）或製程寬裕度（例如接觸著陸面積）與具有高電晶體密度相比較為重要。相較之下，密集區內的裝置可包含記憶體裝置（例如SRAM）或其他類型的邏輯裝置，且在密集區中高電晶體密度與效能相比較為重要。根據本發明實施例中的一些實施例，密集區內的介電鰭相較於稀疏區內的介電鰭具有較高的高度和較大的介電常數，以便於同時對密集區和稀疏區產生最佳化之不同目的。
根據上述所討論的內容，可得出本發明實施例提供相較於傳統FinFET裝置的優勢。然而可理解的是，其他實施例可提供額外的優勢，且並非所有的優勢皆必須揭露於此，對於所有的實施例而言沒有特別必需的優勢。其中一個優勢在於，在稀疏區內高度較小的介電鰭（可以是混合結構）允許稀疏區內源極/汲極磊晶層不受介電鰭的限制。由於裝置鰭（以及因此成長於其上的磊晶層）彼此間足夠地間隔開來，在稀疏區內的任何地方都不像是會發生橋接。在稀疏區內完整成長的源極/汲極磊晶層將例如磊晶應力、為了形成矽化物之較大的表面積、增加的接觸著陸寬裕度（landing window）等參數最佳化，藉此增加稀疏區內裝置的效能。另一個優勢為由於密集區內的介電鰭夠高可阻擋源極/汲極磊晶層的側向合併，在密集區內仍可避免電性橋接。再者，稀疏區和密集區內介電鰭之不同的介電常數也幫助將效能最佳化。舉例而言，稀疏區內介電鰭之相對低的介電常數代表寄生電容將因此降低，進而產生較快的裝置速度，特別是在高頻的應用中。同時，密集區內介電鰭之相對高的介電常數代表這些介電鰭較有效於對密集區內相鄰的源極/汲極磊晶層提供電性隔離。這樣，本發明實施例對於稀疏區和密集區內的裝置同時減輕不同的疑慮及將不同的準則最佳化。其他優勢包含與現存FinFET製程的相容性，故本發明實施例不需要額外的製程，且因此容易與簡單實行。
可在許多應用中使用上述所討論之先進的微影製程、方法和材料，包含鰭式場效電晶體（fin-type field-effect transistor，FinFET）。舉例而言，對於適合上述揭露的情況，可將鰭圖案化以在部件之間產生相對緊密的間隔。此外，用於形成FinFET的鰭的間隙物也稱為心軸（mandrel），可根據上述揭露內容進行處理。
本發明實施例的一個樣態涉及半導體裝置。此半導體裝置包含：第一磊晶層和第二磊晶層，各自位於半導體裝置的第一區內；第一介電鰭，位於第一磊晶層與第二磊晶層之間，其中第一介電鰭具有第一介電常數；第三磊晶層和第四磊晶層，各自位於半導體裝置的第二區內；以及第二介電鰭，位於第三磊晶層與第四磊晶層之間，其中第二介電鰭具有小於第一介電常數的第二介電常數。
在一些實施例中，第一介電鰭具有第一高度；第二介電鰭具有第二高度；以及第一高度大於第二高度。
在一些實施例中，第一磊晶層或第二磊晶層具有第三高度；以及第三高度大於或等於第一高度。
在一些實施例中，第一介電鰭的上表面係設置在第一磊晶層和第二磊晶層的最外面的側向突出部上方；以及第二介電鰭的上表面係設置在第三磊晶層和第四磊晶層的最外面的側向突出部下方。
在一些實施例中，第二介電鰭包含比第一介電鰭更多數量的介電材料。
在一些實施例中，第一介電鰭包含具有第一介電常數的第一類型的介電材料；第二介電鰭包含具有第二介電常數的第二類型的介電材料以及具有第三介電常數的第三類型的介電材料；第一介電常數大於第二介電常數；以及第二介電常數大於第三介電常數。
在一些實施例中，第三類型的介電材料位於第二介電鰭內的第二類型的介電材料上。
在一些實施例中，第一介電常數大於約10；第二介電常數小於約10但大於約4；以及第三介電常數小於約5。
在一些實施例中，第二介電鰭至少為第一介電鰭的兩倍寬。
在一些實施例中，第一區包含記憶體裝置區；以及第二區包含邏輯裝置區。
在一些實施例中，第一區具有第一圖案密度；第二區具有第二圖案密度；以及第一圖案密度大於第二圖案密度。
在一些實施例中，第一圖案密度至少為第二圖案密度的兩倍。
本發明實施例的另一態樣涉及半導體裝置。此半導體裝置包含：第一源極/汲極和第二源極/汲極，設置在半導體裝置的記憶體裝置區內；高介電常數的鰭片結構，設置在第一源極/汲極與第二源極/汲極之間；第三源極/汲極和第四源極/汲極，設置在半導體裝置的邏輯裝置區內；以及混合鰭片結構，設置在第三源極/汲極與第四源極/汲極之間。第一源極/汲極和第二源極/汲極以第一距離隔開。第三源極/汲極和第四源極/汲極以大於第一距離的第二距離隔開。高介電常數的鰭片結構與混合鰭片結構相比具有較大的介電常數。高介電常數的鰭片結構的上表面係設置在混合鰭片結構的上表面上。混合鰭片結構包含多種類型的不同介電材料。
在一些實施例中，高介電常數的鰭片結構的上表面係設置在第一源極/汲極和第二源極/汲極的最外面的側向突出部上方；以及混合鰭片結構的上表面係設置在第三源極/汲極和第四源極/汲極的最外面的側向突出部下方。
本發明實施例的又一態樣涉及半導體裝置的製造方法。此方法包含：提供半導體裝置，半導體裝置包含形成在半導體裝置的第一區和第二區內的複數個裝置鰭片結構，其中第一區內的裝置鰭片結構之間存在第一溝槽，且其中第二區內的裝置鰭片結構之間存在第二溝槽；以第一介電層部分地填充第一溝槽；以第二介電層部分地填充第二溝槽，其中第二介電層與第一介電層相比具有較小的介電常數；在第二介電層上形成第三介電層，其中第三介電層與第二介電層相比具有較小的介電常數；部分地移除第三介電層和第二介電層，使得第三介電層和第二介電層的剩餘部分將第二溝槽部分地填充；將裝置鰭片結構凹陷；以及在凹陷的裝置鰭片結構上成長複數個磊晶層，其中第一介電層將第一區內的裝置鰭片結構的第一子集隔開，且其中第三介電層和第二介電層的剩餘部分將第二區內的裝置鰭片結構的第二子集隔開。
在一些實施例中，第一區包含記憶體裝置區且具有第一圖案密度；第二區包含邏輯裝置區且具有第二圖案密度；以及第一圖案密度大於第二圖案密度。
在一些實施例中，使用平坦化製程和接續平坦化製程的回蝕刻製程以部分地移除第三介電層和第二介電層。
在一些實施例中，使用蝕刻製程以將裝置鰭片結構凹陷，蝕刻製程對於第一介電層具有第一蝕刻速率，對於第二介電層或第三介電層具有第二蝕刻速率，以及對於裝置鰭片結構具有第三蝕刻速率；第一蝕刻速率小於第二蝕刻速率；以及第二蝕刻速率小於第三蝕刻速率。
在一些實施例中，在蝕刻製程和成長磊晶層之後：第一介電層比磊晶層短；以及第三介電層和第二介電層的剩餘部分比第一介電層短。
在一些實施例中，此方法更包含在部分地移除第三介電層和第二介電層之後，且在將裝置鰭片結構凹陷之前：在第三介電層和第二介電層的剩餘部分上形成第四介電層；在第四介電層上形成第五介電層，其中第五介電層與第四介電層相比具有較小的介電常數；以及對第五介電層和第四介電層實施平坦化製程直至抵達裝置鰭片結構。
前述內文概述了許多實施例的部件，以使本技術領域中具有通常知識者可以從各個方面更佳地了解本發明實施例。本技術領域中具有通常知識者應可理解，且可輕易地以本發明實施例為基礎來設計或修飾其他製程及結構，並以此達到相同的目的及/或達到與在此介紹的實施例等相同之優點。本技術領域中具有通常知識者也應了解這些相等的結構並未背離本發明實施例的精神與範圍。在不背離本發明實施例的精神與範圍之前提下，可對本發明實施例進行各種改變、置換或修改。
10:FinFET裝置結構 12:磊晶成長的材料 15:N型FinFET裝置結構 25:P型FinFET裝置結構 102:基底 104,230,231,240,241,242,910,911,912,913,914:鰭片結構 105,270:間隙物 108:隔離結構 110:閘極電極 112,114:硬遮罩層 115,300:介電層 200:半導體裝置 210:記憶體裝置區 220:邏輯裝置區 250,251,260,261,262:硬遮罩 275,400,410,500,510,850:層 280,281,282:溝槽 290,291,292:尺寸 310:厚度 320:光阻遮罩 340,360,550:蝕刻製程 370,380,470:高度 390,490:沉積製程 430,530:平坦化製程 450:回蝕刻製程 560,570,620,640,780:上表面 600:源極/汲極凹陷製程 610,630,750,770,950,960:距離 700:磊晶成長製程 730,731,740,742,930,931,932,934,1000,1010:磊晶層 755,790:最外面的側向突出部 800:閘極結構 1200:方法 1210,1220,1230,1240,1250,1260,1270:步驟 PD1,PD2:下拉電晶體 PG1,PG2:傳輸閘極電晶體 PU1,PU2:上拉電晶體
藉由以下的詳述配合所附圖式可更加理解本發明實施例的內容。需強調的是，根據產業上的標準做法，各種部件（feature）並未按照比例繪製。事實上，為了能清楚地討論，各種部件的尺寸可能被任意增加或減少。同樣需強調的是，所附圖式僅繪示出本發明實施例具代表性的實施例，因此並未對範圍造成限縮，本發明實施例可同樣應用於其他實施例。 第1圖是示範的FinFET電晶體的透視圖。 第2～16圖是根據本發明實施例中的各種實施例繪示製造半導體裝置之各個階段的剖面側視圖。 第17A～17B圖是根據本發明實施例中的一些實施例繪示半導體裝置的上視圖。 第18圖是根據本發明實施例中的一實施例繪示製造半導體裝置之方法的流程圖。
200:半導體裝置
210:記憶體裝置區
220:邏輯裝置區
230,231,240,241,242:鰭片結構
275,400,410:層
300:介電層
560,620,640,780:上表面
610,630,750,770:距離
700:磊晶成長製程
730,731,740,742:磊晶層
755,790:最外面的側向突出部

Claims (20)

  1. 一種半導體裝置，包括： 一第一磊晶層和一第二磊晶層，各自位於該半導體裝置的一第一區內； 一第一介電鰭，位於該第一磊晶層與該第二磊晶層之間，其中該第一介電鰭具有一第一介電常數； 一第三磊晶層和一第四磊晶層，各自位於該半導體裝置的一第二區內；以及 一第二介電鰭，位於該第三磊晶層與該第四磊晶層之間，其中該第二介電鰭具有小於該第一介電常數的一第二介電常數。
  2. 如請求項1之半導體裝置，其中： 該第一介電鰭具有一第一高度； 該第二介電鰭具有一第二高度；以及 該第一高度大於該第二高度。
  3. 如請求項2之半導體裝置，其中： 該第一磊晶層或該第二磊晶層具有一第三高度；以及 該第三高度大於或等於該第一高度。
  4. 如請求項1之半導體裝置，其中： 該第一介電鰭的一上表面係設置在該第一磊晶層和該第二磊晶層的最外面的側向突出部上方；以及 該第二介電鰭的一上表面係設置在該第三磊晶層和該第四磊晶層的最外面的側向突出部下方。
  5. 如請求項1之半導體裝置，其中該第二介電鰭包含比該第一介電鰭更多數量的介電材料。
  6. 如請求項5之半導體裝置，其中： 該第一介電鰭包括具有該第一介電常數的一第一類型的介電材料； 該第二介電鰭包括具有該第二介電常數的一第二類型的介電材料以及具有一第三介電常數的一第三類型的介電材料； 該第一介電常數大於該第二介電常數；以及 該第二介電常數大於該第三介電常數。
  7. 如請求項6之半導體裝置，其中該第三類型的介電材料位於該第二介電鰭內的該第二類型的介電材料上。
  8. 如請求項6之半導體裝置，其中： 該第一介電常數大於約10； 該第二介電常數小於約10但大於約4；以及 該第三介電常數小於約5。
  9. 如請求項1之半導體裝置，該第二介電鰭至少為該第一介電鰭的兩倍寬。
  10. 如請求項1之半導體裝置，其中： 該第一區包含一記憶體裝置區；以及 該第二區包含一邏輯裝置區。
  11. 如請求項1之半導體裝置，其中： 該第一區具有一第一圖案密度； 該第二區具有一第二圖案密度；以及 該第一圖案密度大於該第二圖案密度。
  12. 如請求項11之半導體裝置，其中該第一圖案密度至少為該第二圖案密度的兩倍。
  13. 一種半導體裝置，包括： 一第一源極/汲極和一第二源極/汲極，設置在該半導體裝置的一記憶體裝置區內； 一高介電常數的鰭片結構，設置在該第一源極/汲極與該第二源極/汲極之間； 一第三源極/汲極和一第四源極/汲極，設置在該半導體裝置的一邏輯裝置區內；以及 一混合鰭片結構，設置在該第三源極/汲極與該第四源極/汲極之間； 其中： 該第一源極/汲極和該第二源極/汲極以一第一距離隔開； 該第三源極/汲極和該第四源極/汲極以大於該第一距離的一第二距離隔開； 該高介電常數的鰭片結構與該混合鰭片結構相比具有一較大的介電常數； 該高介電常數的鰭片結構的一上表面係設置在該混合鰭片結構的一上表面上；以及 該混合鰭片結構包括多種類型的不同介電材料。
  14. 如請求項13之半導體裝置，其中： 該高介電常數的鰭片結構的該上表面係設置在該第一源極/汲極和該第二源極/汲極的一最外面的側向突出部上方；以及 該混合鰭片結構的該上表面係設置在該第三源極/汲極和該第四源極/汲極的一最外面的側向突出部下方。
  15. 一種半導體裝置的製造方法，包括： 提供一半導體裝置，該半導體裝置包含形成在該半導體裝置的一第一區和一第二區內的複數個裝置鰭片結構，其中該第一區內的該些裝置鰭片結構之間存在一第一溝槽，且其中該第二區內的該些裝置鰭片結構之間存在一第二溝槽； 以一第一介電層部分地填充該第一溝槽； 以一第二介電層部分地填充該第二溝槽，其中該第二介電層與該第一介電層相比具有一較小的介電常數； 在該第二介電層上形成一第三介電層，其中該第三介電層與該第二介電層相比具有一較小的介電常數； 部分地移除該第三介電層和該第二介電層，使得該第三介電層和該第二介電層的剩餘部分將該第二溝槽部分地填充； 將該些裝置鰭片結構凹陷；以及 在凹陷的該些裝置鰭片結構上成長複數個磊晶層，其中該第一介電層將該第一區內的該些裝置鰭片結構的一第一子集隔開，且其中該第三介電層和該第二介電層的剩餘部分將該第二區內的該些裝置鰭片結構的一第二子集隔開。
  16. 如請求項15之半導體裝置的製造方法，其中： 該第一區包含一記憶體裝置區且具有一第一圖案密度； 該第二區包含一邏輯裝置區且具有一第二圖案密度；以及 該第一圖案密度大於該第二圖案密度。
  17. 如請求項15之半導體裝置的製造方法，其中使用一平坦化製程和接續該平坦化製程的一回蝕刻製程以部分地移除該第三介電層和該第二介電層。
  18. 如請求項15之半導體裝置的製造方法，其中： 使用一蝕刻製程以將該些裝置鰭片結構凹陷，該蝕刻製程對於該第一介電層具有一第一蝕刻速率，對於該第二介電層或該第三介電層具有一第二蝕刻速率，以及對於該些裝置鰭片結構具有一第三蝕刻速率； 該第一蝕刻速率小於該第二蝕刻速率；以及 該第二蝕刻速率小於該第三蝕刻速率。
  19. 如請求項18之半導體裝置的製造方法，其中在該蝕刻製程和成長該些磊晶層之後： 該第一介電層比該些磊晶層短；以及 該第三介電層和該第二介電層的剩餘部分比該第一介電層短。
  20. 如請求項15之半導體裝置的製造方法，更包括，在部分地移除該第三介電層和該第二介電層之後，且在將該些裝置鰭片結構凹陷之前： 在該第三介電層和該第二介電層的剩餘部分上形成一第四介電層； 在該第四介電層上形成一第五介電層，其中該第五介電層與該第四介電層相比具有一較小的介電常數；以及 對該第五介電層和該第四介電層實施一平坦化製程直至抵達該些裝置鰭片結構。
TW108137816A 2018-10-26 2019-10-21 半導體裝置及其製造方法 TWI745768B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201862750948P 2018-10-26 2018-10-26
US62/750,948 2018-10-26
US16/577,927 2019-09-20
US16/577,927 US11282751B2 (en) 2018-10-26 2019-09-20 Dielectric fins with different dielectric constants and sizes in different regions of a semiconductor device

Publications (2)

Publication Number Publication Date
TW202030888A true TW202030888A (zh) 2020-08-16
TWI745768B TWI745768B (zh) 2021-11-11

Family

ID=70325604

Family Applications (1)

Application Number Title Priority Date Filing Date
TW108137816A TWI745768B (zh) 2018-10-26 2019-10-21 半導體裝置及其製造方法

Country Status (5)

Country Link
US (3) US11282751B2 (zh)
KR (1) KR102316935B1 (zh)
CN (1) CN111106159B (zh)
DE (1) DE102019126237B4 (zh)
TW (1) TWI745768B (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI756023B (zh) * 2021-01-15 2022-02-21 力晶積成電子製造股份有限公司 對位結構及其形成方法
TWI817295B (zh) * 2021-09-08 2023-10-01 南亞科技股份有限公司 具有不同圖案密度的導電層的半導體元件及其製備方法
TWI824371B (zh) * 2021-01-13 2023-12-01 台灣積體電路製造股份有限公司 半導體裝置及其形成方法

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US12057491B2 (en) * 2019-01-03 2024-08-06 Intel Corporation Self-aligned gate endcap (SAGE) architectures with gate-all-around devices above insulator substrates
US10840245B1 (en) * 2019-07-14 2020-11-17 Globalfoundries Inc. Semiconductor device with reduced parasitic capacitance
US11037937B2 (en) * 2019-11-20 2021-06-15 Globalfoundries U.S. Inc. SRAM bit cells formed with dummy structures
DE102020133643A1 (de) 2020-05-13 2021-11-18 Taiwan Semiconductor Manufacturing Co., Ltd. Verfahren zur herstellung einer halbleitervorrichtung, und halbleitervorrichtung
US11677015B2 (en) * 2020-05-13 2023-06-13 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device and a semiconductor device
US11527533B2 (en) * 2020-05-29 2022-12-13 Taiwan Semiconductor Manufacturing Co., Ltd. FinFET pitch scaling
US12002766B2 (en) * 2020-08-18 2024-06-04 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure having isolations between fins and comprising materials with different thermal expansion coefficients (CTE)
US11676864B2 (en) * 2020-08-27 2023-06-13 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structure and methods of forming the same
KR20220126135A (ko) * 2021-03-08 2022-09-15 삼성전자주식회사 반도체 칩 구조물
US11855092B2 (en) * 2021-04-16 2023-12-26 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of forming same
US12033959B2 (en) 2021-04-30 2024-07-09 Taiwan Semiconductor Manufacturing Company, Ltd. Dummy pattern structure for reducing dishing
US11908751B2 (en) * 2021-05-05 2024-02-20 Taiwan Semiconductor Manufacturing Co., Ltd. Transistor isolation regions and methods of forming the same
US11942478B2 (en) * 2021-05-06 2024-03-26 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device structure and methods of forming the same
US12165936B2 (en) * 2021-07-08 2024-12-10 Taiwan Semiconductor Manufacturing Co., Ltd. End point control in etching processes
US12317549B2 (en) * 2021-07-23 2025-05-27 Taiwan Semiconductor Manufacturing Company, Ltd. Dielectric fin structures with varying height
US20240071833A1 (en) * 2022-08-25 2024-02-29 Taiwan Semiconductor Manufacturing Company, Ltd. Hybrid fin-dielectric semiconductor device

Family Cites Families (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7541298B2 (en) 2007-01-10 2009-06-02 United Microelectronics Corp. STI of a semiconductor device and fabrication method thereof
US8687437B2 (en) 2010-11-30 2014-04-01 Taiwan Semiconductor Manufacturing Company, Ltd. Write assist circuitry
US8630132B2 (en) 2011-05-31 2014-01-14 Taiwan Semiconductor Manufacturing Company, Ltd. SRAM read and write assist apparatus
US8693235B2 (en) 2011-12-06 2014-04-08 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus for finFET SRAM arrays in integrated circuits
US8605523B2 (en) 2012-02-17 2013-12-10 Taiwan Semiconductor Manufacturing Company, Ltd. Tracking capacitive loads
US8964492B2 (en) 2012-07-27 2015-02-24 Taiwan Semiconductor Manufacturing Company, Ltd. Tracking mechanism for writing to a memory cell
US8760948B2 (en) 2012-09-26 2014-06-24 Taiwan Semiconductor Manufacturing Company, Ltd. Multiple bitcells tracking scheme semiconductor memory array
US8982643B2 (en) 2012-12-20 2015-03-17 Taiwan Semiconductor Manufacturing Company, Ltd. Shared tracking circuit
US9324413B2 (en) 2013-02-15 2016-04-26 Taiwan Semiconductor Manufacturing Company, Ltd. Write assist circuit, memory device and method
US8895446B2 (en) * 2013-02-18 2014-11-25 Taiwan Semiconductor Manufacturing Company, Ltd. Fin deformation modulation
US8929160B2 (en) 2013-02-28 2015-01-06 Taiwan Semiconductor Manufacturing Company, Ltd. Tracking circuit
US9117510B2 (en) 2013-03-14 2015-08-25 Taiwan Semiconductor Manufacturing Company, Ltd. Circuit for memory write data operation
US9059002B2 (en) 2013-08-27 2015-06-16 International Business Machines Corporation Non-merged epitaxially grown MOSFET devices
KR102130056B1 (ko) 2013-11-15 2020-07-03 삼성전자주식회사 핀 전계 효과 트랜지스터를 포함하는 반도체 소자 및 그 제조 방법
US9159833B2 (en) * 2013-11-26 2015-10-13 Taiwan Semiconductor Manufacturing Company, Ltd. Fin structure of semiconductor device
US9583598B2 (en) * 2014-10-03 2017-02-28 Taiwan Semiconductor Manufacturing Company, Ltd. FETs and methods of forming FETs
US9472470B2 (en) * 2014-12-09 2016-10-18 GlobalFoundries, Inc. Methods of forming FinFET with wide unmerged source drain EPI
US9640533B2 (en) 2015-03-12 2017-05-02 Globalfoundries Inc. Methods, apparatus and system for providing source-drain epitaxy layer with lateral over-growth suppression
US9577101B2 (en) 2015-03-13 2017-02-21 Taiwan Semiconductor Manufacturing Company, Ltd. Source/drain regions for fin field effect transistors and methods of forming same
KR102394938B1 (ko) 2015-05-21 2022-05-09 삼성전자주식회사 반도체 소자 및 반도체 소자의 제조 방법
US9455331B1 (en) * 2015-07-10 2016-09-27 International Business Machines Corporation Method and structure of forming controllable unmerged epitaxial material
US9768178B2 (en) * 2015-11-11 2017-09-19 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device, static random access memory cell and manufacturing method of semiconductor device
US9947756B2 (en) 2016-02-18 2018-04-17 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and manufacturing method thereof
US9748245B1 (en) * 2016-09-23 2017-08-29 International Business Machines Corporation Multiple finFET formation with epitaxy separation
US10217841B2 (en) * 2017-05-04 2019-02-26 International Business Machines Corporation Forming an uniform L-shaped inner spacer for a vertical transport fin field effect transistor (VT FinFET)
US11545495B2 (en) 2017-06-29 2023-01-03 Taiwan Semiconductor Manufacturing Co., Ltd. Preventing gate-to-contact bridging by reducing contact dimensions in FinFET SRAM
DE102018100940B4 (de) 2017-08-28 2021-05-06 Taiwan Semiconductor Manufacturing Co., Ltd. Integrierte Schaltung mit Finne und Gatestruktur und Herstellungsverfahren
KR102337408B1 (ko) * 2017-09-13 2021-12-10 삼성전자주식회사 수직 채널을 가지는 반도체 소자 및 그 제조 방법
US20190164890A1 (en) * 2017-11-30 2019-05-30 Intel Corporation Pitch-divided interconnects for advanced integrated circuit structure fabrication
US11329138B2 (en) * 2018-04-02 2022-05-10 Intel Corporation Self-aligned gate endcap (SAGE) architecture having endcap plugs
US10700062B2 (en) * 2018-10-12 2020-06-30 International Business Machines Corporation Vertical transport field-effect transistors with uniform threshold voltage

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI824371B (zh) * 2021-01-13 2023-12-01 台灣積體電路製造股份有限公司 半導體裝置及其形成方法
TWI756023B (zh) * 2021-01-15 2022-02-21 力晶積成電子製造股份有限公司 對位結構及其形成方法
TWI817295B (zh) * 2021-09-08 2023-10-01 南亞科技股份有限公司 具有不同圖案密度的導電層的半導體元件及其製備方法
US12080642B2 (en) 2021-09-08 2024-09-03 Nanya Technology Corporation Semiconductor device with conductive layers having different pattern densities and method for fabricating the same

Also Published As

Publication number Publication date
US20240379452A1 (en) 2024-11-14
DE102019126237A1 (de) 2020-04-30
KR20200049574A (ko) 2020-05-08
KR102316935B1 (ko) 2021-10-26
US11282751B2 (en) 2022-03-22
US20220208615A1 (en) 2022-06-30
CN111106159B (zh) 2023-09-22
CN111106159A (zh) 2020-05-05
US20200135580A1 (en) 2020-04-30
DE102019126237B4 (de) 2024-02-22
TWI745768B (zh) 2021-11-11

Similar Documents

Publication Publication Date Title
TWI745768B (zh) 半導體裝置及其製造方法
TWI731284B (zh) 半導體結構及形成積體電路結構的方法
US9553171B2 (en) Fin field effect transistor (FinFET) device and method for forming the same
CN111508962B (zh) 集成电路、存储器和存储器阵列
TW202127664A (zh) 積體電路裝置
US11251069B2 (en) Method for forming isolation with multi-step structure
CN103515437A (zh) 用于场效应晶体管的结构和方法
TW201628090A (zh) 半導體元件及其製作方法
TWI729789B (zh) 半導體結構及其形成方法
US20220130826A1 (en) Semiconductor Device and Manufacturing Method Thereof for Selectively Etching Dummy Fins
US12205819B2 (en) Method and device for forming metal gate electrodes for transistors
TW202103324A (zh) 半導體裝置及其製造方法
US20250081594A1 (en) Semiconductor device structure and methods of forming the same
US20240153958A1 (en) Semiconductor device structure and methods of forming the same
TW202030866A (zh) 積體電路、記憶體及記憶體陣列
CN106206714B (zh) 半导体器件
CN109273530B (zh) 半导体元件结构及其制造方法
TWI850698B (zh) 半導體裝置及其製造方法
US20230411479A1 (en) Semiconductor device and manufacturing method thereof
CN117276269A (zh) 半导体结构和制造半导体器件的方法
TW202416387A (zh) 半導體結構以及製造半導體裝置的方法