TWI756023B - 對位結構及其形成方法 - Google Patents

Abstract

一種對位結構，其包括基板、第一膜層以及第二膜層。 基板具有基板頂面。第一膜層位於基板的基板頂面上。第一膜層具有第一頂面、相對於第一頂面的第一底面以及自第一頂面向第一底面延伸的開口。第一頂面為平整面。第二膜層嵌入第一膜層的開口內。第二膜層具有第二頂面。第二頂面為非平面。

Description

對位結構及其形成方法

本發明是有關於一種對位結構及其形成方法，且特別是有關於一種適用於半導體製程中的對位結構及其形成方法。

在半導體製程中，常會藉由對位標記(alignment mark)進行對位。一種方式是在一先形成的膜層中以蝕刻的方式形成可供一般半導體製程中常用的光學或電子裝置進行對位或辨識的溝渠。然而，若在前述的先形成膜層上進一步地形成後覆蓋的膜層之後，這樣的對位標記可能會較難再被辨識。

本發明提供一種對位結構及其形成方法，其可以容易地藉由一般半導體製程中常用的光學或電子裝置進行對位或辨識。

本發明的對位結構包括基板、第一膜層以及第二膜層。基板具有基板頂面。第一膜層位於基板的基板頂面上。第一膜層具有第一頂面、相對於第一頂面的第一底面以及自第一頂面向第 一底面延伸的開口。第一頂面為平整面。第二膜層嵌入第一膜層的開口內。第二膜層具有第二頂面。第二頂面為非平面。

在本發明的一實施例中，第二膜層的最大厚度基本上相同於開口的深度，且第二膜層的最小厚度小於最大厚度。

在本發明的一實施例中，第二頂面為連續的內凹曲面。

在本發明的一實施例中，第一膜層的材質不同於第二膜層的材質。

在本發明的一實施例中，第一膜層為絕緣層，且第二膜層為導電層。

在本發明的一實施例中，開口位於一封閉範圍內，開口投影於基板頂面的面積與封閉範圍投影於基板頂面的面積的比值介於10%至40%。

在本發明的一實施例中，開口的寬度大於或等於1微米。

在本發明的一實施例中，對位結構更包括第三膜層。第三膜層覆蓋第一膜層及第二膜層。

本發明的對位結構的形成方法包括以下步驟：於基板的基板頂面上形成第一材料層，其中第一材料層具有開口；於基板的基板頂面上形成第二材料層，其中第二材料層至少填入第一材料層的開口；以及至少移除部分的第二材料層以形成具有第二頂面的第二膜層，其中第二頂面為非平面，且於移除部分的第二材料層之後，至少藉由部分的第一材料層形成具有第一頂面的第一膜層，其中第一頂面為平整面。

在本發明的一實施例中，移除部分的第二材料層的步驟包括進行平整化製程。

基於上述，本發明的對位結構及其形成方法可以容易地藉由一般半導體製程中常用的光學或電子裝置進行對位或辨識。

100:對位結構

140:基板

141:基板頂面

119:第一材料層

110:第一膜層

111:第一頂面

112:第一底面

113:開口

113w:間距

110h:厚度

129:第二材料層

129a:第一鍍覆層

129b:第二鍍覆層

120:第二膜層

121:第二頂面

121h1:最大厚度

121h2:最小厚度

121d:段差

121p:中心

130:第三膜層

130h:厚度

191:研磨裝置

D1:方向

R1:封閉範圍

圖1A至圖1F是依照本發明的一實施例的一種對位結構的部分形成方法的部分剖視示意圖。

圖1G是依照本發明的一實施例的一種對位結構的部分上視示意圖。

圖2是本發明的<比較例1>的部分上視示意圖。

圖3是本發明的<比較例2>的部分上視示意圖。

圖4是本發明的<實驗例1>的部分上視示意圖。

圖5是本發明的<實驗例2>的部分上視示意圖。

下文列舉一些實施例並配合所附圖式來進行詳細地說明，但所提供的實施例並非用以限制本發明所涵蓋的範圍。

為了方便理解，下述說明中相同或相似的元件、膜層、區域或特徵將以相同或相似的符號標示來說明。

關於文中所使用「包括」、「具有」等等用語，均為開放 性的用語；也就是指包括但不限於。

關於文中所使用「基本上」、「大致上」用語，可以是包括所述值和在本領域普通技術人員確定的特定值的可接受的偏差範圍內的平均值，考慮到所討論的測量、與測量相關、製造、與測量相關的誤差的特定數量(即，測量系統或製程系統的限制)。例如，「基本上」可以表示在所述值的一個或多個標準偏差內，或±3%、±2%、±1%、±0.5%內。

文中所提到的方向性用語，例如：「上」、「下」、「頂」、「底」等，僅是用以參考圖式的方向。因此，使用的方向性用語是用來說明，而並非用來限制本發明。

此外，圖式僅以說明為目的，並未依照原尺寸作圖。換句話說，在一圖式中，可能縮小或放大了某膜層的尺寸，而前述的縮小或放大可以是本領域普通技術人員在進行說明時為清楚表示而常用的使用方式。另外，為求清楚表示，於圖式中可能省略繪示了部分的膜層。

圖1A至圖1F是依照本發明的一實施例的一種對位結構的部分形成方法的部分剖視示意圖。

請參照圖1A，提供基板140。基板140可以是矽基板、玻璃板、氮化镓(Gallium Nitride；GaN)基板、藍寶石(sapphire)基板或其他適宜的基板，於本發明並不加以限制。

在一未繪示實施例中，基板140的基板頂面141可以依據製程的需求而形成對應的膜層。前述膜層的種類、材質、圖案、 個數或形成方式於本發明均不加以限制。

請參照圖1A，於基板140的基板頂面141上形成第一材料層119。第一材料層119具有開口113。於圖1A中為示例性的繪示兩個開口113，但本發明對於開口113的數量並不加以限制。在一實施例中，為在後續的步驟中可以較容易地分辨，開口113的數量可以是多個。

在一實施例中，第一材料層119的材質可以包括矽的氧化物、矽的氮化物或上述之組合，但本發明不限於此。在一實施例中，第一材料層119可以藉由沉積製程或其他適宜的製程而形成，但本發明不限於此。在一實施例中，第一材料層119的開口113可以藉由一般半導體製程中常用的方式(如：微影蝕刻)形成，但本發明不限於此。

在本實施例中，開口113可以包括溝渠(trench)，但本發明不限於此。

在本實施例中，開口113可以貫穿第一材料層119而形成通孔(through hole)，但本發明不限於此。

請參照圖1A及圖1C，於基板140的基板頂面141上形成第二材料層129，且第二材料層129至少填入第一材料層119的開口113。第二材料層129的材質不同於第一材料層119的材質。

在本實施例中，第二材料層129的形成方式可以如下。

請參照圖1A至圖1B，在本實施例中，可以於基板140的基板頂面141上形成第一鍍覆層129a。第一鍍覆層129a可以覆 蓋第一材料層119的頂面以及開口113的側壁。

在一實施例中，第一鍍覆層129a可以藉由化學氣相沉積(chemical vapor deposition；CVD)或物理氣相沉積(physical-vapor deposition；PVD)的方式形成，但本發明不限於此。在一實施例中，第一鍍覆層129a可以包括被稱為種子層(seed layer)的導電層，但本發明不限此。

請參照圖1B至圖1C，在本實施例中，可以於第一鍍覆層129a上形成第二鍍覆層129b。第二鍍覆層129b可以位於第一材料層119的頂面上且填入開口113。

在一實施例中，第二鍍覆層129b可以藉由電鍍或沉積的方式形成，但本發明不限於此。在一實施例中，第一鍍覆層129a可以包括被稱為電鍍層(plating layer)或沉積層(deposition layer)的導電層，但本發明不限此。

請參照圖1C，在本實施例中，第二材料層129可以是多個膜層(如：第一鍍覆層129a及第二鍍覆層129b)的堆疊，但本發明不限於此。在一未繪示實施例中，第二材料層129可以是單一的膜層。

請參照圖1D至圖1E，至少移除部分的第二材料層129。在本實施例中，可以藉由研磨裝置191，在平行於基板頂面141的方向上，以旋轉及/或移動的方式移除部分的第二材料層129，但發明不限於此。在一實施例中，前述的方式可以被稱為化學機械研磨(Chemical-Mechanical Polishing；CMP)、化學機械平坦化 (Chemical-Mechanical Planarization；CMP)或其他類似的平整化製程，但本發明不限於此。

在一實施例中，於進行移除部分的第二材料層129的步驟時，部分的第一材料層119也可能可以被些微地移除，但本發明不限於此。

在本實施例中，藉由上述的方式可以至少藉由部分的第一材料層119形成具有第一膜層110。第一膜層110位於基板140的基板頂面141上。第一膜層110具有第一頂面111(如：第一膜層110中最遠離基板頂面141的表面)、第一底面112(如：第一膜層110中最接近基板頂面141的表面)以及開口113。第一底面112相對於第一頂面111。開口113自第一頂面111向第一底面112延伸。第一頂面111為平整面。

在本實施例中，藉由上述的方式可以使未被移除的第二材料層129形成的第二膜層120。第二膜層120嵌入第一膜層110的開口113內。並且，由於第一膜層110(即，第一材料層119的至少一部分)的材質不同於第二膜層120(即，第二材料層129的一部分)的材質。因此，在進行移除部分的第二材料層129的步驟之後，可以使第二膜層120的第二頂面121(如：第二膜層120中最遠離基板頂面141的表面)為非平面。也就是說，在垂直於基板頂面141的方向D1上，第二頂面121的最高處與最低處之間具有段差121d。在一實施例中，這種現象可能或可以被稱為或類似於侵蝕效應(erosions effect)或凹陷(dishing effect)。

在本實施例中，第二膜層120的最大厚度121h1基本上相同於開口113的深度，且第二膜層120的最小厚度121h2小於最大厚度121h1。在本實施例中，第二膜層120具有最大厚度121h1處基本上相鄰或接近於第一頂面111與第二頂面121相接處。也就是說，最小厚度121h2與段差121d的總和基本上等於最大厚度121h1。

在本實施例中，第二膜層120具有最小厚度121h2處基本上遠離於第一頂面111與第二頂面121相接處。舉例而言，第二膜層120具有最小厚度121h2處基本上位於第二頂面121的中心121p(標示於圖1G；如：幾何中心)，但本發明不限於此。

在本實施例中，第二膜層120的第二頂面121為連續的內凹曲面。也就是說，在第二頂面121在遠離其與第一頂面111相接的任意處，第二頂面121基本上不具有拐角(corner)及/或凸起(protrusion)。

在本實施例中，第一膜層110的材質不同於第二膜層120的材質。如此一來，可以較容易地分辨出第一膜層110的第一頂面111與第二膜層120的第二頂面121之間的不同。舉例而言，以俯視觀之(如：圖1G所繪示的觀察方向)，可以較容易地分辨出第一膜層110的第一頂面111與第二膜層120的第二頂面121之間的不同，以較容易地藉由一般半導體製程中常用的光學或電子裝置(如：光學顯微鏡、電子顯微鏡或其他適宜的裝置)進行對位或辨識。

在本實施例中，相鄰的兩個開口113之間的間距(pitch)113w大於或等於1微米(micrometer；μm)。如此一來，可以使第二頂面121的段差121d較為明顯，而可以較容易地分辨出第一膜層110的第一頂面111與第二膜層120的第二頂面121之間的不同，以較容易地藉由一般半導體製程中常用的光學或電子裝置進行對位或辨識。在一實施例中，若第二頂面121的段差121d大於或等於80奈米(nanometer；nm)，則若進一步地在第一膜層110的第一頂面111與第二膜層120的第二頂面121上形成共形覆蓋(conformal covered)的膜層，基本上仍可以藉由一般半導體製程中常用的光學或電子裝置進行對位或辨識。

在一實施例中，第一膜層110的厚度可以大於或等於130奈米，但本發明不限於此。

在一實施例中，由於如圖1E中所示的結構也可以被用於進行對位或辨識，因此，如圖1E中所示的結構也可以被稱為對位結構100。

請參照圖1E至圖1F，在本實施例中，可以於基板140的基板頂面141上形成第三膜層130。本發明對於第三膜層130的材質並不加以限制。第三膜層130的形成方式可以依據其材質而進行選擇，於本發明並不加以限制。

在本實施例中，第三膜層130可以共形覆蓋於第一膜層110的第一頂面111與第二膜層120的第二頂面121上。也就是說，位於第一膜層110的第一頂面111上的一部分第三膜層130的厚 度基本上相同於位於第二膜層120的第二頂面121上的另一部分第三膜層130的厚度。也就是說，第三膜層130的厚度130h基本上一致。

經過上述製程後即可大致上完成本實施例之對位結構100的製作。請參照圖1F及圖1G，其中圖1F可以是對應於圖1G中A-A’剖線上的部分剖視示意圖，對位結構100包括基板140、第一膜層110以及第二膜層120。第一膜層110具有第一頂面111、第一底面112以及開口113。第一底面112相對於第一頂面111。開口113自第一頂面111向第二頂面121延伸。第一頂面111為平整面。第二膜層120嵌入第一膜層110的開口113內。第二膜層120具有第二頂面121。第二頂面121為非平面。

在本實施例中，對位結構100可以更包括第三膜層130。第三膜層130可以覆蓋第一膜層110的第一頂面111及第二膜層120的第二頂面121。

在本實施例中，第三膜層130的厚度130h基本上小於第一膜層110的厚度110h及第二膜層120的厚度(如：最大厚度121h1及最小厚度121h2；標示於圖1E)。

在本實施例中，對位結構100的第二膜層120可以為導電層，且作為對位結構100的第二膜層120可以不與其他導電元件或膜層電性連接。也就是說，對位結構100的第二膜層120在電性上及/或電訊號處理上可以被稱為虛設圖案(dummy pattern)。

在一實施例中，對位結構100的第一膜層110可以為絕 緣層，且於圖1F及圖1G所未繪示之處，相同或相似於第一膜層110的膜層部分可以被稱為閘絕緣層(gate insulating layer)、金屬層間介電層(inter layer dielectric)、隔離層(isolation layer)、平坦層(planarizing layer)、緩衝層(buffer layer)或保護層(protective layer)，但本發明不限於此。

在一實施例中，對位結構100的第二膜層120可以為導電層，且於圖1F及圖1G所未繪示之處，相同或相似於第二膜層120的膜層部分可以是主動元件的一部分(如：源極、汲極或閘極)、被動元件的一部分(如：電容的電極)及/或連接線的一部分(如：後段製程線路(back-end of line，BEOL))。

在一實施例中，對位結構100的第三膜層130可以為導電層，且於圖1F及圖1G所未繪示之處，相同或相似於第三膜層130的膜層部分可以被稱為種子層(seed layer)、阻障層(barrier layer)、導電連接層(conductive glue layer/conductive connection layer)或蝕刻停止層(etching stop layer)，但本發明不限於此。在一實施例中，導電的第三膜層130可以為單一的導電層、多個導電層的堆疊或是導體複合層。舉例而言，第三膜層130可以包括鈦(Ti)層、鉭(Ta)層、鉭/氮化鉭(Ta/TaN)複合層、上述之類似物或上述之堆疊，但本發明不限於此。

在一實施例中，第三膜層130的材質可以包括具有低透光性(如：不透光)的材質。舉例而言，第三膜層130的材質可以包括具有低透光性(如：不透光)的導電材質。

在本實施例中，由於於第一膜層110的第一頂面111及第二膜層120的第二頂面121之間可以具有對應的段差121d(標示於圖1E)，且低透光(或；不透光)的第三膜層130可以進一步地覆蓋於第一膜層110的第一頂面111及第二膜層120的第二頂面121上。如此一來，對位結構100可以藉由前述的結構(如：前述的段差及覆蓋於其上的膜層)所形成的對位標記可以容易地藉由一般半導體製程中常用的光學或電子裝置(如：光學顯微鏡、電子顯微鏡或其他適宜的裝置)進行對位或辨識。

在本實施例中，以俯視觀之(如：圖1G所繪示的觀察方向)，在對位結構100中，具有第二膜層120嵌入於其內的開口113位於一封閉範圍R1內，開口113投影於基板頂面141的面積(如：多個開口113投影於基板頂面141的總面積)與封閉範圍R1投影於基板頂面141的面積的比值(在之後的敘述中，可以被簡稱為：開口佔有率)介於60%至90%。如此一來，才可能可以形成足以被觀測或辨識的段差121d，而可以較容易地藉由一般半導體製程中常用的光學或電子裝置(如：光學顯微鏡、電子顯微鏡或其他適宜的裝置)進行對位或辨識。

在本實施例中，以俯視觀之(如：圖1G所繪示的觀察方向)，開口113的形狀可以相同或相似於矩形(或；具有圓角的矩形)，但本發明不限於此。在一實施例中，以俯視觀之，開口113的數量、圖案形狀、排列方式可以依據設計的需要(如：對應的對位方式或對應的辨識方式)而進行調整。

<實驗例及比較例>

為了證明本發明的對位結構可以容易地藉由一般半導體製程中常用的光學或電子裝置進行對位或辨識，特別以下列實驗例或比較例作為說明。然而，這些實驗例或比較例在任何意義上均不解釋為限制本發明之範疇。

<比較例1>

圖2是本發明的<比較例1>的部分上視示意圖。<比較例1>的結構可以是一般半導體製程中常用的溝渠對位標記(trench alignment mark)，其方式是在一膜層中形成用於對位的溝渠。然而，如圖2所示，這些用於對位的溝渠在經由後形成的膜層覆蓋後，可能較難藉由一般半導體製程中常用的光學或電子裝置進行對位或辨識。

<比較例2>

圖3是本發明的<比較例2>的部分上視示意圖。<比較例2>的結構可以類似於圖1G所示的結構，差別在於：<比較例2>的開口佔有率基本上大於或等於95%，且/或<比較例2>中相鄰的兩個開口之間的間距小於1微米。然而，如圖3所示，縱使在圖3的結構中，各個開口內嵌入有相同或相似於第二膜層的膜層，但是，可能會因為開口的寬度過小而較難具有明顯的斷差；或是，可能會因為開口佔有率過小，因此，在經由後形成的膜層覆蓋後，可能較難藉由一般半導體製程中常用的光學或電子裝置進行對位或辨識。

<實驗例1>

圖4是本發明的<實驗例1>的部分上視示意圖。<實驗例1>的結構可以類似於圖1G所示的結構。並且，在<實驗例1>的結構中，其對應的開口佔有率大致上為85%(如：85%±5%)，且/或<實驗例1>中相鄰的兩個開口之間的間距基本上介於1微米至3微米。

如圖4所示，在經由後形成的膜層(如：類似於圖1G中的第三膜層)覆蓋後，仍可以容易地藉由一般半導體製程中常用的光學或電子裝置進行對位或辨識。

<實驗例2>

圖5是本發明的<實驗例2>的部分上視示意圖。<實驗例2>的結構可以類似於圖1G所示的結構。並且，在<實驗例2>的結構中，其對應的開口佔有率大致上為65%(如：65%±5%)，且/或<實驗例2>中相鄰的兩個開口之間的間距基本上介於6微米至8微米。

如圖5所示，在經由後形成的膜層(如：類似於圖1G中的第三膜層)覆蓋後，仍可以容易地藉由一般半導體製程中常用的光學或電子裝置進行對位或辨識。

綜上所述，本發明的對位結構可以容易地藉由一般半導體製程中常用的光學或電子裝置進行對位或辨識。

100:對位結構

140:基板

141:基板頂面

110:第一膜層

111:第一頂面

112:第一底面

113:開口

110h:厚度

120:第二膜層

121:第二頂面

130:第三膜層

130h:厚度

D1:方向

Claims (9)

1. 一種對位結構，包括：基板，具有基板頂面；第一膜層，位於所述基板的基板頂面上，所述第一膜層具有第一頂面、相對於所述第一頂面的第一底面以及自所述第一頂面向所述第一底面延伸的開口，其中所述第一頂面為平整面，所述開口位於一封閉範圍內，所述開口投影於所述基板頂面的面積與所述封閉範圍投影於所述基板頂面的面積的比值介於60%至90%；以及第二膜層，嵌入所述第一膜層的所述開口內，所述第二膜層具有第二頂面，其中所述第二頂面為非平面。
2. 如請求項1所述的對位結構，其中所述第二膜層的最大厚度基本上相同於所述開口的深度，且所述第二膜層的最小厚度小於所述最大厚度。
3. 如請求項1所述的對位結構，其中所述第二頂面為連續的內凹曲面。
4. 如請求項1所述的對位結構，其中所述第一膜層的材質不同於所述第二膜層的材質。
5. 如請求項4所述的對位結構，其中所述第一膜層為絕緣層，且所述第二膜層為導電層。
6. 如請求項1所述的對位結構，其中相鄰的兩個所述開口之間的間距大於或等於1微米。
7. 如請求項1所述的對位結構，更包括：第三膜層，覆蓋所述第一膜層及所述第二膜層。
8. 一種對位結構的形成方法，包括：於基板的基板頂面上形成第一材料層，其中所述第一材料層具有開口，其中所述開口位於一封閉範圍內，所述開口投影於所述基板頂面的面積與所述封閉範圍投影於所述基板頂面的面積的比值介於60%至90%；於基板的基板頂面上形成第二材料層，其中所述第二材料層至少填入所述第一材料層的所述開口；以及至少移除部分的所述第二材料層以形成具有第二頂面的第二膜層，其中所述第二頂面為非平面，且於移除部分的第二材料層之後，至少藉由部分的所述第一材料層形成具有第一頂面的第一膜層，其中所述第一頂面為平整面。
9. 如請求項8所述的對位結構的形成方法，其中移除部分的所述第二材料層的步驟包括進行平整化製程。

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