JP2019165050A - 半導体装置およびその製造方法 - Google Patents

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Abstract

【課題】基板の反りを抑制しつつ架橋部のカバレッジを改善することが可能な半導体装置を提供する。【解決手段】実施形態に係る半導体装置は、半導体基板と、少なくとも２つの第１膜と、架橋部と、導電部材と、を備える。２つの第１膜は、半導体基板の面内方向である第１方向に沿い、かつ、半導体基板の面内方向にある、第１方向に垂直な方向である第２方向に沿って、互いに離間して設けられている。架橋部は、２つの第１膜の互いに対向する側面の一部同士を接続し、平坦な底面を有する。導電部材は、架橋部の底面下に設けられている。【選択図】図２

Description

本発明の実施形態は、半導体装置およびその製造方法に関する。
半導体装置の製造工程には、例えば、基板上に設けられた膜を溝で分断することによって、細長い膜が形成される場合がある。この場合、分断された膜が厚いと、基板の反りが起こりやすくなる。そこで、架橋部で膜同士を接続する技術が提案されている。この架橋部のカバレッジは、その後の処理に影響を及ぼす可能性がある。
米国特許出願公開２０１６／０１８１２７５号公報
本発明の実施形態は、基板の反りを抑制しつつ架橋部のカバレッジを改善することが可能な半導体装置およびその製造方法を提供する。
本実施形態に係る半導体装置は、半導体基板と、少なくとも２つの第１膜と、架橋部と、導電部材と、を備える。２つの第１膜は、半導体基板の面内方向である第１方向に沿い、かつ、半導体基板の面内方向にある、第１方向に垂直な方向である第２方向に沿って、互いに離間して設けられている。架橋部は、２つの第１膜の互いに対向する側面の一部同士を接続し、平坦な底面を有する。導電部材は、架橋部の底面下に設けられている。
本実施形態に係る半導体装置の平面図である。 切断線Ａ−Ａまたは切断線Ｂ−Ｂに沿った断面図である。 積層膜の形成工程を示す断面図である。 溝の形成工程を示す断面図である。 第１犠牲膜の形成工程を示す断面図である。 第２犠牲膜の形成工程を示す断面図である。 レジスト膜の形成工程を示す断面図である。 犠牲膜のエッチング工程を示す断面図である。 架橋部の形成工程を示す断面図である。 架橋部の研磨工程を示す断面図である。 第２犠牲膜のエッチング工程を示す断面図である。 第１犠牲膜および絶縁層のエッチング工程を示す断面図である。 絶縁層から導電層への置換工程を示す断面図である。 比較例に係る架橋部の構造を示す断面図である。
以下、図面を参照して本発明の実施形態を説明する。本実施形態は、本発明を限定するものではない。
図１は、本実施形態に係る半導体装置の平面図である。図２（ａ）は、図１に示す切断線Ａ−Ａに沿った断面図である。図２（ｂ）は、図１に示す切断線Ｂ−Ｂに沿った断面図である。本実施形態に係る半導体装置１は、メモリセルを積層した三次元構造を有する半導体記憶装置である。
図１、図２（ａ）、および図２（ｂ）に示すように、半導体装置１は、基板１０と、複数の積層膜２０と、架橋部３０と、導電部材４０と、を備える。基板１０は、シリコン等を含む半導体基板である。
複数の積層膜２０は、図１に示すように、基板１０の面内方向であるＸ方向（第１方向）に沿い、かつ、基板１０の面内方向にある、Ｘ方向に垂直なＹ方向（第２方向）に沿って、互いに離間して設けられている。各積層膜２０は、絶縁層２１および導電層２２を有する。絶縁層２１および導電層２２は、Ｘ方向に直交するＺ方向に交互に積層されている。絶縁層２１は、シリコン酸化物（ＳｉＯ２）層である。導電層２２は、例えばタングステン（Ｗ）を含む金属層である。
また、積層膜２０には、複数のメモリホール２３が形成されている（図１参照）。メモリホール２３は、積層膜２０を貫通している。メモリホール２３内には、導電層２２と電気的に接続されるメモリセル（不図示）が形成されている。なお、積層膜２０は、第１膜と称することができる。また、絶縁膜や導電膜が、基板１０と積層膜２０との間に形成されていてもよい。
架橋部３０は、Ｘ方向で互いに対向する積層膜２０の側面の一部同士を接続する。架橋部３０によって、基板１０の反りを抑制できる。架橋部３０は、平坦な底面３１を有する。本実施形態では、底面３１は、最上層の導電層２２上に位置する。
導電部材４０は、積層膜２０間に存在する空間に充填されている。導電部材４０は、例えば、導電層２２と同じ材料で形成されている。
以下、本実施形態に係る半導体装置１の製造方法について説明する。図３〜図６は、図２（ａ）に対応する断面図である。図７（ａ）〜図１３（ａ）は、図２（ａ）に対応する断面図であり、図７（ｂ）〜図１３（ｂ）は、図２（ｂ）に対応する断面図である。
まず、図３に示すように、基板１０上に、絶縁層２１と絶縁層２２ａとを交互に積層した積層膜２０ａを形成する。絶縁層２２ａは、例えばシリコン窒化物（ＳｉＮ）層として形成される。なお、積層膜２０ａ、絶縁層２１、および絶縁層２２ａは、それぞれ被加工膜、第１絶縁層、および第２絶縁層と称することができる。
次に、図４に示すように、積層膜２０ａを分断する溝５０を形成する。溝５０は、例えば、リソグラフィ技術およびＲＩＥ（Reactive Ion Etching）により形成される。
次に、図５に示すように、積層膜２０ａの表面および溝５０の底面に第１犠牲膜６０を形成する。第１犠牲膜６０は、例えばシリコン窒化物等の絶縁層２２ａと同じ材料を用いて形成される。
次に、図６に示すように、第２犠牲膜６１を溝５０に充填する。第２犠牲膜６１は、例えばポリシリコン膜として形成される。
図７（ａ）および図７（ｂ）に示すように、レジスト膜７０を形成する。レジスト膜７０は、例えば有機膜として形成される。レジスト膜７０は、図７（ａ）に示すように、架橋部３０の形成箇所で第１犠牲膜６０および第２犠牲膜６１が露出するようにパターニングされている。
次に、図８（ａ）および図８（ｂ）に示すように、レジスト膜７０をマスクとして、第１犠牲膜６０および第２犠牲膜６１をエッチングする。この工程では、エッチング深さＨ１は、例えば、積層膜２０ａの最上面から最上層の絶縁層２２ａの上面までの距離Ｄ１以下である。
次に、図９（ａ）に示すように、第１犠牲膜６０および第２犠牲膜６１のエッチング箇所に架橋部３０を埋め込む。このとき、架橋部３０は、図９（ｂ）に示すように、積層膜２０ａの上面にも形成される。架橋部３０は、例えば一酸化シリコン（ＳｉＯ）膜として形成される。その結果、積層膜２０ａ同士が、架橋部３０によって接続される。
次に、図１０（ａ）および図１０（ｂ）に示すように、例えば、ＣＭＰ（Chemical Mechanical Polishing）によって、架橋部３０を平坦化する。これにより、積層膜２０ａの上面に形成された架橋部３０は除去される。
次に、図１１（ａ）および図１１（ｂ）に示すように、第２犠牲膜６１を選択的にエッチングする。ここでは、例えば、高温のリン酸をエッチング液として用いる。このとき、第２犠牲膜６１は、等方エッチングにて除去されるので、架橋部３０の底面３１は平坦になる。
次に、図１２（ａ）および図１２（ｂ）に示すように、第１犠牲膜６０および絶縁層２２ａを同時に除去する。第１犠牲膜６０および絶縁層２２ａは、同じ材料で形成されているので、同時に除去できる。
次に、図１３（ａ）および図１３（ｂ）に示すように、絶縁層２２ａを導電層２２に置換する。これにより、積層膜２０が完成する。最後に図２（ａ）および図２（ｂ）に戻って、導電部材４０が埋め込まれる。
図１４は、比較例に係る架橋部の構造を示す図である。図１４に示す架橋部１３０は、溝５０の両側面から成長または堆積により成膜される。そのため、図１４に示すように、架橋部１３０の底面が、接触角の小さい凹凸形状になりやすい。そのため、例えば、架橋部１３０の形成後の工程で、異物１００がこの凹凸形状部に付着しやすくなる。
一方、本実施形態では、第１犠牲膜６０および第２犠牲膜６１が、架橋部３０の下に先に形成され、各犠牲膜を架橋部３０の形成後に除去している。そのため、架橋部３０の底面３１は、平坦になるので、異物１００の付着を回避できる。このように架橋部３０のカバレッジを改善することによって、架橋部３０下の空間を導電部材４０からなる配線として活用することができる。なお、底面３１の平坦性に関し、絶縁層２２ａを導電層２２に置換した後の成膜材をエッチバックする溶液の最小接触角未満の凹凸は許容されるものとする。
また、本実施形態では、第１犠牲膜６０および第２犠牲膜６１のエッチング量を調整することによって、架橋部３０の深さを制御することができる。そのため、積層膜２０の構造に応じて、架橋部３０の底面３１の位置を自由に制御することができる。例えば、本実施形態のように底面３１が最上層の絶縁層２２ａ上に位置することによって、絶縁層２２ａから導電層２２への置換が、架橋部３０によって妨げられることを回避できる。
なお、本実施形態では、架橋部３０で接続される膜が積層膜２０であるが、この膜は単層膜であってもよい。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
２０ 積層膜（第１膜）、２０ａ 積層膜（被加工膜）、２１ 絶縁層（第１絶縁層）、２２ 導電層、２２ａ 絶縁層（第２絶縁層）、３０ 架橋部、３１ 底面、４０ 導電部材、５０ 溝、６０ 第１犠牲膜、６１ 第２犠牲膜、７０ レジスト膜

Claims (7)

  1. 半導体基板と、
    前記半導体基板の面内方向である第１方向に沿い、かつ、前記半導体基板の面内方向にある、前記第１方向に垂直な方向である第２方向に沿って、互いに離間して設けられた少なくとも２つの第１膜と、
    前記２つの第１膜の互いに対向する側面の一部同士を接続し、平坦な底面を有する架橋部と、
    前記架橋部の前記底面下に設けられた導電部材と、
    を備える半導体装置。
  2. 前記２つの第１膜が、前記導電部材と同じ材料の導電層と、絶縁層とを交互に積層した積層膜である、請求項１に記載の半導体装置。
  3. 前記架橋部の前記底面が、最上層の前記導電層上に位置する、請求項２に記載の半導体装置。
  4. 基板上に、被加工膜を形成し、
    前記被加工膜を溝で分断し、
    前記溝を犠牲膜で充填し、
    前記犠牲膜が部分的に露出するようにパターンニングされたレジスト膜を前記犠牲膜上に形成し、
    前記レジスト膜をマスクとして、前記犠牲膜を所定の深さまでエッチングし、
    前記犠牲膜のエッチング箇所に架橋部を埋め込み、
    前記犠牲膜を除去し、
    前記犠牲膜の除去箇所を導電部材で充填する、
    半導体装置の製造方法。
  5. 第１絶縁層と第２絶縁層とを交互に積層した積層膜を前記被加工膜として形成し、
    前記第２絶縁層を、前記導電部材と同じ材料の導電層に置換する、請求項４に記載の半導体装置の製造方法。
  6. 前記所定の深さを、前記積層膜の最上面から最上層の前記第２絶縁層の上面までの距離以下とする、請求項５に記載の半導体装置の製造方法。
  7. 前記積層膜の表面を覆い、前記第２絶縁層と同じ材料の第１犠牲膜と、前記溝に充填された第２犠牲膜と、を前記犠牲膜として形成し、
    前記第２犠牲膜を除去した後、前記第１犠牲膜と前記第２絶縁層とを同時に除去する、請求項５または６に記載の半導体装置の製造方法。
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