JP2013183138A - 半導体装置およびその製造方法 - Google Patents

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Abstract

【課題】配線抵抗を低減し、かつ配線の抵抗ばらつきを抑制することが可能な半導体装置およびその製造方法を提供する。
【解決手段】実施形態によれば、半導体装置は、半導体基板と、前記半導体基板内に形成された複数の素子分離領域と、前記半導体基板内の前記素子分離領域間に形成された複数の素子領域とを備える。さらに、前記装置は、前記素子領域および前記素子分離領域上に形成され、前記素子分離領域上の配線幅が、前記素子領域上の配線幅よりも太い第１配線を備える。
【選択図】図１

Description

本発明の実施形態は、半導体装置およびその製造方法に関する。
ＤＲＡＭ（Dynamic Random Access Memory）のゲート電極は、ワード配線としても使用されており、ワード配線の配線抵抗を低減するために、ゲート電極の一部が金属膜で形成されている。しかしながら、ワード配線の配線幅が細くなると、細線効果により金属膜の比抵抗が高くなることが知られている。その結果、ワード配線の配線抵抗が増加すると共に、ワード配線の抵抗ばらつきが悪化してしまう。細線効果による比抵抗の上昇は、配線幅が３０ｎｍ以下になると特に顕著となる。
特開２００９−２３１７９９号公報
配線抵抗を低減し、かつ配線の抵抗ばらつきを抑制することが可能な半導体装置およびその製造方法を提供する。
一の実施形態による半導体装置は、半導体基板と、前記半導体基板内に形成された複数の素子分離領域と、前記半導体基板内の前記素子分離領域間に形成された複数の素子領域とを備える。さらに、前記装置は、前記素子領域および前記素子分離領域上に形成され、前記素子分離領域上の配線幅が、前記素子領域上の配線幅よりも太い第１配線を備える。
第１実施形態の半導体装置の構造を示す平面図と断面図である。 第１実施形態の半導体装置の構造を示す平面図と断面図である。 第１実施形態の半導体装置の製造方法を示す断面図(1/9)である。 第１実施形態の半導体装置の製造方法を示す断面図(2/9)である。 第１実施形態の半導体装置の製造方法を示す断面図(3/9)である。 第１実施形態の半導体装置の製造方法を示す断面図(4/9)である。 第１実施形態の半導体装置の製造方法を示す断面図(5/9)である。 第１実施形態の半導体装置の製造方法を示す平面図と断面図(6/9)である。 第１実施形態の半導体装置の製造方法を示す平面図と断面図(7/9)である。 第１実施形態の半導体装置の製造方法を示す平面図と断面図(8/9)である。 第１実施形態の半導体装置の製造方法を示す平面図と断面図(9/9)である。 第２実施形態の半導体装置の構造を示す平面図と断面図である。
以下、本発明の実施形態を、図面を参照して説明する。
（第１実施形態）
１）メモリセルアレイ部の構造
図１は、第１実施形態の半導体装置の構造を示す平面図と断面図である。図１の半導体装置は、ＤＲＡＭに相当する。
図１(ａ)は、半導体基板１０１上のメモリセルアレイ部の構造を示す平面図である。また、図１(ｂ)と図１(ｃ)はそれぞれ、図１(ａ)に示すＡ−Ａ’線、Ｂ−Ｂ’線に沿った断面図である。図１は、メモリセルアレイ部内に形成されたメモリセルトランジスタを示している。
図１の半導体装置は、半導体基板１０１と、複数の素子領域１１１と、複数の素子分離領域１１２と、各メモリセルトランジスタのゲート絶縁膜１１３、ゲート電極１１４、ハードマスク層１１５、および側壁絶縁膜１１６と、層間絶縁膜１２１と、コンタクトプラグ１２２と、層間絶縁膜１２３と、キャパシタ１２４とを備えている。
半導体基板１０１は、例えばシリコン基板である。図１には、半導体基板１０１の主面に平行で、互いに垂直なＸ方向およびＹ方向と、半導体基板１０１の主面に垂直なＺ方向が示されている。
素子分離領域１１２は、半導体基板１０１内に形成されており、Ｘ方向に延びている。素子分離領域１１２は、ＳＴＩ（Shallow Trench Isolation）領域とも呼ばれる。素子分離領域１１２は、例えば、半導体基板１０１の表面に形成された溝ＴXの内部に、シリコン酸化膜を埋め込むことで形成される。
素子領域１１１は、半導体基板１０１内の素子分離領域１１２間に形成されており、Ｘ方向に延びている。素子領域１１１は、ＡＡ（Active Area）領域とも呼ばれる。素子領域１１１同士は、素子分離領域１１２により互いに電気的に分離されている。
ゲート絶縁膜１１３は、半導体基板１０１の表面に形成されている。ゲート絶縁膜１１３は、例えばシリコン酸化膜である。また、ゲート電極１１４は、半導体基板１０１上にゲート絶縁膜１１３を介して形成されている。ゲート電極１１４は、例えば、ポリシリコン膜１１４ａと金属膜１１４ｂが順に積層された積層膜である。金属膜１１４ｂの例としては、タングステン膜が挙げられる。
符号ＴYは、素子領域１１１と素子分離領域１１２の表面に形成された溝を示す。本実施形態のゲート絶縁膜１１３は、溝ＴYの表面に形成されている。また、本実施形態のゲート電極１１４は、その一部が溝ＴYの内部に埋め込まれている。
ゲート電極１１４は、Ｙ方向に延びており、素子領域１１１および素子分離領域１１２上に形成されている。図１のゲート電極１１４は、ワード配線としても使用される。図１のゲート電極１１４は、本開示の第１配線の例である。
ハードマスク層１１５は、ゲート電極１１４上に形成されている。また、側壁絶縁膜１１６は、ゲート電極１１４とハードマスク層１１５の側面に形成されている。ハードマスク層１１５は、例えばシリコン窒化膜である。また、側壁絶縁膜１１６は、例えばシリコン酸化膜またはシリコン窒化膜である。
層間絶縁膜１２１は、半導体基板１０１上に、メモリセルトランジスタを取り囲むように形成されている。層間絶縁膜１２１は、例えばシリコン酸化膜である。コンタクトプラグ１２２は、層間絶縁膜１２１内に形成されており、半導体基板１０１と電気的に接続されている。コンタクトプラグ１２２は、例えばタングステン膜である。
層間絶縁膜１２３は、層間絶縁膜１２１上に、キャパシタ１２４を覆うように形成されている。層間絶縁膜１２３は、例えばシリコン酸化膜である。キャパシタ１２４は、層間絶縁膜１２３内に形成されており、コンタクトプラグ１２２と電気的に接続されている。キャパシタ１２４は、ＤＲＡＭの記憶素子として使用される。
なお、図１の半導体装置は、ＭＲＡＭ（Magnetic Random Access Memory）としてもよい。この場合、キャパシタ１２４は、ＭＴＪ（Magnetic Tunnel Junction）素子に置き換えられる。
次に、図１(ｂ)に示すＡＡ断面と、図１(ｃ)に示すＳＴＩ断面とを比較する。
図１(ｂ)では、ワード配線（ゲート電極）１１４が素子領域１１１上に形成されている。符号Ｗ1は、素子領域１１１上のワード配線１１４の配線幅を示す。
図１(ｃ)では、ワード配線１１４が素子分離領域１１２上に形成されている。符号Ｗ2は、素子分離領域１１２上のワード配線１１４の配線幅を示す。
本実施形態では、素子分離領域１１２上のワード配線１１４の配線幅Ｗ2を、素子領域１１１上のワード配線１１４の配線幅Ｗ1よりも太く設定している（Ｗ2＞Ｗ1）。よって、本実施形態によれば、素子分離領域１１２上のワード配線１１４の配線抵抗を下げることで、ワード配線１１４全体の配線抵抗を下げることが可能となる。
さらに、本実施形態によれば、配線幅Ｗ2を太くすることで、素子分離領域１１２上のワード配線１１４の細線効果を低減し、素子分離領域１１２上のワード配線１１４の比抵抗を下げることが可能となる。よって、本実施形態によれば、ワード配線１１４の配線抵抗を低減し、かつワード配線１１４の抵抗ばらつきを抑制することが可能となる。
ワード配線１１４の細線効果は、その配線幅が３０ｎｍ以下になると顕著になる。そのため、Ｗ2＞Ｗ1という設定は、配線幅Ｗ1を３０ｎｍ以下とする場合において、配線幅Ｗ2を配線幅Ｗ1よりも太くする場合に効果的である。理由は、配線幅Ｗ2を太くすることで、素子分離領域１１２上のワード配線１１４の細線効果を顕著に低減できるからである。ただし、Ｗ2＞Ｗ1という設定は、配線幅Ｗ1が３０ｎｍ以下の場合のみに適用されるものではなく、配線幅Ｗ1が３０ｎｍよりも太い場合にも効果的である。
また、符号Ｗは、溝ＴYの幅を示す。配線幅Ｗ1、Ｗ2は、幅Ｗより太くても細くてもよい。ただし、配線幅Ｗ1を幅Ｗよりも細くすることには、コンタクトプラグ１２２を配置しやすいという利点がある。また、配線幅Ｗ2を幅Ｗよりも太くすることには、配線幅Ｗ2を幅Ｗよりも細くする場合に比べ、配線抵抗を低減できるという効果がある。
２）周辺回路部の構造
次に、図２を参照し、半導体基板１０１上の周辺回路部について説明する。
図２は、図１と同様、第１実施形態の半導体装置の構造を示す平面図と断面図である。
図２(ａ)は、半導体基板１０１上の周辺回路部の構造を示す平面図である。また、図２(ｂ)と図２(ｃ)はそれぞれ、図２(ａ)に示すＣ−Ｃ’線、Ｄ−Ｄ’線に沿った断面図である。図２は、周辺回路部内に形成された周辺トランジスタを示している。
図２は、図１と同様、半導体基板１０１と、複数の素子領域１１１と、複数の素子分離領域１１２と、各周辺トランジスタのゲート絶縁膜１１３、ゲート電極１１４、ハードマスク層１１５、および側壁絶縁膜１１６と、層間絶縁膜１２１と、コンタクトプラグ１２２と、層間絶縁膜１２３とを示している。また、図２は、コンタクトプラグ１２２上に形成されたビアプラグ１２５を示している。
ゲート電極１１４は、Ｙ方向に延びており、素子領域１１１および素子分離領域１１２上に形成されている。図２のゲート電極１１４は、周辺回路部内のゲート配線としても使用される。図２のゲート電極１１４は、本開示の第２配線の例である。なお、図２のゲート電極１１４は、溝ＴYの内部には埋め込まれてないことに留意されたい。
次に、図２(ｂ)に示すＡＡ断面と、図２(ｃ)に示すＳＴＩ断面とを比較する。
図２(ｂ)では、ゲート配線（ゲート電極）１１４が素子領域１１１上に形成されている。符号Ｗ3は、素子領域１１１上のゲート配線１１４の配線幅を示す。
図２(ｃ)では、ゲート配線１１４が素子分離領域１１２上に形成されている。符号Ｗ4は、素子分離領域１１２上のゲート配線１１４の配線幅を示す。
上述のように、図１のメモリセルアレイ部内では、素子分離領域１１２上のワード配線１１４の配線幅Ｗ2を、素子領域１１１上のワード配線１１４の配線幅Ｗ1よりも太く設定している（Ｗ2＞Ｗ1）。
一方、図２の周辺回路部内では、素子分離領域１１２上のゲート配線１１４の配線幅Ｗ4は、素子領域１１１上のゲート配線１１４の配線幅Ｗ3より太くても細くてもよく、あるいは同じ太さでもよい。図２は、一例として、配線幅Ｗ4が配線幅Ｗ3よりも細いゲート配線１１４を示している（Ｗ4＜Ｗ3）。
なお、本実施形態のメモリセルアレイ部では、素子分離領域１１２の上面の高さが、素子領域１１１の上面の高さよりも低く設定されている。本実施形態では、この設定下でワード配線１１４を形成することで、配線幅Ｗ2が自己整合的に配線幅Ｗ1よりも太くなる。この処理の詳細については、後述する。
また、本実施形態の周辺回路部では、素子分離領域１１２の上面の高さが、素子領域１１１の上面の高さよりも高く設定されている。本実施形態では、この設定下でゲート配線１１４を形成することで、配線幅Ｗ4が自己整合的に配線幅Ｗ3よりも細くなる。この処理の詳細については、後述する。
３）第１実施形態の半導体装置の製造方法
次に、図３〜図１１を参照し、第１実施形態の半導体装置の製造方法を説明する。
図３〜図１１は、第１実施形態の半導体装置の製造方法を示す平面図と断面図である。
図３(ａ)、図４(ａ)、…、図７(ａ)は、メモリセルアレイ部の断面を示し、図３(ｂ)、図４(ｂ)、…、図７(ｂ)は、周辺回路部の断面を示す。
まず、図３に示すように、半導体基板１０１上にハードマスク層２０１を形成する。ハードマスク層２０１は、例えばシリコン窒化膜である。次に、図３に示すように、半導体基板１０１とハードマスク層２０１内に、Ｘ方向に延びる複数の溝ＴXを形成する。次に、図３に示すように、溝ＴXの内部に絶縁膜（例えばシリコン酸化膜）を埋め込み、絶縁膜の表面をＣＭＰ（Chemical Mechanical Polishing）により平坦化する。その結果、溝ＴXの内部に素子分離領域（素子分離絶縁膜）１１２が形成される。さらには、素子分離領域１１２間に素子領域１１１が形成される。
次に、図４に示すように、ウェットエッチングにより素子分離絶縁膜１１２のみを落とし込み、素子分離絶縁膜１１２の上面の高さを所望の高さに調整する。ここでは、素子分離絶縁膜１１２の上面の高さを、素子領域１１１の上面の高さよりも高くする。
次に、図５に示すように、周辺回路部をレジスト膜２０２で覆った後、メモリセルアレイ部内の素子分離絶縁膜１１２をウェットエッチングにより落とし込む。ここでは、メモリセルアレイ部内の素子分離絶縁膜１１２の上面の高さを、素子領域１１１の上面の高さよりも低くする。
次に、図６に示すように、レジスト膜２０２を除去する。
次に、図７に示すように、ハードマスク層２０１を除去する。こうして、メモリセルアレイ部内と周辺回路部内で上面の高さが異なる素子分離絶縁膜１１２が形成される。具体的には、メモリセルアレイ部内の素子分離絶縁膜１１２の上面Ｓ1の高さが、半導体基板１０１（素子領域１１１）の上面Ｓの高さよりも低く設定され、周辺回路部内の素子分離絶縁膜１１２の上面Ｓ2の高さが、半導体基板１０１（素子領域１１１）の上面Ｓの高さよりも高く設定される。
一般的に、周辺トランジスタはプレーナー構造を採用しているため、上面Ｓ2の高さが上面Ｓの高さよりも低くなると、リセスした周辺トランジスタの側壁部に寄生チャネルが形成され、周辺トランジスタの特性に悪影響を及ぼす。よって、本実施形態では、上面Ｓ2の高さを上面Ｓの高さよりも高く設定している。その結果、後述するように、配線幅Ｗ4が自己整合的に配線幅Ｗ3よりも細くなる。
一方、メモリセルトランジスタは、例えば埋め込みチャネル型の構造を採用して、上面Ｓ1よりも深い位置にチャネルを形成すれば、上面Ｓ1の高さが上面Ｓの高さよりも低くても上記のような問題は起こらない。よって、本実施形態では、後述するように配線幅Ｗ2を自己整合的に配線幅Ｗ1よりも太くするために、上面Ｓ1の高さを上面Ｓの高さよりも低く設定している。
符号Ｈ1は、上面Ｓ1と上面Ｓの高さの差を示し、符号Ｈ2は、上面Ｓ2と上面Ｓの高さの差を示す。本実施形態では、Ｈ1、Ｈ2の値を５〜１５ｎｍ（例えば１０ｎｍ）に設定する。
図８(ａ)は、メモリセルアレイ部を示す平面図であり、図８(ｂ)と図８(ｃ)はそれぞれ、図８(ａ)のＡ−Ａ’線、Ｅ−Ｅ’線に沿った断面図である。また、図９(ａ)は、周辺回路部を示す平面図であり、図９(ｂ)と図９(ｃ)はそれぞれ、図９(ａ)のＣ−Ｃ’線、Ｆ−Ｆ’線に沿った断面図である。
次に、図８と図９に示すように、素子領域１１１と素子分離領域１１２内に、Ｙ方向に延びる複数の溝ＴYを形成する。これらの溝ＴYは、埋め込みチャネルを形成するために使用される。次に、図８と図９に示すように、半導体基板１０１の表面に、ゲート絶縁膜１１３を形成する。次に、図８と図９に示すように、半導体基板１０１上の全面に、ゲート電極１１４を形成するためのゲート電極材料１１４ａ、１１４ｂ（ポリシリコン膜、金属膜）と、ハードマスク層１１５を順に形成する。
符号Ｐ1、Ｐ2で示すように、ハードマスク層１１５の表面には、素子分離領域１１２の落とし込み量に応じた段差が形成される。メモリセルアレイ部内では、素子分離領域１１２の上方に凹部Ｐ1が形成される。一方、周辺回路部内では、素子分離領域１１２の上方に凸部Ｐ2が形成される。
図１０(ａ)は、メモリセルアレイ部を示す平面図であり、図１０(ｂ)と図１０(ｃ)はそれぞれ、図１０(ａ)のＡ−Ａ’線、Ｂ−Ｂ’線に沿った断面図である。また、図１１(ａ)は、周辺回路部を示す平面図であり、図１１(ｂ)と図１１(ｃ)はそれぞれ、図１１(ａ)のＣ−Ｃ’線、Ｄ−Ｄ’線に沿った断面図である。
次に、図１０と図１１に示すように、ハードマスク層１１５とゲート電極材料１１４ａ、１１４ｂをエッチングして、ゲート電極材料１１４ａ、１１４ｂからゲート電極１１４を形成する。
この際、メモリセルアレイ部内では、素子分離領域１１２の上面が素子領域１１１の上面よりも低いため、素子分離領域１１２上のゲート電極材料１１４ａ、１１４ｂとハードマスク層１１５のエッチングレートが低くなる傾向にある。その結果、素子分離領域１１２上のワード配線（ゲート電極）１１４の配線幅Ｗ2が、自己整合的に素子領域１１１上のワード配線１１４の配線幅Ｗ1よりも太くなる。
一方、周辺回路部内では、素子分離領域１１２の上面が素子領域１１１の上面よりも高いため、素子分離領域１１２上のゲート電極材料１１４ａ、１１４ｂとハードマスク層１１５のエッチングレートが高くなる傾向にある。その結果、素子分離領域１１２上のゲート配線（ゲート電極）１１４の配線幅Ｗ4が、自己整合的に素子領域１１１上のゲート配線１１４の配線幅Ｗ3よりも細くなる。
なお、配線幅Ｗ2は、凹部Ｐ1を深くすることで太くすることが可能である。また、配線幅Ｗ4は、凸部Ｐ2を高くすることで細くすることが可能である。なお、凹部Ｐ1の深さや凸部Ｐ2の高さは、図７に示すＨ1、Ｈ2の値を調整することで制御可能である。
また、本実施形態では、ゲート電極１１４を、ポリシリコン膜１１４ａと金属膜１１４ｂで形成したが、金属膜１１４ｂのみで形成してもよい。また、ゲート電極１１４は、２層以上の金属膜で形成してもよい。
その後、本実施形態では、側壁絶縁膜１１６、層間絶縁膜１２１、コンタクトプラグ１２２、層間絶縁膜１２３、キャパシタ１２４、ビアプラグ１２５などが形成される。さらには、種々の配線層、層間絶縁膜、ビアプラグなどが形成される。こうして、図１と図２に示す半導体装置が製造される。
４）第１実施形態の効果
最後に、第１実施形態の効果について説明する。
以上のように、本実施形態では、メモリセルアレイ部内において、素子分離領域１１２上のワード配線１１４の配線幅Ｗ2を、素子領域１１１上のワード配線１１４の配線幅Ｗ1よりも太く設定する。
よって、本実施形態によれば、配線幅Ｗ2を太くすることで、素子分離領域１１２上のワード配線１１４の細線効果を低減し、素子分離領域１１２上のワード配線１１４の比抵抗を下げることが可能となる。その結果、本実施形態によれば、ワード配線１１４の配線抵抗を低減し、かつワード配線１１４の抵抗ばらつきを抑制することが可能となる。
また、本実施形態では、メモリセルアレイ部において、素子分離領域１１２の上面の高さを、半導体基板１０１の上面の高さよりも低く設定する。
よって、本実施形態によれば、この設定下でワード配線１１４を形成することで、配線幅Ｗ2を自己整合的に配線幅Ｗ1よりも太くすることが可能となる。
（第２実施形態）
図１２は、第２実施形態の半導体装置の構造を示す平面図と断面図である。図１２の半導体装置は、ＮＡＮＤフラッシュメモリに相当する。
図１２(ａ)は、半導体基板３０１上のメモリセルアレイ部の構造を示す平面図である。また、図１２(ｂ)と図１２(ｃ)はそれぞれ、図１２(ａ)に示すＡ−Ａ’線、Ｂ−Ｂ’線に沿った断面図である。図１２は、メモリセルアレイ部内に形成されたメモリセルトランジスタを示している。
図１２の半導体装置は、半導体基板３０１と、複数の素子領域３１１と、複数の素子分離領域３１２と、各メモリセルトランジスタのゲート絶縁膜３２１、浮遊ゲート３２２、ゲート間絶縁膜３２３、および制御ゲート３２４と、拡散層３２５と、層間絶縁膜３３１とを備えている。
半導体基板３０１、素子領域３１１、素子分離領域３１２の構造は、第１実施形態とほぼ同様である。
ゲート絶縁膜３２１、浮遊ゲート３２２、ゲート間絶縁膜３２３、および制御ゲート３２４は、半導体基板３０１上に順に形成されている。制御ゲート３２４は、例えば、ポリシリコン膜３２４ａと金属膜３２４ｂが順に積層された積層膜である。金属膜３２４ｂの例としては、タングステン膜が挙げられる。また、拡散層３２５は、半導体基板３０１内に、浮遊ゲート３２２と制御ゲート３２４を挟むように形成されている。
浮遊ゲート３２２は、素子領域３１１と同様に、素子分離領域３１２間に形成されている。一方、制御ゲート３２４は、Ｙ方向に延びており、素子領域３１１および素子分離領域３１２上に形成されている。図１２の制御ゲート３２４は、ワード配線としても使用される。図１２の制御ゲート３２４は、本開示の第１配線の例である。
層間絶縁膜３３１は、半導体基板３０１上に、メモリセルトランジスタを覆うように形成されている。層間絶縁膜３３１は、例えばシリコン酸化膜である。
次に、図１２(ｂ)に示すＡＡ断面と、図１２(ｃ)に示すＳＴＩ断面とを比較する。
本実施形態では、第１実施形態と同様に、素子分離領域３１２上のワード配線（制御ゲート）３２４の配線幅Ｗ2を、素子領域３１１上のワード配線３２４の配線幅Ｗ1よりも太く設定している（Ｗ2＞Ｗ1）。よって、本実施形態によれば、素子分離領域３１２上のワード配線３２４の配線抵抗を下げることで、ワード配線３２４全体の配線抵抗を下げることが可能となる。
さらに、本実施形態によれば、配線幅Ｗ2を太くすることで、素子分離領域３１２上のワード配線３２４の細線効果を低減し、素子分離領域３１２上のワード配線３２４の比抵抗を下げることが可能となる。よって、本実施形態によれば、第１実施形態と同様に、ワード配線３２４の配線抵抗を低減し、かつワード配線３２４の抵抗ばらつきを抑制することが可能となる。
なお、本実施形態のメモリセルアレイ部では、素子分離領域３１２の上面の高さが、浮遊ゲート３２２の上面の高さよりも低く設定されている。本実施形態では、この設定下で制御ゲート３２４を形成することで、第１実施形態と同様に、配線幅Ｗ2が自己整合的に配線幅Ｗ1よりも太くなる。
なお、本実施形態の周辺回路部の構造は、第１実施形態とほぼ同様である。ただし、本実施形態の周辺トランジスタのゲート電極は、浮遊ゲート３２２を形成する電極材と、制御ゲート３２４を形成する電極材により形成される。
最後に、第２実施形態の効果について説明する。
以上のように、本実施形態では、メモリセルアレイ部内において、素子分離領域３１２上のワード配線３２４の配線幅Ｗ2を、素子領域３１１上のワード配線３２４の配線幅Ｗ1よりも太く設定する。よって、本実施形態によれば、第１実施形態と同様に、ワード配線３２４の配線抵抗を低減し、かつワード配線３２４の抵抗ばらつきを抑制することが可能となる。
以上、第１及び第２実施形態について説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することを意図したものではない。これらの実施形態は、その他の様々な形態で実施することができる。また、これらの実施形態に対し、発明の要旨を逸脱しない範囲内で、種々の省略、置換、変更を行うことにより、様々な変形例を得ることもできる。これらの形態や変形例は、発明の範囲や要旨に含まれており、特許請求の範囲及びこれに均等な範囲には、これらの形態や変形例が含まれる。
１０１：半導体基板、１１１：素子領域、１１２：素子分離領域、
１１３：ゲート絶縁膜：１１４：ゲート電極、１１５：ハードマスク層、
１１６：側壁絶縁膜、１２１：層間絶縁膜、１２２：コンタクトプラグ、
１２３：層間絶縁膜、１２４：キャパシタ、１２５：ビアプラグ、
２０１：ハードマスク層、２０２：レジスト膜、
３０１：半導体基板、３１１：素子領域、３１２：素子分離領域、
３２１：ゲート絶縁膜、３２２：浮遊ゲート、３２３：ゲート間絶縁膜、
３２４：制御ゲート、３２５：拡散層、３３１：層間絶縁膜

Claims (11)

  1. 半導体基板と、
    前記半導体基板内に形成された複数の素子分離領域と、
    前記半導体基板内の前記素子分離領域間に形成された複数の素子領域と、
    前記素子領域および前記素子分離領域上に形成され、前記素子分離領域上の配線幅が、前記素子領域上の配線幅よりも太い第１配線と、
    前記素子領域および前記素子分離領域上に形成され、前記素子分離領域上の配線幅が、前記素子領域上の配線幅よりも細い第２配線とを備え、
    前記第１配線は、前記半導体基板上のメモリセルアレイ部内に配置され、前記第２配線は、前記半導体基板上の周辺回路部内に配置されており、
    前記メモリセルアレイ部内における前記素子分離領域の上面の高さは、前記半導体基板の上面の高さよりも低く、
    前記周辺回路部内における前記素子分離領域の上面の高さは、前記半導体基板の上面の高さよりも高く、
    前記第１配線は、前記半導体基板上に、ゲート絶縁膜を介して形成されたゲート電極、または前記半導体基板上に、ゲート絶縁膜、浮遊ゲート、およびゲート間絶縁膜を介して形成された制御ゲートである、
    半導体装置。
  2. 半導体基板と、
    前記半導体基板内に形成された複数の素子分離領域と、
    前記半導体基板内の前記素子分離領域間に形成された複数の素子領域と、
    前記素子領域および前記素子分離領域上に形成され、前記素子分離領域上の配線幅が、前記素子領域上の配線幅よりも太い第１配線と、
    を備える半導体装置。
  3. さらに、前記素子領域および前記素子分離領域上に形成され、前記素子分離領域上の配線幅が、前記素子領域上の配線幅よりも細い第２配線を備え、
    前記第１配線は、前記半導体基板上のメモリセルアレイ部内に配置され、前記第２配線は、前記半導体基板上の周辺回路部内に配置されている、
    請求項２に記載の半導体装置。
  4. 前記メモリセルアレイ部内における前記素子分離領域の上面の高さは、前記半導体基板の上面の高さよりも低い、請求項３に記載の半導体装置。
  5. 前記周辺回路部内における前記素子分離領域の上面の高さは、前記半導体基板の上面の高さよりも高い、請求項３または４に記載の半導体装置。
  6. 前記第１配線は、前記半導体基板上に、ゲート絶縁膜を介して形成されたゲート電極である、請求項２から５のいずれか１項に記載の半導体装置。
  7. 前記第１配線は、前記半導体基板上に、ゲート絶縁膜、浮遊ゲート、およびゲート間絶縁膜を介して形成された制御ゲートである、請求項２から５のいずれか１項に記載の半導体装置。
  8. 半導体基板と、
    前記半導体基板内に形成された複数の素子分離領域と、
    前記半導体基板内の前記素子分離領域間に形成された複数の素子領域と、
    前記半導体基板上のメモリセルアレイ部内において、前記素子領域および前記素子分離領域上に形成された第１配線とを備え、
    前記メモリセルアレイ部内における前記素子分離領域の上面の高さは、前記半導体基板の上面の高さよりも低い、半導体装置。
  9. さらに、前記半導体基板上の周辺回路部内において、前記素子領域および前記素子分離領域上に形成された第２配線を備え、
    前記周辺回路部内における前記素子分離領域の上面の高さは、前記半導体基板の上面の高さよりも高い、請求項８に記載の半導体装置。
  10. 半導体基板内に、複数の素子分離領域と、前記素子分離領域間に挟まれた複数の素子領域とを形成し、
    前記半導体基板上のメモリセルアレイ部内における前記素子分離領域の上面の高さを、前記半導体基板の上面の高さよりも低くし、
    前記メモリセルアレイ部内の前記素子領域および前記素子分離領域上に第１配線を形成することで、前記素子分離領域上の前記第１配線の配線幅を、前記素子領域上の前記第１配線の配線幅よりも太くする、
    半導体装置の製造方法。
  11. さらに、
    前記半導体基板上の周辺回路部内における前記素子分離領域の上面の高さを、前記半導体基板の上面の高さよりも高くし、
    前記周辺回路部内の前記素子領域および前記素子分離領域上に第２配線を形成することで、前記素子分離領域上の前記第２配線の配線幅を、前記素子領域上の前記第２配線の配線幅よりも細くする、
    請求項１０に記載の半導体装置の製造方法。
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