TWI640083B - 半導體記憶裝置及其製造方法 - Google Patents

半導體記憶裝置及其製造方法 Download PDF

Info

Publication number
TWI640083B
TWI640083B TW106103234A TW106103234A TWI640083B TW I640083 B TWI640083 B TW I640083B TW 106103234 A TW106103234 A TW 106103234A TW 106103234 A TW106103234 A TW 106103234A TW I640083 B TWI640083 B TW I640083B
Authority
TW
Taiwan
Prior art keywords
semiconductor
film
memory device
insulating member
semiconductor memory
Prior art date
Application number
TW106103234A
Other languages
English (en)
Other versions
TW201807811A (zh
Inventor
永嶋賢史
山本克美
酒池耕平
加藤竜也
菊谷圭介
荒井史隆
村越篤
竹內俊一
関根克行
Original Assignee
東芝記憶體股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 東芝記憶體股份有限公司 filed Critical 東芝記憶體股份有限公司
Publication of TW201807811A publication Critical patent/TW201807811A/zh
Application granted granted Critical
Publication of TWI640083B publication Critical patent/TWI640083B/zh

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Manufacturing & Machinery (AREA)

Abstract

實施形態之半導體記憶裝置具備第1構造體、第2構造體、及複數條配線。上述第1構造體及上述第2構造體係於第1方向上隔開，且於與上述第1方向交叉之第2方向延伸。上述複數條配線係設置於上述第1構造體與上述第2構造體之間，於上述第2方向延伸，且沿第3方向相互隔開地排列。上述第3方向係與包含上述第1方向及上述第2方向之平面交叉。上述第1構造體及上述第2構造體各自具有絕緣構件、柱狀體、及絕緣膜。上述絕緣構件及上述柱狀體係沿著上述第2方向交替地排列，且於上述第3方向延伸。上述絕緣膜係設置於上述柱狀體與上述第1配線之間。上述柱狀體具有第1半導體構件、第2半導體構件、及電極。上述第1半導體構件及上述第2半導體構件係沿著上述第1方向相互地隔開，且於上述第3方向延伸。上述電極係設置於上述第1半導體構件與各上述第1配線之間。上述第1構造體之上述絕緣構件及上述第2構造體之上述絕緣構件係與上述複數個第1配線相接。

Description

半導體記憶裝置及其製造方法
實施形態係關於一種半導體記憶裝置及其製造方法。
近年來，提議有使記憶胞3維地集成而成之積層型半導體記憶裝置。於如此之積層型之半導體記憶裝置中，設置有半導體基板上交替地積層電極膜與絕緣膜而成之積層體，且設置有將積層體貫通之半導體構件。而且，於電極膜與半導體構件之每一交叉部分形成記憶胞。即便如此之半導體記憶裝置，亦被要求更進一步之高積體化。
實施形態係提供一種集成度較高之半導體記憶裝置及其製造方法。
實施形態之半導體記憶裝置具備第1構造體、第2構造體、及複數條配線。上述第1構造體及上述第2構造體係於第1方向隔開，且於與上述第1方向交叉之第2方向延伸。上述複數條配線係設置於上述第1構造體與上述第2構造體之間，於上述第2方向延伸，且沿第3方向相互隔開地排列。上述第3方向係與包含上述第1方向及上述第2方向之平面交叉。上述第1構造體及上述第2構造體各自具有絕緣構件、柱狀體、及絕緣膜。上述絕緣構件及上述柱狀體係沿著上述第2方向交替地排列，且於上述第3方向延 伸。上述絕緣膜係設置於上述柱狀體與上述第1配線之間。上述柱狀體具有第1半導體構件、第2半導體構件、及電極。上述第1半導體構件及上述第2半導體構件係沿著上述第1方向相互地隔開，且於上述第3方向延伸。上述電極係設置於上述第1半導體構件與各上述第1配線之間。上述第1構造體之上述絕緣構件及上述第2構造體之上述絕緣構件係與上述複數個第1配線相接。
實施形態之半導體記憶裝置之製造方法係藉由於基板上使第1膜與第2膜交替地積層而形成積層體。上述方法係於上述積層體上形成於第1方向上延伸之溝槽。上述方法藉由經由上述溝槽將上述第2膜之一部分去除，而於上述溝槽之側面形成於上述第1方向上延伸之凹部。上述方法係於上述凹部之內面形成絕緣膜。上述方法係於上述凹部內形成電極。上述方法係將半導體構件嵌入至上述溝槽內。上述方法係藉由於上述積層體形成孔，而沿著上述第1方向將上述半導體構件及上述電極分斷。上述方法係將絕緣構件嵌入至上述孔內。上述方法係於上述積層體形成貫通孔。上述方法係藉由經由上述貫通孔將上述第2膜之殘留部分去除，而於上述第1膜間形成空間。上述方法係於上述空間內形成配線。
10‧‧‧矽基板
10a‧‧‧上表面
12‧‧‧積層體
14‧‧‧層間絕緣膜
20、20a、20b‧‧‧半導體構件
21‧‧‧穿隧絕緣膜
22‧‧‧阻擋絕緣膜
22a、22c‧‧‧高介電常數層
22b‧‧‧低介電常數層
23‧‧‧柱狀體
25‧‧‧絕緣構件
26‧‧‧構造體
27‧‧‧絕緣構件
28、28a、28b‧‧‧通孔
31‧‧‧犧牲膜
32‧‧‧遮罩膜
33‧‧‧硬質遮罩膜
34‧‧‧抗蝕圖案
34a‧‧‧開口部
35‧‧‧凹部
37‧‧‧空間
41‧‧‧絕緣構件
43‧‧‧柱狀體
46‧‧‧構造體
51‧‧‧絕緣構件
55‧‧‧擋止膜
56‧‧‧犧牲材
57‧‧‧縫隙
61‧‧‧硬質遮罩膜
62‧‧‧抗蝕圖案
62a‧‧‧開口部
63‧‧‧孔
64‧‧‧凹部
66‧‧‧遮罩膜
67‧‧‧含碳之硬質遮罩膜
68‧‧‧抗蝕圖案
68a‧‧‧開口部
69‧‧‧空間
71‧‧‧絕緣構件
72‧‧‧氣隙
101‧‧‧半導體記憶裝置
110‧‧‧絕緣構件
AH‧‧‧孔
BL‧‧‧位元線
FG‧‧‧浮閘電極
MT‧‧‧記憶體溝槽
ST‧‧‧狹縫
W1、W2‧‧‧最小寬度
WL‧‧‧字元線
圖1係表示第1實施形態之半導體記憶裝置之立體圖。
圖2係表示第1實施形態之半導體記憶裝置之剖視圖。
圖3A係圖2所示之A-A'線之剖視圖，圖3B係圖2所示之B-B'線之剖視圖。
圖4~圖10係表示第1實施形態之半導體記憶裝置之製造方法之立體圖。
圖11A~圖15係表示第1實施形態之半導體記憶裝置之製造方法之剖視圖。
圖16係表示參考例之半導體記憶裝置之剖視圖。
圖17係表示第2實施形態之半導體記憶裝置之剖視圖。
圖18A係圖17所示之A-A'線之剖視圖，圖18B係圖17所示之B-B'線之剖視圖。
圖19A~圖25B係表示第2實施形態之半導體記憶裝置之製造方法之剖視圖。
圖26A及圖26B係表示第3實施形態之半導體記憶裝置之剖視圖。
圖27A~圖35B係表示第3實施形態之半導體記憶裝置之製造方法之圖。
圖36係表示第4實施形態之半導體記憶裝置之剖視圖。
圖37A及圖37B係表示第4實施形態之半導體記憶裝置之製造方法之圖。
圖38係表示第5實施形態之半導體記憶裝置之剖視圖。
(第1實施形態)
首先，對第1實施形態進行說明。
圖1係表示本實施形態之半導體記憶裝置之立體圖。
圖2係表示本實施形態之半導體記憶裝置之剖視圖。
圖3A係圖2所示之A-A'線之剖視圖，圖3B係圖2所示之B-B'線之剖視圖。
圖2係圖3A及圖3B所示之C-C'線之剖視圖。
如圖1所示，於本實施形態之半導體記憶裝置1中，設置有矽基板10。矽基板10係由例如矽(Si)之單晶而形成。於矽基板10上設置有積層體12。於積層體12上，設置有通孔28，且於通孔28上設置有位元線BL。
以下，於本說明書中，為便於說明，而採用XYZ正交座標系。將與矽基板10之上表面10a平行且相互正交之2方向設為「X方向」及「Y方向」。於本說明書中，將位元線BL延伸之方向設為X方向。將與矽基板10之上表面10a垂直之方向設為「Z方向」。Z方向中之自矽基板10朝向積層體12之方向亦稱為「上」，與之相反之方向亦稱為「下」，但此區別僅為方便起見，與重力之方向並無關係。
於積層體12中，沿著Z方向相互隔開地排列有例如包含矽氧化物(SiO)之層間絕緣膜14。於積層體12中，形成有於Y方向上延伸之複數條記憶體溝槽MT、及於Y方向上延伸之複數條狹縫ST。記憶體溝槽MT及狹縫ST係沿著X方向交替地排列。各記憶體溝槽MT及各狹縫ST係將積層體12貫通，到達矽基板10。於本說明書中提及某一構成構件於Y方向上延伸時，該構成構件之X方向、Y方向及Z方向上之長度中之Y方向上之長度最長。其他方向亦情形相同。於各記憶體溝槽MT及各狹縫ST中，最長之方向為Y方向，其次較長之方向為Z方向，最短之方向為X方向。
於積層體12中，於X方向上之記憶體溝槽MT與狹縫ST之間且Z方向上之層間絕緣膜14間分別設置有於Y方向上延伸之1條字元線WL、及沿Y方向排列之複數個浮閘電極FG。因此，於積層體12中，沿著X方向及Z方向以2維矩陣狀排列有字元線WL。浮閘電極FG係沿著X方向、Y方向及Z方向以3維矩陣狀排列。
字元線WL包含導電性材料，例如包含含有鎢(W)之本體部(未圖 示)、及含有鈦氮化物(TiN)之障壁金屬層(未圖示)。障壁金屬層係配置於本體部之上表面上、下表面上及朝向浮閘電極FG之側面上。浮閘電極FG包含導電性材料，且例如由含有雜質之多晶矽形成。
於各記憶體溝槽MT內，設置有複數個半導體構件20。半導體構件20係由例如矽形成。各半導體構件20之形狀係Z方向上延伸之大致四角柱形，且下端連接於矽基板10，上端經由通孔28連接於位元線BL。
複數個半導體構件20係沿著Y方向相互隔開地排列成一行。於Y方向上，半導體構件20配置於與浮閘電極FG相同之位置。因而，浮閘電極FG配置於半導體構件20與字元線WL之間。又，各半導體構件20配置於夾隔記憶體溝槽MT於X方向上隔開之浮閘電極FG間。
如圖2、圖3A及圖3B所示，於各半導體構件20與沿Z方向排列成一行之複數個浮閘電極FG之間，設置有穿隧絕緣膜21。穿隧絕緣膜21之形狀係於Z方向上延伸之帶狀。穿隧絕緣膜21係通常為絕緣性，但若被施加處於半導體記憶裝置1之驅動電壓範圍內之特定之電壓則流入穿隧電流之膜。穿隧絕緣膜21係例如沈積有矽氧化層、矽氮化層及矽氧化層之ONO膜。再者，穿隧絕緣膜21亦可為單層之矽氧化膜。
柱狀體23包括1條半導體構件20、該半導體構件20之X方向兩側之穿隧絕緣膜21、該穿隧絕緣膜21之X方向兩側之浮閘電極FG。於Y方向上相鄰之柱狀體23間，設置有例如包含矽氧化物之絕緣構件25。絕緣構件25之形狀係軸方向為Z方向，長軸方向為X方向，短軸方向為Y方向之大致橢圓柱形。再者，本說明書中「大致橢圓形」之術語係不僅為幾何學上嚴謹之橢圓形，而且亦包括圓形、扁圓形、經圓角處理而成之四邊形等之廣義之概念。於Y方向上，柱狀體23與絕緣構件25交替且彼此相接地排列。藉 由沿Y方向排列成一行之柱狀體23及絕緣構件25，而設置沿YZ平面伸展之板狀之構造體26。
於浮閘電極FG之上表面上、下表面上及朝向字元線WL之側面上，設置有高介電常數層22a。另一方面，於字元線WL之上表面上、下表面上及朝向構造體26之側面上，設置有高介電常數層22c。於高介電常數層22a與高介電常數層22c之間，設置有低介電常數層22b。高介電常數層22a及22c之介電常數高於低介電常數層22b之介電常數。高介電常數層22a及22c係例如由鉿矽氧化物(HfSiO)、鋁氧化物(AlO)或矽氮化物(SiN)形成，例如由鉿矽氧化物所形成。再者，高介電常數層22a及22c既可將由上述各材料形成之層積層複數層，例如可為將矽氧化層、矽氮化層及矽氧化層以此順序積層而成之ONO層，亦可為將矽氮化層、矽氧化層及矽氮化層以此順序積層而成之NON層。又，高介電常數層22a亦可為將矽氮化層、釕(Ru)層及矽氮化層以此順序積層而成之NRN層。低介電常數層22b係由矽氧化物(SiO)形成。
阻擋絕緣膜22包含高介電常數層22a、低介電常數層22b及高介電常數層22c。阻擋絕緣膜22係即便被施加處於半導體記憶裝置1之驅動電壓範圍內之電壓，實質上亦不流入電流之膜。阻擋絕緣膜22整體之平均介電常數高於穿隧絕緣膜21整體之平均介電常數。於狹縫ST內，設置有例如包含矽氧化物之絕緣構件27。再者，為便於圖示，而於圖1中，將絕緣構件25及27省略。
其次，對本實施形態之半導體記憶裝置之製造方法進行說明。
圖4~圖10係表示本實施形態之半導體記憶裝置之製造方法之立體圖。
圖11A~圖15係表示本實施形態之半導體記憶裝置之製造方法之剖視圖。
首先，如圖4所示，於矽基板10上，例如藉由CVD(Chemical Vapor Deposition，化學氣相沈積)法，使矽氧化物及矽氮化物交替地沈積。藉此，將包含矽氧化物之層間絕緣膜14及包含矽氮化物之犧牲膜31沿著Z方向交替地積層，形成積層體12。繼而，藉由將TEOS(Tetra Ethyl Ortho Silicate：Si(OC2H5)4，正矽酸乙酯)作為原料之CVD法，於積層體12上形成遮罩膜32。
繼而，如圖5所示，於遮罩膜32上，形成含碳(C)之硬質遮罩膜33及抗反射膜(未圖示)。繼而，形成抗蝕膜，且藉由曝光及顯影進行圖案化而形成抗蝕圖案34。於抗蝕圖案34中，沿著X方向形成有複數條於Y方向上延伸之開口部34a。
繼而，如圖6所示，將抗蝕圖案34作為遮罩，藉由實施RIE(Reactive Ion Etching，反應離子蝕刻)等各向異性蝕刻，而將抗蝕圖案34之圖案轉印至硬質遮罩膜33及遮罩膜32，且將硬質遮罩膜33及遮罩膜32作為遮罩，將積層體12進行加工。於該加工之中途，抗蝕圖案34及硬質遮罩膜33消失。
藉此，如圖7所示，於積層體12，沿著X方向形成複數條於Y方向上延伸且到達矽基板10之記憶體溝槽MT。
繼而，如圖8所示，經由記憶體溝槽MT，實施例如使用熱磷酸之濕式蝕刻。藉此，將犧牲膜31中之於記憶體溝槽MT內露出之部分去除，於記憶體溝槽MT之側面形成凹部35。凹部35係沿記憶體溝槽MT於Y方向上延伸。繼而，實施氧化處理。藉此，將犧牲膜31之露出面氧化，於凹部 35之內面，形成包含矽氧化物之低介電常數層22b。
繼而，如圖9所示，藉由例如CVD法，整面地使高介電常數材料、例如鉿矽氧化物(HfSiO)沈積。藉此，於記憶體溝槽MT之內面上，大致均一地形成高介電常數層22a。高介電常數層22a亦形成於凹部35之內面上，且與低介電常數層22b接觸。
繼而，整面地使矽沈積。藉此，於記憶體溝槽MT之內面上形成矽膜。矽膜係以嵌入至凹部35內但未完全地嵌入至記憶體溝槽MT內之方式形成。繼而，藉由實施RIE等各向異性蝕刻而使矽膜凹陷。藉此，將矽膜中之沈積於凹部35之外部之部分去除，從而殘留於凹部35內之部分成為浮閘電極FG。繼而，藉由實施各向異性蝕刻，而使高介電常數層22a凹陷，僅殘留於凹部35內。
繼而，如圖10、圖11A及圖11B所示，使例如矽氧化物沈積，於記憶體溝槽MT之內面上形成穿隧絕緣膜21。再者，為便於圖示，而於圖10中，將穿隧絕緣膜21省略。繼而，使非晶矽沈積，於穿隧絕緣膜21之表面上形成覆蓋矽層。繼而，藉由實施RIE等各向異性蝕刻，而自記憶體溝槽MT之底面上，將覆蓋矽層及穿隧絕緣膜21去除，使矽基板10露出。繼而，使非晶矽沈積，將主體矽嵌入至記憶體溝槽MT內。主體矽係接觸於矽基板10。繼而，實施熱處理，使包含非晶矽之覆蓋矽層及主體矽結晶，形成半導體構件20。
繼而，如圖12所示，於積層體12形成複數個孔AH。各孔AH之形狀設為自Z方向觀察，以X方向為長軸方向且以Y方向為短軸方向之大致橢圓形。孔AH於Z方向上延伸將積層體12貫通，到達矽基板10。孔AH係沿著記憶體溝槽MT排列，且使孔AH之長徑長於記憶體溝槽MT之X方向兩側 所設置之低介電常數層22b間之距離。藉此，孔AH沿著Y方向，將半導體構件20、穿隧絕緣膜21、浮閘電極FG、高介電常數層22a及低介電常數層22b分斷。
繼而，如圖13所示，藉由使矽氧化物沈積，而將絕緣構件25嵌入至孔AH內。
繼而，如圖14所示，藉由微影法及RIE法，而於積層體12中之記憶體溝槽MT間之部分，形成Y方向上延伸之狹縫ST。狹縫ST係於Z方向上貫通積層體12，到達矽基板10。
繼而，如圖15所示，經由狹縫ST實施蝕刻，將犧牲膜31(參照圖14)之殘留部分去除。例如，實施使用熱磷酸之濕式蝕刻。此時，低介電常數層22b作為蝕刻阻擋層發揮功能。藉此，於Z方向上相鄰之層間絕緣膜14間，形成空間37。
繼而，如圖3B所示，使高介電常數材料、例如鉿矽氧化物沈積，形成高介電常數層22c。高介電常數層22c與低介電常數層22b接觸。藉由高介電常數層22a、低介電常數層22b及高介電常數層22c，而形成阻擋絕緣膜22。
繼而，使例如鈦氮化物沈積，於狹縫ST之內面上形成障壁金屬層，繼而，使鎢沈積。繼而，藉由實施RIE等各向異性蝕刻，而將鎢及障壁金屬層中之沈積於空間37之外部之部分去除。藉此，於每一空間37分斷鎢及障壁金屬層，於各空間37內嵌入字元線WL。又，亦將高介電常數層22c於每一空間37內分斷。繼而，使例如矽氧化物等絕緣性材料沈積，於狹縫ST內嵌入絕緣構件27。
繼而，如圖1所示，於積層體12上形成絕緣膜(未圖示)，於該絕緣膜 內形成通孔28，且使該通孔28連接於半導體構件20之上端。繼而，於該絕緣膜上形成X方向延伸之位元線BL，且使該位元線BL連接於通孔28。以此方式，製造本實施形態之半導體記憶裝置1。
繼而，對本實施形態之效果進行說明。
於本實施形態中，於圖7所示之步驟中，於積層體12形成記憶體溝槽MT，於圖8~圖11B所示之步驟中，使記憶體溝槽MT之側面凹陷，將浮閘電極FG等嵌入，於記憶體溝槽MT內形成半導體構件20等之後，於圖12及圖13所示之步驟中，形成孔AH將半導體構件20等分斷，將絕緣構件25嵌入至孔AH內。因而，浮閘電極FG不會突出於孔AH之X方向兩側，從而可將構造體26之X方向上之最大寬度抑制為較小。其結果，如圖3B所示，可使字元線WL之X方向上之最小寬度W1變粗。換言之，可一面將字元線WL之最小寬度W1維持為固定值以上，一面縮短記憶體溝槽MT與狹縫ST之距離，從而實現半導體記憶裝置1之高積體化。
(參考例)
繼而，對參考例進行說明。
圖16係表示本參考例之半導體記憶裝置之剖視圖。
如圖16所示，於本參考例之半導體記憶裝置101中，將絕緣構件110嵌入至記憶體溝槽MT內，形成孔AH而將絕緣構件110分斷，且經由孔AH使犧牲膜凹陷形成凹部，於該凹部內形成浮閘電極FG。又，於孔AH內嵌入有半導體構件20。其結果，浮閘電極FG突出於孔AH之X方向兩側，故與上述第1實施形態(參照圖3B)相比，字元線WL之最小寬度W2變短。換言之，若將最小寬度W2設為固定值以上，則必須將記憶體溝槽MT與狹縫ST之距離延長，從而導致記憶胞之集成度下降。
(第2實施形態)
繼而，對第2實施形態進行說明。
圖17係表示本實施形態之半導體記憶裝置之剖視圖。
圖18A係圖17所示之A-A'線之剖視圖，圖18B係圖17所示之B-B'線之剖視圖。
圖17係圖18B所示之C-C'線之剖視圖。
如圖17、圖18A及圖18B所示，於本實施形態之半導體記憶裝置2中，與上述第1實施形態之半導體記憶裝置1(參照圖1~圖3B)相比，不同之處在於在積層體12未形成狹縫ST，且未設置絕緣構件27。如下所述，於半導體記憶裝置2中，形成有記憶胞之構造體46與字元線WL不經由絕緣構件27地沿著X方向交替排列。構造體46中所含之絕緣構件25與配置於X方向兩側之字元線WL相接。又，所有之字元線WL與配置於該X方向兩側且包含於一對構造體46之絕緣構件25相接。
於本實施形態中，取代1條半導體構件20(參照圖2)而設置2條半導體構件20a及20b。半導體構件20a與半導體構件20b係於Z方向上延伸，且於X方向上相互地隔開。於半導體構件20a與半導體構件20b之間，設置有例如包含矽氧化物之絕緣構件41。絕緣構件41之形狀係長度方向設為Z方向，寬度方向設為Y方向，厚度方向設為X方向之帶狀。
於本實施形態中，於半導體構件20a之正上方區域設置有通孔28a，且於半導體構件20b之正上方區域設置有通孔28b。又，半導體構件20a及20b係分別經由通孔28a及28b，連接於相互不同之位元線BL。又，隔著字元線WL於X方向上相鄰之半導體構件20a與半導體構件20b亦連接於相互不同之位元線BL。
於本實施形態之半導體記憶裝置2中，阻擋絕緣膜22之位置不同於第1實施形態。以下，對該方面進行說明。阻擋絕緣膜22之高介電常數層22a係設置於浮閘電極FG之上表面上、下表面上、及朝向字元線WL之側面上。低介電常數層22b係設置於高介電常數層22a之上表面上、下表面上、及朝向字元線WL之側面上。
柱狀體43包括1個絕緣構件41、配置於該絕緣構件41之X方向兩側之半導體構件20a及20b、配置於該半導體構件20a及20b之X方向兩側之穿隧絕緣膜21、配置於該穿隧絕緣膜21之X方向兩側之浮閘電極FG、及設置於該浮閘電極FG之表面上之高介電常數層22a及低介電常數層22b。高介電常數層22c係設置於柱狀體43與字元線WL之間、柱狀體43與絕緣構件25之間、及層間絕緣膜14與絕緣構件25之間。但，Y方向上相鄰之高介電常數層22c彼此未接觸，絕緣構件25經由Y方向上相鄰之高介電常數層22c間之間隙而與字元線WL相接。
構造體46包含沿Y方向交替地排列之柱狀體43及絕緣構件25、及阻擋絕緣膜22。構造體46之形狀係沿YZ平面伸展之板狀。於積層體12內，設置有複數個構造體46，且該等複數個構造體46於X方向上相互隔開地排列。於X方向上相鄰之構造體46間，設置有於Y方向上延伸且沿Z方向相互隔開地排列之複數個字元線WL。絕緣構件25係於該X方向兩側，與沿Z方向排列之複數個字元線WL全部相接。
繼而，對本實施形態之半導體記憶裝置之製造方法進行說明。
圖19A~圖25B係表示本實施形態之半導體記憶裝置之製造方法之剖視圖。
圖19A表示相當於圖18A之區域，圖19B表示相當於圖18B之區域。 圖20A~圖25B中亦情形相同。
首先，實施圖4~圖7所示之步驟，於積層體12上，形成於Y方向上延伸且沿X方向排列之複數條記憶體溝槽MT(參照圖18A及圖18B)。
繼而，如圖19A及圖19B所示，經由記憶體溝槽MT實施蝕刻，將犧牲膜31之一部分去除，藉此，於記憶體溝槽MT之側面形成凹部35。繼而，使矽氧化物沈積，於記憶體溝槽MT及凹部35之內面上，形成低介電常數層22b。再者，此時，亦可與上述第1實施形態同樣地，藉由將犧牲膜31氧化，而僅於凹部35之內面形成低介電常數層22b。繼而，藉由使例如鉿矽氧化物(HfSiO)沈積，而於記憶體溝槽MT及凹部35之內面上，形成高介電常數層22a。繼而，藉由使矽沈積進行回蝕，而於凹部35內形成浮閘電極FG。
繼而，如圖20A及圖20B所示，於記憶體溝槽MT之內面上形成穿隧絕緣膜21及矽膜。繼而，藉由進行回蝕，而自記憶體溝槽MT之底面上，將矽膜及穿隧絕緣膜21去除。藉此，於記憶體溝槽MT之兩側面上且穿隧絕緣膜21之側面上，形成包含矽之半導體構件20a及20b。繼而，使矽氧化物沈積，於半導體構件20a與半導體構件20b之間，嵌入絕緣構件41。
繼而，如圖21A及圖21B所示，於積層體12形成複數個孔AH。各孔AH之形狀設為自Z方向觀察，X方向設為長軸方向且Y方向設為短軸方向之大致橢圓形。孔AH係沿著記憶體溝槽MT排列，且使孔AH之長徑長於設置於記憶體溝槽MT之X方向兩側之低介電常數層22b間之距離。藉此，孔AH沿著Y方向，將絕緣構件41、半導體構件20a及20b、穿隧絕緣膜21、浮閘電極FG、高介電常數層22a及低介電常數層22b分斷。
繼而，如圖22A及圖22B所示，經由孔AH實施蝕刻，將犧牲膜31(參 照圖21B)之殘留部分去除。藉此，於Z方向上相鄰之層間絕緣膜14間，形成空間37。
繼而，如圖23A及圖23B所示，使高介電常數材料、例如鉿矽氧化物沈積，形成高介電常數層22c。高介電常數層22c係大致均一地形成於孔AH及空間37之內面上。藉由高介電常數層22a、低介電常數層22b及高介電常數層22c，形成阻擋絕緣膜22。
繼而，如圖24A及圖24B所示，經由孔AH，使例如鈦氮化物沈積，於孔AH及空間37之內面上形成障壁金屬層。繼而，經由孔AH，使鎢沈積。繼而，藉由實施RIE等各向異性蝕刻，而將鎢及障壁金屬層中之沈積於孔AH內之部分去除。藉此，將鎢及障壁金屬層於每一空間37分斷，且於各空間37內嵌入字元線WL。
繼而，如圖25A及圖25B所示，使例如矽氧化物等絕緣性材料沈積，且於孔AH內嵌入絕緣構件25。絕緣構件25係接觸於字元線WL。繼而，藉由與上述第1實施形態同樣之方法，形成通孔28a及28b，且形成位元線BL。以此方式，製造本實施形態之半導體記憶裝置2。
繼而，對本實施形態之效果進行說明。
根據本實施形態，於圖22A及圖22B所示之步驟中，形成孔AH，且於圖23A~圖24B所示之步驟中，經由孔AH，將犧牲膜31置換為字元線WL。藉此，因無需形成狹縫ST，故可縮短X方向上之記憶體溝槽MT之排列間距，從而記憶胞之集成度提昇。
又，根據本實施形態，於各柱狀體43中，半導體構件20a及半導體構件20b被絕緣構件41分離，且分別連接於其他之位元線BL。又，隔著字元線WL於X方向上相鄰之半導體構件20a與半導體構件20b亦連接於相互不 同之位元線BL。藉此，可於某一XY平面，對於半導體構件20a及20b分別形成1個記憶胞，從而對於隔著絕緣構件41相鄰之半導體構件20a及20b、及隔著字元線WL相鄰之半導體構件20a及20b，相互獨立地施加位元線電位。其結果，可將各記憶胞相互獨立地驅動。
本實施形態中之上述以外之構成、製造方法及效果與上述第1實施形態相同。
(第3實施形態)
繼而，對第3實施形態進行說明。
圖26A及圖26B係表示本實施形態之半導體記憶裝置之剖視圖。
圖26B係圖26A所示之D-D'線之剖視圖。
如圖26A及圖26B所示，本實施形態之半導體記憶裝置3與上述第1實施形態之半導體記憶裝置1(參照圖1~圖3B)相比，不同之處在於記憶體溝槽MT內設置有Y方向上延伸之絕緣構件51。絕緣構件51係於Y方向上將至少1個半導體構件20貫通，而與配置於該半導體構件20之Y方向兩側之2個絕緣構件25一體地連結。絕緣構件51亦可將沿Y方向排列之複數個半導體構件20貫通。但，絕緣構件51並未於X方向及Z方向上將半導體構件20貫通。又，亦可存在未於內部設置絕緣構件51之半導體構件20。
於半導體記憶裝置3中，穿隧絕緣膜21不僅設置於半導體構件20與浮閘電極FG之間，而且亦設置於半導體構件20與絕緣構件25之間、及半導體構件20與絕緣構件51之間。
繼而，對本實施形態之半導體記憶裝置之製造方法進行說明。
圖27A~圖35B係表示本實施形態之半導體記憶裝置之製造方法之圖。
圖27A及圖27B表示相同之步驟，且圖27A為立體圖，圖27B為剖視圖。圖28A~圖35B亦情形相同。
首先，實施圖4~圖7所示之步驟，於積層體12上，形成於Y方向上延伸且沿X方向排列之複數條記憶體溝槽MT。此時，亦存在記憶體溝槽MT於Z方向之中間部，成為於X方向膨起之翹曲形狀之情形。
繼而，如圖27A及圖27B所示，藉由實施ISSG(In-Situ Steam Generation，原位水蒸汽生成)氧化或電漿氧化等自由基氧化處理，而將於記憶體溝槽MT之側面露出之犧牲膜31氧化，形成含有矽氧化物之擋止膜55。繼而，於記憶體溝槽MT內，藉由例如將HCD(Hexachlorodisilane：六氯二矽烷)作為原料之CVD法使矽氮化物沈積，且將犧牲材56嵌入。此時，於犧牲材56內，形成Y方向上延伸之縫隙57。尤其，若記憶體溝槽MT成為翹曲形狀，則容易形成縫隙57。
繼而，如圖28A及圖28B所示，於積層體12上形成含碳之硬質遮罩膜61及抗反射膜(未圖示)。繼而，形成抗蝕膜，且藉由微影法進行圖案化，藉此形成抗蝕圖案62。於抗蝕圖案62中，形成以長軸方向為X方向之大致橢圓形之開口部62a。再者，於圖28A中，為便於圖示，而將開口部62a之形狀設為矩形。
繼而，如圖29A及圖29B所示，實施RIE等各向異性蝕刻。藉此，將層間絕緣膜14、犧牲膜31、擋止膜55及犧牲材56中之開口部62a之正下方區域中配置之部分去除，從而於積層體12，形成到達矽基板10(參照圖26B)之孔AH。藉此，將犧牲材56及擋止膜55於Y方向上分斷。於本實施形態中，縫隙57成為與Y方向上相鄰之至少2個孔AH結合者。
加工孔AH時，較佳為盡可能地提昇垂直性，且避免縫隙57擴大。若 將加工之垂直性提昇，則於孔AH之正下方區域，雖然有可能將矽基板10(參照圖26B)挖得較深，但最終可將絕緣構件25嵌入至孔AH內，故無問題。
繼而，如圖30A及圖30B所示，使矽氧化物沈積。藉此，將絕緣構件25嵌入至孔AH內，並且將絕緣構件51嵌入至縫隙57內。將絕緣構件25及絕緣構件51一體地形成。於此後之步驟中不再對絕緣構件25及絕緣構件51進行加工，故即便於內部形成縫隙及孔隙等亦無問題。因而，亦可藉由LP-CVD(Low Pressure Chemical Vapor Deposition，低壓化學氣相沈積)法或ALD(Atomic Layer Deposition，原子層沈積)法使矽氧化物沈積。
繼而，如圖31A及圖31B所示，藉由實施使用熱磷酸之濕式蝕刻，而將含有矽氮化物之犧牲材56(參照圖30A及圖30B)去除。藉此，於存在犧牲材56之空間形成孔63。此時，殘留含有矽氧化物之擋止膜55、絕緣構件25及絕緣構件51。繼而，藉由實施使用氫氟酸(HF)之濕式處理，而將擋止膜55去除。
繼而，如圖32A及圖32B所示，藉由實施使用熱磷酸之濕式蝕刻，而將犧牲膜31中之露出於孔63內之部分去除，於孔63之側面形成凹部64。繼而，藉由例如ALD法使矽氧化物沈積，於孔63及凹部64之內面上形成低介電常數層22b。繼而，使例如鉿矽氧化物、鋁氧化物或矽氮化物等高介電常數材料沈積，於孔63及凹部64之內面上形成高介電常數層22a。繼而，使非晶矽沈積，於孔63之內面上及凹部64內形成矽膜。繼而，使用例如TMY(膽鹼水溶液)，將矽膜進行回蝕，且藉由RIE或熱磷酸等將高介電常數層22a及低介電常數層22b進行回蝕。藉此，於凹部64內形成低介電常數層22b、高介電常數層22a及浮閘電極FG。
繼而，如圖33A及圖33B所示，於孔63之內面上形成穿隧絕緣膜21。穿隧絕緣膜21係形成於層間絕緣膜14之表面上、浮閘電極FG之表面上、絕緣構件25及絕緣構件51之表面上。繼而，藉由與上述第1實施形態相同之方法，於孔63內形成半導體構件20。
繼而，如圖34A及圖34B所示，於遮罩膜32上形成包含矽氧化物之遮罩膜66、含碳之硬質遮罩膜67、抗反射膜(未圖示)及抗蝕圖案68。於抗蝕圖案68中，形成於Y方向上延伸之線隙狀之開口部68a。
繼而，如圖35A及圖35B所示，藉由將抗蝕圖案68作為遮罩實施蝕刻，而於積層體12形成狹縫ST。繼而，經由狹縫ST進行蝕刻，將犧牲膜31(參照圖34A及圖34B)去除，於層間絕緣膜14間形成空間69。繼而，經由狹縫ST於空間69之內面上形成高介電常數層22c。繼而，經由狹縫ST使導電性材料沈積，於空間69內形成字元線WL。以後之製造方法與上述第1實施形態相同。以此方式，製造本實施形態之半導體記憶裝置3。
繼而，對本實施形態之效果進行說明。
於本實施形態中，因於半導體構件20內設置有絕緣構件51，故可抑制共同具有半導體構件20之2個記憶胞間之干擾。
又，於本實施形態中，於圖27A及圖27B所示之步驟中，即便於將犧牲材56嵌入時形成縫隙57，亦僅獲得於該縫隙57內形成絕緣構件51，將上述記憶胞分離之效果，而不會產生例如半導體構件20彼此經由縫隙57短路等問題。因而，可相較被覆性更重視生產性等地選擇犧牲材56之嵌入方法。其結果，半導體記憶裝置3之生產性較高。
本實施形態中之上述以外之構成、製造方法及效果與上述第1實施形態相同。
(第4實施形態)
繼而，對第4實施形態進行說明。
圖36係表示本實施形態之半導體記憶裝置之剖視圖。
如圖36所示，本實施形態之半導體記憶裝置4係與上述第3實施形態之半導體記憶裝置3(參照圖26A及圖26B)相比，不同之處在於取代絕緣構件51而設置絕緣構件71。絕緣構件71之形狀係沿YZ平面伸展之板狀。絕緣構件71於Y方向及Z方向上，將沿Y方向排列之複數個半導體構件20貫通。即，半導體構件20被絕緣構件71於X方向上分割為2個。
繼而，對本實施形態之半導體記憶裝置之製造方法進行說明。
圖37A及圖37B係表示本實施形態之半導體記憶裝置之製造方法之圖。
圖37A及圖37B表示相同之步驟，且圖37A係立體圖，圖37B係剖視圖。
首先，實施圖4~圖7所示之步驟。
繼而，如圖37A及圖37B所示，於記憶體溝槽MT之兩側面上，膜狀地形成犧牲材56。於各記憶體溝槽MT內，使犧牲材56於X方向上隔開。繼而，使例如矽氧化物沈積，於各記憶體溝槽MT內之犧牲材56間形成絕緣構件71。以後之步驟與上述第3實施形態相同。
繼而，對本實施形態之效果進行說明。
根據本實施形態，可藉由於記憶體溝槽MT內設置絕緣構件71，而將半導體構件20於X方向上分割為2個。其結果，可於X方向上相鄰之記憶胞間使半導體構件分離，從而更進一步降低記憶胞間之干擾。本實施形態中之上述以外之構成、製造方法及效果與上述第3實施形態相同。
(第5實施形態)
繼而，對第5實施形態進行說明。
圖38係表示本實施形態之半導體記憶裝置之剖視圖。
如圖38所示，本實施形態之半導體記憶裝置5係與上述第3實施形態之半導體記憶裝置3(參照圖26A及圖26B)相比，不同之處為於絕緣構件25內形成氣隙72。
於本實施形態中，於將絕緣構件25嵌入至圖30A及圖30B所示之孔AH內之步驟中，首先，藉由利用被覆性較低之方法使矽氧化物沈積，而於絕緣構件25內形成氣隙72，此後，藉由利用被覆性較高之方法使矽氧化物沈積，而將氣隙72之上端封閉。可利用此方式，製造半導體記憶裝置5。
根據本實施形態，可藉由於絕緣構件25內形成氣隙72，而於Y方向上相鄰之記憶胞間，抑制電性干擾。本實施形態中之上述以外之構成、製造方法及效果與上述第3實施形態相同。
再者，上述各實施形態可相互組合地實施。又，於上述各實施形態中，示出了自記憶體溝槽MT側形成阻擋絕緣膜22之一部分，且自狹縫ST或孔AH側形成殘留部分之示例，但不僅限於此，阻擋絕緣膜22之整體既可自記憶體溝槽MT側形成，亦可自狹縫ST或孔AH側形成。
根據以上說明之實施形態，可實現集成度較高之半導體記憶裝置及其製造方法。
對本發明之若干個實施形態已進行了說明，但該等實施形態係作為示例而提示，並非意圖限定發明之範圍。該等新穎之實施形態可以其他各種形態實施，且於不脫離發明主旨之範圍內，可進行各種省略、置換、及 變更。該等實施形態或其變化包含於發明之範圍或主旨中，並且包含於權利要求之範圍中所記載之發明及其均等之範圍中。
[相關申請]
本申請案享有以美國臨時專利申請案62/307,916號(申請日：2016年3月14日)及美國專利申請案15/268,126號(申請日：2016年9月16日)為基礎申請案之優先權。本申請案藉由參照該等基礎申請案而包含基礎申請案之全部內容。

Claims (22)

  1. 一種半導體記憶裝置，其具備： 第1構造體及第2構造體，其等於第1方向上隔開，且於與上述第1方向交叉之第2方向延伸；及 複數條配線，其等設置於上述第1構造體與上述第2構造體之間，於上述第2方向上延伸，且沿著與包含上述第1方向及上述第2方向之平面交叉之第3方向相互隔開地排列； 上述第1構造體及上述第2構造體各自具有： 絕緣構件及柱狀體，其等沿著上述第2方向交替地排列，且於上述第3方向延伸；及 絕緣膜，其設置於上述柱狀體與上述配線之間； 上述柱狀體具有： 第1半導體構件及第2半導體構件，其等沿著上述第1方向相互地隔開，且於上述第3方向延伸；及 電極，其設置於上述第1半導體構件與各上述配線之間； 上述第1構造體之上述絕緣構件及上述第2構造體之上述絕緣構件係與上述複數條配線相接。
  2. 如請求項1之半導體記憶裝置，其中上述複數條配線中之一者係與上述第1構造體之上述絕緣構件及上述第2構造體之上述絕緣構件兩者相接。
  3. 如請求項1之半導體記憶裝置，其更具備： 第2配線，其連接於上述第1半導體構件；及 第3配線，其連接於上述第2半導體構件。
  4. 如請求項1之半導體記憶裝置，其中上述絕緣膜亦設置於上述柱狀體與上述絕緣構件之間。
  5. 一種半導體記憶裝置，其具備： 第1配線及第2配線，其等於第1方向上隔開，且於與上述第1方向交叉之第2方向延伸； 第1絕緣構件及第2絕緣構件，其等設置於上述第1配線與上述第2配線之間，於上述第2方向上隔開，且於與包含上述第1方向及上述第2方向之平面交叉之第3方向延伸； 半導體構件，其係設置於上述第1絕緣構件與上述第2絕緣構件之間； 第1電極，其係設置於上述半導體構件與上述第1配線之間； 第2電極，其係設置於上述半導體構件與上述第2配線之間；及 第3絕緣構件，其係配置於上述半導體構件內，且連結於上述第1絕緣構件及上述第2絕緣構件。
  6. 如請求項5之半導體記憶裝置，其更具備設置於上述半導體構件與上述第1電極之間、上述半導體構件與上述第2電極之間、上述半導體構件與上述第1絕緣構件之間、上述半導體構件與上述第2絕緣構件之間、及上述半導體構件與上述第3絕緣構件之間之絕緣膜。
  7. 如請求項5之半導體記憶裝置，其中於上述第3方向上，上述第3絕緣構件未貫通上述半導體構件。
  8. 如請求項5之半導體記憶裝置，其中於上述第3方向上，上述第3絕緣構件貫通上述半導體構件。
  9. 如請求項5之半導體記憶裝置，其中於上述第1絕緣構件內形成有氣隙。
  10. 一種半導體記憶裝置之製造方法，其具備如下步驟： 於基板上，藉由使第1膜與第2膜交替地積層而形成積層體； 於上述積層體，形成於第1方向延伸之溝槽； 藉由經由上述溝槽將上述第2膜之一部分去除，而於上述溝槽之側面形成於上述第1方向延伸之凹部； 於上述凹部之內面形成絕緣膜； 於上述凹部內形成電極； 於上述溝槽內嵌入半導體構件； 藉由於上述積層體形成孔，而將上述半導體構件及上述電極沿著上述第1方向分斷； 於上述孔內嵌入絕緣構件； 於上述積層體形成貫通孔； 藉由經由上述貫通孔將上述第2膜之殘留部分去除，而於上述第1膜間形成空間；及 於上述空間內形成配線。
  11. 一種半導體記憶裝置之製造方法，其具備如下步驟： 於基板上，藉由使第1膜與第2膜交替地積層而形成積層體； 於上述積層體，形成於第1方向延伸之溝槽； 藉由經由上述溝槽將上述第2膜之一部分去除，而於上述溝槽之側面形成於上述第1方向延伸之凹部； 於上述凹部內形成電極； 於上述溝槽內形成半導體構件； 藉由於上述積層體形成孔，而將上述半導體構件及上述電極沿著上述第1方向分斷； 藉由經由上述孔將上述第2膜之殘留部分去除，而於上述第1膜間形成空間； 於上述空間內形成配線；及 於上述孔內形成第1絕緣構件。
  12. 如請求項11之半導體記憶裝置之製造方法，其中於形成上述溝槽之步驟中，形成沿著與上述第1方向交叉之第2方向排列之複數條上述溝槽。
  13. 如請求項11之半導體記憶裝置之製造方法，其中形成上述半導體構件之步驟具有於上述溝槽之兩側面上形成半導體膜之步驟。
  14. 如請求項13之半導體記憶裝置之製造方法，其更具備於上述半導體膜間形成第2絕緣構件之步驟。
  15. 如請求項11之半導體記憶裝置之製造方法，其更具備於上述空間之內面上形成絕緣膜之步驟。
  16. 一種半導體記憶裝置之製造方法，其具備如下步驟： 於基板上，藉由使第1膜與第2膜交替地積層而形成積層體； 於上述積層體，形成於第1方向延伸之溝槽； 於上述溝槽內形成第1構件； 藉由於上述積層體形成第1孔，而將上述第1構件沿著上述第1方向分斷； 於上述第1孔內嵌入第1絕緣構件； 藉由將上述第1構件去除而形成第2孔； 藉由經由上述第2孔將上述第2膜之一部分去除，而於上述第2孔之側面形成於上述第1方向延伸之凹部； 於上述凹部內形成電極； 於上述第2孔內嵌入半導體構件； 於上述積層體形成貫通孔； 藉由經由上述貫通孔將上述第2膜之殘留部分去除，而於上述第1膜間形成空間；及 於上述空間內形成配線。
  17. 如請求項16之半導體記憶裝置之製造方法，其更具備如下步驟： 於上述溝槽之兩側面上形成第3膜；及 於形成上述第2孔之後，將上述第3膜去除。
  18. 如請求項17之半導體記憶裝置之製造方法，其中上述第1膜及上述第3膜含有矽及氧，且上述第2膜及上述第1構件含有矽及氮。
  19. 如請求項16之半導體記憶裝置之製造方法，其更具備於形成上述電極之後，於上述第2孔之內面上形成絕緣膜之步驟。
  20. 如請求項16之半導體記憶裝置之製造方法，其中於形成上述第1構件之步驟中，於上述第1構件內形成縫隙， 將上述第1孔與上述縫隙結合，且 於上述第1孔內嵌入第1絕緣構件之步驟中，將上述第1絕緣構件亦嵌入至上述縫隙內。
  21. 如請求項16之半導體記憶裝置之製造方法，其中形成上述第1構件之步驟具有如下步驟： 於上述溝槽之兩側面上形成第4膜；及 於上述第4膜間形成第2絕緣構件。
  22. 如請求項16之半導體記憶裝置之製造方法，其中於嵌入上述第1絕緣構件之步驟中，於上述第1絕緣構件內形成氣隙。
TW106103234A 2016-03-14 2017-01-26 半導體記憶裝置及其製造方法 TWI640083B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201662307916P 2016-03-14 2016-03-14
US62/307,916 2016-03-14
US15/268,126 US9847342B2 (en) 2016-03-14 2016-09-16 Semiconductor memory device and method for manufacturing same
US15/268,126 2016-09-16

Publications (2)

Publication Number Publication Date
TW201807811A TW201807811A (zh) 2018-03-01
TWI640083B true TWI640083B (zh) 2018-11-01

Family

ID=59788075

Family Applications (1)

Application Number Title Priority Date Filing Date
TW106103234A TWI640083B (zh) 2016-03-14 2017-01-26 半導體記憶裝置及其製造方法

Country Status (3)

Country Link
US (1) US9847342B2 (zh)
CN (1) CN107195633B (zh)
TW (1) TWI640083B (zh)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6976190B2 (ja) 2018-02-20 2021-12-08 キオクシア株式会社 記憶装置
JP2019165089A (ja) * 2018-03-19 2019-09-26 東芝メモリ株式会社 半導体装置
US10707215B2 (en) 2018-08-22 2020-07-07 Micron Technology, Inc. Methods of forming semiconductor devices, and related semiconductor devices, memory devices, and electronic systems
JP2020035977A (ja) * 2018-08-31 2020-03-05 キオクシア株式会社 半導体記憶装置
US11004612B2 (en) * 2019-03-14 2021-05-11 MicroSol Technologies Inc. Low temperature sub-nanometer periodic stack dielectrics
JP7189814B2 (ja) * 2019-03-18 2022-12-14 キオクシア株式会社 半導体記憶装置
TWI720547B (zh) * 2019-03-22 2021-03-01 日商東芝記憶體股份有限公司 半導體記憶裝置
JP2020155714A (ja) 2019-03-22 2020-09-24 キオクシア株式会社 半導体記憶装置
JP7086883B2 (ja) * 2019-03-22 2022-06-20 キオクシア株式会社 半導体記憶装置
WO2020258246A1 (en) * 2019-06-28 2020-12-30 Yangtze Memory Technologies Co., Ltd. Three-dimensional flash memory device with increased storage density
US11716855B2 (en) 2020-05-28 2023-08-01 Taiwan Semiconductor Manufacturing Co., Ltd. Three-dimensional memory device and method
KR102602494B1 (ko) * 2020-05-28 2023-11-14 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 3차원 메모리 디바이스 및 방법
DE102020133683A1 (de) * 2020-05-28 2021-12-02 Taiwan Semiconductor Manufacturing Co. Ltd. Ferroelektrische speichervorrichtung ung verfahren zu deren herstellung
CN113924646A (zh) * 2020-10-19 2022-01-11 长江存储科技有限责任公司 三维存储器器件以及用于形成所述三维存储器器件的方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120267699A1 (en) * 2011-04-19 2012-10-25 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device and method of manufacturing the same

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101551901B1 (ko) 2008-12-31 2015-09-09 삼성전자주식회사 반도체 기억 소자 및 그 형성 방법
JP2010192569A (ja) 2009-02-17 2010-09-02 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
US8569829B2 (en) 2009-12-28 2013-10-29 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
JP2011138945A (ja) 2009-12-28 2011-07-14 Toshiba Corp 不揮発性半導体記憶装置
JP2011165972A (ja) 2010-02-10 2011-08-25 Toshiba Corp 不揮発性半導体記憶装置
CN102959693B (zh) 2010-06-30 2015-08-19 桑迪士克科技股份有限公司 超高密度垂直与非记忆器件及其制造方法
US8187936B2 (en) 2010-06-30 2012-05-29 SanDisk Technologies, Inc. Ultrahigh density vertical NAND memory device and method of making thereof
CN103715176B (zh) * 2012-10-05 2018-03-27 三星电子株式会社 半导体器件
KR102046504B1 (ko) 2013-01-17 2019-11-19 삼성전자주식회사 수직형 반도체 소자의 패드 구조물 및 배선 구조물
JP2017010951A (ja) 2014-01-10 2017-01-12 株式会社東芝 半導体記憶装置及びその製造方法
US9984754B2 (en) 2014-09-29 2018-05-29 Toshiba Memory Corporation Memory device and method for operating the same
US9236396B1 (en) * 2014-11-12 2016-01-12 Sandisk Technologies Inc. Three dimensional NAND device and method of making thereof
US10134750B2 (en) 2014-12-30 2018-11-20 Toshiba Memory Corporation Stacked type semiconductor memory device and method for manufacturing the same
WO2016135849A1 (ja) 2015-02-24 2016-09-01 株式会社 東芝 半導体記憶装置及びその製造方法
WO2016139727A1 (ja) 2015-03-02 2016-09-09 株式会社 東芝 半導体記憶装置及びその製造方法
CN107690703B (zh) 2015-05-01 2021-07-13 东芝存储器株式会社 半导体存储装置
CN105304638A (zh) * 2015-11-16 2016-02-03 上海新储集成电路有限公司 一种三维相变存储器结构及制造方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120267699A1 (en) * 2011-04-19 2012-10-25 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device and method of manufacturing the same

Also Published As

Publication number Publication date
TW201807811A (zh) 2018-03-01
CN107195633B (zh) 2020-12-04
US9847342B2 (en) 2017-12-19
US20170263619A1 (en) 2017-09-14
CN107195633A (zh) 2017-09-22

Similar Documents

Publication Publication Date Title
TWI640083B (zh) 半導體記憶裝置及其製造方法
KR102439554B1 (ko) 3 차원 메모리 디바이스의 조인트 개구부 구조 및 그 제조 방법
TWI622131B (zh) Semiconductor memory device and method of manufacturing same
WO2016194211A1 (ja) 半導体記憶装置及びその製造方法
US9184177B2 (en) Semiconductor device and method for manufacturing the same
TWI647792B (zh) Semiconductor memory device
US9431412B1 (en) Semiconductor memory device and method for manufacturing the same
KR102420150B1 (ko) 반도체 소자의 제조 방법
US10056400B2 (en) Stacked semiconductor device
US20180006051A1 (en) Semiconductor memory device
JP2012174961A (ja) 半導体記憶装置の製造方法
TW201719868A (zh) 半導體記憶裝置及其製造方法
WO2016139725A1 (ja) 半導体記憶装置及びその製造方法
US9620515B2 (en) Semiconductor memory device
US20160013200A1 (en) Non-volatile memory device
JP2021535627A (ja) 三次元メモリデバイスおよびその製作方法
WO2016139727A1 (ja) 半導体記憶装置及びその製造方法
US10658480B2 (en) Memory device
JP5641681B2 (ja) 半導体装置の製造方法
US9530697B1 (en) Semiconductor memory device and method for manufacturing same
US9852987B2 (en) Semiconductor device and method of manufacturing the same
US20170243817A1 (en) Semiconductor memory device
TW202011484A (zh) 半導體記憶裝置
TWI811950B (zh) 半導體裝置
US20240121941A1 (en) Semiconductor device