TWI811950B - 半導體裝置 - Google Patents

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Abstract

根據一實施例之一種半導體裝置包含：一第一導電層，其在一第一方向上像一板一樣延伸；一第二導電層，其在與該第一方向相交之一第二方向上像一板一樣延伸；及一第一記憶體膜，其以在該第一導電層與該第二導電層相交之一區域中在與該第一方向及該第二方向相交之一第三方向上夾置於該第一導電層與該第二導電層之間之一方式配置，其中使用該第一導電層之一部分、該第一記憶體膜之一部分及該第二導電層之一部分，在該第一導電層與該第二導電層相交之該區域中以一弧形形狀組態一記憶體單元。

Description

半導體裝置
本文所描述之實施例大體上係關於一種半導體裝置。
在半導體裝置(尤其係半導體儲存裝置)之發展中，記憶體單元已被小型化以達成一大容量、一低成本等。例如，已開發其中記憶體單元係三維配置之一三維NAND快閃記憶體裝置。在三維NAND快閃記憶體裝置中，在字線層中形成其中記憶體單元在與一字線層面垂直之一方向(所謂之堆疊方向)上連接之一NAND串，該字線層與插在其間之介電層堆疊。與其中記憶體單元係二維配置之一情況相比，這達成了高整合度。
在三維NAND快閃記憶體裝置中，需要進一步增加單元之整合度。對於在其中記憶體單元在與一字線層面垂直之一方向上連接之一NAND串結構中執行來說，程序之難度增加。
根據一實施例之一種半導體裝置包含一第一導電層、一第二導電層及一第一記憶體膜。該第一導電層在一第一方向上像一板一樣延伸。該第二導電層在與該第一方向相交之一第二方向上像一板一樣延伸。該第一記憶體膜以在該第一導電層與該第二導電層相交之一區域中，在與該第一方向及該第二方向相交之一第三方向上夾置於該第一導電層與該第二導電層之間之一方式配置。使用該第一導電層之一部分、該第一記憶體膜之一部分及該第二導電層之一部分，在該第一導電層與該第二導電層相交之該區域中以一弧形形狀組態一記憶體單元。
根據該實施例，可改進一三維記憶體裝置中單元之整合度。
下文中，一實施例將描述能夠改進一三維記憶體裝置中單元之整合度之一半導體裝置。
以下實施例中之半導體裝置之實例包含一快閃記憶體裝置、一相變記憶體、包含一導電橋RAM (CBRAM)之一電阻變化記憶體裝置、一磁阻記憶體裝置及一鐵電記憶體裝置。下文中，在實施例中，將一三維NAND快閃記憶體裝置描述為半導體裝置之一個實例。下文中，將參考圖進行描述。在各圖中，x、y及z方向彼此正交，z方向可被描述為一向上方向或一上層方向，且相反方向可被描述為一向下方向或一下層方向。 第一實施例
圖1係展示根據一第一實施例之一半導體裝置之一組態之一個實例之一頂部組態圖。圖2係展示根據第一實施例之半導體裝置之一部分A之一橫截面圖之一個實例之一圖。圖3係展示根據第一實施例之半導體裝置之一部分B之一橫截面圖之一個實例之一圖。圖4係展示根據第一實施例之半導體裝置之一部分C之一橫截面圖之一個實例之一圖。圖5係展示根據第一實施例之半導體裝置之一部分D之一橫截面圖之一個實例之一圖。圖6係展示根據第一實施例之半導體裝置之一部分E之一橫截面圖之一個實例之一圖。在圖1中，亦展示當自上面觀看時之下層側，使得可看到上層側上之導電層10、下層側上之通道層21及記憶體膜20之配置組態。圖1至圖6之比例不匹配。
在圖1至圖6中，在根據第一實施例之半導體裝置中，在一半導體基板200(基板)上方配置其中交替堆疊兩層不同膜類型之一堆疊膜。在圖1至圖6之實例中，例如，氧化物膜層12與氮化物膜層30交替堆疊作為堆疊膜。作為不同之膜類型，使用具有不同抗蝕刻性之膜類型。
在圖1至圖6之實例中，氧化物膜層12首先配置在半導體基板200上，且最上面之氮化物膜層30用一保護膜17覆蓋。如圖1及圖4中所展示，在x方向(第一方向)上例如像一板一樣延伸之複數個導電層10(第一導電層)經配置在複數個氮化物膜層30之各者中。在相同層中形成之複數個導電層10彼此分開配置。在相同層中彼此分開配置之複數個導電層10由氮化物膜層30分離。在垂直方向上彼此分開配置之複數個導電層10由氧化物膜層12分離。導電層10之各者用作半導體儲存裝置中之一字線(WL)。諸如氮化鈦(TiN)之一障壁金屬膜(未展示)可較佳地配置在各導電層10與周邊之間。
如圖1及圖3中所展示，例如在正交於x方向之y方向(第二方向)上像一板一樣延伸之複數個導電層21(第二導電層)經配置在複數個氧化物膜層12之各者中。作為導電層21之一材料，使用一導電材料。導電材料之實例除了一金屬材料之外亦包含一半導體材料，諸如矽(Si)。導電層21用作一通道層，例如在一快閃記憶體裝置中。另外，一記憶體膜20經配置在各導電層21之上面側及下面側之至少一者上。在圖1之實例中，記憶體膜20經配置在各導電層21之上面側及下面側兩者上。在圖1中所展示之部分A及D中，記憶體膜20以環繞各導電層21之周邊之一方式配置，如圖2及圖5中所展示。在圖1中所展示之一部分B中，記憶體膜20經配置在各導電層21之上面及下面上，且記憶體膜20亦經配置在導電層21之兩個側面之一者上，如圖3中所展示。如圖3中所展示，記憶體膜20經配置在各導電層21之側面之氧化物膜層12側之側面上。
如圖1中所展示，各導電層10與各導電層21在其等相交之一區域中在z方向上以一弧形形狀重疊。在圖1之實例中，一柱狀體14經配置在形成一對之兩個導電層10與形成一對之兩個導電層21相交之一區域之中心處。如圖5及圖6中所展示，柱狀體14在堆疊膜之堆疊方向上延伸，穿透堆疊膜，並配置在基板200上。在圖1之實例中，柱狀體14形成為一圓柱形形狀。柱狀體14可形成為一橢圓形形狀，只要可在外周邊上形成一弧。柱狀體14之徑向大小大於形成一對之兩個導電層10之配置間距，並大於形成一對之兩個導電層21之配置間距。複數個柱狀體14配置成一陣列。複數個柱狀體14配置在其中複數個導電層10與複數個導電層21相交之各區域中。
形成一對之導電層10中之兩者以夾置x方向上配置之複數個柱狀體14之一方式沿複數個柱狀體14之外邊緣延伸，導電層10以該x方向延伸。因此，在其中導電層10與柱狀體14碰撞之一位置處，各導電層10沿柱狀體14之外邊緣之大體上一半圓周以一弧形形狀延伸，且在其他情況下，在x方向上以一大體上直線延伸。另外，該對導電層10(第一導電層)中之另一導電層10(第三導電層)與該對中之一個導電層10(第一導電層)分開配置在一相同平面中。
因此，在其中導電層10與柱狀體14碰撞之一位置處，該對之一個導電層10沿柱狀體14之外邊緣之一側上之大體上一半圓周以一弧形形狀延伸，且在其他情況下，在x方向上以一大體上直線延伸。在其中導電層10與柱狀體14碰撞之一位置處，該對之另一導電層10沿柱狀體14之外邊緣之另一側上之大體上一半圓周以一弧形形狀延伸，且在其他情況下，在x方向上以一大體上直線延伸。
類似地，形成一對之導電層21之兩者以夾置y方向上配置之複數個柱狀體14之一方式沿複數個柱狀體14之外邊緣延伸，導電層21以該y方向延伸。因此，在其中導電層21與柱狀體14碰撞之一位置處，各導電層21沿柱狀體14之外邊緣之大體上一半圓周以一弧形形狀延伸，且在其他情況下，在y方向上以一大體上直線延伸。另外，該對導電層21之另一導電層21(第四導電層)與該對之一個導電層21(第二導電層)分開配置在一相同平面中。
因此，在其中導電層21與柱狀體14碰撞之一位置處，該對之一個導電層21沿柱狀體14之外邊緣之一側上之大體上一半圓周以一弧形形狀延伸，且在其他情況下，在y方向上以一大體上直線延伸。在其中導電膜層21與柱狀體14碰撞之一位置處，該對之另一導電層21沿柱狀體14之外邊緣之另一側上之大體上一半圓周以一弧形形狀延伸，且在其他情況下，在y方向上以一大體上直線延伸。
例如，該對之一個導電層10(第一導電層)在與柱狀體14延伸之方向正交之x方向上像一板一樣延伸，並沿與柱狀體14之外邊緣之一部分對應之一邊緣部分(第一邊緣部分)延伸。在這種情況下，例如，該對之一個導電層21(第二導電層)在y方向上像一板一樣延伸，並沿與柱狀體14之外邊緣之一部分對應之邊緣部分(第一邊緣部分)延伸。此處之邊緣部分(第一邊緣部分)係大致一1/4圓周之一邊緣部分，其係該一個導電層10延伸之一大致一半圓周之邊緣部分與該一個導電層21延伸之一大致一半圓周之邊緣部分之間之一重疊部分。
另外，該對之另一導電層10(第三導電層)在與柱狀體14延伸之方向正交之x方向上像一板一樣延伸，並沿與柱狀體14之外邊緣之另一部分對應之一邊緣部分(第二邊緣部分)延伸。在這種情況下，該對之一個導電層21(第二導電層)進一步沿與柱狀體14之外邊緣之另一部分對應之邊緣部分(第二邊緣部分)延伸。此處之邊緣部分(第二邊緣部分)係大致一1/4圓周之一邊緣部分，其係該另一導電層10延伸之一大致一半圓周之邊緣部分與該一個導電層21延伸之一大致一半圓周之邊緣部分之間之另一重疊部分。
例如，該對中之一個導電層10(第一導電層)進一步沿與柱狀體14之外邊緣之另一部分對應之一邊緣部分(第三邊緣部分)延伸。在這種情況下，例如，該對之另一導電層21(第四導電層)在y方向上像一板一樣延伸，並沿與柱狀體14之外邊緣之另一部分對應之邊緣部分(第三邊緣部分)延伸。此處之邊緣部分(第三邊緣部分)係大致一1/4圓周之邊緣部分，其係該一個導電層10延伸之一大致一半圓周之邊緣部分與該另一導電層21延伸之一大致一半圓周之邊緣部分之間之一重疊部分。
例如，該對之另一導電層10(第三導電層)進一步沿與柱狀體14之外邊緣之另一部分對應之一邊緣部分(第四邊緣部分)延伸。在這種情況下，例如，該對之另一導電層21(第四導電層)在y方向上像一板一樣延伸，並沿與柱狀體14之外邊緣之另一部分對應之邊緣部分(第四邊緣部分)延伸。此處之邊緣部分(第四邊緣部分)係大致一1/4圓周之一邊緣部分，其係該另一導電層10延伸之一大致一半圓周之邊緣部分與該另一導電層21延伸之一大致一半圓周之邊緣部分之間之一重疊部分。
因此，當自各柱狀體14之中心觀看時，沿外周邊之導電層10與導電層21在自x軸逆時針方向45度、135度、225度及315度之一共四個位置以一弧形形狀重疊。另外，在導電層10與導電層21相交之一區域中，以在與x方向及y方向相交之z方向(第三方向)上夾置於導電層10與導電層21之間之一方式配置記憶體膜20。更明確言之，以在導電層10與導電層21相交處沿柱狀體14之邊緣部分之一區域中在柱狀體延伸之z方向14上夾置於導電層10與導電層21之間之一方式配置記憶體膜20。因此，由用作一字線之導電層10、記憶體膜20及用作一通道層之導電層21之一組合形成一個記憶體單元。各記憶體單元11在導電層10與導電層21以一弧形形狀重疊之一位置處形成。在圖1之實例中，在導電層10與導電層21相交之一區域中，使用導電層21之一部分、記憶體膜20之一部分及導電層10之一部分，以一弧形形狀形成各記憶體單元11。
例如，在導電層10與導電層21相交之一位置處，使用該對之一個導電層21(第二導電層)之一部分、環繞導電層21之記憶體膜20(第一記憶體膜)之一部分及該對之一個導電層10(第一導電層)之一部分形成一第一記憶體單元。此處，以在導電層10與導電層21相交處沿柱狀體14之邊緣部分(第一邊緣部分)之一區域中在柱狀體14延伸之z方向上夾置於該一個導電層10與該一個導電層21之間之一方式配置記憶體膜20(第一記憶體膜)。
另外，在導電層10與導電層21相交之一位置處，使用該對之一個導電層10(第二導電層)之一部分、環繞導電層21之記憶體膜20(第一記憶體膜)之一部分及該對之另一導電層10(第三導電層)之一部分形成一第二記憶體單元。此處，以在另一導電層10與另一導電層21相交處沿柱狀體14之邊緣部分(第二邊緣部分)之一區域中在柱狀體14延伸之z方向上夾置於該另一導電層10與該另一導電層21之間之一方式配置記憶體膜20(第一記憶體膜)。
另外，在導電層10與導電層21相交之一位置處，使用該對之另一導電層21(第四導電層)之一部分、環繞導電層21之記憶體膜20(第二記憶體膜)之一部分及該對之一個導電層10(第一導電層)之一部分形成一第三記憶體單元。此處，以在一個導電層10與另一導電層21相交處沿柱狀體14之邊緣部分(第三邊緣部分)之一區域中在柱狀體14延伸之z方向上夾置於該一個導電層10與該另一導電層21之間之一方式配置記憶體膜20(第二記憶體膜)。
另外，在導電層10與導電層21相交之一位置處，使用該對之另一導電層21(第四導電層)之一部分、環繞導電層21之記憶體膜20(第二記憶體膜)之一部分及該對之另一導電層10(第三導電層)之一部分形成一第四記憶體單元。此處，以在另一導電層10與另一導電層21相交處沿柱狀體14之邊緣部分(第四邊緣部分)之一區域中在柱狀體14延伸之z方向上夾置於該另一導電層10與該另一導電層21之間之一方式配置記憶體膜20(第二記憶體膜)。
因此，針對各柱狀體14，由在一相同層中形成一對之兩個導電層10、在一相同層中形成一對、與例如下層側上之導電層10重疊之兩個導電層21及環繞兩個導電層21之各記憶體膜20形成四個記憶體單元。
另外，如圖2中所展示，由記憶體膜20環繞之導電層10與導電層21交替地堆疊在導電層10與導電層21以一弧形形狀重疊之四個位置(例如，部分A)處。因此，一個導電層10、與導電層10之上面接觸之一個記憶體膜20及一個導電層21構成一個記憶體單元11。另外，相同之一個導電層10、與導電層10之下面接觸之另一記憶體膜20及另一導電層21構成一個記憶體單元11。因此，針對各柱狀體14，由於記憶體單元11在兩個導電層10(其在一相同層中形成一對)之上下面上形成，因此可形成上面側上之四個記憶體單元11及下面側上之四個記憶體單元11之總共八個記憶體單元11。
然後，藉由複數個記憶體單元連接在一相同導電層21及記憶體膜20與複數個導電層10重疊之位置處形成之記憶體單元11而形成一個NAND串。
如上文所描述的，即使當導電層21在正交於堆疊膜之堆疊方向之方向上延伸而不在堆疊膜之堆疊方向上延伸時，亦可增加記憶體單元之整合度。圖1至圖6展示其中兩個導電層10與兩個導電層21交替配置且記憶體膜20插在其等之間之一實例。可採用導電層10與導電層21之任意數量之堆疊層，且亦較佳地藉由交替地堆疊更多導電層10及更多導電層21並在其等之間插入記憶體膜20來進一步增加記憶體單元之整合度。
如圖1中所展示，複數個記憶體單元11在堆疊膜之一相同層中經配置成一陣列。用作複數個壁之介電膜13及15沿由複數個記憶體單元11中之在一相同平面中彼此相鄰之2×2記憶體單元11環繞之一區域之一框架配置。框架在y方向上之兩側由兩個介電膜15形成。框架在x方向上之兩側由兩個介電膜13形成。介電膜13及15以穿透堆疊膜之一方式配置。因此，兩個介電膜13與兩個介電膜15之組合(複數個壁)將由在堆疊膜之一相同平面中之2×2記憶體單元11環繞之區域之框架內之部分與框架外之部分分離。
如圖1中所展示，形成一對之一個導電層21與另一導電層21由介電膜13分離。在該對之一個導電層21不沿柱狀體14之外邊緣延伸之一區域中，記憶體膜20(第一記憶體膜)經配置在該對之一個導電層21之上面側、下面側及兩個側面之一者之一側上。明確言之，如圖3中所展示，在沒有形成記憶體單元之一位置處，記憶體膜20(第一記憶體膜)經配置在與該對之另一導電層21相對之側面上，而不是配置在該對之一個導電層21之兩個側面之另一導電層21側之側面上。
在該對之另一導電層21不沿柱狀體14之外邊緣延伸之一區域中，記憶體膜20(第二記憶體膜)經配置在該對之另一導電層21之上面側、下面側及兩個側面之一者之一側上。明確言之，如圖3中所展示，在沒有形成記憶體單元之一位置處，記憶體膜20(第二記憶體膜)經配置在與該對之一個導電層21相對之側面上，而不是配置在該對之另一導電層21之兩個側面之一個導電層21側之側面上。
圖7係展示根據第一實施例之用於製造半導體裝置之一方法之主要步驟之一流程圖。在圖7中，在根據第一實施例之用於製造半導體裝置之方法中，執行包含以下步驟之一系列步驟：一堆疊膜形成步驟(S102)、一孔形成步驟(S104)、一膜A凹陷部形成步驟(S106)、一膜B形成步驟(S108)、一介電膜凹陷部形成步驟(S110)、一膜C形成步驟(S112)、一柱狀體形成步驟(S114)、一凹槽形成步驟(S116)、一膜B凹陷部形成步驟(S118)、一柱狀體膜選擇性生長步驟(S120)、一膜D嵌入步驟(S122)、一凹槽形成步驟(S124)、一膜C凹陷部形成步驟(S126)、一柱狀體膜選擇性生長步驟(S128)、一膜E嵌入步驟(S130)、一膜D移除步驟(S132)、一膜A凹陷部形成步驟(S134)、一膜B移除步驟(S136)、一導電層形成步驟(S138)、一蝕刻步驟(S140)、一介電膜嵌入步驟(S142)、一膜E移除步驟(S144)、一介電膜凹陷部形成步驟(S146)、一膜C移除步驟(S148)、一記憶體膜形成步驟(S150)、一導電層形成步驟(S152)、一蝕刻步驟(S154)，及一介電膜嵌入步驟(S156)。
圖8係展示根據第一實施例之用於製造半導體裝置之方法之步驟之一部分之一橫截面圖。圖8展示圖7之堆疊膜形成步驟(S102)。後面將描述後續步驟。
在圖8中，作為堆疊膜形成步驟(S102)，氧化物膜層12與氮化物膜層30首先藉由例如一原子層氣相沈積(ALD)方法、一原子層化學氣相沈積(ALCVD)方法或一化學氣相沈積(CVD)方法交替地堆疊在半導體基板200上。在圖8之實例中，展示首先在半導體基板200上形成一個氧化物膜層12，然後交替地堆疊氮化物膜層30及氧化物膜層12之一情況。藉由此步驟，形成其中複數個氮化物膜層30之各者及複數個氧化物膜層12之各者交替地堆疊之一堆疊膜(堆疊體)。作為用於氮化物膜層30之膜，較佳地使用例如氮化矽膜(SiN膜)。作為用於氧化物膜層12之膜，較佳地使用例如氧化矽膜(SiO 2膜)。氮化物膜層30及氧化物膜層12用作介電膜。作為半導體基板200，例如使用具有300 mm之一直徑之一矽晶圓。其他介電膜、導線、觸點及/或半導體元件，諸如電晶體(未展示)，可在半導體基板上或半導體基板中形成，氮化物膜層30與氧化物膜層12交替地堆疊在該半導體基板上。
另外，藉由一CVD方法在氮化物膜層30上形成一保護膜17作為堆疊膜之最上層。作為保護膜17之一材料，較佳地使用例如多晶矽。
圖9係展示根據第一實施例之用於製造半導體裝置之方法之步驟之另一部分之一橫截面圖。圖10係展示根據第一實施例之用於製造半導體裝置之方法之步驟之另一部分之一俯視圖。圖9及圖10展示圖7中之孔形成步驟(S104)。後面將描述後續步驟。圖9之橫截面圖與圖10之俯視圖之間之比例不匹配。這同樣應用於後面之圖。
在圖9及圖10中，作為孔形成步驟(S104)，形成具有例如一圓形橫截面之複數個開口(孔)150。開口自保護膜17上方穿透保護膜17及堆疊膜。使各孔150之徑向大小大於形成一對之兩個導電層20之配置間距。類似地，使各孔150之徑向大小大於形成一對之兩個導電層21之配置間距。複數個孔150形成為一陣列。
明確言之，在藉由諸如一抗蝕劑塗覆程序及一暴露程序(未展示)之微影程序在保護膜17上形成一抗蝕劑膜之一狀態下，藉由利用一各向異性蝕刻方法移除暴露之保護膜17及位於暴露之保護膜17下之氮化物膜層30及氧化物膜層12之堆疊膜，可形成大體上垂直於保護膜17之表面之孔150。作為一個實例，可藉由一反應性離子蝕刻(RIE)方法形成孔。在孔形成之後，保護膜17之暴露之上面及側面以及基板200之上面之矽面被選擇性地氧化。
圖11係展示根據第一實施例之用於製造半導體裝置之方法之步驟之另一部分之一橫截面圖。圖12係展示根據第一實施例之用於製造半導體裝置之方法之步驟之另一部分之一俯視圖。圖13係展示根據第一實施例之用於製造半導體裝置之方法之步驟之另一部分之一俯視圖。圖11至圖13展示圖7中之膜A凹陷部形成步驟(S106)。後面將描述後續步驟。圖12係氮化物膜層30之一俯視圖。圖13係氧化物膜層12之一俯視圖。
在圖11至圖13中，作為膜A凹陷部形成步驟(S106)，堆疊膜中之各氮化物膜層30(膜A)經由孔150自孔150之內壁蝕刻至氮化物膜層30中。例如，使用磷酸或水(H 2O)藉由一濕蝕刻方法執行移除。結果，自孔150之內壁在各氮化物膜層30中形成具有一所要寬度之一凹陷部(凹陷部分)152。在各氮化物膜層30中，可藉由凹陷部152使開口之直徑大小大於氧化物膜層12之直徑大小。例如，加寬大小較佳地約為字線之線寬大小。
圖14係展示根據第一實施例之用於製造半導體裝置之方法之步驟之另一部分之一橫截面圖。圖15係展示根據第一實施例之用於製造半導體裝置之方法之步驟之另一部分之一俯視圖。圖14及圖15展示圖7中之膜B形成步驟(S108)。後面將描述後續步驟。圖15係氮化物膜層30之一俯視圖。氧化物膜層12之一俯視圖與圖13相同。
在圖14及圖15中，作為膜B形成步驟(S108)，藉由一CVD方法在各氮化物膜層30中形成之凹陷部152中形成一犧牲膜32(膜B)。此處，犧牲膜32以完全填充凹陷部152之一方式形成。在膜形成之後，藉由定向蝕刻(例如，RIE)移除形成在孔150中及保護膜17上而不是凹陷部152上之過量犧牲膜32。作為犧牲膜32之一材料，較佳地使用例如碳(C)。
圖16係展示根據第一實施例之用於製造半導體裝置之方法之步驟之另一部分之一橫截面圖。圖17係展示根據第一實施例之用於製造半導體裝置之方法之步驟之另一部分之一俯視圖。圖16及圖17展示圖7中之介電膜凹陷部形成步驟(S110)。後面將描述後續步驟。圖17係氧化物膜層12之一俯視圖。氮化物膜層30之一俯視圖與圖15相同。
在圖16及圖17中，作為介電膜凹陷部形成步驟(S110)，自孔150之內壁經由孔150執行堆疊膜中之各氧化物膜層12之蝕刻至氧化物膜層12中。例如，使用氫氟酸(HF)藉由一濕蝕刻方法執行移除。結果，自孔150之內壁在各氧化物膜層12中形成具有一所要寬度之一凹陷部(凹陷部分)154。在各氧化物膜層12中，可藉由凹陷部154使開口之直徑大小大於犧牲膜32之直徑大小。例如，加寬之大小較佳地約為字線或覆蓋有記憶體膜之一通道體之線寬大小。
圖18係展示根據第一實施例之用於製造半導體裝置之方法之步驟之另一部分之一橫截面圖。圖19係展示根據第一實施例之用於製造半導體裝置之方法之步驟之另一部分之一俯視圖。圖18及圖19展示圖7中之膜C形成步驟(S112)。後面將描述後續步驟。圖19係氧化物膜層12之一俯視圖。氮化物膜層30之一俯視圖與圖15相同。
在圖18及圖19中，作為膜C形成步驟(S112)，藉由一CVD方法在各氧化物膜層12中形成之凹陷部154中形成一犧牲膜34(膜C)。此處，犧牲膜34以完全填充凹陷部154之一方式形成。在膜形成之後，藉由定向蝕刻(例如，RIE)移除形成在孔150中及保護膜17上而不是凹陷部154上之過量犧牲膜34。作為犧牲膜34之一材料，較佳地使用例如鎢(W)。
圖20係展示根據第一實施例之用於製造半導體裝置之方法之步驟之另一部分之一橫截面圖。圖21係展示根據第一實施例之用於製造半導體裝置之方法之步驟之另一部分之一俯視圖。圖22係展示根據第一實施例之用於製造半導體裝置之方法之步驟之另一部分之一俯視圖。圖20至圖22展示圖7中之柱狀體形成步驟(S114)。後面將描述後續步驟。圖21係氮化物膜層30之一俯視圖。圖22係氧化物膜層12之一俯視圖。
在圖20至圖22中，作為柱狀體形成步驟(S114)，柱狀體14以藉由一CVD方法嵌入各孔150之一方式形成。在膜形成之後，藉由定向蝕刻(例如，RIE)移除在保護膜17上形成之除孔150之外之過量膜。作為犧牲膜34之一材料，較佳地使用例如多晶矽。
圖23係展示根據第一實施例之用於製造半導體裝置之方法之步驟之另一部分之一俯視圖。圖24係展示根據第一實施例之用於製造半導體裝置之方法之步驟之另一部分之一橫截面圖。圖25係展示根據第一實施例之用於製造半導體裝置之方法之步驟之另一部分之一橫截面圖。圖26係展示根據第一實施例之用於製造半導體裝置之方法之步驟之另一部分之一俯視圖。圖27係展示根據第一實施例之用於製造半導體裝置之方法之步驟之另一部分之一俯視圖。圖23至圖27展示圖7中之凹槽形成步驟(S116)。後面將描述後續步驟。圖23係保護膜17之一俯視圖。圖24展示圖23中之部分F在以柱狀體14為中心之y方向上之一橫截面。圖25展示圖23中之部分G在以柱狀體14為中心之x方向上之一橫截面。圖26係氮化物膜層30之一俯視圖。圖27係氧化物膜層12之一俯視圖。
在圖23至圖27中，作為凹槽形成步驟(S116)，在配置成一陣列之複數個柱狀體14之x方向上相鄰之柱狀體14之間形成在x方向上延伸之複數個凹槽156(溝槽)。如圖24中所展示，複數個凹槽156自保護膜17之頂部穿過堆疊膜開口至基板200。在氮化物膜層30中，如圖24及圖26中所展示，各凹槽156到達犧牲膜32之一部分，而不到達柱狀體14。換而言之，在凹槽156之邊緣與柱狀體14之間不留下氮化物膜層30，且留下犧牲膜32之一部分。類似地，在氧化物膜層12中，各凹槽156到達犧牲膜34之一部分，而不到達柱狀體14，如圖24及圖27中所展示。換而言之，在凹槽156之邊緣與柱狀體14之間不留下氧化物膜層12，且留下犧牲膜34之一部分。結果，如圖24中所展示，在以凹槽156中之柱狀體14為中心之y方向上之截面F中，犧牲膜32經配置在氮化物膜層30之高度位置處，且犧牲膜34經配置在柱狀體14之側壁上之氧化物膜層12之高度位置處。因此，犧牲膜32及犧牲膜34在凹槽156中在x方向上暴露。另一方面，在以柱狀體14為中心之x方向上之截面G中，犧牲膜32夾置於氮化物膜層30與柱狀體14之間。犧牲膜34夾置於氧化物膜層12與柱狀體14之間。因此，如圖25中所展示，犧牲膜32及犧牲膜34在截面G中不在y方向上暴露。凹槽156之寬度大小形成為小於柱狀體14之直徑。
圖28係展示根據第一實施例之用於製造半導體裝置之方法之步驟之另一部分之一橫截面圖。圖29係展示根據第一實施例之用於製造半導體裝置之方法之步驟之另一部分之一俯視圖。圖28及圖29展示圖7中之膜B凹陷部形成步驟(S118)。後面將描述後續步驟。圖29係氮化物膜層30之一俯視圖。氧化物膜層12之一俯視圖與圖27相同。
在圖28及圖29中，作為膜B凹陷部形成步驟(S118)，經由凹槽156移除堆疊膜中之各氮化物膜層30之暴露之犧牲膜32之一部分。例如，使用硫酸(H 2SO 4)藉由一濕蝕刻方法執行移除。結果，在堆疊膜中之各氮化物膜層30之高度位置處在凹槽156與柱狀體14之間之一區域中形成凹陷部158。如圖29中所展示，凹陷部158不是形成在整個犧牲膜32中，而係形成在x方向上自端部至柱狀體14之一部分中，其寬度略大於凹槽156之寬度。為此，移除犧牲膜32之一部分，使得犧牲膜32在y方向上保留在柱狀體14之兩側上。
圖30係展示根據第一實施例之用於製造半導體裝置之方法之步驟之另一部分之一橫截面圖。圖31係展示根據第一實施例之用於製造半導體裝置之方法之步驟之另一部分之一俯視圖。圖30及圖31展示圖7中之柱狀體膜選擇性生長步驟(S120)。後面將描述後續步驟。圖31係氮化物膜層30之一俯視圖。氧化物膜層12之一俯視圖與圖27相同。
在圖30及圖31中，作為柱狀體膜選擇性生長步驟(S120)，藉由一CVD方法經由凹槽156，在暴露柱狀體14之凹陷部158之空間中，以柱狀體14之壁面作為一起始點選擇性地生長與柱狀體14相同種類之一膜。結果，在凹陷部158之空間中形成一生長膜36。
圖32係展示根據第一實施例之用於製造半導體裝置之方法之步驟之另一部分之一橫截面圖。圖33係展示根據第一實施例之用於製造半導體裝置之方法之步驟之另一部分之一俯視圖。圖34係展示根據第一實施例之用於製造半導體裝置之方法之步驟之另一部分之一俯視圖。圖32至圖34展示圖7之膜D嵌入步驟(S122)。後面將描述後續步驟。圖33係氮化物膜層30之一俯視圖。圖34係氧化物膜層12之一俯視圖。
在圖32至圖34中，作為膜D嵌入步驟(S122)，藉由一CVD方法將一犧牲膜38(膜D)嵌入凹槽156中。例如，作為犧牲膜38之一材料，較佳地使用兩個種類SiO 2及氧化鋁(Al 3O 2)。在這種情況下，首先，在凹槽156之內壁及底面上形成一SiO 2膜，然後用一Al 3O 2膜完全填充凹槽156之內部。結果，在氮化物膜層30及氧化物膜層12兩者中用犧牲膜38填充凹槽156。
圖35係展示根據第一實施例之用於製造半導體裝置之方法之步驟之另一部分之一俯視圖。圖36係展示根據第一實施例之用於製造半導體裝置之方法之步驟之另一部分之一橫截面圖。圖37係展示根據第一實施例之用於製造半導體裝置之方法之步驟之另一部分之一俯視圖。圖38係展示根據第一實施例之用於製造半導體裝置之方法之步驟之另一部分之一俯視圖。圖35至圖38展示圖7中之凹槽形成步驟(S124)。後面將描述後續步驟。圖35係保護膜17之一俯視圖。圖36展示圖35中之部分G在以柱狀體14為中心之x方向上之一橫截面。圖35中之部分F在以柱狀體14為中心之y方向上之一橫截面與圖32相同。圖37係氮化物膜層30之一俯視圖。圖38係氧化物膜層12之一俯視圖。
在圖35至圖38中，作為凹槽形成步驟(S124)，在配置成一陣列之複數個柱狀體14之y方向上相鄰之柱狀體14之間形成在y方向上延伸之複數個凹槽160(溝槽)。如圖35中所展示，複數個凹槽160自保護膜17之頂部穿過堆疊膜開口至基板200。在氮化物膜層30中，如圖36及圖37中所展示，各凹槽160到達犧牲膜32之一部分而不到達柱狀體14。換而言之，在凹槽160之邊緣與柱狀體14之間不留下氮化物膜層30，且留下犧牲膜32之一部分。類似地，在氧化物膜層12中，各凹槽160到達犧牲膜34之一部分，而不到達柱狀體14，如圖36及圖38中所展示。換而言之，在凹槽160之邊緣與柱狀體14之間不留下氧化物膜層12，且留下犧牲膜34之一部分。結果，如圖36中所展示，在以凹槽160中之柱狀體14為中心之x方向上之截面G中，犧牲膜32經配置在氮化物膜層30之高度位置處，且犧牲膜34經配置在柱狀體14之側壁上之氧化物膜層12之高度位置處。因此，犧牲膜32及犧牲膜34在凹槽160中在y方向上暴露。另一方面，在以柱狀體14為中心之y方向上之截面F中，犧牲膜34夾置於犧牲膜38與柱狀體14之間，且犧牲膜32及犧牲膜34在截面F中不在x方向上暴露，如圖32中所展示。凹槽160之寬度大小形成為小於柱狀體14之直徑。
圖39係展示根據第一實施例之用於製造半導體裝置之方法之步驟之另一部分之一橫截面圖。圖40係展示根據第一實施例之用於製造半導體裝置之方法之步驟之另一部分之一俯視圖。圖39及圖40展示圖7中之膜C凹陷部形成步驟(S126)。後面將描述後續步驟。圖40係氧化物膜層12之一俯視圖。氮化物膜層30之一俯視圖與圖37相同。
在圖39及圖40中，作為膜C凹陷部形成步驟(S126)，經由凹槽160移除堆疊膜中之各氧化物膜層12之暴露之犧牲膜34之一部分。例如，使用硫酸與硝酸之混合酸藉由一濕蝕刻方法執行移除。結果，在堆疊膜中之各氧化物膜層12之高度位置處在凹槽160與柱狀體14之間之區域中形成一凹陷部162。如圖40中所展示，凹陷部162不是形成在整個犧牲膜34中，而係形成在y方向上自端部至柱狀體14之一部分中，其寬度略大於凹槽160之寬度。為此，移除犧牲膜34之一部分，使得犧牲膜34在x方向上保留在柱狀體14之兩側上。
圖41係展示根據第一實施例之用於製造半導體裝置之方法之步驟之另一部分之一橫截面圖。圖42係展示根據第一實施例之用於製造半導體裝置之方法之步驟之另一部分之一俯視圖。圖41及圖42展示圖7中之柱狀體膜選擇性生長步驟(S128)。後面將描述後續步驟。圖42係氧化物膜層12之一俯視圖。氮化物膜層30之一俯視圖與圖37相同。
在圖41及圖42中，作為柱狀體膜選擇性生長步驟(S128)，藉由一CVD方法經由凹槽160，在暴露柱狀體14之凹陷部162之空間中，以柱狀體14之壁面作為一起始點選擇性地生長與柱狀體14相同種類之一膜。結果，在凹陷部162之空間中形成一生長膜40。
圖43係展示根據第一實施例之用於製造半導體裝置之方法之步驟之另一部分之一橫截面圖。圖44係展示根據第一實施例之用於製造半導體裝置之方法之步驟之另一部分之一俯視圖。圖45係展示根據第一實施例之用於製造半導體裝置之方法之步驟之另一部分之一俯視圖。圖43至圖45展示圖7之膜E嵌入步驟(S130)。後面將描述後續步驟。圖44係氮化物膜層30之一俯視圖。圖45係氧化物膜層12之一俯視圖。
在圖43至圖45中，作為膜E嵌入步驟(S130)，藉由一CVD方法將一犧牲膜42(膜E)嵌入凹槽160中。例如，作為犧牲膜42之一材料，較佳地使用兩個種類SiO 2及SiN。在這種情況下，首先，在凹槽160之內壁及底面上形成一SiO 2膜，然後用一SiN膜完全填充凹槽160之內部。結果，在氮化物膜層30及氧化物膜層12兩者中用犧牲膜42填充凹槽160。
圖46係展示根據第一實施例之用於製造半導體裝置之方法之步驟之另一部分之一俯視圖。圖47係展示根據第一實施例之用於製造半導體裝置之方法之步驟之另一部分之一橫截面圖。圖46及圖47展示圖7中之膜D移除步驟(S132)。後面將描述後續步驟。圖46係保護膜17之一俯視圖。圖47展示圖46中之部分F在以柱狀體14為中心之y方向上之橫截面。圖46中之部分G在以柱狀體14為中心之x方向上之一橫截面與圖43相同。
在圖46及圖47中，作為膜D移除步驟(S132)，藉由蝕刻移除嵌入凹槽156中之犧牲膜38。犧牲膜38例如藉由一濕蝕刻方法移除。首先，使用硝酸藉由濕蝕刻移除Al 3O 2膜，然後使用氫氟酸藉由濕蝕刻移除SiO 2膜。由於整個凹槽156沒有填充有SiO 2膜且保持在內壁及底面上具有一均勻之膜厚度，因此抑制在濕蝕刻中形成堆疊膜之氧化物膜層12之移除係可能的。這允許恢復凹槽156。在氮化物膜層30中，生長膜36暴露在凹槽156中。在氧化物膜層12中，暴露犧牲膜34。
圖48係展示根據第一實施例之用於製造半導體裝置之方法之步驟之另一部分之一俯視圖。圖49係展示根據第一實施例之用於製造半導體裝置之方法之步驟之另一部分之一俯視圖。圖50係展示根據第一實施例之用於製造半導體裝置之方法之步驟之另一部分之一橫截面圖。圖48至圖50展示圖7中之膜A凹陷部形成步驟(S134)。後面將描述後續步驟。圖48係氮化物膜層30之一俯視圖。圖49係氧化物膜層12之一俯視圖。圖50展示在x方向上觀看凹槽156之一橫截面(與圖46中之部分H相同之位置)。
在圖48至圖50中，作為膜A凹陷部形成步驟(S134)，經由凹槽156移除堆疊膜中之各氮化物膜層30之一部分。例如，使用H 2O藉由一濕蝕刻方法執行移除。結果，如圖50中所展示，在堆疊膜中之各氮化物膜層30之高度位置處沿凹槽156形成一凹陷部164。凹陷部164之寬度被設定為字線之寬度。由凹陷部164加寬之各氮化物膜層30中之開口之寬度被較佳地設定為與柱狀體14之直徑大小大致相同，如圖48中所展示。此時，形成凹陷部164，使得犧牲膜32之一部分暴露。如圖49及圖50中所展示，在各氧化物膜層12中未形成凹陷部164。
圖51係展示根據第一實施例之用於製造半導體裝置之方法之步驟之另一部分之一俯視圖。圖52係展示根據第一實施例之用於製造半導體裝置之方法之步驟之另一部分之一橫截面圖。圖51至圖52展示圖7中之膜B移除步驟(S136)。後面將描述後續步驟。圖51係氮化物膜層之一俯視圖。氧化物膜層12之一俯視圖與圖49相同。圖52展示以柱狀體14為中心之x方向上之一橫截面(與圖46中之部分G相同之位置)。
在圖51及圖52中，作為膜B移除步驟(S136)，經由凹槽156及凹陷部164移除位於氮化物膜層30中之犧牲膜32。例如，使用硫酸藉由一濕蝕刻方法執行移除。結果，在存在犧牲膜32之位置處形成沿柱狀體14之外周邊之一弧形空腔166。
圖53係展示根據第一實施例之用於製造半導體裝置之方法之步驟之另一部分之一俯視圖。圖54係展示根據第一實施例之用於製造半導體裝置之方法之步驟之另一部分之一橫截面圖。圖55係展示根據第一實施例之用於製造半導體裝置之方法之步驟之另一部分之一橫截面圖。圖53至圖55展示圖7中之導電層形成步驟(S138)及蝕刻步驟(S140)。後面將描述後續步驟。圖53係氮化物膜層30之一俯視圖。氧化物膜層12之一俯視圖與圖49相同。圖54展示圖46中之一部分G在以柱狀體14為中心之x方向上之一橫截面。圖55展示在x方向上觀看之凹槽156之一橫截面(與圖46中之部分H相同之位置)。
在圖53至圖55中，作為導電層形成步驟(S138)，藉由一CVD方法經由凹槽156在凹陷部164及空腔166中形成導電層10。作為用於導電層10之一導電材料，較佳地使用W。較佳地在導電層10周圍形成諸如氮化鈦(TiN)之一障壁金屬膜(未展示)。
接下來，作為蝕刻步驟(S140)，藉由蝕刻移除凹槽156中保護膜17上以及側壁及底面上(凹陷部164除外)之過量導電材料，該材料係在形成導電材料時形成。結果，可形成如圖53及圖55中所展示之在x方向上像一板一樣延伸及如圖53及圖54中所展示之相對於柱狀體14之位置以一弧形形狀延伸之導電層10。在凹槽156之兩個側面上之凹陷部164中形成之相同平面上之兩個導電層10成對形成。
圖56係展示根據第一實施例之用於製造半導體裝置之方法之步驟之另一部分之一俯視圖。圖57係展示根據第一實施例之用於製造半導體裝置之方法之步驟之另一部分之一俯視圖。圖58係展示根據第一實施例之用於製造半導體裝置之方法之步驟之另一部分之一橫截面圖。圖56至圖58展示圖7中之介電膜嵌入步驟(S142)。後面將描述後續步驟。圖56係氮化物膜層30之一俯視圖。圖57係氧化物膜層12之一俯視圖。圖58展示其中在x方向上觀察之凹槽156之位置之一橫截面(與圖46中之部分H相同之位置)。
在圖56至圖58中，作為介電膜嵌入步驟(S142)，藉由一CVD方法將介電膜15嵌入凹槽156中。作為介電膜之一材料，較佳地使用例如SiO 2。結果，如圖56及圖58中所展示，在相同平面上形成一對之兩個導電層10之間之空間可用介電膜15填充。如圖57及圖58中所展示，氧化物膜層12之凹槽156亦以相同方式用介電膜15填充。
圖59係展示根據第一實施例之用於製造半導體裝置之方法之步驟之另一部分之一俯視圖。圖60係展示根據第一實施例之用於製造半導體裝置之方法之步驟之另一部分之一俯視圖。圖61係展示根據第一實施例之用於製造半導體裝置之方法之步驟之另一部分之一俯視圖。圖59至圖61展示圖7中之膜E移除步驟(S144)。後面將描述後續步驟。圖59係保護膜17之一俯視圖。圖60係氮化物膜層30之一俯視圖。圖61係氧化物膜層12之一俯視圖。
在圖59至圖61中，作為膜E移除步驟(S144)，移除在凹槽160中形成之犧牲膜42。犧牲膜42例如藉由一濕蝕刻方法移除。首先，使用H 2O藉由濕蝕刻移除SiN膜，然後使用氫氟酸藉由濕蝕刻移除SiO 2膜。由於整個凹槽160沒有填充SiO 2膜且保持在內壁及底面上具有一均勻之膜厚度，因此抑制在濕蝕刻中形成堆疊膜之氧化物膜層12之移除係可能的。這允許恢復凹槽160。在氮化物膜層30中，導電層10暴露在凹槽160中。在氧化物膜層12中，暴露生長膜40。
圖62係展示根據第一實施例之用於製造半導體裝置之方法之步驟之另一部分之一俯視圖。圖63係展示根據第一實施例之用於製造半導體裝置之方法之步驟之另一部分之一橫截面圖。圖64係展示根據第一實施例之用於製造半導體裝置之方法之步驟之另一部分之一橫截面圖。圖62至圖64展示圖7中之介電膜凹陷部形成步驟(S146)。後面將描述後續步驟。圖62係氧化物膜層12之一俯視圖。犧牲膜層之一俯視圖與圖60相同。圖63展示以柱狀體14為中心之x方向上之一橫截面(與圖59中之部分G相同之位置)。圖64展示其中在y方向上觀看凹槽160之一橫截面(與圖59中之部分I相同之位置)。
在圖62至圖64中，作為介電膜凹陷部形成步驟(S146)，經由凹槽160移除堆疊膜中之各氧化物膜層12之一部分。例如，使用HF藉由一濕蝕刻方法執行移除。結果，如圖64中所展示，在堆疊膜中之各氧化物膜層12之高度位置處沿凹槽160形成一凹陷部168。凹陷部168之寬度被設定為記憶體膜20與導電層21之線寬之總寬度。由凹陷部168加寬之各氧化物膜層12中之開口之寬度被較佳地設定為與柱狀體14之直徑大小大致相同，如圖62中所展示。此時，形成凹陷部168，使得犧牲膜34之一部分暴露。如圖64中所展示，在各氮化物膜層30中未形成凹陷部168。
圖65係展示根據第一實施例之用於製造半導體裝置之方法之步驟之另一部分之一俯視圖。圖66係展示根據第一實施例之用於製造半導體裝置之方法之步驟之另一部分之一橫截面圖。圖65及圖66展示圖7中之膜C移除步驟(S148)。後面將描述後續步驟。圖65係氧化物膜層12之一俯視圖。氮化物膜層30之一俯視圖與圖60相同。圖66展示以柱狀體14為中心之y方向上之一橫截面(與圖59中之部分F相同之位置)。
在圖65及圖66中，作為膜C移除步驟(S148)，經由凹槽160及凹陷部168移除位於氧化物膜層12中之犧牲膜34。例如，使用一混合酸藉由一濕蝕刻方法執行移除。結果，在存在犧牲膜34之位置處形成沿柱狀體14之外周邊之一弧形空腔170。
圖67係展示根據第一實施例之用於製造半導體裝置之方法之步驟之另一部分之一俯視圖。圖68係展示根據第一實施例之用於製造半導體裝置之方法之步驟之另一部分之一橫截面圖。圖69係展示根據第一實施例之用於製造半導體裝置之方法之步驟之另一部分之一橫截面圖。圖67至圖69展示圖7中之記憶體膜形成步驟(S150)、導電層形成步驟(S152)及蝕刻步驟(S154)。後面將描述後續步驟。圖67係氧化物膜層12之一俯視圖。氮化物膜層30之一俯視圖與圖60相同。圖68展示以柱狀體14為中心之y方向上之一橫截面(與圖59中之部分F相同之位置)。圖69展示其中在y方向上觀看之凹槽160之一橫截面(與圖59中之部分I相同之位置)。
在圖67至圖69中，作為記憶體膜形成步驟(S150)，藉由例如一ALD方法、一ALCVD方法或一CVD方法在凹陷部168中之上面、底面及側壁以及空腔170中之上面、底面及側壁上形成記憶體膜20。在一快閃記憶體裝置之情況下，記憶體膜20包含例如一阻擋介電膜28、一電荷累積膜26及一穿隧介電膜24。在下文中，將具體描述內部程序。
作為一阻擋膜形成步驟，例如藉由一ALD方法、一ALCVD方法或一CVD方法在各凹陷部168中之上面、底面及側壁以及在空腔170中之上面、底面及側壁上形成阻擋介電膜28。阻擋介電膜28係用於防止電荷在電荷累積膜26與導電層10之間流動之一膜。作為阻擋介電膜28之一材料，較佳地使用例如一Al 2O 3膜或一SiO 2膜。另外，可使用氧化鋯(ZrO 2)、氧化鉿(HfO 2)或類似物之一高k膜。結果，阻擋介電膜28可沿各凹陷部168中之上面、底面及側壁以及空腔170中之上面、底面及側壁形成為記憶體膜20之一部分。
接著，作為一電荷累積膜形成步驟，例如藉由一ALD方法、一ALCVD方法或一CVD方法沿各凹陷部168中之上面、底面及側壁，並沿空腔170中之上面、底面及側壁上之阻擋介電膜28之上面、底面及側壁形成電荷累積膜26。電荷累積膜26係含有能夠累積電荷之一材料之一膜。作為電荷累積膜26之一材料，較佳地使用例如SiN。結果，電荷累積膜26可沿阻擋介電膜28之內面形成為記憶體膜20之一部分。
接著，作為一穿隧介電膜形成步驟，例如藉由一ALD方法、一ALCVD方法或一CVD方法沿各凹陷部168中之上面、底面及側壁並沿空腔170中之上面、底面及側壁上之電荷累積膜26之上面、底面及側壁形成穿隧介電膜24。穿隧介電膜24係具有一介電性質且允許藉由施加一預定電壓而使電流流動之一介電膜。作為穿隧介電膜24之一材料，較佳地使用例如SiO 2。結果，穿隧介電膜24可沿電荷累積膜26之內面形成為記憶體膜20之一部分。
作為導電層形成步驟(S152)，例如藉由一ALD方法、一ALCVD方法或一CVD方法沿各凹陷部168中之上面、底面及側壁，並沿空腔170中之上面、底面及側壁上之穿隧介電膜24之上面、底面及側壁，形成板狀導電層21。當導電層21用作一通道膜時，一半導體材料用作導電層21之一材料。例如，較佳地使用矽(Si)。結果，具有一板形之導電層21可沿記憶體膜20(此處，尤其係穿隧介電膜24之內面)形成。
結果，如圖2中所展示，記憶體膜20以環繞空腔170中之導電層21之一方式配置。明確言之，穿隧介電膜24以環繞導電層21之一方式配置。然後，電荷累積膜26以環繞穿隧介電膜24之一方式配置。然後，阻擋介電膜28以環繞電荷累積膜26之一方式配置。
作為蝕刻步驟(S154)，藉由蝕刻移除形成在凹槽160之側壁及底面上以及保護膜17上(凹陷部168除外)之過量導電層21。例如，使用一膽鹼溶液藉由一濕蝕刻方法執行移除。此後，以相同之方式，藉由蝕刻移除形成在凹槽160之側壁及底面上以及保護膜17上(凹陷部168除外)之過量記憶體膜20。在記憶體膜20中，使用氫氟酸藉由濕蝕刻移除Al 3O 2或SiO 2膜，且使用H 2O藉由濕蝕刻移除SiN膜。結果，可形成如圖67及圖69中所展示之在y方向上像一板一樣延伸及如圖67及圖68中所展示之相對於柱狀體14之位置以一弧形形狀延伸之導電層21及記憶體膜20。進一步言之，在凹槽160之兩個側面上之凹陷部168中形成之兩個導電層21成對形成。在各導電層21中，用記憶體膜20覆蓋一相同平面上之上面、底面及兩個側面之至少一者。
圖70係展示根據第一實施例之用於製造半導體裝置之方法之步驟之另一部分之一俯視圖。圖71係展示根據第一實施例之用於製造半導體裝置之方法之步驟之另一部分之一俯視圖。圖72係展示根據第一實施例之用於製造半導體裝置之方法之步驟之另一部分之一橫截面圖。圖70至圖72展示圖7中之介電膜嵌入步驟(S156)。圖70係氮化物膜層30之一俯視圖。圖71係氧化物膜層12之一俯視圖。圖72展示其中在y方向上觀看之凹槽160之位置之一橫截面(與圖59中之I部分相同之位置)。
在圖70至圖72中，作為介電膜嵌入步驟(S156)，藉由一CVD方法將介電膜13嵌入凹槽160中。作為介電膜之一材料，較佳地使用例如SiO 2。結果，如圖71及圖72中所展示，在一相同平面中形成一對之兩個導電層21(及記憶體膜20)之間之空間可用介電膜13填充。另外，如圖70及圖72中所展示，氮化物膜層30之凹槽160亦以相同之方式用介電膜13填充。
此處，如圖70中所展示，介電膜15鄰接在氮化物膜層30中之生長膜36上。如圖71中所展示，介電膜15鄰接在氧化物膜層12中之記憶體膜20之弧形部分上。另一方面，如圖70中所展示，介電膜13鄰接在氮化物膜層30中導電層10之弧形部分上。如圖71中所展示，介電膜13鄰接在氧化物膜層12中之生長膜40上。當堆疊生長膜36及生長膜40並自上方(z方向)觀察時，在沿柱狀體14之外邊緣之圓周區域中在生長膜36與生長膜40之間之四個弧形區域之各者中形成一記憶體單元。換而言之，在沿柱狀體14之外邊緣之圓周區域中未形成生長膜36及生長膜40之四個弧形區域之各者中形成一記憶體單元。
以上文所描述之方式，可形成圖1至圖6中所展示之記憶體裝置。
根據如上文所描述之第一實施例，可改進一三維記憶體裝置中之單元之整合度。
上文已參考具體實例描述該實施例。本揭示不限於此等具體實例。例如，在上文所描述之實例中，已描述用於一快閃記憶體裝置之記憶體膜20之組態。在其他記憶體裝置之情況下，配置用於各記憶體裝置之記憶體膜20。例如，在一鐵電記憶體裝置之情況下，一鐵電膜被配置為記憶體膜20。
另外，至於各膜之膜厚度、開口之大小、形狀、數量等，可適當地選擇並使用一半導體積體電路及各種半導體元件中所需者。
另外，包含本揭示之元件並可由熟習此項技術者在設計上適當改變之所有半導體裝置以及用於製造其等之方法包含在本揭示之範疇內。
另外，為了描述之簡單性，半導體產業中常用之方法，例如一微影程序、處理前後之清潔等，在此省略，當然此等方法都可包含在內。
雖然已描述某些實施例，但此等實施例僅以實例之方式呈現，並不意欲限制本發明之範疇。實際上，本文所描述之新穎之方法及裝置可以多種其他形式體現；此外，可在不脫離本發明精神之情況下對本文所描述之方法及裝置之形式進行各種省略、替換及改變。隨附發明申請專利範圍及其等效物意欲涵蓋落在本發明範疇及精神內之此等形式或修改。 相關申請案之交叉引用
本申請案基於並主張2021年8月17日在日本申請之日本專利申請案第2021-132917號之優先權的權益，所述申請案之全部內容以引用之方式併入本文中。
10:導電層 11:記憶體單元 12:氧化物膜層 13:介電膜 14:柱狀體 15:介電膜 17:保護膜 20:記憶體膜 21:導電層 24:穿隧介電膜 26:電荷累積膜 28:阻擋介電膜 30:氮化物膜層 32:犧牲膜 34:犧牲膜 36:生長膜 38:犧牲膜 40:生長膜 42:犧牲膜 150:孔 152:凹陷部 154:凹陷部 156:凹槽 158:凹陷部 160:凹槽 162:凹陷部 164:凹陷部 166:空腔 168:凹陷部 170:空腔 200:半導體基板 S102:堆疊膜形成步驟 S104:孔形成步驟 S106:膜A凹陷部形成步驟 S108:膜B形成步驟 S110:介電膜凹陷部形成步驟 S112:膜C形成步驟 S114:柱狀體形成步驟 S116:凹槽形成步驟 S118:膜B凹陷部形成步驟 S120:柱狀體膜選擇性生長步驟 S122:膜D嵌入步驟 S124:凹槽形成步驟 S126:膜C凹陷部形成步驟 S128:柱狀體膜選擇性生長步驟 S130:膜E嵌入步驟 S132:膜D移除步驟 S134:膜A凹陷部形成步驟 S136:膜B移除步驟 S138:導電層形成步驟 S140:蝕刻步驟 S142:介電膜嵌入步驟 S144:膜E移除步驟 S146:介電膜凹陷部形成步驟 S148:膜C移除步驟 S150:記憶體膜形成步驟 S152:導電層形成步驟 S154:蝕刻步驟 S156:介電膜嵌入步驟
圖1係展示根據一第一實施例之一半導體裝置之一組態之一個實例之一頂部組態圖；
圖2係展示根據第一實施例之半導體裝置之一部分A之一橫截面圖之一個實例之一圖；
圖3係展示根據第一實施例之半導體裝置之一部分B之一橫截面圖之一個實例之一圖；
圖4係展示根據第一實施例之半導體裝置之一部分C之一橫截面圖之一個實例之一圖；
圖5係展示根據第一實施例之半導體裝置之一部分D之一橫截面圖之一個實例之一圖；
圖6係展示根據第一實施例之半導體裝置之一部分E之一橫截面圖之一個實例之一圖；
圖7係展示根據第一實施例之用於製造半導體裝置之一方法之主要步驟之一流程圖；
圖8係展示根據第一實施例之用於製造半導體裝置之方法之步驟之一部分之一橫截面圖；
圖9係展示根據第一實施例之用於製造半導體裝置之方法之步驟之另一部分之一橫截面圖；
圖10係展示根據第一實施例之用於製造半導體裝置之方法之步驟之另一部分之一俯視圖；
圖11係展示根據第一實施例之用於製造半導體裝置之方法之步驟之另一部分之一橫截面圖；
圖12係展示根據第一實施例之用於製造半導體裝置之方法之步驟之另一部分之一俯視圖；
圖13係展示根據第一實施例之用於製造半導體裝置之方法之步驟之另一部分之一俯視圖；
圖14係展示根據第一實施例之用於製造半導體裝置之方法之步驟之另一部分之一橫截面圖；
圖15係展示根據第一實施例之用於製造半導體裝置之方法之步驟之另一部分之一俯視圖；
圖16係展示根據第一實施例之用於製造半導體裝置之方法之步驟之另一部分之一橫截面圖；
圖17係展示根據第一實施例之用於製造半導體裝置之方法之步驟之另一部分之一俯視圖；
圖18係展示根據第一實施例之用於製造半導體裝置之方法之步驟之另一部分之一橫截面圖；
圖19係展示根據第一實施例之用於製造半導體裝置之方法之步驟之另一部分之一俯視圖；
圖20係展示根據第一實施例之用於製造半導體裝置之方法之步驟之另一部分之一橫截面圖；
圖21係展示根據第一實施例之用於製造半導體裝置之方法之步驟之另一部分之一俯視圖；
圖22係展示根據第一實施例之用於製造半導體裝置之方法之步驟之另一部分之一俯視圖；
圖23係展示根據第一實施例之用於製造半導體裝置之方法之步驟之另一部分之一俯視圖；
圖24係展示根據第一實施例之用於製造半導體裝置之方法之步驟之另一部分之一橫截面圖；
圖25係展示根據第一實施例之用於製造半導體裝置之方法之步驟之另一部分之一橫截面圖；
圖26係展示根據第一實施例之用於製造半導體裝置之方法之步驟之另一部分之一俯視圖；
圖27係展示根據第一實施例之用於製造半導體裝置之方法之步驟之另一部分之一俯視圖；
圖28係展示根據第一實施例之用於製造半導體裝置之方法之步驟之另一部分之一橫截面圖；
圖29係展示根據第一實施例之用於製造半導體裝置之方法之步驟之另一部分之一俯視圖；
圖30係展示根據第一實施例之用於製造半導體裝置之方法之步驟之另一部分之一橫截面圖；
圖31係展示根據第一實施例之用於製造半導體裝置之方法之步驟之另一部分之一俯視圖；
圖32係展示根據第一實施例之用於製造半導體裝置之方法之步驟之另一部分之一橫截面圖；
圖33係展示根據第一實施例之用於製造半導體裝置之方法之步驟之另一部分之一俯視圖；
圖34係展示根據第一實施例之用於製造半導體裝置之方法之步驟之另一部分之一俯視圖；
圖35係展示根據第一實施例之用於製造半導體裝置之方法之步驟之另一部分之一俯視圖；
圖36係展示根據第一實施例之用於製造半導體裝置之方法之步驟之另一部分之一橫截面圖；
圖37係展示根據第一實施例之用於製造半導體裝置之方法之步驟之另一部分之一俯視圖；
圖38係展示根據第一實施例之用於製造半導體裝置之方法之步驟之另一部分之一俯視圖；
圖39係展示根據第一實施例之用於製造半導體裝置之方法之步驟之另一部分之一橫截面圖；
圖40係展示根據第一實施例之用於製造半導體裝置之方法之步驟之另一部分之一俯視圖；
圖41係展示根據第一實施例之用於製造半導體裝置之方法之步驟之另一部分之一橫截面圖；
圖42係展示根據第一實施例之用於製造半導體裝置之方法之步驟之另一部分之一俯視圖；
圖43係展示根據第一實施例之用於製造半導體裝置之方法之步驟之另一部分之一橫截面圖；
圖44係展示根據第一實施例之用於製造半導體裝置之方法之步驟之另一部分之一俯視圖；
圖45係展示根據第一實施例之用於製造半導體裝置之方法之步驟之另一部分之一俯視圖；
圖46係展示根據第一實施例之用於製造半導體裝置之方法之步驟之另一部分之一俯視圖；
圖47係展示根據第一實施例之用於製造半導體裝置之方法之步驟之另一部分之一橫截面圖；
圖48係展示根據第一實施例之用於製造半導體裝置之方法之步驟之另一部分之一俯視圖；
圖49係展示根據第一實施例之用於製造半導體裝置之方法之步驟之另一部分之一俯視圖；
圖50係展示根據第一實施例之用於製造半導體裝置之方法之步驟之另一部分之一橫截面圖；
圖51係展示根據第一實施例之用於製造半導體裝置之方法之步驟之另一部分之一俯視圖；
圖52係展示根據第一實施例之用於製造半導體裝置之方法之步驟之另一部分之一橫截面圖；
圖53係展示根據第一實施例之用於製造半導體裝置之方法之步驟之另一部分之一俯視圖；
圖54係展示根據第一實施例之用於製造半導體裝置之方法之步驟之另一部分之一橫截面圖；
圖55係展示根據第一實施例之用於製造半導體裝置之方法之步驟之另一部分之一橫截面圖；
圖56係展示根據第一實施例之用於製造半導體裝置之方法之步驟之另一部分之一俯視圖；
圖57係展示根據第一實施例之用於製造半導體裝置之方法之步驟之另一部分之一俯視圖；
圖58係展示根據第一實施例之用於製造半導體裝置之方法之步驟之另一部分之一橫截面圖；
圖59係展示根據第一實施例之用於製造半導體裝置之方法之步驟之另一部分之一俯視圖；
圖60係展示根據第一實施例之用於製造半導體裝置之方法之步驟之另一部分之一俯視圖；
圖61係展示根據第一實施例之用於製造半導體裝置之方法之步驟之另一部分之一俯視圖；
圖62係展示根據第一實施例之用於製造半導體裝置之方法之步驟之另一部分之一俯視圖；
圖63係展示根據第一實施例之用於製造半導體裝置之方法之步驟之另一部分之一橫截面圖；
圖64係展示根據第一實施例之用於製造半導體裝置之方法之步驟之另一部分之一橫截面圖；
圖65係展示根據第一實施例之用於製造半導體裝置之方法之步驟之另一部分之一俯視圖；
圖66係展示根據第一實施例之用於製造半導體裝置之方法之步驟之另一部分之一橫截面圖；
圖67係展示根據第一實施例之用於製造半導體裝置之方法之步驟之另一部分之一俯視圖；
圖68係展示根據第一實施例之用於製造半導體裝置之方法之步驟之另一部分之一橫截面圖；
圖69係展示根據第一實施例之用於製造半導體裝置之方法之步驟之另一部分之一橫截面圖；
圖70係展示根據第一實施例之用於製造半導體裝置之方法之步驟之另一部分之一俯視圖；
圖71係展示根據第一實施例之用於製造半導體裝置之方法之步驟之另一部分之一俯視圖；及
圖72係展示根據第一實施例之用於製造半導體裝置之方法之步驟之另一部分之一橫截面圖。
10:導電層
11:記憶體單元
12:氧化物膜層
13:介電膜
14:柱狀體
15:介電膜
20:記憶體膜
21:導電層
30:氮化物膜層

Claims (20)

  1. 一種半導體裝置，其包括： 一第一導電層，其在一第一方向上像一板一樣延伸； 一第二導電層，其在與該第一方向相交之一第二方向上像一板一樣延伸；及 一第一記憶體膜，其以在該第一導電層與該第二導電層相交之一區域中在與該第一方向及該第二方向相交之一第三方向上夾置於該第一導電層與該第二導電層之間之一方式配置， 其中使用該第一導電層之一部分、該第一記憶體膜之一部分及該第二導電層之一部分，在該第一導電層與該第二導電層相交之該區域中以一弧形形狀組態一記憶體單元。
  2. 如請求項1之半導體裝置，其中該第一導電層與該第二導電層在該第一導電層與該第二導電層相交之該區域中以一弧形形狀重疊，且 該記憶體單元經組態在該第一導電層與該第二導電層以該弧形形狀重疊之一位置處。
  3. 如請求項1之半導體裝置，其中一金屬材料及一半導體材料之至少一者被用作該第二導電層之一材料。
  4. 如請求項1之半導體裝置，其中該第二導電層係一通道層。
  5. 如請求項1之半導體裝置，其中該第一記憶體膜經配置在該第二導電層之一上面側及一下面側之至少一者上。
  6. 如請求項1之半導體裝置，其中該第一記憶體膜以在該第一導電層與該第二導電層相交之該區域中環繞該第二導電層之一方式配置。
  7. 如請求項6之半導體裝置，其中該第一記憶體膜經進一步配置在未組態該記憶體單元之一區域中之該第二導電層之一上面側、一下面側及兩個側面之一者之一側上。
  8. 一種半導體裝置，其包括： 一柱狀體； 一第一導電層，其在與其中該柱狀體延伸之一方向相交之一第一方向上像一板一樣延伸，並沿與該柱狀體之一外邊緣之一部分對應之一第一邊緣部分延伸； 一第二導電層，其在與其中該柱狀體延伸之該方向及該第一方向相交之一第二方向上像一板一樣延伸，並沿該柱狀體之該第一邊緣部分延伸；及 一第一記憶體膜，其以在該第一導電層與該第二導電層相交處沿該柱狀體之該第一邊緣部分之一區域中在該柱狀體延伸之該方向上夾置於該第一導電層與該第二導電層之間之一方式配置。
  9. 如請求項8之半導體裝置，其進一步包括一第三導電層，其在與該第一導電層存在之一相同之平面中與該第一導電層分開配置，該第三導電層在該第一方向上像一板一樣延伸並沿與該柱狀體之該外邊緣之另一部分對應之一第二邊緣部分延伸， 其中該第二導電層進一步沿該柱狀體之該第二邊緣部分延伸，且 該第一記憶體膜進一步以在該第三導電層與該第二導電層相交處沿該柱狀體之該第二邊緣部分之一區域中在該柱狀體延伸之該方向上夾置於該第三導電層與該第二導電層之間之一方式配置。
  10. 如請求項9之半導體裝置，其中該第一導電層進一步沿與該柱狀體之該外邊緣之另一部分對應之一第三邊緣部分延伸， 該裝置進一步包括： 一第四導電層，其在與該第二導電層存在之一相同之平面中與該第二導電層分開配置，該第四導電層在該第二方向上像一板一樣延伸並沿該柱狀體之該第三邊緣部分延伸；及 一第二記憶體膜，其以在該第一導電層與該第四導電層相交處沿該柱狀體之該第三邊緣部分之一區域中在該柱狀體延伸之該方向上夾置於該第一導電層與該第四導電層之間之一方式配置。
  11. 如請求項10之半導體裝置，其中該第三導電層進一步沿與該柱狀體之該外邊緣之另一部分對應之一第四邊緣部分延伸， 該第四導電層進一步沿該柱狀體之該第四邊緣部分延伸，且 該第二記憶體膜進一步以在該第三導電層與該第四導電層相交處沿該柱狀體之該第四邊緣部分之一區域中在該柱狀體延伸之該方向上夾置於該第三導電層與該第四導電層之間之一方式配置。
  12. 如請求項8之半導體裝置，其中一金屬材料及一半導體材料之至少一者被用作該第二導電層之一材料。
  13. 如請求項8之半導體裝置，其中該第二導電層係一通道層。
  14. 如請求項8之半導體裝置，其中該第一記憶體膜以在該第一導電層與該第二導電層相交之沿該柱狀體之該第一邊緣部分之該區域中環繞該第二導電層之一方式配置。
  15. 如請求項10之半導體裝置，其中該第二記憶體膜以在該第一導電層與該第四導電層相交之沿該柱狀體之該第三邊緣部分之該區域中環繞該第四導電層之一方式配置。
  16. 如請求項8之半導體裝置，其中該第一記憶體膜經配置在該第二導電層在該第二方向上像一板一樣延伸而不沿該柱狀體之該外邊緣延伸之一區域中之該第二導電層之一上面側、一下面側及兩個側面之一者之一側上。
  17. 如請求項10之半導體裝置，其中該第二記憶體膜經配置在該第四導電層在該第二方向上像一板一樣延伸而不沿該柱狀體之該外邊緣延伸之一區域中之該第四導電層之一上面側、一下面側及兩個側面之一者之一側上。
  18. 如請求項10之半導體裝置，其中該第一記憶體膜在該第二導電層在該第二方向上像一板一樣延伸而不沿該柱狀體之該外邊緣延伸之一區域中經配置在與該第四導電層相對之一側面上，且不配置在該第二導電層之兩個側面之該第四導電層之一側上之一側面上。
  19. 如請求項18之半導體裝置，其中該第二記憶體膜在該第四導電層在該第二方向上像一板一樣延伸而不沿該柱狀體之該外邊緣延伸之一區域中經配置在與該第二導電層相對之一側面上，且不配置在該第四導電層之兩個側面之該第二導電層之一側上之一側面上。
  20. 一種半導體裝置，其包括： 一堆疊膜，其中堆疊不同膜類型之層； 複數個記憶體單元，其在該堆疊膜中配置成一陣列；及 複數個壁，其沿由該複數個記憶體單元中在一相同之平面上彼此相鄰之2×2個記憶體單元環繞之一區域之一框架配置，該複數個壁使該堆疊膜中該框架內之一部分與該框架外之一部分分離。
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