CN109037229B

CN109037229B - 一种半导体器件及其制造方法

Info

Publication number: CN109037229B
Application number: CN201810852517.1A
Authority: CN
Inventors: 沈淼; 张勇; 孙坚华; 姚兰; 李思晢; 杨号号; 王恩博; 魏勤香
Original assignee: Yangtze Memory Technologies Co Ltd
Current assignee: Yangtze Memory Technologies Co Ltd
Priority date: 2018-07-27
Filing date: 2018-07-27
Publication date: 2020-06-12
Anticipated expiration: 2038-07-27
Also published as: CN109037229A

Abstract

本发明提供一种半导体器件及其制造方法，在堆叠层中形成沟道孔以及沟道孔中的存储结构之后，形成阶梯结构，而后，通过同一光罩同时形成阶梯结构中的伪通孔以及栅线缝隙。这样，由于是在沟道孔及其中的存储结构形成之后再形成台阶的，使得阶梯结构不会受到沟道孔及存储结构制造工艺的影响，优化了台阶工艺，保证了器件性能，进而，通过同一光罩同时形成阶梯结构中的伪通孔以及栅线缝隙，这样减少了光罩的设计以及深槽刻蚀的工艺步骤，使得制造成本也有所降低。

Description

一种半导体器件及其制造方法

技术领域

本发明涉及半导体器件领域，特别涉及一种半导体器件及其制造方法。

背景技术

NAND器件是具有功耗低、质量轻且性能佳的非易失存储产品，在电子产品中得到了广泛的应用。

平面结构的NAND器件已近实际扩展的极限，为了进一步的提高存储容量，降低每比特的存储成本，提出了3D结构的NAND存储器件。而在3D NAND器件的制造工艺中，希望降低制造成本的同时，还能兼顾器件的性能不受影响。

发明内容

有鉴于此，本发明的目的在于提供一种半导体器件及其制造方法，降低制造成本，同时确保器件性能。

为实现上述目的，本发明有如下技术方案：

一种半导体器件的制造方法，其特征在于，包括：

提供衬底，所述衬底上形成有堆叠层，所述堆叠层包括存储区和所述存储区周围的台阶区，所述存储区中形成有贯穿所述堆叠层的沟道孔，所述沟道孔中形成有存储结构，所述堆叠层为绝缘层与牺牲层交替层叠的叠层；

在所述台阶区上形成阶梯结构；

通过同一光罩同时在所述阶梯结构中形成伪通孔以及在所述堆叠层中形成栅线缝隙；

进行所述伪通孔的填充；

利用所述栅线缝隙去除所述牺牲层。

所述伪通孔的图案中的最小几何尺寸小于所述栅线缝隙的图案中的最小几何尺寸；则，

可选地，所述进行所述伪通孔的填充，包括：

填充所述伪通孔形成伪沟道，同时，在所述栅线缝隙的侧壁上形成与所述伪沟道相同材料的第一覆盖层；

去除所述第一覆盖层，同时，去除部分厚度的伪沟道，从而在所述伪沟道上部形成凹部。

可选地，在所述利用所述栅线缝隙去除所述牺牲层之后，还包括：

形成替代所述牺牲层的栅电极，在形成所述栅电极的工艺中同时在所述凹部上进行相同的工艺；

在所述栅线缝隙中形成导电层，在形成所述导电层的工艺中同时在所述凹部上进行相同的工艺。

可选地，填充所述栅线缝隙以及所述凹部之后，还包括：

进行平坦化工艺，以将凹部去除。

可选地，所述伪通孔为圆形或条形。

可选地，所述堆叠层的形成方法包括：

依次形成多个子堆叠层，所述子堆叠层为绝缘层与牺牲层交替层叠的叠层，各所述子堆叠层中形成有贯穿子堆叠层的子沟道孔，后一子堆叠层中的子沟道孔设置于前一子堆叠层中的子沟道孔之上，以形成堆叠层以及堆叠层中的沟道孔；

在所述沟道孔中形成存储结构。

本申请还提出了一种半导体器件，包括：

衬底；

所述衬底上绝缘层与栅电极交替层叠的堆叠层，所述堆叠层包括存储区以及所述存储区侧面的台阶区，所述台阶区上形成有阶梯结构；

所述存储区中贯穿所述堆叠层的沟道孔，以及填充所述沟道孔的存储结构；

贯穿所述堆叠层的栅线缝隙，以及填充所述栅线缝隙的导电层；

贯穿所述阶梯结构的伪通孔，以及填充所述伪通孔的伪沟道，所述栅线缝隙与所述伪通孔同时形成。

可选地，所述伪沟道的上部为凹部，所述凹部中的填充材料与所述导电层的材料至少部分相同。

可选地，所述凹部内壁上还形成有至少与所述栅电极部分相同材料的覆盖层。

可选地，所述凹部的深度基本为所述伪通孔宽度的一半。

可选地，所述凹部的深度范围为100-200nm。

本发明实施例提供的半导体器件及其制造方法，在堆叠层中形成沟道孔以及沟道孔中的存储结构之后，形成阶梯结构，而后，通过同一光罩同时形成阶梯结构中的伪通孔以及栅线缝隙。这样，由于是在沟道孔及其中的存储结构形成之后再形成台阶的，使得阶梯结构不会受到沟道孔及存储结构制造工艺的影响，优化了台阶工艺，保证了器件性能，进而，通过同一光罩同时形成阶梯结构中的伪通孔以及栅线缝隙，这样减少了光罩的设计以及深槽刻蚀的工艺步骤，使得制造成本也有所降低。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1示出了根据本发明实施例的制造方法的流程示意图；

图2示出了根据本发明实施例的制造方法中形成堆叠层的俯视示意图；

图3-图7示出了根据本发明实施例的制造方法形成半导体器件的过程中半导体器件的沿图2中AA向的剖面结构示意图；

图8示出了根据本发明实施例的制造方法中形成栅线缝隙的俯视示意图；

图9-13示出了根据本发明实施例的制造方法形成半导体器件的过程中半导体器件的沿图8中BB向的剖面结构示意图。

具体实施方式

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。

在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其他不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广，因此本发明不受下面公开的具体实施例的限制。

其次，本发明结合示意图进行详细描述，在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。

为了降低制造成本，同时确保器件性能，本申请实施例提出了一种半导体器件及其制造方法，在堆叠层中形成沟道孔以及沟道孔中的存储结构之后，形成台阶，而后，通过同一光罩同时形成台阶中的伪通孔以及栅线缝隙。这样，由于是在沟道孔及其中的存储结构形成之后再形成阶梯结构的，使得阶梯结构不会受到沟道孔及存储结构制造工艺的影响，优化了台阶工艺，保证了器件性能，进而，通过同一光罩同时形成阶梯结构中的伪通孔以及栅线缝隙，这样减少了光罩的设计以及深槽刻蚀的工艺步骤，使得制造成本也有所降低。

本申请实施例适用于3D NAND器件的制造工艺，在具体的应用中，可以适用于基于单个堆叠形成3D NAND器件的制造工艺，尤其适用于基于多个堆叠形成3D NAND器件的制造工艺，其中，单个堆叠是指形成交替层叠的堆叠层之后，在该堆叠层中形成3D NAND器件，多个堆叠是指依次形成多个层叠在一起的具有沟道孔的子堆叠层，利用该堆叠的子堆叠层形成3D NAND器件。

为了便于理解本申请的技术方案和技术效果，以下将以多个堆叠的实施例为例，结合流程图以及制造过程中的附图对该实施例进行详细的说明。

参考图1，在步骤S01，提供衬底10，所述衬底10上形成有堆叠层11，所述堆叠层11包括存储区101和所述存储区101周围的台阶区102，所述存储区101中形成有贯穿所述堆叠层11的沟道孔20，所述沟道孔20中形成有存储结构22，所述堆叠层11为绝缘层1101、2101与牺牲层1102、2102交替层叠的叠层，参考图2-6所示。

在本申请实施例中，衬底10为半导体衬底，例如可以为Si衬底、Ge衬底、SiGe衬底、SOI(绝缘体上硅，Silicon On Insulator)或GOI(绝缘体上锗，Germanium On Insulator)等。在其他实施例中，所述半导体衬底还可以为包括其他元素半导体或化合物半导体的衬底，例如GaAs、InP或SiC等，还可以为叠层结构，例如Si/SiGe等，还可以其他外延结构，例如SGOI(绝缘体上锗硅)等。在该具体的实施例中，所述衬底10为体硅衬底。

参考图2所示，为衬底10上堆叠层的俯视图，堆叠层10包括存储区101和台阶区102，存储区101用于形成存储单元，台阶区102用于形成台阶，台阶的每个台阶面将用于形成接触。在一些实施例中，存储区101为器件区域的中央区域，台阶区为中央区域外围区域。

在本实施例中，堆叠层11形成方法包括：依次在衬底上形成多个子堆叠层，每个子堆叠层为绝缘层与牺牲层交替层叠的叠层，各子堆叠层中都形成有贯穿该子堆叠层的子沟道孔，且后一子堆叠层中的子沟道孔设置于前一子堆叠层中的子沟道孔之上，这样，多个子堆叠层就构成了整个堆叠层，各子沟道孔构成了贯穿整个堆叠层的沟道孔。在3D NAND存储器件的结构中，根据垂直方向形成的堆叠层的层数来确定存储单元的个数，堆叠层的层数越多，垂直方向上存储单元的个数越大，则存储器的集成度越高，这对堆叠层的形成以及其中用于形成存储单元的沟道孔的形成提出挑战，而通过多个子堆叠层形成堆叠层及沟道孔，有利于形成更多的层数的堆叠层，并可以通过多次刻蚀各子堆叠层来形成沟道孔，从而，进一步提高存储集成度。

以两个子堆叠为例来说明具体的形成步骤，具体的，参考图3所示，首先，可以在衬底10上形成底层氧化物层12，例如可以通过热氧化工艺来形成。而后，可以通过依次沉积第一牺牲层1102和第一绝缘层1101来形成第一子堆叠层110，其中，牺牲层1102将在后续的工艺中被去除掉，进而形成替代该牺牲层1102的栅电极，该绝缘层1101将上下两层栅电极间隔开。接着，可以通过刻蚀工艺对第一子堆叠层110进行刻蚀，形成贯穿第一子堆叠层110的第一子沟道孔120。这样，就形成了其中形成有第一子沟道孔120的第一子堆叠层110。

接着，参考图4所示，在第一子堆叠层110上继续形成第二子堆叠层210，可以通过依次沉积第二绝缘层2101和第二绝缘层2102来形成该第二子堆叠层210，这样，第一子堆叠层110和第二子堆叠层210就构成了整个堆叠层11，参考图5所示，而后，可以通过刻蚀工艺对第二子堆叠层210进行刻蚀，形成贯穿第二子堆叠层210的第二子沟道孔220，该第二子沟道孔220对位设置于第一子沟道孔120之上，这样，第二子沟道孔220和第一子沟道孔210就形成了贯穿整个堆叠层11的沟道孔20。

可以根据具体的工艺及设计需要，选择以上第一牺牲层1102和第二牺牲层2102的材料以及层数，在一个实施例中，第一牺牲层1102和第二牺牲层2102例如可以为氮化硅(Si₃N₄)，第一绝缘层1101和第二绝缘层2101例如可以为氧化硅(SiO₂)，牺牲层的层数例如可以为32层或64层等。

通常地，在沟道孔中形成存储结构之前，还需要在沟道孔的底部形成外延层(图未示出)，可以通过外延生长来形成该外延层，外延层用于形成沟道孔中一串存储单元的底部选通管。

而后，参考图6所示，在沟道孔20中形成存储结构22。该存储结构22为NAND器件实现存储的存储层，通常地，存储结构22包括栅电介质层和沟道层(图未具体示出)，栅电介质层包括遂穿层、电荷存储层以及阻挡层。在具体的实施中，栅电介质层可以为ONO结构，即氧化硅-氮化硅-氧化硅的叠层结构，可以在沟道孔20的侧壁上依次形成阻挡层、电荷存储层和遂穿层，形成的栅电介质层可以沉积于沟道孔的侧壁上以及部分的底壁上，从而形成截面为L形的栅电介质层。而后，在沟道孔的内壁上形成沟道层，沟道层可以包括半导体材料，例如可以为多晶硅或非晶硅等，沟道层覆盖沟道孔侧壁上的栅电介质层，同时底部与沟道孔底部的外延层接触。最后，可以在沟道层之间填充绝缘材料，例如填充氧化硅。这样，就在堆叠层11的沟道孔20中形成了存储结构22。

以上描述了两个子堆叠形成堆叠层的示例，可以理解的是，此处仅为示例，在其他的实施例中，可以重复上述形成第二子堆叠层的步骤，形成层叠更多的子堆叠层的堆叠层，此处不再赘述。

此外，在另外的实施例中，堆叠层还可以是非堆叠形成的，仅在形成一个堆叠层之后，形成贯通的沟道孔以及在沟道孔中形成存储结构，具体的实现参照上述步骤，此处不再赘述。

在步骤S02，在台阶区102上形成阶梯结构30，参考图7。

可以通过一次或多次刻蚀工艺，将每一个叠层的台阶区102部分地去除，每一个叠层是指相邻的一牺牲层和一绝缘层，其中，去除的部分呈阶梯变化，从而，使得阶梯结构30中的每个台阶面都有未被上一叠层覆盖的部分，该台阶面则用于后续形成接触，为该台阶面相应的存储区中的存储单元提供电信号。

形成堆叠层，尤其是多个子堆叠而形成的堆叠层及存储结构的工艺中，要通过多次刻蚀以及多种材料的沉积，工序复杂，在完成存储结构的步骤之后形成阶梯结构，可以避免这些工序对阶梯结构的影响，优化台阶工艺，提高器件性能。

在步骤S03，通过同一光罩同时在所述阶梯结构30中形成伪通孔40以及在所述堆叠层中形成栅线缝隙50，参考图8和图9所示。

在步骤S04，进行伪通孔40的填充，参考图10-11所示。

在步骤S05，利用栅线缝隙50去除牺牲层1102、2102，参考图12所示。

伪通孔40通常形成在阶梯结构与存储区交界的区域，该伪通孔40并不用于形成存储单元，而是在填充之后形成伪沟道，而是在后续去除牺牲层时对堆叠层尤其是台阶区起到支撑作用，避免由于牺牲层的去除而出现堆叠层的塌陷。

栅线缝隙50沿预定方向延伸并贯穿至堆叠层10的底部，至少将堆叠层10中的牺牲层的侧壁暴露出来，该栅线缝隙50通常可以为沿字线方向延伸的深沟槽，将存储区间隔成几个块存储区，在后续的制造工艺中，通过该栅线缝隙50，可以将堆叠层中的牺牲层去除，同时替换为栅电极。

在本申请实施例中，通过同一光罩同时形成该伪通孔以及栅线缝隙，也就是说，伪通孔和栅线缝隙的光刻用图形设计在同一张光罩上，这样，可以通过一次成形工艺形成伪通孔和栅线缝隙，而无需通过两次成形工艺分别来形成。具体的，在一次成形工艺中，可以先沉积硬掩膜层，并利用光刻工艺将光罩上的伪通孔和栅线缝隙图案转移至硬掩膜层中，而后，在硬掩膜层的掩蔽下，进行刻蚀，从而同时在阶梯结构30中形成伪通孔40以及在堆叠层中形成栅线缝隙50，最后，去除硬掩膜层，参考图8和图9所示。在本申请实施例中，伪通孔40的形状可以不做特别的限定，优选地，例如可以为圆形或条形。

在利用栅线缝隙50去除牺牲层之前，将伪通孔进行填充，参考图11所示，从而形成伪沟道42，在去除牺牲层时，该伪沟道用于对堆叠层起到支撑作用。填充的材料可以为单层或多层，且至少形成在伪通孔壁上的材料为绝缘材料，且对堆叠层中的牺牲层具有刻蚀选择性，在一个示例中，填充材料例如可以为多层材料，包括形成在伪通孔壁上的氧化硅层以及填充在伪通孔中的氮化硅或多晶硅等，以加强对堆叠层的侧墙的支撑作用。

而后，则可以利用栅线缝隙50，去除牺牲层1102、2102，参考图12所示。可以通过湿法腐蚀，利用进入栅线缝隙50的酸液腐蚀去除牺牲层1102、2102，在去除牺牲层1102、2102之后，如图12所示，原牺牲层1102的区域为镂空结构，由伪沟道以及沟道孔对整个镂空的堆叠层起到支撑作用。

在本申请实施例中，由于是在沟道孔及其中的存储结构形成之后再形成台阶的，使得阶梯结构不会受到沟道孔及存储结构制造工艺的影响，优化了台阶工艺，保证了器件性能，进而，通过同一光罩同时形成阶梯结构中的伪通孔以及栅线缝隙，这样减少了光罩的设计以及深槽刻蚀的工艺步骤，使得制造成本也有所降低。

而为了进一步提高工艺的集成度，可以对伪通孔以及栅线缝隙的图案的几何尺寸做一定的限定，更优地，伪通孔的图案中的最小几何尺寸小于栅线缝隙的图案中的最小几何尺寸，该最小几何尺寸是指可以衡量图案尺寸的所有尺寸中的最小值，例如栅线缝隙和伪通孔都为条形时，该最小尺寸即为条形图案的最短边，而当伪通孔为圆形时，该最小尺寸即为圆形的半径。采用这样的设置，使得伪通孔和栅线缝隙在同一沉积工艺中的填充效果不同，当伪通孔填充满时，而栅线缝隙仅在内壁上形成覆盖层。

具体的，进行伪通孔的填充的步骤，包括：

S031，填充所述伪通孔形成伪沟道42，同时，在所述栅线缝隙50的侧壁上形成与所述伪沟道42相同材料的第一覆盖层52，参考图10所示。

S032，去除所述第一覆盖层52，同时，去除部分厚度的伪沟道42，从而在所述伪沟道42上部形成凹部44，参考图11所示。

由于伪通孔40的图案中的最小几何尺寸小于栅线缝隙50的图案中的最小几何尺寸，在进行伪通孔40填充后，栅线缝隙50并不会被完全填充，而是仅在其内壁上形成一层第一覆盖层52，由于是在相同的加工工艺中形成，例如沉积工艺，该第一覆盖层52具有与伪沟道相同的材料。而后，在刻蚀工艺中，将完全去除第一覆盖层52，也是由于几何尺寸差异的缘故，完全去除第一覆盖层52的同时，仅会去除基本上等同于第一覆盖层52的厚度的部分伪沟道，这样，就会在伪沟道42上部形成凹部44。由于该凹部是去除栅线缝隙50侧壁的覆盖层而形成的，该覆盖层是在填充伪通孔的同时形成的，因此，该凹部深度基本为所述伪通孔宽度的一半，伪通孔为圆形时，该宽度为圆形伪通孔的直径，伪通孔为长条形时，该宽度为长条形伪通孔的较长边长。在一些具体的应用中，该凹部的深度范围可以为100-200nm。

可以理解的是，由于去除栅线缝隙上覆盖层的工艺的差异，形成的凹部的形貌可以有所不同，在一些应用中，形成的凹部的形貌可以为下部较窄而上部较宽的形貌，此处较窄和较宽是相对于该两部分而言的，下部较窄部分可以为类似于倒梯形的形貌，上部较宽部分可以为基本与伪通孔的形貌。

这样，在填充伪通孔的过程中，并不需要对伪通孔以及栅线缝隙做分别的处理，仅通过几何尺寸上的设置，就可以通过自对准的方式实现伪通孔的填充，大大减少了工艺步骤并降低了工艺实现的难度，进一步提高工艺集成度以及可实现性。

对于上述形成的凹部44，可以对其进行进一步的处理，例如平坦化以消除该凹部，也可以并不做特别的处理，而是随后续形成替代的栅电极以及填充栅线缝隙的工艺一同执行相同的工艺。

具体的，在步骤S06，形成替代牺牲层的栅电极，形成所述栅电极的工艺同时在所述凹部44上进行；以及，在所述栅线缝隙50中形成导电层，形成所述导电层的工艺同时在所述凹部44上进行，参考图13所示。

栅电极可以是多层结构，例如可以包括扩散阻挡层62以及电极层64，扩散阻挡层62例如可以为TiN、WN、TaN等中的一种或组合，电极层64例如可以包括金属、多晶硅或者金属硅化物等，金属例如可以为钨(W)，金属硅化物材料例如可以为包括从钴(Co)、镍(Ni)、铪(Hf)、铂(Pt)、钨和钛(Ti)等中选择的金属的硅化物材料。为了进一步提高阻挡效果，可以在栅电极形成之前先形成一高k阻挡层(图未示出)，即高k材料的阻挡层，例如可以为：铝氧化物(Al₂O₃)、钽氧化物(Ta₂O₃)、二氧化钛(TiO₂)、钇氧化物(Y₂O₃)、二氧化锆(ZrO₂)、硅酸锆(ZrSi_xO_y)、铪氧化物(HfO₂)、硅酸铪(HfSi_xO_y)、镧氧化物(La₂O₃)、镧铝氧化物(LaAl_xO_y)、镧铪氧化物(LaHf_xO_y)、铪铝氧化物(HfAl_xO_y)和镨氧化物(Pr₂O₃)等，避免栅电极中金属的扩散。

在形成栅电极的工艺的同时，该凹部44也会同时进行相同的工艺。在一个具体的示例中，依次进行高k阻挡层、扩散阻挡层62以及电极层64的沉积，则替代牺牲层的位置处形成了高k阻挡层以及由扩散阻挡层62和电极层64组成的栅电极，在凹部44的侧壁上也依次沉积有高k阻挡层材料的第二覆盖层(图未示出)、扩散阻挡层材料的第三覆盖层441以及电极层材料的第四覆盖层442，参考图13所示。

接着，在栅线缝隙50中形成导电层，通常地，在栅线缝隙50下的衬底中还预先形成有掺杂区(图未示出)，该导电层则形成在掺杂区之上。可以理解的是，在形成栅电极之后，在栅线缝隙50的侧壁上也会形成有部分的栅电极的材料，在形成导电层的工艺中，首先，可以通过栅线缝隙的去除工艺，将该部分去除，可以理解的是，栅线缝隙的去除工艺中，凹部44中的这些覆盖层可能会被一并去除或者还有部分被留存下来。而后，进行栅线缝隙的填充并进行平坦化工艺，填充的导电层材料例如多晶硅或非晶硅等，这样，在栅线缝隙50中形成了导电层，同时，在凹部中也填充了与导电层相同材料的填充层443，参考图13所示。这样，虽然在上述步骤中，在伪沟道上形成了凹部，但并无需对其做额外的工艺处理，在常规的栅电极以及导电层填充的工艺中即可以实现对凹部的处理。填充后的凹部可以保留，或者进一步地，也可以在平坦化工艺中，将该凹部一并去除。

以上对本申请实施例进行详细的描述，此外，本申请还提供了由上述实施例形成的半导体器件，参考图1、图7以及图8、图13所示，该半导体器件包括：

衬底10；

所述衬底10上绝缘层1101、2101与栅电极交替层叠的堆叠层，所述堆叠层包括存储区101以及所述存储区侧面的台阶区102，所述台阶区102上形成有阶梯结构；

所述存储区101中贯穿所述堆叠层10的沟道孔20，以及填充所述沟道孔20的存储结构22；

贯穿所述堆叠层10的栅线缝隙50，以及填充所述栅线缝隙50的导电层；

贯穿所述阶梯结构的伪通孔40，以及填充所述伪通孔40的伪沟道，所述栅线缝隙50与所述伪通孔40同时形成。

从上述制造方法实施例中可以知道，所述伪沟道的上部为凹部44，所述凹部44中的填充材料与所述导电层的材料至少部分相同。

伪通孔上部的凹部中的填充材料有可能会被全部或部分去除，因此，在形成的器件中，所述伪通孔的凹部44内壁上还可以形成有至少与所述栅电极部分相同材料的覆盖层。

所述凹部44的深度基本为所述伪通孔40宽度的一半。

所述凹部44的深度范围为100-200nm。

本说明书中的各个实施例均采用递进的方式描述，各个实施例之间相同相似的部分互相参见即可，每个实施例重点说明的都是与其他实施例的不同之处。尤其，对于器件实施例而言，由于其是通过方法实施例而获得的器件结构，所以描述得比较简单，相关之处参见方法实施例的部分说明即可。

以上所述仅是本发明的优选实施方式，虽然本发明已以较佳实施例披露如上，然而并非用以限定本发明。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案做出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何的简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。

Claims

1.一种半导体器件的制造方法，其特征在于，包括：

在所述台阶区上形成阶梯结构；

进行所述伪通孔的填充；

利用所述栅线缝隙去除所述牺牲层。

2.根据权利要求1所述的制造方法，其特征在于，所述伪通孔的图案中的最小几何尺寸小于所述栅线缝隙的图案中的最小几何尺寸；则，

所述进行所述伪通孔的填充，包括：

3.根据权利要求2所述的制造方法，其特征在于，在所述利用所述栅线缝隙去除所述牺牲层之后，还包括：

4.根据权利要求3所述的制造方法，其特征在于，填充所述栅线缝隙以及所述凹部之后，还包括：

进行平坦化工艺，以将凹部去除。

5.根据权利要求1所述的制造方法，其特征在于，所述伪通孔为圆形或条形。

6.根据权利要求1-5中任一项所述的制造方法，其特征在于，所述堆叠层的形成方法包括：

在所述沟道孔中形成存储结构。

7.一种半导体器件，其特征在于，包括：

衬底；

8.根据权利要求7所述的器件，其特征在于，所述伪沟道的上部为凹部，所述凹部中的填充材料与所述导电层的材料至少部分相同。

9.根据权利要求8所述的器件，其特征在于，所述凹部内壁上还形成有至少与所述栅电极部分相同材料的覆盖层。

10.根据权利要求8-9中任一项所述的器件，其特征在于，所述凹部的深度基本为所述伪通孔宽度的一半。

11.根据权利要求8-9中任一项所述的器件，其特征在于，所述凹部的深度范围为100-200nm。