CN111463211B - 三维存储器及其制备方法 - Google Patents
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Abstract
本申请提供一种三维存储器及其制备方法。所述三维存储器包括：形成于衬底上的若干间隔排布的存储单元区；形成于衬底上且位于各存储单元区周围的台阶区；形成于相邻的台阶区之间的虚拟堆叠结构；以及，填充在相邻的台阶区和虚拟堆叠结构之间的填充材料层，其中，填充材料层覆盖相邻的台阶区和虚拟堆叠结构以及相邻的台阶区和虚拟堆叠结构之间的衬底。本申请的三维存储器解决了现有技术中由于存储单元区边界被挤压变形而造成对准偏移，从而导致上下层的沟道孔难以对准，影响三维存储器的电学性能，使得三维存储器的良率降低的问题。
Description
技术领域
本申请涉及半导体技术领域，具体涉及一种三维存储器及其制备方法。
背景技术
三维(3D)存储器包括3D NOR(或非)存储器和3D NAND(3D与非)存储器。与3D NOR存储器相比，3D NAND存储器中的写入速度快，擦除操作简单，并且体积小、容量大，单位面积存储密度高，从而能够实现更小的存储单元以达到更高的存储密度。因此，采用NAND结构的三维存储器获得了广泛的应用。
随着3D NAND技术的发展，需要更深的沟道孔(Channel hole，CH)刻蚀。通过两次堆叠工艺形成CH的刻蚀工艺非常适合刻蚀负载平衡。但是，上层CH和下层CH的对准(Overlay)逐渐成为三维存储器存储性能的关键因素。而在三维存储器的制备中，主要是通过在衬底上形成堆叠结构，接着沿衬底平面方向上将堆叠结构划分为若干间隔排列的存储单元区，然后在存储单元区的周围形成台阶区，以及在相邻的存储单元区和台阶区之间形成填充材料层。而由于工艺原因，填充材料层在后续的高温退火工艺中极易发生变形，从而对存储单元区的边界造成挤压。此外，由于存储单元区的顶部图案为大尺寸块状区域(Giant Block，GB)，在光刻工艺中经常作为对准标记物使用；一旦存储单元区边界被挤压变形，将直接造成对准偏移，从而导致上下层的CH难以对准，影响三维存储器的电学性能，使得三维存储器的良率降低。
发明内容
鉴于此，本申请提供了一种三维存储器及其制备方法，以解决现有技术中由于存储单元区边界被挤压变形而造成对准偏移，从而导致上下层的沟道孔难以对准，影响三维存储器的电学性能，使得三维存储器的良率降低的问题。
第一方面，本申请提供一种三维存储器，包括：
形成于衬底上的若干间隔排布的存储单元区；
形成于所述衬底上且位于各存储单元区周围的台阶区；
形成于相邻的所述台阶区之间的虚拟堆叠结构；以及，
填充在相邻的所述台阶区和所述虚拟堆叠结构之间的填充材料层，其中，所述填充材料层覆盖相邻的所述台阶区和所述虚拟堆叠结构以及相邻的所述台阶区和所述虚拟堆叠结构之间的衬底。
一种可能的实施方式中，所述虚拟堆叠结构的中心线与相邻的所述存储单元区的中心线的连线的中点重合。
一种可能的实施方式中，所述虚拟堆叠结构的顶面与所述填充材料层的顶面共面。
一种可能的实施方式中，所述虚拟堆叠结构包括虚拟存储单元区和位于所述虚拟存储单元区周围的虚拟台阶区，所述虚拟台阶区的至少一侧形成虚拟台阶结构。
一种可能的实施方式中，所述存储单元区设有多个贯穿所述存储单元区的存储沟道结构，所述台阶区设有多个贯穿所述台阶区的虚拟沟道结构。
一种可能的实施方式中，所述虚拟堆叠结构设有多个贯穿所述虚拟堆叠结构的虚拟沟道孔，多个所述虚拟沟道孔间隔分布于所述虚拟存储单元区和所述虚拟台阶区。
一种可能的实施方式中，所述虚拟堆叠结构包括第一虚拟堆叠结构和第二虚拟堆叠结构，所述第一虚拟堆叠结构设于所述衬底的表面，所述第二虚拟堆叠结构设于所述第一虚拟堆叠结构背离所述衬底的表面；
每一所述虚拟沟道孔均包括第一子沟道孔和第二子沟道孔，所述第一子沟道孔贯穿所述第一虚拟堆叠结构，所述第二子沟道孔贯穿所述第二虚拟堆叠结构且与所述第一子沟道孔连通。
一种可能的实施方式中，所述三维存储器还包括多个栅缝隙，所述多个栅缝隙贯穿所述存储单元区。
一种可能的实施方式中，所述三维存储器还包括多个虚拟栅缝隙，多个所述虚拟栅缝隙间隔设置于所述虚拟堆叠结构且每一所述虚拟栅缝隙均贯穿所述虚拟堆叠结构，或者，多个所述虚拟栅缝隙间隔设置于所述虚拟堆叠结构和所述填充材料层，且分别贯穿所述虚拟堆叠结构和所述填充材料层。
一种可能的实施方式中，所述填充材料层还设有多个贯穿所述填充材料层的虚拟导电接触孔，且位于同一列的多个所述虚拟导电接触孔间隔设置。
一种可能的实施方式中，所述填充材料层还设有贯穿所述填充材料层的切割槽，所述切割槽与所述虚拟堆叠结构间隔设置。
第二方面，本申请还提供一种三维存储器的制备方法，包括：
在衬底的表面同时形成若干间隔排布的存储单元区、位于各所述存储单元区周围的台阶区，以及各所述台阶区之间的虚拟堆叠结构；以及，
在相邻的所述台阶区和所述虚拟堆叠结构之间填充填充材料层，其中，所述填充材料层覆盖相邻的所述台阶区和所述虚拟堆叠结构以及相邻的所述台阶区和所述虚拟堆叠结构之间的衬底。
一种可能的实施方式中，所述在衬底的表面形成各所述台阶区之间的虚拟堆叠结构包括：
在所述衬底的表面形成位于各所述台阶区之间的第一虚拟堆叠结构；以及，
在所述第一虚拟堆叠结构背离所述衬底的表面形成第二虚拟堆叠结构。
一种可能的实施方式中，在所述在所述衬底的表面形成位于各所述台阶区之间的第一虚拟堆叠结构之后，以及在所述在所述第一虚拟堆叠结构背离所述衬底的表面形成第二虚拟堆叠结构之前，所述方法包括：
刻蚀所述第一虚拟堆叠结构以形成贯穿所述第一虚拟堆叠结构的第一子沟道孔。
一种可能的实施方式中，所述在所述第一虚拟堆叠结构背离所述衬底的表面形成第二虚拟堆叠结构之后，所述方法包括：
在所述第二虚拟堆叠结构的对准所述第一子沟道孔的位置刻蚀所述第二虚拟堆叠结构，以形成贯穿所述第二虚拟堆叠结构的第二子沟道孔，其中，所述第二子沟道孔的底部与所述第一子沟道孔的顶部连通。
本申请的三维存储器通过设置虚拟堆叠结构，使虚拟堆叠结构替代大部分需填充有填充材料层的空间，进而使相邻两个存储单元区之间的填充材料层的体积可以大幅度减小，从而能够将因填充材料层在后续的高温退火工艺中发生变形而造成的影响降低到最小，使得存储单元区的边界不易被挤压变形，减小局部应力对于存储单元区的沟道孔的影响，不易因产生移位而造成对准偏移，便于进行后续的对准工艺，能够使得后续的牺牲层中填充栅极金属的工艺不易产生漏电流，提高三维存储器的电学性能和良率。
附图说明
为了更清楚地说明本申请的技术方案，下面将对实施方式中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以如这些附图获得其他的附图。
图1是现有技术中的三维存储器的剖面示意图；
图2是本申请提供的三维存储器的结构示意图；
图3是图2所示的三维存储器的一种俯视示意简图；
图4是图3所示的三维存储器的剖面示意图；
图5是图2所示的三维存储器的另一种俯视示意简图；
图6是图5所示的三维存储器的一种剖面示意图；
图7是图2所示的三维存储器的一种剖面示意图；
图8是图2所示的三维存储器的又一种俯视示意简图；
图9是图8所示的三维存储器的剖面示意图；
图10是图2所示的三维存储器的再一种俯视示意简图；
图11是本申请提供的一种三维存储器的制备方法的流程示意图。
具体实施方式
下面将参照附图更详细地描述本申请的具体实施方式。虽然附图中显示了本申请的示例性实施方式，但应当理解的是，还可以采用不同于在此描述的其他方式来实施本申请，因此，本申请不受下面这些实施方式的限制。
三维(3D)存储器包括3D NOR(或非)存储器和3D NAND(3D与非)存储器。与3D NOR存储器相比，3D NAND存储器中的写入速度快，擦除操作简单，并且体积小、容量大，单位面积存储密度高，从而能够实现更小的存储单元以达到更高的存储密度。因此，采用NAND结构的三维存储器获得了广泛的应用。
随着3D NAND技术的发展，需要更深的沟道孔(Channel hole，CH)刻蚀。通过两次堆叠工艺形成CH的刻蚀工艺非常适合刻蚀负载平衡。但是，上层CH和下层CH的对准(Overlay)逐渐成为三维存储器存储性能的关键因素。而在三维存储器的制备中，如图1所示，主要通过在衬底上形成堆叠结构，沿衬底平面方向上将堆叠结构划分为若干间隔排列的存储单元区，并在存储单元区的周围形成台阶区，以及在相邻的存储单元区和台阶区之间形成填充材料层。而由于工艺原因，填充材料层在后续的高温退火工艺中极易发生变形，从而对存储单元区的边界造成挤压。此外，由于存储单元区的顶部图案为大尺寸块状区域(Giant Block，GB)，在光刻工艺中经常作为对准标记物使用；一旦存储单元区边界被挤压变形，将直接造成对准偏移，从而导致上下层的CH难以对准，影响三维存储器的电学性能，使得三维存储器的良率降低。
鉴于此，请参阅图2，本申请提供一种三维存储器100，三维存储器100包括：形成于衬底10上的若干间隔排布的存储单元区21；形成于衬底10上且位于各存储单元区21周围的台阶区22；形成于相邻的台阶区22之间的虚拟堆叠结构40；以及填充在相邻的台阶区22和虚拟堆叠结构40之间的填充材料层30，其中，填充材料层30覆盖相邻的台阶区22和虚拟堆叠结构40以及相邻的台阶区22和虚拟堆叠结构40之间的衬底10。
可以理解的是，由于每一虚拟堆叠结构40均形成于两个相邻的台阶区22之间，且每一虚拟堆叠结构40均与相邻的两个台阶区22间隔设置，由此，虚拟堆叠结构40与台阶区22之间产生了无堆叠结构的留白区域，设置填充材料层40以填充此留白区域，使得虚拟堆叠结构40能够位于填充填充材料层30内，从而保证三维存储器100的结构稳定性和可靠性。
通过设置虚拟堆叠结构40，使虚拟堆叠结构40替代大部分需填充有填充材料层30的空间，进而使相邻两个存储单元区21之间的填充材料层30的体积可以大幅度减小，从而能够将因填充材料层30在后续的高温退火工艺中发生变形而造成的影响降低到最小，使得存储单元区21的边界不易被挤压变形，减小局部应力对于存储单元区21的沟道孔的影响，不易因产生移位而造成对准偏移，便于进行后续的对准工艺，提高三维存储器100的电学性能和良率。
一种可能的实施方式中，形成于衬底10上的若干间隔设置的存储单元区21、台阶区22和虚拟堆叠结构40可以通过分割一堆叠结构20而形成。
本申请的实施例中，衬底10为半导体衬底。举例而言，衬底10可以为单晶硅(Si)衬底、单晶锗(Ge)衬底、绝缘体上硅(Silicon On Insulator，SOI)衬底或绝缘体上锗(Germanium On Insulator，GOI)衬底等。衬底10还可以为P型掺杂衬底或N型掺杂衬底。可以根据实际需求选择合适的材料作为衬底10，本申请对此不做具体限制。当然，其他实施例中，衬底10的材料还可以为包括其他元素的半导体或化合物。举例而言，衬底10可以为砷化镓(gallium arsenide，GaAs)衬底、磷化铟(Indium phosphide，InP)衬底或碳化硅(SiC)衬底等。
请一并参阅图2和图4，衬底10上设有堆叠结构20。一种可能的实施方式中，堆叠结构20可以包括第一堆叠结构23和第二堆叠结构24，第一堆叠结构23设于衬底10的表面，第二堆叠结构24设于第一堆叠结构23背离衬底10的表面。通过设置上下两层的堆叠结构，能够使后续工艺中形成的沟道孔通过两次刻蚀而形成，避免直接通过单次刻蚀而形成的沟道孔所造成的的难度大、关键尺寸(Critical dimension，CD)和缺陷的控制困难的问题，从而能够提高生产效率，减少生产成本。
第一堆叠结构23和第二堆叠结构24均可以包括沿垂直于衬底10方向交替堆叠设置的绝缘层25和牺牲层26。可以理解的是，交替堆叠设置可以为交替层叠设置，即形成“绝缘层25-牺牲层26-绝缘层25-...-绝缘层25”的交替层叠关系，通过绝缘层25和牺牲层26的连续交替层叠设置，形成具有多个层结构的第一堆叠结构23和第二堆叠结构24。又由于绝缘层25和牺牲层26具有不同的刻蚀选择性，作为栅极牺牲层的牺牲层26将在后续的工艺过程中被移除，并会在牺牲层26的空间中填充高导电材料以形成栅极(字线)。在其他实施例中，牺牲层26可以为栅极层。
绝缘层25的材料可以为氧化硅、氧化铝、氧化铪或氧化钽等绝缘介质材料，牺牲层26的材料可以为氮化硅，高导电材料可以为金属钨、钴、铜、镍等，也可以是多晶硅、掺杂硅或其任何组合。本申请的实施例中，以绝缘层25的材料为氧化硅，牺牲层26的材料为氮化硅为例进行说明。
需说明的是，第一堆叠结构23和第二堆叠结构24的堆叠层的层数例如可以为8层、32层、64层、128层等，层数越多，越能够提高集成度。而第一堆叠结构23和第二堆叠结构24的实际层数，本领域的技术人员可根据实际需求进行设计，在此不做限制。当然，其他实施例中，堆叠结构20也可仅具有一个叠层结构，但对于如128层等层数较高的堆叠结构20，采用两个至多个叠层结构堆叠实现可以增大沟道孔的尺寸，应用范围广泛。
存储单元区21可以称为阵列存储区或是核心区(Core)，为位于衬底10上的，彼此绝缘隔离的存储区域。各存储单元区21的截面形状可以为矩形或者正方形。台阶区22为设于衬底10上且位于存储单元区21周围的区域。换言之，每一存储单元区21和形成于该存储单元区21外围的台阶区22均可以为堆叠结构20的一部分，存储单元区21可以为此部分的中间部分，而台阶区22可以为此部分的边缘部分。
进一步地，任意相邻两个台阶区22之间的部分在不设置虚拟堆叠结构40时为空白部分，此空白部分需填充填充材料层30以电性隔离相邻的两个存储单元区21和形成于每一存储单元区21外围的台阶区22，并为三维存储器100的器件结构提供平坦的顶面。由此，通过设置虚拟堆叠结构40，且虚拟堆叠结构40可以为位于此空白部分的堆叠结构20的的一部分。即，虚拟堆叠结构40的存在占用了此空白部分的大量的空间大小，从而能够减小填充此空白部分的填充材料层30的体积，从而减小存储单元区21和台阶区22内贯穿堆叠结构20的沟道孔(图未示)和伪沟道孔(图未示)的应力大小。换言之，虚拟堆叠结构40位于填充材料层30的内部且被填充材料层30环绕设置。
而由于填充材料层30的作用为绝缘作用，因此，填充材料层30的材料可以为如硅氧化物材料的绝缘材料。一种可能的实施方式中，填充材料层30可以为正硅酸乙酯TEOS。
进一步地，填充材料层30的下表面与衬底10的上表面相接触；填充材料层30的上表面(顶面)位于堆叠结构20的上表面(顶面)以上或者以下，或者跟堆叠结构20的上表面(顶面)共面。即填充材料层30为三维存储器100的器件结构提供了平坦的顶面。又由于存储单元区21周围形成有台阶区22，填充材料层30也可以看做为填充在各台阶区22之上以及各台阶区22之间的衬底10之上。一种可能的实施方式中，虚拟堆叠结构40的顶面与填充材料层30的顶面共面，以保证三维存储器100整体具有平坦的顶面，便于后续的加工，且能够有效提高三维存储器100的良率。需说明的是，堆叠结构20、填充材料层30和虚拟堆叠结构40的顶面即为其各自背离衬底10的表面。
本申请的实施例中，虚拟堆叠结构40的中心线与相邻的存储单元区21的中心线的连线的中点重合。换言之，虚拟堆叠结构40设于相邻的存储单元区21的中部，通过将虚拟堆叠结构40设于任意相邻两个存储单元区21之间的中部，能够保证虚拟堆叠结构40能够较好且完整的被保留在任意相邻两个存储单元区21之间的中部，一致性较好，且能够减小相邻两个存储单元区21的应力大小，改善三维存储器100的存储性能。
具体而言，虚拟堆叠结构40包括虚拟存储单元区41和位于虚拟存储单元区轴41周围的虚拟台阶区42，虚拟台阶区42的至少一侧形成虚拟台阶结构421。可以理解的是，由于虚拟堆叠结构40为堆叠结构20的一部分形成，因此，虚拟堆叠结构40也同样具有虚拟存储单元区41和虚拟台阶区42，但虚拟存储单元区41和虚拟台阶区42并不存在功能上的差异，而仅为形态结构的差异。举例而言，虚拟存储单元区41的截面形状可以为矩形或者长方形，而虚拟台阶区42的至少一侧形成虚拟台阶结构，即为虚拟台阶区42内每一层堆叠层的外径大小均不相同，各堆叠层的外径大小可以由衬底10向远离衬底10的方向呈阶梯状的逐渐减小，从而使虚拟堆叠结构40具有类金字塔的结构。
在其他实施例中，虚拟堆叠结构40可以只包含虚拟存储单元区41，具体而言，虚拟堆叠结构40可以为矩形结构，不包括虚拟台阶区42。在其他实施例中，虚拟堆叠结构40也可以在至少一侧形成部分虚拟台阶结构421。例如：虚拟堆叠结构40下部为矩形结构而在上部形成阶梯状的台阶结构。
本申请的实施例中，由于虚拟台阶区42的至少一侧会形成虚拟台阶结构421，由此，填充材料层30也可以覆盖虚拟台阶结构421、台阶区22和虚拟台阶结构以及台阶区22之间的衬底10部分，从而能够有效避免三维存储器100内因存在未被填充的部分而导致可靠性降低的问题，有效提高三维存储器100的生产良率。
请一并参阅图2、图3和图4，本申请的实施例中，虚拟堆叠结构40设有多个贯穿虚拟堆叠结构40的虚拟沟道孔43，多个虚拟沟道孔43间隔分布于虚拟存储单元区41和虚拟台阶区42。需说明的是，图3及图3的后续附图中，虚拟堆叠结构40仅以虚拟存储单元区41作为图示说明，但由于虚拟堆叠结构40也具有虚拟台阶区41，虚拟堆叠结构40实际也会形成类金字塔的堆叠结构，此外，虚拟沟道孔43也仅为方便示意而作出，实际形状和结构并不以此为限。
可以理解的是，存储单元区21设有多个贯穿存储单元区21的存储沟道结构(图未标)，台阶区22设有多个贯穿台阶区22的虚拟沟道结构(图未标)。每一存储沟道结构均包括沟道孔27和形成于沟道孔27内的存储单元串(图未标)。存储单元区21内形成沟道孔27，能够在后续工艺内为层叠的各牺牲层26提供载流子流通的通道，沟道孔27内形成存储单元串，能够为堆叠结构20提供足够的支撑。每一虚拟沟道结构均包括伪沟道孔28和形成于伪沟道孔28内的支撑结构(图未标)。台阶区22中形成伪沟道孔28，且在台阶区22的每个台阶面所在区域中，都分布有多个伪沟道孔28，这些伪沟道孔28内填充支撑结构能够为堆叠结构20提供支撑，提高对堆叠层的支撑能力，同时，有助于伪沟道孔28的打开，避免伪沟道孔28底部出现刻蚀不足的缺陷，提高器件的性能。
而虚拟堆叠结构40内形成虚拟沟道孔43，如图3所示，虚拟沟道孔43可以在衬底10平面内的列方向和行方向上阵列排布，行方向可以为字线方向，列方向可以为位线方向。通过设置虚拟沟道孔43，能够为后续在虚拟沟道孔43内形成相应的虚拟支撑结构(图未标)以为虚拟堆叠结构40提供足够的支撑，且有效减小局部应力对于存储单元区21内通过对准而形成的沟道孔27和未来台阶区22形成的导电接触孔(图未示)的性能的影响，提高三维存储器100的存储性能。举例而言，虚拟沟道孔43的形状为圆形、椭圆形或长方形。本领域的技术人员可根据实际设计的需求对虚拟沟道孔43的形状进行选择，灵活性强，应用范围广泛。
需说明的是，伪沟道孔28和虚拟沟道孔43之后并不在其中填充形成存储单元串，仅仅是填充形成支撑结构和虚拟支撑结构以分别起到支撑堆叠结构20和虚拟堆叠结构40的作用。一种可能的实施方式中，沟道孔27、伪沟道孔28和虚拟沟道孔43在同一制程工艺内形成，能够有效减少三维存储器100的工艺流程，降低三维存储器100的生产成本，提高三维存储器100的生产效率。
请再次参阅图2和图4，本申请的实施例中，虚拟堆叠结构40包括第一虚拟堆叠结构44和第二虚拟堆叠结构45，第一虚拟堆叠结构44设于衬底10的表面，第二虚拟堆叠结构45设于第一虚拟结构背离衬底10的表面。可以理解的是，由于虚拟堆叠结构40可以为堆叠结构20分割形成，因此，第一虚拟堆叠结构44和第一堆叠结构23的堆叠层数和堆叠层所采用的材料均相同，第二虚拟堆叠结构45和第二堆叠结构24的堆叠层数和堆叠层所采用的材料也相同，此设计可以使虚拟堆叠结构40中保留大量的N(Nitride)-O(Oxide)堆栈，能够减小局部应力对于存储单元区21内沟道孔和虚拟堆叠结构40内的虚拟沟道孔43的影响。
进一步地，每一虚拟沟道孔43均包括第一子沟道孔46和第二子沟道孔47，第一子沟道孔46贯穿第一虚拟堆叠结构44，第二子沟道孔47贯穿第二虚拟堆叠结构45且与第一子沟道孔46连通。可以理解的是，由于存储单元区21的形成为双堆栈工艺(Dual deckprocess)，即形成下堆栈(第一堆叠结构23)后形成上堆栈(第二堆叠结构24)。而存储单元区21内的沟道孔27的刻蚀为先形成下堆栈后先刻蚀下沟道孔，再堆叠上堆栈且刻蚀上沟道孔，然后使上下沟道孔连通以形成完整的沟道孔27。相应地，虚拟堆叠结构40内的虚拟沟道孔43也同样通过两次刻蚀工艺，具体为在第一虚拟堆叠结构44内刻蚀第一子沟道孔46之后，再在第二虚拟堆叠结构45内对准第一子沟道孔46的位置刻蚀第二子沟道孔47，然后使第二子沟道孔47与第一子沟道孔46连通形成虚拟沟道孔43，以保证能够形成具有双层结构且需对准的虚拟沟道孔43。而由于虚拟沟道孔43实际不承担提供载流子通道的作用，因此，虚拟沟道孔43可以间隔分布在虚拟存储单元区41和虚拟台阶区42内，以保证整个虚拟堆叠结构40的各区的部分因均具有虚拟沟道孔43而能够进一步的改善存储单元区21内沟道孔27的存储性能，减小局部应力对其的影响。
请一并参阅图5和图6，本申请的实施例中，三维存储器100还包括多个栅缝隙29，多个栅缝隙29均贯穿存储单元区21。可以理解的是，在第一堆叠结构23和第二堆叠结构24中的绝缘层25和牺牲层26分别由氧化硅和氮化硅组成的情形下，在湿法刻蚀中可以采用磷酸溶液作为刻蚀剂，在气相刻蚀中可以采用C4F8、C4F6、CH2F2和O2中的一种或多种。在刻蚀步骤中，刻蚀剂充满栅缝隙29。第一堆叠结构23及第二堆叠结构24中的牺牲层26的端部暴露于栅缝隙29的开口中，因此，牺牲层26接触到刻蚀剂。刻蚀剂由栅缝隙29的开口逐渐向第一堆叠结构23及第二堆叠结构24的内部刻蚀牺牲层26。由于刻蚀剂的选择性，该刻蚀相对于绝缘层25而去除牺牲层26。接着，还可利用栅缝隙29作为沉积物通道，采用合适的沉积方法如原子层沉积(ALD)，在去除牺牲层26后的原牺牲层26的位置处填充如钨等高导电材料以形成栅极层261。
进一步地，三维存储器100还包括多个虚拟栅缝隙48，虚拟栅缝隙48与栅缝隙29为同一制程工艺中形成，能够有效减少三维存储器100的工艺流程，降低三维存储器100的生产成本，提高三维存储器100的生产效率，另外，虚拟栅缝隙48也同样能够起到将虚拟堆叠结构40中的牺牲层26置换为栅极层261的作用。
一种可能的实施方式中，如图5和图6所示，多个虚拟栅缝隙48间隔设置于虚拟堆叠结构40且每一虚拟栅缝隙48均贯穿虚拟堆叠结构40，可以理解的是，虚拟栅缝隙48设于虚拟堆叠结构40中，以将多个虚拟沟道孔43划分为多个区域，以保证与栅缝隙29形成的一致性，从而能够平衡三维存储器100的弓形值，降低其翘曲的可能性。
另一种可能的实施方式中，如图7所示，多个虚拟栅缝隙48间隔设置于虚拟堆叠结构40和填充材料层30，且分别贯穿虚拟堆叠结构40和填充材料层30。此实施方式中，虚拟栅缝隙48不仅位于虚拟堆叠结构40中，其还位于填充材料层30中，从而能够保证与栅缝隙形成的一致性，平衡三维存储器100的弓形值，降低其翘曲的可能性。
请一并参阅图8和图9，填充材料层30还设有多个贯穿填充材料层30的虚拟导电接触孔31，在申请的实施例中，位于同一列的多个虚拟导电接触孔31间隔设置。在其他实施例中，虚拟导电接触孔31也可以设置为连续的。可以理解的是，如图8所示，三维存储器100的俯视方向上，呈一列设置的虚拟导电接触孔31因间隔设置而形成类似虚线的形状，此设计可以保证后续工艺中在台阶区22形成导电接触孔50时具有较好的一致性，以平衡三维存储器100的弓形值，降低其翘曲的可能性。
请一并参阅图9和图10，进一步地，填充材料层30还设有贯穿填充材料层30的切割槽32，切割槽32与虚拟堆叠结构40间隔设置。切割槽32用于进行晶圆的切割，设置切割槽32与虚拟堆叠结构40间隔设置能够使其彼此之间不发生干涉而能够有效的完成其各自的作用，避免虚拟堆叠结构40因被干涉而造成难以保留住完整的N-O堆栈而造成的后续的牺牲层26中填充栅极金属的工艺易产生漏电流，影响三维存储器100的电学性能，使得三维存储器100的良率降低的问题产生。
本申请还提供一种三维存储器100的制备方法，请一并参阅图2、图4和图11，三维存储器100的制备方法至少可以包括S100和S200，详细描述如下：
S100：在衬底10的表面同时形成若干间隔排布的存储单元区21、位于各存储单元区21周围的台阶区22，以及各台阶区22之间的虚拟堆叠结构40。
可以理解的是，由于每一虚拟堆叠结构40均形成于两个相邻的台阶区22之间，且每一虚拟堆叠结构40均与相邻的两个台阶区22间隔设置，由此，虚拟堆叠结构40与台阶区22之间产生了无支撑结构的留白区域，设置填充材料层40以填充此留白区域，使得虚拟堆叠结构40能够位于填充填充材料层30内，从而保证三维存储器100的结构稳定性和可靠性。
一种可能的实施方式中，形成于衬底10上的若干间隔设置的存储单元区21、台阶区22和虚拟堆叠结构40可以通过分割一堆叠结构20而形成，且其均在同一制程工艺内形成，能够有效减少三维存储器100的工艺流程，降低三维存储器100的生产成本，提高三维存储器100的生产效率。
本申请的实施例中，在衬底10的表面形成各台阶区22之间的虚拟堆叠结构40可以依次包括以下步骤：
在衬底10的表面形成位于各台阶区22之间的第一虚拟堆叠结构44。
刻蚀第一虚拟堆叠结构44以形成贯穿第一虚拟堆叠结构44的第一子沟道孔46。
在第一虚拟堆叠结构44背离衬底的表面形成第二虚拟堆叠结构45。
在第二虚拟堆叠结构45的对准第一子沟道孔46的位置刻蚀第二虚拟堆叠结构45，以形成贯穿第二虚拟堆叠结构45的第二子沟道孔47，其中，第二子沟道孔47的顶部与第一子沟道孔46的顶部连通。
进一步地，第二子沟道孔47和第一子沟道孔46可连通形成虚拟沟道孔43。
可以理解的是，由于存储单元区21的形成为双堆栈工艺(Dual deck process)，即形成下堆栈(第一堆叠结构23)后形成上堆栈(第二堆叠结构24)。而存储单元区21内的沟道孔27的刻蚀为先形成下堆栈后先刻蚀下沟道孔，再堆叠上堆栈且刻蚀上沟道孔，然后使上下沟道孔连通以形成完整的沟道孔27。相应地，虚拟堆叠结构40内的虚拟沟道孔43也同样通过两次刻蚀工艺，具体为在第一虚拟堆叠结构44内刻蚀第一子沟道孔46之后，再在第二虚拟堆叠结构45内对准第一子沟道孔46的位置刻蚀第二子沟道孔47，然后使第二子沟道孔47与第一子沟道孔46连通形成虚拟沟道孔43，以保证能够形成具有双层结构且需对准的虚拟沟道孔43。
S200：在相邻的台阶区22和虚拟堆叠结构40之间填充填充材料层30，其中，填充材料层30覆盖相邻的台阶区22和虚拟堆叠结构40以及相邻的台阶区22和虚拟堆叠结构40之间的衬底10。
可以理解的是，任意相邻两个台阶区22之间的部分在不形成虚拟堆叠结构40时为空白部分，此空白部分需填充填充材料层30以电性隔离相邻的两个存储单元区21和形成于每一存储单元区21外围的台阶区22，并为三维存储器100的器件结构提供平坦的顶面。由此，通过前述步骤中一并形成虚拟堆叠结构40，且虚拟堆叠结构40可以为位于此空白部分的堆叠结构20的的一部分。即，虚拟堆叠结构40的存在占用了此空白部分的大量的空间大小，从而能够减小填充此空白部分的填充材料层30的体积，从而减小存储单元区21和台阶区22内贯穿堆叠结构20的沟道孔(图未示)和伪沟道孔(图未示)的应力大小。换言之，虚拟堆叠结构40位于填充材料层30的内部且被填充材料层30环绕设置。
本申请的三维存储器100通过设置虚拟堆叠结构40，使虚拟堆叠结构40替代大部分需填充有填充材料层30的空间，进而使相邻两个存储单元区21之间的填充材料层30的体积可以大幅度减小，从而能够将因填充材料层30在后续的高温退火工艺中发生变形而造成的影响降低到最小，使得存储单元区21的边界不易被挤压变形，减小局部应力对于存储单元区21的沟道孔的影响，不易因产生移位而造成对准偏移，便于进行后续的对准工艺，能够使得后续的牺牲层26中填充栅极金属的工艺不易产生漏电流，提高三维存储器100的电学性能和良率。
以上所述是本申请的示例性实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本申请原理的前提下，还可以对其做出若干改进和润饰，这些改进和润饰也视为本申请的保护范围。
Claims (14)
1.一种三维存储器，其特征在于，包括：
形成于衬底上的若干间隔排布的存储单元区；
形成于所述衬底上且位于各存储单元区周围的台阶区；
形成于相邻的所述台阶区之间的虚拟堆叠结构，其中，所述虚拟堆叠结构包括虚拟存储单元区和位于所述虚拟存储单元区周围的虚拟台阶区，所述虚拟台阶区的至少一侧形成虚拟台阶结构；以及，
填充在相邻的所述台阶区和所述虚拟堆叠结构之间的填充材料层，其中，所述填充材料层覆盖相邻的所述台阶区和所述虚拟堆叠结构以及相邻的所述台阶区和所述虚拟堆叠结构之间的衬底。
2.如权利要求1所述的三维存储器，其特征在于，所述虚拟堆叠结构的中心线与相邻的所述存储单元区的中心线的连线的中点重合。
3.如权利要求1所述的三维存储器，其特征在于，所述虚拟堆叠结构的顶面与所述填充材料层的顶面共面。
4.如权利要求1所述的三维存储器，其特征在于，所述存储单元区设有多个贯穿所述存储单元区的存储沟道结构，所述台阶区设有多个贯穿所述台阶区的虚拟沟道结构。
5.如权利要求1所述的三维存储器，其特征在于，所述虚拟堆叠结构设有多个贯穿所述虚拟堆叠结构的虚拟沟道孔，多个所述虚拟沟道孔间隔分布于所述虚拟存储单元区和所述虚拟台阶区。
6.如权利要求5所述的三维存储器，其特征在于，所述虚拟堆叠结构包括第一虚拟堆叠结构和第二虚拟堆叠结构，所述第一虚拟堆叠结构设于所述衬底的表面，所述第二虚拟堆叠结构设于所述第一虚拟堆叠结构背离所述衬底的表面；
每一所述虚拟沟道孔均包括第一子沟道孔和第二子沟道孔，所述第一子沟道孔贯穿所述第一虚拟堆叠结构，所述第二子沟道孔贯穿所述第二虚拟堆叠结构且与所述第一子沟道孔连通。
7.如权利要求1所述的三维存储器，其特征在于，所述三维存储器还包括多个栅缝隙，所述多个栅缝隙贯穿所述存储单元区。
8.如权利要求1所述的三维存储器，其特征在于，所述三维存储器还包括多个虚拟栅缝隙，多个所述虚拟栅缝隙间隔设置于所述虚拟堆叠结构且每一所述虚拟栅缝隙均贯穿所述虚拟堆叠结构，或者，多个所述虚拟栅缝隙间隔设置于所述虚拟堆叠结构和所述填充材料层，且分别贯穿所述虚拟堆叠结构和所述填充材料层。
9.如权利要求1所述的三维存储器，其特征在于，所述填充材料层还设有多个贯穿所述填充材料层的虚拟导电接触孔，且位于同一列的多个所述虚拟导电接触孔间隔设置。
10.如权利要求1所述的三维存储器，其特征在于，所述填充材料层还设有贯穿所述填充材料层的切割槽，所述切割槽与所述虚拟堆叠结构间隔设置。
11.一种三维存储器的制备方法，其特征在于，包括：
在衬底的表面同时形成若干间隔排布的存储单元区、位于各所述存储单元区周围的台阶区，以及各所述台阶区之间的虚拟堆叠结构，其中，所述虚拟堆叠结构包括虚拟存储单元区和位于所述虚拟存储单元区周围的虚拟台阶区，所述虚拟台阶区的至少一侧形成虚拟台阶结构；以及，
在相邻的所述台阶区和所述虚拟堆叠结构之间填充填充材料层，其中，所述填充材料层覆盖相邻的所述台阶区和所述虚拟堆叠结构以及相邻的所述台阶区和所述虚拟堆叠结构之间的衬底。
12.如权利要求11所述的方法，其特征在于，所述在衬底的表面形成各所述台阶区之间的虚拟堆叠结构包括：
在所述衬底的表面形成位于各所述台阶区之间的第一虚拟堆叠结构；以及，
在所述第一虚拟堆叠结构背离所述衬底的表面形成第二虚拟堆叠结构。
13.如权利要求12所述的方法，其特征在于，在所述衬底的表面形成位于各所述台阶区之间的第一虚拟堆叠结构之后，以及在所述第一虚拟堆叠结构背离所述衬底的表面形成第二虚拟堆叠结构之前，所述方法包括：
刻蚀所述第一虚拟堆叠结构以形成贯穿所述第一虚拟堆叠结构的第一子沟道孔。
14.如权利要求13所述的方法，其特征在于，所述在所述第一虚拟堆叠结构背离所述衬底的表面形成第二虚拟堆叠结构之后，所述方法包括：
在所述第二虚拟堆叠结构的对准所述第一子沟道孔的位置刻蚀所述第二虚拟堆叠结构，以形成贯穿所述第二虚拟堆叠结构的第二子沟道孔，其中，所述第二子沟道孔的底部与所述第一子沟道孔的顶部连通。
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Legal Events
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| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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| GR01 | Patent grant | ||
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