CN114520231A - 一种存储装置及其制造方法 - Google Patents

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CN114520231A CN202111641167.2A CN202111641167A CN114520231A CN 114520231 A CN114520231 A CN 114520231A CN 202111641167 A CN202111641167 A CN 202111641167A CN 114520231 A CN114520231 A CN 114520231A
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Abstract

本申请实施例提供了一种存储装置及其制造方法，所述方法包括：提供基底结构，所述基底结构包括：衬底和所述衬底上的叠层结构，所述叠层结构包括多级台阶，每级所述台阶包括牺牲层和层间绝缘层，每级所述台阶的顶面显露出所述牺牲层的上表面；形成覆盖所述牺牲层上表面且暴露所述台阶侧面的牺牲增厚层；形成贯穿所述叠层结构的栅线隔槽；通过所述栅线隔槽去除所述牺牲层和所述牺牲增厚层，其中，去除所述叠层结构中的未与所述牺牲增厚层接触的牺牲层以形成第一间隙，去除与所述牺牲增厚层接触的所述牺牲层和所述牺牲增厚层以形成第二间隙；在所述第一间隙内形成第一导电结构；在所述第二间隙内形成第二导电结构。

Description

一种存储装置及其制造方法
技术领域
本申请实施例涉及半导体制造技术领域，尤其涉及一种存储装置及其制造方法。
背景技术
通常，存储装置包括由栅极层和层间绝缘层交替堆叠形成的叠层结构，其中，通过位于叠层结构的台阶区域的台阶接触结构以实现栅极层与外部电路之间的电连接。在三维存储器的制备过程中，需要在覆盖叠层结构的介质层中，刻蚀形成暴露台阶区域中的各栅极层顶面的台阶接触孔，然后在台阶接触孔内填充导电材料以形成台阶接触结构。
然而，随着三维存储器的堆叠层数的增加，台阶接触孔的深度也越来越深，因此，在形成台阶接触孔的过程中极易造成栅极层击穿。在这种情况下，在台阶接触孔内填充用于形成台阶接触结构的导电材料之后，会导致不同栅极层之间的短接，即不同层之间的字线桥接，从而造成三维存储器的失效。
因此，需要提供一种存储装置及其制造方法，以改善字线桥接问题，从而提高三维存储器的电性能及良率。
发明内容
有鉴于此，本申请实施例为解决现有技术中存在的至少一个技术问题而提供一种存储装置及其制造方法。
为达到上述目的，本申请的技术方案是这样实现的：
第一方面，本申请实施例提供一种存储装置的制造方法，所述方法包括：
提供基底结构，所述基底结构包括：衬底和所述衬底上的叠层结构，所述叠层结构包括多级台阶，每级所述台阶包括牺牲层和层间绝缘层，每级所述台阶的顶面显露出所述牺牲层的上表面；
形成覆盖所述牺牲层上表面且暴露所述台阶侧面的牺牲增厚层；
形成贯穿所述叠层结构的栅线隔槽；
通过所述栅线隔槽去除所述牺牲层和所述牺牲增厚层，其中，去除所述叠层结构中的未与所述牺牲增厚层接触的牺牲层以形成第一间隙，去除与所述牺牲增厚层接触的所述牺牲层和所述牺牲增厚层以形成第二间隙；
在所述第一间隙内形成第一导电结构；
在所述第二间隙内形成第二导电结构。
在本申请的一些实施例中，所述第一导电结构的材料与所述第二导电结构的材料不同。
在本申请的一些实施例中，所述第一导电结构包括介电层、第一导电层和第二导电层；
所述第二导电结构包括介电层和第三导电层。
在本申请的一些实施例中，所述第一导电结构包括介电层、第一导电层和第二导电层；
所述第二导电结构包括第三导电层。
在本申请的一些实施例中，所述第三导电层的材料包括以下至少之一：掺杂多晶硅、金属材料和金属硅化物。
在本申请的一些实施例中，所述在所述第一间隙内形成第一导电结构，包括：
通过所述栅线隔槽在所述第一间隙和所述第二间隙内依次形成介电层、第一导电层和第二导电层；
刻蚀去除所述栅线隔槽内的所述第一导电层和所述第二导电层，以及通过所述栅线隔槽刻蚀去除所述第二间隙中的所述第一导电层和所述第二导电层。
在本申请的一些实施例中，所述在所述第一间隙内形成第一导电结构，包括：
通过所述栅线隔槽在所述第一间隙和所述第二间隙内依次形成介电层、第一导电层和第二导电层；
刻蚀去除所述栅线隔槽内的所述介电层、所述第一导电层和所述第二导电层，以及通过所述栅线隔槽刻蚀去除所述第二间隙中的所述介电层、所述第一导电层和所述第二导电层。
在本申请的一些实施例中，所述在所述第二间隙内形成第二导电结构，包括：
通过所述栅线隔槽在所述第二间隙内形成第三导电层。
在本申请的一些实施例中，所述在所述第二间隙内形成第二导电结构，所述方法还包括：
去除所述栅线隔槽内的所述第三导电层。
在本申请的一些实施例中，所述去除所述栅线隔槽内的所述第三导电层之后，所述方法还包括：
在所述栅线隔槽内填充隔离材料，以形成栅线隔离结构；或
在所述栅线隔槽内填充第一导电材料，以形成公共源极。
在本申请的一些实施例中，所述在所述第二间隙内形成第二导电结构之前，所述方法还包括：
去除所述第二间隙中的水汽。
在本申请的一些实施例中，所述形成覆盖所述牺牲层上表面且暴露所述台阶侧面的牺牲增厚层，包括：
形成覆盖所述牺牲层上表面和所述台阶侧面的所述牺牲增厚层；
刻蚀去除覆盖所述台阶侧面的所述牺牲增厚层。
在本申请的一些实施例中，所述形成覆盖所述牺牲层上表面且暴露所述台阶侧面的牺牲增厚层之后，所述方法还包括：
形成覆盖所述叠层结构的介质层，且所述介质层为所述叠层结构提供平坦的上表面。
在本申请的一些实施例中，所述方法还包括：
形成依次贯穿所述介质层和所述叠层结构并延伸至所述衬底的虚拟沟道孔，对所述虚拟沟道孔进行填充，以形成虚拟沟道结构。
在本申请的一些实施例中，所述方法还包括：
刻蚀形成与每级所述台阶的第二导电结构相连通的台阶接触孔；
在所述台阶接触孔内填充第二导电材料以形成台阶接触结构。
第二方面，本申请实施例提供一种存储装置，所述存储装置包括：
基底结构，所述基底结构包括：衬底和所述衬底上的叠层结构，所述叠层结构包括多级台阶，每级所述台阶包括导电层和层间绝缘层，相邻台阶之间的导电层通过层间绝缘层隔离开；
所述导电层包括第一导电结构和第二导电结构，且每级所述台阶的顶面为所述第二导电结构的上表面，所述第二导电结构的厚度大于所述第一导电结构的厚度。
在本申请的一些实施例中，所述第一导电结构的材料与所述第二导电结构的材料不同。
在本申请的一些实施例中，所述第一导电结构包括介电层、第一导电层和第二导电层；
所述第二导电结构包括介电层和第三导电层。
在本申请的一些实施例中，所述第一导电结构包括介电层、第一导电层和第二导电层；
所述第二导电结构包括第三导电层。
在本申请的一些实施例中，所述第三导电层的材料包括以下至少之一：掺杂多晶硅、金属材料和金属硅化物。
在本申请的一些实施例中，所述存储装置还包括：
覆盖所述叠层结构的介质层，且所述介质层为所述叠层结构提供平坦的上表面。
在本申请的一些实施例中，所述存储装置还包括：
虚拟沟道结构，所述虚拟沟道结构依次贯穿所述介质层和所述叠层结构并延伸至所述衬底。
在本申请的一些实施例中，所述存储装置还包括：
位于所述介质层中，且与每级所述台阶的第二导电结构相接触的台阶接触结构。
在本申请的一些实施例中，所述存储装置还包括：
栅线隔离结构，所述栅线隔离结构贯穿所述叠层结构。
在本申请的一些实施例中，所述存储装置还包括：
公共源极，所述公共源极贯穿所述叠层结构。
本申请实施例提供了一种存储装置及其制造方法，所述方法包括：提供基底结构，所述基底结构包括：衬底和所述衬底上的叠层结构，所述叠层结构包括多级台阶，每级所述台阶包括牺牲层和层间绝缘层，每级所述台阶的顶面显露出所述牺牲层的上表面；形成覆盖所述牺牲层上表面且暴露所述台阶侧面的牺牲增厚层；形成贯穿所述叠层结构的栅线隔槽；通过所述栅线隔槽去除所述牺牲层和所述牺牲增厚层，其中，去除所述叠层结构中的未与所述牺牲增厚层接触的牺牲层以形成第一间隙，去除与所述牺牲增厚层接触的所述牺牲层和所述牺牲增厚层以形成第二间隙；在所述第一间隙内形成第一导电结构；在所述第二间隙内形成第二导电结构。本申请实施例提供的存储装置的制造方法中，通过将存储装置中的导电层设置为第一导电结构和第二导电结构，每级台阶的顶面为第二导电结构的上表面，第二导电结构的厚度大于第一导电结构的厚度，还可以通过多次填充以确保第一导电结构和第二导电结构能够分别填满第一间隙和第二间隙，有效地避免了在形成与第二导电结构相连通的台阶接触孔的过程中出现的不同导电层之间的字线桥接问题，以实现台阶接触结构与导电层之间良好的电连接，改善了存储装置中台阶区域的工艺可控性。
附图说明
图1为相关技术中存储装置的剖面结构示意图；
图2A为本申请实施例提供的形成浮动台阶和台阶接触结构的剖面结构示意图；
图2B为本申请实施例提供的台阶接触结构击穿栅极层的剖面结构示意图；
图3为本申请实施例提供的存储装置的制造方法的一个可选的流程示意图；
图4A为本申请实施例提供的形成沟道结构和台阶之后的存储装置的剖面结构示意图；
图4B为本申请实施例提供的形成牺牲增厚层之后的存储装置的剖面结构示意图；
图4C为本申请实施例提供的形成第一间隙和第二间隙之后的存储装置的剖面结构示意图；
图4D为本申请实施例提供的形成第一导电结构之后的存储装置的剖面结构示意图；
图4E为本申请实施例提供的去除第二间隙中的第一导电层和第二导电层之后的存储装置的剖面结构示意图；
图4F为本申请实施例提供的形成第二导电结构之后的存储装置的剖面结构示意图；
图4G为本申请实施例提供的去除栅线隔槽中的第三导电层之后的存储装置的剖面结构示意图；
图4H为本申请实施例提供的填充栅线隔槽之后的存储装置的剖面结构示意图；
图4I为本申请实施例提供的形成台阶接触结构和沟道插塞之后的存储装置一个可选的剖面结构示意图；
图4J为本申请实施例提供的形成台阶接触结构和沟道插塞之后的存储装置另一个可选的剖面结构示意图；
图5A、图5B和图5C为本申请实施例提供的介电层和第一导电层的尺寸关系的三种可选的局部剖面结构示意图；
图6A、图6B和图6C为本申请实施例提供的沟道结构电连接的三种可选的局部剖面结构示意图；
图7A为本申请实施例提供的管芯的局部俯视结构示意图一；
图7B为本申请实施例提供的管芯的局部俯视结构示意图二；
图中包括：100、200-衬底；101、201、401-叠层结构；102、202、402-台阶；103、203、403、503-层间绝缘层；104、204-栅极层；105、205、405-台阶接触结构；206-浮动台阶；207-浮动台阶空腔；404-导电层；406-牺牲层；407-沟道结构；408-阻挡层；409-存储层；410-隧穿层；411-沟道层；412-绝缘层；413-牺牲增厚层；414-栅线隔槽；415-第一间隙；416-第二间隙；417-虚拟沟道结构；418-气隙；419-第一介质层；420-第二介质层；421-第一导电结构；422、522-介电层；423、523-第一导电层；424、524-第二导电层；425-空隙；426-第二导电结构；427-第三导电层；428、528-栅线隔离结构；429、529-第一隔离材料层；430、530-第二隔离材料层；431、531-第三隔离材料层；432-沟道插塞；633-第一公共源极；634-第二公共源极；635-外延层；736-存储平面；737-存储块；738-指存储区。
具体实施方式
下面将结合本申请实施方式及附图，对本申请实施方式中的技术方案进行清楚、完整地描述，显然，所描述的实施方式仅仅是本申请的一部分实施方式，而不是全部的实施方式。基于本申请中的实施方式，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施方式，都属于本申请保护的范围。
在下文的描述中，给出了大量具体的细节以便提供对本申请更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本申请可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本申请发生混淆，对于本领域公知的一些技术特征未进行描述；即，这里不描述实际实施例的全部特征，不详细描述公知的功能和结构。
在附图中，为了清楚，层、区、元件的尺寸以及其相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在……上”、“与……相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在……上”、“与……直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本申请教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。而当讨论的第二元件、部件、区、层或部分时，并不表明本申请必然存在第一元件、部件、区、层或部分。
空间关系术语例如“在……下”、“在……下面”、“下面的”、“在……之下”、“在……之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在……下面”和“在……下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本申请的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
为了彻底理解本申请，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本申请的技术方案。本申请的较佳实施例详细描述如下，然而除了这些详细描述外，本申请还可以具有其他实施方式。
如本文中所使用，术语“三维存储器”是指在横向地定向的衬底上具有垂直地定向的存储单元晶体管的半导体器件，使得存储单元晶体管在相对于衬底的垂直方向上延伸，如本文中所使用，术语“垂直的/垂直地”是指垂直于衬底的横向表面。
参考图1，图1为相关技术中存储装置的剖面结构示意图。如图1所示，在衬底100上交替堆叠层间绝缘层103和栅极层104以形成叠层结构101，叠层结构101包括多级台阶102，每级台阶102包括层间绝缘层103和栅极层104，相邻台阶之间的栅极层104通过层间绝缘层103隔离开。图1还示出了台阶接触结构105用于实现栅极层104与外部电路之间的电连接。
随着三维存储器(3D NAND)的堆叠层数的增加，台阶接触孔(contact，CT)的深度也越来越深，对于台阶接触孔刻蚀的工艺要求也越来越严苛。尤其是如何确保位于台阶区域中的台阶接触结构能够稳稳地落在指定的台阶上，即如何实现台阶接触结构与不同栅极层之间良好的电连接。在这种情况下，在形成台阶接触孔的过程中极易造成栅极层击穿(punch)，在台阶接触孔内填充用于形成台阶接触结构的导电材料之后，会出现不同栅极层之间的短接问题，即不同层之间的字线桥接(word line bridge)问题，从而造成三维存储器的失效。
参考图2A，图2A为本申请实施例提供的形成浮动台阶和台阶接触结构的剖面结构示意图。如图2A所示，在衬底200上交替堆叠层间绝缘层203和栅极层204以形成叠层结构201，叠层结构201包括多级台阶202，每级台阶202包括层间绝缘层203和栅极层204，相邻台阶之间的栅极层204通过层间绝缘层203隔离开。其中，每级台阶202的顶面显露出栅极层204的上表面。
仍参考图2A中虚线圆框所示，可在台阶区域中的每级台阶的栅极层上设置加厚的浮动台阶206，以降低形成台阶接触孔的过程中出现的栅极层击穿的风险。
随着三维存储器的堆叠层数的增加，浮动台阶的厚度也越来越厚。为了形成浮动台阶，需要在衬底上交替堆叠层间绝缘层和牺牲层以形成叠层结构，叠层结构包括多级台阶，每级台阶包括层间绝缘层和牺牲层，且每级台阶的顶面显露出牺牲层的上表面，这里需要在每级台阶的牺牲层上形成加厚的蚀刻停止层(stop layer)，通过栅线隔槽(gate lineslit，GLS)去除牺牲层以及位于牺牲层上方的蚀刻停止层以形成空腔，在该空腔内填充导电材料，例如，钨，以形成栅极层。随着蚀刻停止层的厚度增加，该空腔越来越难以填满。此外，由于浮动台阶的厚度越来越厚，通过栅线隔槽向上述空腔内填充导电材料的同时，也会导致越来越多的导电材料沉积在栅线隔槽内。随后，由于沉积在栅线隔槽内的导电材料较多，刻蚀去除栅线隔槽内的导电材料可能无法去除干净，进而导致字线和字线之间泄漏(leakage)的风险。
参考图2B，图2B为本申请实施例提供的台阶接触结构击穿栅极层的剖面结构示意图。如图2B所示，如前所述，随着浮动台阶的厚度越来越厚，通过栅线隔槽向上述空腔内填充导电材料开始变得越来越难以填满，而在刻蚀去除栅线隔槽内的导电材料的同时，可能会一并去除上述空腔内的导电材料，形成浮动台阶空腔207。图2B中虚线圆框所示即为浮动台阶空腔207。在这种情况下，在形成台阶接触孔的过程中，极有可能刻蚀贯穿浮动台阶空腔207，在台阶触孔内填充用于形成台阶接触结构205的导电材料之后，会出现不同栅极层之间的短接问题，即不同层之间的字线桥接问题，从而造成三维存储器的失效。
有鉴于此，本申请实施例提供一种存储装置及其制造方法，通过将存储装置中的导电层设置为包括第一导电结构和第二导电结构，每级台阶的顶面为第二导电结构的上表面，第二导电结构的厚度大于第一导电结构的厚度，还可以通过多次填充以确保第一导电结构和第二导电结构能够分别填满第一间隙和第二间隙，有效地避免了在形成与第二导电结构相连通的台阶接触孔的过程中出现的不同导电层之间的字线桥接问题，以实现台阶接触结构与导电层之间良好的电连接，改善了存储装置中台阶区域的工艺可控性。此外，本申请实施例可以通过多次去除栅线隔槽内的导电材料，以确保确保将栅线隔槽内壁上的导电材料去除干净，从而降低字线和字线之间泄漏的风险。
参考图3，图3为本申请实施例提供的存储装置的制造方法的一个可选的流程示意图。如图3所示，本申请实施例提供一种存储装置的制造方法，所述方法包括：
步骤S301、提供基底结构，所述基底结构包括：衬底和所述衬底上的叠层结构，所述叠层结构包括多级台阶，每级所述台阶包括牺牲层和层间绝缘层，每级所述台阶的顶面显露出所述牺牲层的上表面；
步骤S302、形成覆盖所述牺牲层上表面且暴露所述台阶侧面的牺牲增厚层；
步骤S303、形成贯穿所述叠层结构的栅线隔槽；
步骤S304、通过所述栅线隔槽去除所述牺牲层和所述牺牲增厚层，其中，去除所述叠层结构中的未与所述牺牲增厚层接触的牺牲层以形成第一间隙，去除与所述牺牲增厚层接触的所述牺牲层和所述牺牲增厚层以形成第二间隙；
步骤S305、在所述第一间隙内形成第一导电结构；
步骤S306、在所述第二间隙内形成第二导电结构。
接下来对本申请实施例提供的存储装置的制造方法进行进一步地详细说明。
参考图4A，图4A为本申请实施例提供的形成沟道结构和台阶之后的存储装置的剖面结构示意图。如图4A所示，基底结构包括：衬底(图4A中未示出)和位于所述衬底上的叠层结构401，叠层结构401包括多级台阶402，每级台阶402包括牺牲层406和层间绝缘层403，每级台阶的顶面显露出牺牲层406的上表面。
这里，定义垂直于所述衬底的方向为第三方向，即，Z方向。在衬底垂直于Z方向的顶表面或者底表面中定义彼此相交的第一方向(即，X方向)和第二方向(即，Y方向)，基于X方向和Y方向可以确定出衬底垂直于Z方向的顶表面或者底表面。例如，X方向和Y方向相互垂直，如此，X方向、Y方向和Z方向两两相互垂直。
在本申请的一些实施例中，衬底可以为单质半导体材料衬底，例如，硅(Si)衬底，锗(Ge)衬底；或者衬底也可以为复合半导体材料衬底，例如，硅锗(SiGe)衬底；或者衬底还可以为绝缘体上硅(SOI)衬底，绝缘体上锗(GeOI)衬底等等。
在本申请的一些实施例中，在衬底上形成叠层结构可以通过一种或多种沉积工艺来实现。其中，沉积工艺包括但不限于物理气相沉积(Physical Vapor Deposition，PVD)、化学气相沉积(Chemical Vapor Deposition，CVD)、原子层沉积(Atomic LayerDeposition，ALD)或者其任何组合。可以理解的是，层间绝缘层和牺牲层的数量和厚度不限于图4A所示的数量和厚度。本领域技术人员可以根据实际需要设置任意数量和厚度的层间绝缘层和牺牲层。此外，层间绝缘层和牺牲层的材料可选择本领域中已知的合适材料。这里，层间绝缘层可以为氧化物层，例如，氧化硅层；牺牲层可以为氮化物层，例如，氮化硅层。
仍参考图4A，叠层结构401可以包括台阶区域和核心区域，其中，核心区域用于形成阵列存储单元串，这些存储单元串为垂直于衬底方向上形成的多个互连的存储单元；台阶区域用于形成台阶接触结构以从中引出电信号。
在本申请的一些实施例中，可以在交替堆叠的牺牲层和层间绝缘层的边缘形成多级台阶。例如，可以通过使用图案化的掩膜层对叠层结构进行重复的刻蚀-修剪工艺，从而在台阶区域中形成多级台阶。其中，图案化的掩膜层可以包括光致抗蚀剂或者基于碳的聚合物材料，并可以在形成多级台阶之后去除。
仍参考图4A，所形成的每级台阶402的顶面分别显露出位于相应层的牺牲层406的至少一部分。也就是说，每级台阶至少包括一个层间绝缘层和一个牺牲层，且牺牲层位于层间绝缘层的上方。需要说明的是，为了简明清晰地阐述本申请，在本文的各附图中仅示出了每级台阶仅包括一个层间绝缘层和一个牺牲层的情况。
在本申请的一些实施例中，台阶区域可以在叠层结构的中心位置处形成，还可以在叠层结构的一侧边缘或者多侧边缘形成。
在本申请的一些实施例中，台阶区域中各级台阶的高度可以沿着远离叠层结构的核心区域方向逐渐减小，或者台阶区域中各级台阶的高度也可以沿着远离叠层结构的核心区域方向逐渐增大。
仍参考图4A，存储装置的垂直存储单元串是由沟道结构形成的，沟道结构407可以具有在垂直于衬底的方向上延伸的柱形，即沟道结构407沿Z方向延伸。例如，可以刻蚀叠层结构形成沟道孔，在沟道孔内依次形成阻挡层408、存储层409、隧穿层410、沟道层411和绝缘层412，并且还可以在绝缘层412内形成气隙。这里，阻挡层形成在沟道孔的侧壁上，阻挡层可以为氧化硅层，存储层可以为氮化硅层，隧穿层可以为氧化硅层，沟道层可以为多晶硅层，绝缘层可以为氧化硅或者氮化硅层。
在本申请的一些实施例中，沟道结构在叠层结构的核心区域中呈阵列分布，沟道结构的阵列可以具有任何合适的阵列形状，例如，沿X方向和Y方向的矩形阵列形状、蜂巢(例如，六边形)阵列形状等等。
在本申请的一些实施例中，沟道结构可以具有任何合适的形状。例如，沟道结构在X-Y平面中具有圆形形状，沟道结构在X-Z平面和Y-Z平面中具有柱形形状。
在本申请的一些实施例中，所述形成覆盖所述牺牲层上表面且暴露所述台阶侧面的牺牲增厚层，包括：
形成覆盖所述牺牲层上表面和所述台阶侧面的所述牺牲增厚层；
刻蚀去除覆盖所述台阶侧面的所述牺牲增厚层。
如上所述，可以在每级台阶的上表面和侧面形成牺牲增厚层。即，牺牲增厚层覆盖了牺牲层在每级台阶的顶面上所暴露的部分，且牺牲增厚层覆盖了各级台阶的侧面，即，牺牲增厚层也覆盖了每级台阶侧面所暴露的牺牲层和层间绝缘层共同形成的侧面。
这里，可以通过一种或多种沉积工艺来实现。其中，沉积工艺包括但不限于物理气相沉积、化学气相沉积、原子层沉积或者其任何组合。例如，可以通过原子层沉积工艺形成牺牲增厚层。
在本申请的一些实施例中，所述牺牲增厚层的材料可以包括拓扑选择性氮化硅膜(topological selective silicon nitride，TS SIN)材料。例如，当采用磷酸等刻蚀剂进行湿法刻蚀时，TS SIN材料具有更高的湿法刻蚀选择性，即TS SIN材料具有正常氮化硅(SIN)约2至3倍的刻蚀速率(etch rate，ER)。
参考图4B，图4B为本申请实施例提供的形成牺牲增厚层之后的存储装置的剖面结构示意图。如图4B所示，刻蚀去除覆盖所述台阶侧面的牺牲增厚层413，即，刻蚀去除覆盖层间绝缘层和牺牲层共同形成的侧面的牺牲增厚层，使得上下相邻台阶顶面上的牺牲增厚层413之间彼此间隔开。这种间隔能够有效地避免后续工艺中形成的上下相邻导电层的字线彼此桥接而发生短路现象。
这里，去除形成在所述台阶侧面的牺牲增厚层可以包括但不限于湿法刻蚀、干法刻蚀或者其组合。可以举例的是，可使用深离子反应刻蚀(Deep Reactive Ion Etching，DRIE)的干法刻蚀，或者可使用以磷酸为刻蚀剂的湿法刻蚀。
在本申请的一些实施例中，所述形成覆盖所述牺牲层上表面且暴露所述台阶侧面的牺牲增厚层之后，所述方法还包括：
形成覆盖所述叠层结构的介质层，且所述介质层为所述叠层结构提供平坦的上表面。
这里，所述介质层可以为多层结构，例如，包括第一介质层和第二介质层。
参考图4C，图4C为本申请实施例提供的形成第一间隙和第二间隙之后的存储装置的剖面结构示意图。如图4C所示，在所述台阶的上方形成第一介质层419，第一介质层419不仅覆盖牺牲增厚层的上表面，还覆盖所述台阶侧面，即，第一介质层419还填充了前述方案中去除覆盖台阶侧面的牺牲增厚层所形成的空间。图4C还示出了第二介质层420，第二介质层420完全覆盖第一介质层419，且第二介质层420为叠层结构401提供平坦的上表面。
这里，所述介质层包括第一介质层和第二介质层，且第一介质层和第二介质层可以通过沉积氧化物形成。第一介质层可以由具有良好台阶覆盖性的材料形成，例如，第一介质层可以为由原子层沉积形成的氧化硅。第二介质层可以由具有高填充效率的材料形成，例如，第二介质层可以为基于正硅酸乙酯的氧化硅(TEOS-based SiO2)。其中，第一介质层的密度高于第二介质层的密度，因此，第一介质层具有良好的台阶覆盖性；而第二介质层具有较高的填充效率。
这里，还可以使用化学机械研磨(Chemical Mechanical Polishing，CMP)工艺对第二介质层进行平坦化处理，使得第二介质层为叠层结构的台阶区域提供基本平坦的上表面。
在本申请的一些实施例中，所述方法还包括：
形成依次贯穿所述介质层和所述叠层结构并延伸至所述衬底的虚拟沟道孔，对所述虚拟沟道孔进行填充，以形成虚拟沟道结构。
仍参考图4C，形成依次贯穿第二介质层420、第一介质层419和叠层结构401，并延伸至所述衬底的虚拟沟道孔，对所述虚拟沟道孔进行填充，以形成虚拟沟道结构417，即，虚拟沟道结构417沿Z方向延伸。此外，还可以在虚拟沟道结构417内形成气隙418。
这里，可以在虚拟沟道孔内填充绝缘材料，以形成虚拟沟道结构。通过在叠层结构的台阶区域中形成的虚拟沟道结构，与位于叠层结构的核心区域中形成的沟道结构，阵列分布相似，使得虚拟沟道结构起到支撑作用，使得叠层结构整体上受力平衡。
这里，还可以在虚拟沟道孔内依次填充绝缘材料和导电材料，以形成虚拟沟道结构。虚拟沟道结构内的导电材料不会与外部电路有任何电连接，因此，虚拟沟道结构仍然起到支撑作用。
在本申请的一些实施例中，虚拟沟道结构在叠层结构的台阶区域中呈阵列分布，虚拟沟道结构的阵列可以具有任何合适的阵列形状，例如，沿X方向和Y方向的矩形阵列形状、蜂巢(例如，六边形)阵列形状等等。
在本申请的一些实施例中，虚拟沟道结构可以具有任何合适的形状。例如，虚拟沟道结构在X-Y平面中具有圆形形状，虚拟沟道结构在X-Z平面和Y-Z平面中具有柱形形状。
仍参考图4C，形成贯穿叠层结构401的栅线隔槽414，栅线隔槽414在Z方向上贯穿叠层结构401，且栅线隔槽414沿X方向延伸；通过栅线隔槽414去除牺牲层和牺牲增厚层，其中，去除叠层结构401中的未与牺牲增厚层接触的牺牲层以形成第一间隙415，去除与牺牲增厚层接触的牺牲层和牺牲增厚层以形成第二间隙416。其中，每级台阶中形成的第一间隙415和第二间隙416相互连通。
这里，沿Z方向，每级台阶中第一间隙的高度与牺牲层的高度相同，每级台阶中第二间隙的高度相当于牺牲层的高度与牺牲增厚层的高度之和。因此，沿Z方向，第二间隙416的高度大于第一间隙415的高度。换言之，每级台阶的第二间隙的最高处高于第一间隙的最高处。
在本申请的一些实施例中，通过所述栅线隔槽向所述第一间隙和所述第二间隙内沉积导电材料，使得所述第一间隙和所述第二间隙被填满；以及刻蚀去除所述栅线隔槽内的导电材料。
这里，通过栅线隔槽向第一间隙和第二间隙内沉积导电材料，仍参考图4C，由于位于同一台阶高度的第一间隙和第二间隙是相互连通的，那么可以在一次沉积工艺中同时填充第一间隙和第二间隙。由于第二间隙的高度大于第一间隙的高度，需要调整沉积工艺参数，使得在一次沉积工艺中可以同时将第一间隙和第二间隙填满。例如，可以通过延长工艺时间，使得第一间隙和第二间隙均被填满。
如前所述，通过栅线隔槽向第一间隙和第二间隙内沉积导电材料，延长沉积工艺时间后，栅线隔槽的内壁上可能会沉积形成较厚的导电材料层，例如，钨层。那么在填满第一间隙和第二间隙之后，如何将栅线隔槽内壁上的钨层去除干净就变得非常困难。如果无法将栅线隔槽内壁上的钨层去除干净，可能导致字线和字线之间泄漏的风险。
在本申请的一些实施例中，还可以通过所述栅线隔槽在所述第一间隙和所述第二间隙内填充导电材料，此时，所述第一间隙和所述第二间隙均未被填满；刻蚀去除所述栅线隔槽内的导电材料；再次通过所述栅线隔槽在所述第一间隙和所述第二间隙内填充导电材料，此时，所述第一间隙和所述第二间隙均被填满；再次刻蚀去除位于所述栅线隔槽内的导电材料。
这里，通过栅线隔槽向第一间隙和第二间隙内沉积导电材料，可以在第一次沉积工艺中同时填充第一间隙和第二间隙，此时，第一间隙和第二间隙均未被填满。并且，在填充第一间隙和第二间隙的工艺过程中，栅线隔槽内也不可避免地沉积有导电材料，刻蚀去除位于栅线隔槽内的导电材料。再次通过第二次沉积工艺同时填充第一间隙和第二间隙，此时，可以将第一间隙和第二间隙均填满。再次去除位于栅线隔槽内的导电材料。
上述技术方案中，通过两次沉积工艺将第一间隙和第二间隙填满，并且通过两次工艺去除位于栅线隔槽内的导电材料，能够确保将栅线隔槽内壁上的导电材料去除干净，从而降低字线和字线之间泄漏的风险。
可以理解的是，第一次沉积工艺填充的材料与第二次沉积工艺填充的材料可以相同也可以不同。在一些可选的实施例中，第一次沉积工艺填充的材料与第二次沉积工艺填充的材料不同，因此第一导电结构和第二导电结构均包含两种导电材料，从而增大后续形成台阶接触孔时的刻蚀工艺窗口，形成台阶接触孔时的刻蚀剂的选择更多。
在本申请的一个具体示例中，第一间隙的高度为30nm，第二间隙的高度为60nm，通过第一次沉积工艺在第一间隙和第二间隙内填充形成厚度为20nm的导电材料层，此时，第一间隙和第二间隙均未被填满；刻蚀去除位于栅线隔槽内的导电材料；再次通过第二次沉积工艺在第一间隙内填充形成厚度为10nm的导电材料层，在第二间隙内填充形成厚度为40nm的导电材料层，此时，第一间隙和第二间隙均被填满。
需要说明的是，在第二间隙的高度较高的时候，可以通过两次沉积工艺对第一间隙和第二间隙进行填充，以保证第一间隙和第二间隙的填充率。而第二间隙越高，则形成的第二导电结构就越厚，从而后续形成台阶接触孔时的刻蚀工艺窗口就越大，形成台阶接触孔时的刻蚀剂的选择更多。在能够保证第二间隙填充率的前提下，还可以根据实际需求而控制第二间隙的高度，从而控制第二导电结构的厚度。
在本申请的一些实施例中，通过所述栅线隔槽在所述第一间隙和所述第二间隙内填充导电材料，以在所述第一间隙内形成第一导电结构；刻蚀去除所述栅线隔槽内的所述导电材料，以及通过所述栅线隔槽刻蚀去除所述第二间隙内的导电材料；通过所述栅线隔槽向所述第二间隙内填充导电材料，以在所述第二间隙内形成第二导电结构；其中，所述第一导电结构的材料可以与所述第二导电结构的材料相同。
这里，可以通过第一次沉积工艺在第一间隙和第二间隙内填充导电材料，以在第一间隙内形成第一导电结构，此时，第二间隙未被填满。去除位于栅线隔槽内的导电材料，以及通过栅线隔槽去除位于第二间隙内的导电材料。通过第二次沉积工艺在第二间隙内填充导电材料，以在第二间隙内形成第二导电结构，此时，第二间隙已被填满。可以再次去除位于栅线隔槽内的导电材料。
上述技术方案中，通过两次沉积工艺分别将第一间隙和第二间隙填满，并且通过两次工艺去除位于栅线隔槽内的导电材料，能够确保将栅线隔槽内壁上的导电材料去除干净，从而降低字线和字线之间泄漏的风险。此外，第一间隙和第二间隙内填充的导电材料相同，由第一导电结构和第二导电结构形成的导电层为同一导电材料，导电层的导电均一性也更高。
在本申请的一些实施例中，所述在所述第一间隙内形成第一导电结构，包括：
通过所述栅线隔槽在所述第一间隙和所述第二间隙内依次形成介电层、第一导电层和第二导电层；
刻蚀去除所述栅线隔槽内的所述第一导电层和所述第二导电层，以及通过所述栅线隔槽刻蚀去除所述第二间隙中的所述第一导电层和所述第二导电层。
参考图4D，图4D为本申请实施例提供的形成第一导电结构之后的存储装置的剖面结构示意图。如图4D所示，通过栅线隔槽414在第一间隙和第二间隙内形成第一导电结构421，第一导电结构421包括介电层422、第一导电层423和第二导电层424；第二间隙内存在空隙425。栅线隔槽414内也依次形成介电层、第一导电层和第二导电层。这里，通过栅线隔槽在第一间隙内依次形成介电层、第一导电层和第二导电层的同时，不可避免地会在栅线隔槽的内壁上也依次形成介电层、第一导电层和第二导电层。
如前所述，第二间隙的高度大于第一间隙的高度，因此，在形成第一导电结构的过程中，依次形成的介电层、第一导电层和第二导电层能够填充满第一间隙，却难以填充满第二间隙。
这里，介电层的材料可以包括但不限于高介电常数(HIK)材料；第一导电层的材料可以包括但不限于氮化钛(TIN)；第二导电层的材料可以包括但不限于钨(W)。
参考图4E，图4E为本申请实施例提供的去除第二间隙中的第一导电层和第二导电层之后的存储装置的剖面结构示意图。如图4E所示，刻蚀去除栅线隔槽内的第一导电层和第二导电层，以及通过栅线隔槽刻蚀去除第二间隙中的第一导电层和第二导电层，仅保留形成于第二间隙侧壁上的介电层，以在第二间隙内形成空腔。图4E还示出了刻蚀工艺也去除了部分位于栅线隔槽414内的第一导电层和第二导电层，仍保留栅线隔槽侧壁上的介电层。
这里，可以使用湿法刻蚀去除第一导电层和第二导电层。仍参考图4D，通过将刻蚀液体由栅线隔槽414流入第二间隙中的空隙425中，刻蚀去除位于第二间隙内的第一导电层423和第二导电层424。由于第二间隙内原本存在空隙，因此，刻蚀液体能够易于去除位于第二间隙内的第一导电层和第二导电层而形成空腔，而由于第一间隙内已经被填充满，因此刻蚀液体不会显著地刻蚀位于第一间隙内的第一导电层和第二导电层。
在本申请的另一些实施例中，所述在所述第一间隙内形成第一导电结构，包括：
通过所述栅线隔槽在所述第一间隙和所述第二间隙内依次形成介电层、第一导电层和第二导电层；
刻蚀去除所述栅线隔槽内的所述介电层、所述第一导电层和所述第二导电层，以及通过所述栅线隔槽刻蚀去除所述第二间隙中的所述介电层、所述第一导电层和所述第二导电层。
仍参考图4D，在第一间隙和第二间隙内形成第一导电结构421，第一导电结构421包括介电层422、第一导电层423和第二导电层424。图4D还示出了第二间隙内存在空隙425。可以使用湿法刻蚀，将刻蚀液体由栅线隔槽流入第二间隙中的空隙中，刻蚀去除位于第二间隙内的介电层、第一导电层和第二导电层。这里，刻蚀去除位于第二间隙内的介电层能够降低晶圆的应力，调节晶圆的应力平衡。
如上所述，使用湿法刻蚀能够一次去除位于第二间隙内的介电层、第一导电层和第二导电层。当然，湿法刻蚀也可以分步进行，例如，使用第一次湿法刻蚀先去除位于第二间隙内的第一导电层和第二导电层，使用第二次湿法刻蚀再去除位于第二间隙侧壁上的介电层。
在本申请的一些实施例中，所述在所述第二间隙内形成第二导电结构之前，所述方法还包括：
去除所述第二间隙中的水汽。
如前所述，通过湿法刻蚀去除位于第二间隙内的第一导电层和第二导电层，或者通过湿法刻蚀去除位于第二间隙内的介电层、第一导电层和第二导电层。使用刻蚀液体进行湿法刻蚀后，需要使用去离子水进行清洗。因此，需要通过去水汽(degas)工艺去除第二间隙中的水汽。由于已经去除第二间隙中的水汽，有效地避免了后续工艺中在第二间隙内形成第二导电结构时，对第二导电结构造成的损伤(damage)。
在本申请的一些实施例中，所述第一导电结构的材料可以与所述第二导电结构的材料相同。
在本申请实施例中，第一导电结构包括介电层、第一导电层和第二导电层，那么在使用湿法刻蚀去除位于第二间隙内的第一导电层和第二导电层之后，可以通过栅线隔槽在第二间隙内依次形成第一导电层和第二导电层。换言之，通过第一次沉积工艺在第一间隙和第二间隙内依次形成介电层、第一导电层和第二导电层，以在第一间隙内形成第一导电结构，此时，第二间隙未被填满。去除位于栅线隔槽内的第一导电层和第二导电层，以及通过栅线隔槽去除位于第二间隙内的第一导电层和第二导电层。通过第二次沉积工艺在第二间隙内依次形成第一导电层和第二导电层，以在第二间隙内形成第二导电结构，此时，第二间隙已被填满。可以再次去除位于栅线隔槽内的第一导电层和第二导电层。
上述技术方案中，通过两次沉积工艺分别将第一间隙和第二间隙填满，并且通过两次工艺去除位于栅线隔槽内的第一导电层和第二导电层，能够确保将栅线隔槽内壁上的导电材料(即，包括第一导电层和第二导电层)去除干净。此外，第一间隙和第二间隙内填充的导电材料相同，由第一导电结构和第二导电结构形成的导电层为同一导电材料，导电层的导电均一性更高。
在本申请的一些实施例中，所述第一导电结构的材料可以与所述第二导电结构的材料不同。
在本申请的一些实施例中，所述在所述第二间隙内形成第二导电结构，包括：
通过所述栅线隔槽在所述第二间隙内形成第三导电层。
参考图4F，图4F为本申请实施例提供的形成第二导电结构之后的存储装置的剖面结构示意图。如图4F所示，进行回填步骤，通过栅线隔槽414在第二间隙形成的空腔中形成第三导电层427，第三导电层能够填充满第二间隙，位于第二间隙内的介电层422和第三导电层427共同形成第二导电结构426。在栅线隔槽414内也形成第三导电层。
如前所述，沿Z方向，第二间隙的高度大于第一间隙的高度。因此，形成的第二导电结构的厚度大于第一导电结构的厚度。
在本申请的一些实施例中，所述第三导电层的材料包括以下至少之一：掺杂多晶硅、金属材料和金属硅化物。
这里，在第二间隙内形成空腔后，向该空腔内回填导电材料，确保第二间隙内部空间能够被填充满，以便于在后续工艺中形成的台阶接触结构能够与台阶之间形成良好的电连接。回填的导电材料可以是高掺杂多晶硅(high doped poly)，也可以是金属(metal)，还可以是金属硅化物(即，化学通式为MxSiy，其中M为金属)。回填的导电材料更可以是掺杂多晶硅、金属材料和金属硅化物的任意组合，可以举例的是，第三导电层可以为高掺杂多晶硅/金属/高掺杂多晶硅形成的环形三明治结构，第三导电层也可以为高掺杂多晶硅/金属硅化物/高掺杂多晶硅形成的环形三明治结构，第三导电层还可以为高掺杂多晶硅/金属硅化物/金属/金属硅化物/高掺杂多晶硅形成的环形三明治结构。
在本申请实施例中，第一导电结构可以包括介电层、第一导电层和第二导电层，第二导电结构可以包括介电层和第三导电层，其中，第一导电层、第二导电层和第三导电层的材料可以均不相同。需要说明的是，第一次回刻去除栅线隔槽内的导电材料，即第一导电层和第二导电层，已经确保栅线隔槽侧壁的回刻深度；第二次回刻去除栅线隔槽内的导电材料，即第三导电层，由于第一导电层、第二导电层和第三导电层的材料可以均不相同，可以通过选择对第三导电层刻蚀选择比更高的刻蚀剂，仅刻蚀去除栅线隔槽内的第三导电层，从而有效地避免造成过度回刻的问题。
此外，由于第一导电层、第二导电层和第三导电层的材料可以均不相同，那么导电层包括材料不同的第一导电结构和第二导电结构。在后续工艺中刻蚀形成台阶接触孔时，可以利用第一导电结构和第二导电结构的材料不同来控制台阶接触孔的刻蚀停在台阶处，即停在第二导电结构内，而不会刻蚀贯穿第二导电结构进入下一级台阶的第一导电结构内。
并且，还可以通过调整与台阶接触结构电连接的第二导电结构的材料类型，增加第一导电结构和第二导电结构的导电材料的选择性，以调整台阶接触结构与第二导电结构之间的电连接效果。
需要说明的是，由于金属具有良好的导电性，在半导体制造技术领域中，往往通过金属连接件实现半导体连接件与外部电路的电连接。然而，由于金属连接件与半导体连接件之间的势垒较高，导致金属连接件与半导体连接件之间的接触电阻较大。当半导体掺杂浓度较高时，电子可借隧穿效应穿过势垒层，从而形成接触电阻很小的欧姆接触，形成良好的欧姆接触有利于电流的输入和输出。
本申请实施例中，台阶接触结构可为金属材料，第一导电结构可以包括HIK层、氮化钛层和钨层，第二导电结构可以包括高掺杂多晶硅，如此，台阶接触结构能够与第二导电结构之间形成良好的欧姆接触，第二导电结构与第一导电结构之间形成良好的欧姆接触，以改善台阶接触结构与导电层之间的电连接效果。
需要说明的是，还可以通过在金属连接件和半导体连接件之间形成金属硅化物，以降低金属连接件和半导体连接件之间的接触电阻。
本申请实施例中，台阶接触结构可为金属材料，第一导电结构可以包括HIK层、氮化钛层和钨层，第二导电结构可以包括高掺杂多晶硅，掺杂多晶硅、金属材料和金属硅化物的任意组合，例如，第二导电结构可以包括高掺杂多晶硅/金属硅化物/高掺杂多晶硅形成的环形三明治结构，如此，台阶接触结构能够与高掺杂多晶硅之间通过金属硅化物接触，以降低接触电阻，从而改善台阶接触结构与第二导电结构之间的电连接效果。
在本申请的一些实施例中，所述第一导电结构包括介电层、第一导电层和第二导电层；所述第二导电结构包括介电层和第三导电层。
在本申请的另一些实施例中，所述第一导电结构包括介电层、第一导电层和第二导电层；所述第二导电结构包括第三导电层。
本申请实施例提供的存储装置的制造方法中，通过将存储装置中的导电层设置为包括第一导电结构和第二导电结构，且位于每级台阶中的第二导电结构与每级台阶中的字线相连接，且由于每级台阶的顶面为第二导电结构的上表面，第二导电结构的厚度大于第一导电结构的厚度，还可以通过多次填充以确保第一导电结构和第二导电结构能够分别填满第一间隙和第二间隙，有效地避免了在形成与第二导电结构相连通的台阶接触孔的过程中出现的不同导电层之间的字线桥接问题，能够实现后续工艺中形成的台阶接触结构与第二导电结构之间良好的电连接，从而实现台阶接触结构与导电层之间良好的电连接，改善了存储装置中台阶区域的工艺可控性。此外，本申请实施例可以通过多次去除栅线隔槽内的导电材料，以确保确保将栅线隔槽内壁上的导电材料去除干净，从而降低字线和字线之间泄漏的风险。
参考图4G，图4G为本申请实施例提供的去除栅线隔槽中的第三导电层之后的存储装置的剖面结构示意图。如图4G所示，去除位于栅线隔槽414侧壁的第三导电层。
在本申请的一些实施例中，所述方法还包括：
在所述栅线隔槽内填充隔离材料，以形成栅线隔离结构；或
在所述栅线隔槽内填充第一导电材料，以形成公共源极。
这里，所述第一导电材料可以包括但不限于金属材料，例如，钨、铝或者铜；金属氮化物，例如，氮化钛；半导体材料，例如，多晶硅。
参考图4H，图4H为本申请实施例提供的填充栅线隔槽之后的存储装置的剖面结构示意图。如图4H所示，在栅线隔槽内依次形成第一隔离材料层429、第二隔离材料层430以及第三隔离材料层431，以形成栅线隔离结构428。通过栅线隔离结构将叠层结构划分为不同分区。
在本申请的另一些实施例中，还可以在所述栅线隔槽的侧壁形成隔离材料层后，填充第一导电材料，以形成公共源极。
在本申请的一些实施例中，所述方法还包括：
刻蚀形成与每级所述台阶的第二导电结构相连通的台阶接触孔；
在所述台阶接触孔内填充第二导电材料以形成台阶接触结构。
参考图4I，图4I为本申请实施例提供的形成台阶接触结构和沟道插塞之后的存储装置一个可选的剖面结构示意图。如图4I所示，刻蚀形成依次贯穿第二介质层420和第一介质层419，并延伸至第二间隙中的介电层422和第三导电层427的台阶接触孔，即，台阶接触孔与每级所述台阶的第二导电结构426相连通。可以在所述台阶接触孔内填充第二导电材料以形成台阶接触结构405。还可以在沟道结构407的顶端形成沟道插塞432，沟道插塞432与沟道层411电连接，以实现沟道结构407与外部电路之间的电连接。可以举例的是，第二导电材料可以是TIN、W或者其组合。
参考图4J，图4J为本申请实施例提供的形成台阶接触结构和沟道插塞之后的存储装置另一个可选的剖面结构示意图。如图4J所示，刻蚀形成依次贯穿第二介质层420和第一介质层419，并延伸至第二间隙中第三导电层427的台阶接触孔，即，台阶接触孔与每级所述台阶的第二导电结构426相连通。可以在所述台阶接触孔内填充第二导电材料以形成台阶接触结构405。还可以在沟道结构407的顶端形成沟道插塞432，沟道插塞432与沟道层411电连接，以实现沟道结构407与外部电路之间的电连接。这里，第二间隙的侧壁上没有介电层，第二间隙内仅填充有第三导电层，第三导电层即形成第二导电结构。通过去除位于第二间隙内的介电层，使得第三导电层与第二间隙的侧壁直接接触，能够降低晶圆的应力，调节晶圆的应力平衡。
参考图5A、图5B和图5C，图5A、图5B和图5C为本申请实施例提供的介电层和第一导电层的尺寸关系的三种可选的局部剖面结构示意图。图5A示出了沿Y方向的台阶区域中，栅线隔离结构528的局部剖面结构示意图。需要说明的是，此时已经去除位于第二间隙内的介电层。在栅线隔槽内依次形成第一隔离材料层529、第二隔离材料层530和第三隔离材料层531，以形成栅线隔离结构528。如前所述在形成第一导电结构的过程中，在层间绝缘层503间隔排布的缝隙中也依次形成介电层522、第一导电层523和第二导电层524。如图5A中虚线方框所示，沿Y方向，介电层522的长度大于第一导电层523的长度。如图5B中虚线方框所示，沿Y方向，介电层522的长度等于第一导电层523的长度。如图5C中虚线方框所示，沿Y方向，介电层522的长度小于第一导电层523的长度。
也就是说，介电层与第一导电层之间的尺寸关系是可以调节的，更具体而言，介电层与第一导电层之间的长度关系是可以调节的。且通过调节介电层与第一导电层的长度关系，能够有效地调节晶圆的应力平衡。可以举例的是，所述介电层为HIK层，所述第一导电层为TIN层，HIK层与TIN层之间的尺寸关系可以调节。
参考图6A、图6B和图6C，图6A、图6B和图6C为本申请实施例提供的沟道结构电连接的三种可选的局部剖面结构示意图。图6A示出了沟道结构中沟道层的底部与第一公共源极633电连接。图6B示出了沟道结构中沟道层的侧壁与第二公共源极634电连接。这里，第一、第二公共源极与存储装置中的垂直存储单元串的源极进行导电连接，并且因此形成阵列的公共源极。当垂直存储单元串被配置为块擦除时，公共源极可以延伸并覆盖块的核心区域和用于该块的台阶区域。第一、第二公共源极可以包括多层结构，例如，包括高导电层和源极层。其中，所述高导电层可以由任何合适的材料形成，例如，金属，金属化合物或者金属硅化物等等；所述源极层可以是硅材料，例如，本征多晶硅，掺杂多晶硅等等。需要说明的是，第二公共源极634可以通过选择外延生长(selective epitaxial growth，SEG)而在衬底上形成。
图6C示出了沟道结构中沟道层的底部与外延层635电连接。外延层可以通过选择外延生长而在衬底上形成硅层，其位于沟道结构的底部。
本申请实施例提供的存储装置的制造方法，对于沟道结构的电连接方式不做特殊限定。以上三种沟道结构的电连接方式均适用于本申请实施例提供的存储装置的制造方法，其他任何合适的沟道结构的电连接方式也适用于本申请实施例提供的存储装置的制造方法。
参考图7A和图7B，图7和图7B为本申请实施例提供的管芯的局部俯视结构示意图一，图7B为本申请实施例提供的管芯的局部俯视结构示意二。需要说明的是，图7A以管芯(die)包括8个存储平面为例进行说明，图7B以管芯(die)包括4个存储平面为例进行说明。如图7A和图7B所示，在本申请实施例中，管芯中至少包括电路区和存储区，其中，电路区用于形成有驱动电路、读/写电路以及控制电路等，存储区形成有存储单元串的存储阵列，存储区中可以包括一个或多个存储平面736(plane)，每个存储平面736中可以包括一个或多个存储块737(block)，而每个存储块737中可以包括一个或多个指存储区738(finger)。通常地，为了使芯片的容量更大，通常在芯片的存储区中会设计多个存储平面(plane)，每个存储平面具有基本相同的容量，也就是具有基本相同数量的存储单元。
仍参考图4I和图4J，本申请实施例还提供一种存储装置，所述存储装置包括：
基底结构，所述基底结构包括：衬底和所述衬底上的叠层结构401，叠层结构401包括多级台阶，每级所述台阶包括导电层404和层间绝缘层，相邻台阶之间的导电层404通过层间绝缘层隔离开；
导电层404包括第一导电结构421和第二导电结构426，且每级所述台阶的顶面为第二导电结构426的上表面，第二导电结构426的厚度大于第一导电结构421的厚度。
在本申请的一些实施例中，所述第一导电结构的材料与所述第二导电结构的材料不同。
在本申请的一些实施例中，所述第一导电结构包括介电层、第一导电层和第二导电层；所述第二导电结构包括介电层和第三导电层。
在本申请的一些实施例中，所述第一导电结构包括介电层、第一导电层和第二导电层；所述第二导电结构包括第三导电层。
在本申请的一些实施例中，所述第三导电层的材料包括以下至少之一：掺杂多晶硅、金属材料和金属硅化物。
在本申请的一些实施例中，所述存储装置还包括：
覆盖所述叠层结构的介质层，且所述介质层为所述叠层结构提供平坦的上表面。
在本申请的一些实施例中，所述存储装置还包括：
虚拟沟道结构，所述虚拟沟道结构依次贯穿所述介质层和所述叠层结构并延伸至所述衬底。
在本申请的一些实施例中，所述存储装置还包括：
位于所述介质层中，且与每级所述台阶的第二导电结构相接触的台阶接触结构。
在本申请的一些实施例中，所述存储装置还包括：
栅线隔离结构，所述栅线隔离结构贯穿所述叠层结构。
在本申请的一些实施例中，所述存储装置还包括：
公共源极，所述公共源极贯穿所述叠层结构。
本申请实施例提供了一种存储装置及其制造方法，所述方法包括：提供基底结构，所述基底结构包括：衬底和所述衬底上的叠层结构，所述叠层结构包括多级台阶，每级所述台阶包括牺牲层和层间绝缘层，每级所述台阶的顶面显露出所述牺牲层的上表面；形成覆盖所述牺牲层上表面且暴露所述台阶侧面的牺牲增厚层；形成贯穿所述叠层结构的栅线隔槽；通过所述栅线隔槽去除所述牺牲层和所述牺牲增厚层，其中，去除所述叠层结构中的未与所述牺牲增厚层接触的牺牲层以形成第一间隙，去除与所述牺牲增厚层接触的所述牺牲层和所述牺牲增厚层以形成第二间隙；在所述第一间隙内形成第一导电结构；在所述第二间隙内形成第二导电结构。本申请实施例提供的存储装置的制造方法中，通过将存储装置中的导电层设置为第一导电结构和第二导电结构，每级台阶的顶面为第二导电结构的上表面，第二导电结构的厚度大于第一导电结构的厚度，还可以通过多次填充以确保第一导电结构和第二导电结构能够分别填满第一间隙和第二间隙，有效地避免了在形成与第二导电结构相连通的台阶接触孔的过程中出现的不同导电层之间的字线桥接问题，以实现台阶接触结构与导电层之间良好的电连接，改善了存储装置中台阶区域的工艺可控性。此外，本申请实施例可以通过多次去除栅线隔槽内的导电材料，以确保确保将栅线隔槽内壁上的导电材料去除干净，从而降低字线和字线之间泄漏的风险。
应理解，说明书通篇中提到的“一个实施例”或“一实施例”意味着与实施例有关的特定特征、结构或特性包括在本申请的至少一个实施例中。因此，在整个说明书各处出现的“在一个实施例中”或“在一实施例中”未必一定指相同的实施例。此外，这些特定的特征、结构或特性可以任意适合的方式结合在一个或多个实施例中。应理解，在本申请的各种实施例中，上述各过程的序号的大小并不意味着执行顺序的先后，各过程的执行顺序应以其功能和内在逻辑确定，而不应对本申请实施例的实施过程构成任何限定。上述本申请实施例序号仅仅为了描述，不代表实施例的优劣。
以上所述仅为本申请的优选实施方式，并非因此限制本申请的专利范围，凡是在本申请的发明构思下，利用本申请说明书及附图内容所作的等效结构变换，或直接/间接运用在其他相关的技术领域均包括在本申请的专利保护范围内。

Claims (25)

1.一种存储装置的制造方法，其特征在于，所述方法包括：
提供基底结构，所述基底结构包括：衬底和所述衬底上的叠层结构，所述叠层结构包括多级台阶，每级所述台阶包括牺牲层和层间绝缘层，每级所述台阶的顶面显露出所述牺牲层的上表面；
形成覆盖所述牺牲层上表面且暴露所述台阶侧面的牺牲增厚层；
形成贯穿所述叠层结构的栅线隔槽；
通过所述栅线隔槽去除所述牺牲层和所述牺牲增厚层，其中，去除所述叠层结构中的未与所述牺牲增厚层接触的牺牲层以形成第一间隙，去除与所述牺牲增厚层接触的所述牺牲层和所述牺牲增厚层以形成第二间隙；
在所述第一间隙内形成第一导电结构；
在所述第二间隙内形成第二导电结构。
2.如权利要求1所述的制造方法，其特征在于，所述第一导电结构的材料与所述第二导电结构的材料不同。
3.如权利要求1所述的制造方法，其特征在于，
所述第一导电结构包括介电层、第一导电层和第二导电层；
所述第二导电结构包括介电层和第三导电层。
4.如权利要求1所述的制造方法，其特征在于，
所述第一导电结构包括介电层、第一导电层和第二导电层；
所述第二导电结构包括第三导电层。
5.如权利要求3或4所述的制造方法，其特征在于，所述第三导电层的材料包括以下至少之一：掺杂多晶硅、金属材料和金属硅化物。
6.如权利要求1所述的制造方法，其特征在于，所述在所述第一间隙内形成第一导电结构，包括：
通过所述栅线隔槽在所述第一间隙和所述第二间隙内依次形成介电层、第一导电层和第二导电层；
刻蚀去除所述栅线隔槽内的所述第一导电层和所述第二导电层，以及通过所述栅线隔槽刻蚀去除所述第二间隙中的所述第一导电层和所述第二导电层。
7.如权利要求1所述的制造方法，其特征在于，所述在所述第一间隙内形成第一导电结构，包括：
通过所述栅线隔槽在所述第一间隙和所述第二间隙内依次形成介电层、第一导电层和第二导电层；
刻蚀去除所述栅线隔槽内的所述介电层、所述第一导电层和所述第二导电层，以及通过所述栅线隔槽刻蚀去除所述第二间隙中的所述介电层、所述第一导电层和所述第二导电层。
8.如权利要求6或7所述的制造方法，其特征在于，所述在所述第二间隙内形成第二导电结构，包括：
通过所述栅线隔槽在所述第二间隙内形成第三导电层。
9.如权利要求8所述的制造方法，其特征在于，所述在所述第二间隙内形成第二导电结构，所述方法还包括：
去除所述栅线隔槽内的所述第三导电层。
10.如权利要求9所述的制造方法，其特征在于，所述去除所述栅线隔槽内的所述第三导电层之后，所述方法还包括：
在所述栅线隔槽内填充隔离材料，以形成栅线隔离结构；或
在所述栅线隔槽内填充第一导电材料，以形成公共源极。
11.如权利要求1所述的制造方法，其特征在于，所述在所述第二间隙内形成第二导电结构之前，所述方法还包括：
去除所述第二间隙中的水汽。
12.如权利要求1所述的制造方法，其特征在于，所述形成覆盖所述牺牲层上表面且暴露所述台阶侧面的牺牲增厚层，包括：
形成覆盖所述牺牲层上表面和所述台阶侧面的所述牺牲增厚层；
刻蚀去除覆盖所述台阶侧面的所述牺牲增厚层。
13.如权利要求1所述的制造方法，其特征在于，所述形成覆盖所述牺牲层上表面且暴露所述台阶侧面的牺牲增厚层之后，所述方法还包括：
形成覆盖所述叠层结构的介质层，且所述介质层为所述叠层结构提供平坦的上表面。
14.如权利要求13所述的制造方法，其特征在于，所述方法还包括：
形成依次贯穿所述介质层和所述叠层结构并延伸至所述衬底的虚拟沟道孔，对所述虚拟沟道孔进行填充，以形成虚拟沟道结构。
15.如权利要求1所述的制造方法，其特征在于，所述方法还包括：
刻蚀形成与每级所述台阶的第二导电结构相连通的台阶接触孔；
在所述台阶接触孔内填充第二导电材料以形成台阶接触结构。
16.一种存储装置，其特征在于，所述存储装置包括：
基底结构，所述基底结构包括：衬底和所述衬底上的叠层结构，所述叠层结构包括多级台阶，每级所述台阶包括导电层和层间绝缘层，相邻台阶之间的导电层通过层间绝缘层隔离开；
所述导电层包括第一导电结构和第二导电结构，且每级所述台阶的顶面为所述第二导电结构的上表面，所述第二导电结构的厚度大于所述第一导电结构的厚度。
17.如权利要求16所述的存储装置，其特征在于，所述第一导电结构的材料与所述第二导电结构的材料不同。
18.如权利要求16所述的存储装置，其特征在于，
所述第一导电结构包括介电层、第一导电层和第二导电层；
所述第二导电结构包括介电层和第三导电层。
19.如权利要求16所述的存储装置，其特征在于，
所述第一导电结构包括介电层、第一导电层和第二导电层；
所述第二导电结构包括第三导电层。
20.如权利要求18或19所述的存储装置，其特征在于，所述第三导电层的材料包括以下至少之一：掺杂多晶硅、金属材料和金属硅化物。
21.如权利要求16所述的存储装置，其特征在于，所述存储装置还包括：
覆盖所述叠层结构的介质层，且所述介质层为所述叠层结构提供平坦的上表面。
22.如权利要求16所述的存储装置，其特征在于，所述存储装置还包括：
虚拟沟道结构，所述虚拟沟道结构依次贯穿所述介质层和所述叠层结构并延伸至所述衬底。
23.如权利要求21所述的存储装置，其特征在于，所述存储装置还包括：
位于所述介质层中，且与每级所述台阶的第二导电结构相接触的台阶接触结构。
24.如权利要求16所述的存储装置，其特征在于，所述存储装置还包括：
栅线隔离结构，所述栅线隔离结构贯穿所述叠层结构。
25.如权利要求16所述的存储装置，其特征在于，所述存储装置还包括：
公共源极，所述公共源极贯穿所述叠层结构。
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