KR102640872B1 - 3차원 반도체 장치 - Google Patents
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Abstract
3차원 반도체 메모리 장치는 셀 어레이 영역 및 연결 영역을 포함하는 기판, 기판 상의 제1 전극 구조체, 및 제1 전극 구조체를 관통하여 기판의 연결 영역에 접하는 제1 더미 구조체를 포함하되, 제1 전극 구조체는 기판의 상면에 평행한 제1 방향으로 연장되는 제1 전극부, 제1 방향으로 연장되고, 제1 전극부로부터 제1 방향에 교차하고 기판의 상면에 평행한 제2 방향으로 이격되는 제2 전극부, 및 제1 및 제2 전극부들 사이에 제공되는 전극 연결부를 포함하고, 제1 더미 구조체는 전극 연결부를 관통한다.
Description
본 발명은 3차원 반도체 장치에 관한 것으로, 더욱 상세하게는 안정성 및 전기적 특성이 개선된 3차원 반도체 장치에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 장치의 집적도를 증가시키는 것이 요구되고 있다. 반도체 장치의 경우, 그 집적도는 제품의 가격을 결정하는 중요한 요인이기 때문에, 특히 증가된 집적도가 요구되고 있다. 종래의 2차원 또는 평면적 반도체 장치의 경우, 그 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 장치의 집적도는 증가하고는 있지만 여전히 제한적이다. 이에 따라, 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 반도체 메모리 장치들이 제안되고 있다.
본 발명이 해결하고자 하는 일 과제는 접지 선택 트랜지스터들에 인가되는 전압을 독립적으로 제어하는 반도체 장치를 제공하는 것에 있다.
본 발명이 해결하고자 하는 일 과제는 안정성이 높은 반도체 장치를 제공하는 것에 있다.
다만, 본 발명이 해결하고자 하는 과제는 상기 개시에 한정되지 않는다.
상기 과제를 해결하기 위한 본 발명의 기술적 사상의 예시적인 실시예들에 따른 3차원 반도체 장치는 셀 어레이 영역 및 연결 영역을 포함하는 기판; 상기 기판 상의 제1 전극 구조체; 및 상기 제1 전극 구조체를 관통하여 상기 기판의 상기 연결 영역에 접하는 제1 더미 구조체를 포함하되, 상기 제1 전극 구조체는: 상기 기판의 상면에 평행한 제1 방향으로 연장되는 제1 전극부; 상기 제1 방향으로 연장되고, 상기 제1 전극부로부터 상기 제1 방향에 교차하고 상기 기판의 상면에 평행한 제2 방향으로 이격되는 제2 전극부; 및 상기 제1 및 제2 전극부들 사이에 제공되는 전극 연결부를 포함하고, 상기 제1 더미 구조체는 상기 전극 연결부를 관통할 수 있다.
본 발명의 기술적 사상의 예시적인 실시예들에 따르면, 서로 이격되는 제1 및 제2 전극부들 사이의 전극 연결부를 관통하는 더미 구조체 및 상기 전극 연결부와 수직적으로 중첩하는 분리 패턴이 제공될 수 있다. 더미 구조체는 3차원 반도체 장치의 제조 공정시 절연막들이 서로를 향해 이동하는 것을 방지할 수 있다. 이에 따라, 3차원 반도체 장치의 안정성이 높아질 수 있다. 분리 패턴은 제1 및 제2 전극부들의 최하층 게이트 구조체들을 전기적으로 분리시킬 수 있다. 이에 따라, 최하층 게이트 구조체들에 인가되는 전압들은 각각 제어될 수 있다.
다만, 본 발명의 효과는 상기 개시에 한정되지 않는다.
도 1은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 회로도이다.
도 2는 본 발명의 기술적 사상의 예시적인 실시예들에 따른 3차원 반도체 장치의 사시도이다.
도 3은 도 2의 일부를 나타낸 사시도이다.
도 4는 도 2의 평면도이다.
도 5는 도 2의 Ⅰ-Ⅰ'선에 따른 단면도이다.
도 6 내지 도 8은 본 발명의 기술적 사상의 예시적인 실시예들에 따른 3차원 반도체 장치의 제조 방법을 설명하기 위한 사시도들이다.
도 2는 본 발명의 기술적 사상의 예시적인 실시예들에 따른 3차원 반도체 장치의 사시도이다.
도 3은 도 2의 일부를 나타낸 사시도이다.
도 4는 도 2의 평면도이다.
도 5는 도 2의 Ⅰ-Ⅰ'선에 따른 단면도이다.
도 6 내지 도 8은 본 발명의 기술적 사상의 예시적인 실시예들에 따른 3차원 반도체 장치의 제조 방법을 설명하기 위한 사시도들이다.
도 1은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 회로도이다.
도 1을 참조하면, 실시예들에 따른 3차원 반도체 메모리 장치의 셀 어레이는 공통 소오스 라인(CSL), 복수개의 비트 라인들(BL0-BL2) 및 공통 소오스 라인(CSL)과 비트 라인들(BL0-BL2) 사이에 배치되는 복수개의 셀 스트링들(CSTR)을 포함할 수 있다.
비트 라인들(BL0-BL2)은 2차원적으로 배열되며, 비트 라인들(BL0-BL2) 각각에 복수개의 셀 스트링들(CSTR)이 병렬로 연결될 수 있다. 복수 개의 셀 스트링들(CSTR)은 공통 소오스 라인(CSL)에 공통으로 연결될 수 있다. 즉, 복수 개의 비트 라인들(BL0-BL2)과 하나의 공통 소오스 라인(CSL) 사이에 복수 개의 셀 스트링들(CSTR)이 배치될 수 있다. 공통 소오스 라인(CSL)은 복수 개로 2차원적으로 배열될 수 있다. 여기서, 공통 소오스 라인들(CSL)에는 전기적으로 동일한 전압이 인가될 수 있거나, 또는 공통 소오스 라인들(CSL) 각각이 전기적으로 제어될 수도 있다.
예시적인 실시예들에 따르면, 셀 스트링들(CSTR) 각각은 스트링 선택 트랜지스터(SST), 서로 직렬 연결된 메모리 셀들(MCT), 접지 선택 트랜지스터(GST)로 구성될 수 있다. 또한, 메모리 셀들(MCT) 각각은 데이터 저장 요소(data storage element)를 포함한다. 다른 예시적인 실시예들에 따르면, 스트링 선택 트랜지스터는 서로 직렬 연결된 한 쌍의 스트링 선택 트랜지스터들로 제공될 수 있다.
각각의 셀 스트링들(CSTR)은 직렬 연결된 스트링 선택 트랜지스터(SST)를 포함할 수 있으며, 스트링 선택 트랜지스터(SST)는 비트 라인(BL0-BL2)에 접속될 수 있으며, 접지 선택 트랜지스터(GST)는 공통 소오스 라인(CSL)에 접속될 수 있다.
나아가, 셀 스트링들(CSTR) 각각은 스트링 선택 트랜지스터(SST)와 메모리 셀(MCT) 사이에 연결된 더미 셀을 더 포함할 수 있다. 도면에는 도시하지 않았으나, 더미 셀은 접지 선택 트랜지스터(GST)와 메모리 셀(MCT) 사이에도 연결될 수 있다.
각각의 셀 스트링들(CSTR)에서 접지 선택 트랜지스터(GST)는 직렬 연결된 복수 개의 모오스 트랜지스터들로 구성될 수도 있다.
스트링 선택 트랜지스터(SST)는 스트링 선택 라인(SSL)에 의해 제어될 수 있다. 메모리 셀들(MCT)은 복수 개의 워드 라인들(WL0-WLn)에 의해 제어 될 수 있으며, 더미 셀들은 더미 워드 라인(DWL)에 의해 제어될 수 있다. 또한, 접지 선택 트랜지스터(GST)는 접지 선택 라인(GSL)에 의해 제어될 수 있다. 공통 소오스 라인(CSL)은 접지 선택 트랜지스터들(GST)의 소오스들에 공통으로 연결될 수 있다.
예시적인 실시예들에서, 도 1에 도시된 바와 같이, 서로 바로 인접한 2개의 접지 선택 트랜지스터들(GST)은 하나의 접지 선택 라인(GSL0 또는 GSL1)에 의해 전압을 인가받을 수 있다. 다른 예시적인 실시예들에서, 도 1에 도시된 것과 달리, 접지 선택 트랜지스터들(GST)은 서로 다른 접지 선택 라인들에 의해 각각 전압을 인가받을 수 있다.
하나의 셀 스트링(CSTR)은 공통 소오스 라인들(CSL)로부터의 거리가 서로 다른 복수개의 메모리 셀들(MCT)로 구성되기 때문에, 공통 소오스 라인들(CSL)과 상기 비트 라인들(BL0-BL2) 사이에는 다층의 워드 라인들(WL0-WLn, DWL)이 배치될 수 있다.
공통 소오스 라인들(CSL)로부터 실질적으로 동일한 거리에 배치되는, 메모리 셀들(MCT)의 게이트 전극들은 워드 라인들(WL0-WLn, DWL) 중의 하나에 공통으로 연결되어 등전위 상태에 있을 수 있다. 이와 달리, 상기 메모리 셀들(MCT)의 게이트 전극들이 상기 공통 소오스 라인들(CSL)으로부터 실질적으로 동일한 거리에 배치되더라도, 서로 다른 행 또는 열에 배치되는 게이트 전극들이 독립적으로 제어될 수 있다.
도 2는 본 발명의 기술적 사상의 예시적인 실시예들에 따른 3차원 반도체 장치의 사시도이다. 도 3은 도 2의 일부를 나타낸 사시도이다. 도 4는 도 2의 평면도이다. 도 5는 도 2의 Ⅰ-Ⅰ'선에 따른 단면도이다.
도 2 내지 도 5를 참조하면, 기판(100)이 제공될 수 있다. 기판(100)은 셀 어레이 영역(CAR), 주변회로 영역(미도시) 및 연결 영역(CNR)을 포함할 수 있다. 연결 영역(CNR)은 셀 어레이 영역(CAR)과 주변회로 영역 사이에 배치될 수 있다. 기판(100)은 반도체 물질을 포함할 수 있다. 예를 들어, 기판(100)은 단결정 실리콘막, 실리콘 게르마늄(SiGe)막 상에 형성된 실리콘 막, 절연막 상에 형성된 실리콘 단결정막, 절연막 상에 형성된 폴리실리콘막 또는 이들의 조합을 포함할 수 있다. 예시적인 실시예들에서, 기판(100)은 제1 도전형을 가질 수 있다. 예를 들어, 기판(100)은 N형 반도체 기판 또는 P형 반도체 기판일 수 있다.
기판(100) 상에 분리 패턴(130)이 제공될 수 있다. 분리 패턴(130)은 기판(100)의 상면으로부터 기판(100)의 상면에 수직하게 돌출될 수 있다. 도 5에 도시된 것과 같이, 분리 패턴(130)은 기판(100)의 상면에 평행한 제1 방향(D1)으로 연장될 수 있다. 분리 패턴(130)은 분리 패턴(130)의 측벽으로부터 제1 방향(D1)에 교차하는 제2 방향(D2)으로 돌출된 돌출부(132)를 가질 수 있다. 돌출부(132)는 라운드진 측벽을 가질 수 있다. 다만, 돌출부(132)의 측벽의 형상은 상기 개시에 한정되지 않는다. 예시적인 실시예들에서, 한 쌍의 돌출부들(132)이 분리 패턴(130)의 서로 반대되는 측벽들에서 각각 돌출될 수 있다. 예를 들어, 한 쌍의 돌출부들(132)은 분리 패턴(132)의 측벽들의 중심부에서 돌출될 수 있다. 분리 패턴(130)의 상면은 기판(100)의 상면과 평행할 수 있다. 분리 패턴(130)은 후술되는 희생막에 대해 식각 선택성을 갖는 절연 물질을 포함할 수 있다.
기판(100) 상에 버퍼 절연막(110)이 제공될 수 있다. 버퍼 절연막(110)은 기판(100)의 상면을 덮을 수 있다. 버퍼 절연막(110)은 분리 패턴(130)에 의해 관통될 수 있다. 즉, 버퍼 절연막(110)은 분리 패턴(130)의 측벽을 덮을 수 있다. 버퍼 절연막(110)의 상면은 분리 패턴(130)의 상면보다 낮을 수 있다. 버퍼 절연막(110)은 절연 물질을 포함할 수 있다. 예를 들어, 버퍼 절연막(110)은 실리콘 산화물, 실리콘 질화물 또는 이들의 조합을 포함할 수 있다.
버퍼 절연막(110) 및 분리 패턴(130) 상에 전극 구조체(200)가 제공될 수 있다. 전극 구조체(200)는 교대로 적층된 게이트 구조체들(610) 및 절연막들(ILD)을 포함할 수 있다. 게이트 구조체들(610)은 수평 절연 패턴들(612) 및 전극들(614)을 포함할 수 있다. 게이트 구조체들(610)의 각각의 수평 절연 패턴(612)은 게이트 구조체(610)에 접하는 후술되는 채널 구조체(310) 및 절연막들(ILD)의 표면을 컨포멀하게 덮을 수 있다. 수평 절연 패턴(612)은 절연 물질을 포함할 수 있다. 예시적인 실시예들에서, 수평 절연 패턴(612)은 정보 저장막의 일부일 수 있다.
전극(614)은 수평 절연 패턴(612)의 내면 사이를 채울 수 있다. 예시적인 실시예들에서, 전극(614)은 수평 절연 패턴(612)의 내면 사이를 부분적으로 채울 수 있다. 다른 예시적인 실시예들에서, 전극(614)은 수평 절연 패턴(612)의 내면 사이를 전부 채울 수 있다. 전극들(614)의 도전 물질을 포함할 수 있다. 예를 들어, 전극들(614)은 도핑된 폴리실리콘, 금속(예를 들면, 텅스텐, 니켈, 코발트, 구리 또는 알루미늄), 도전성 금속질화물(예를 들면, 질화티타늄 또는 질화탄탈늄), 금속 실리사이드(예를 들면, 니켈 실리사이드, 티타늄 실리사이드, 또는 코발트 실리사이드), 전이 금속(예를 들면, 티타늄 또는 탄탈늄) 또는 이들의 조합을 포함할 수 있다. 전극들(614)이 금속 물질을 포함하는 경우, 전극들(614)의 각각과 수평 절연 패턴들(612)의 각각의 사이에 배리어 패턴(미도시)이 개재될 수 있다. 배리어 패턴은 전극들(614) 내부의 금속 원소가 수평 절연 패턴들(612) 내부로 확산하는 것을 차단할 수 있다. 예를 들어, 배리어 패턴은 TiN, TaN 또는 WN와 같은 금속 질화막을 포함할 수 있다.
7개의 게이트 구조체들(610) 및 7개의 절연막들(ILD)이 도시되었지만, 이는 예시적인 것이다. 즉, 전극 구조체(200)가 포함하는 게이트 구조체들(610) 및 절연막들(ILD)의 개수들은 7개에 한정되지 않는다. 전극 구조체(200)는 도 1에 도시된 스트링 선택 트랜지스터(SST)의 게이트 전극을 하나 또는 그 이상 포함할 수 있다. 예를 들어, 전극 구조체(200)의 최상층 게이트 구조체(610) 및 최상층의 바로 아래층 게이트 구조체(610)는 도 1에 도시된 스트링 선택 트랜지스터(SST)의 게이트 전극일 수 있다. 전극 구조체(200)는 도 1에 도시된 접지 선택 트랜지스터(GST)의 게이트 전극을 포함할 수 있다. 예를 들어, 전극 구조체(200)의 최하층 게이트 구조체(610)는 도 1에 도시된 접지 선택 트랜지스터(GST)의 게이트 전극일 수 있다. 전극 구조체(200)의 나머지 게이트 구조체들(610)의 적어도 일부는 도 1에 도시된 메모리 셀(MCT)의 게이트 전극일 수 있다.
전극 구조체(200)는 기판(100)의 셀 어레이 영역(CAR) 상 및 기판(100)의 연결 영역(CNR) 상에 제공될 수 있다. 전극 구조체(200)는 제1 방향(D1)으로 연장될 수 있다. 기판(100)의 연결 영역(CNR) 상의 전극 구조체(200)는 계단 구조를 가질 수 있다. 전극 구조체(200)의 한 층은 게이트 구조체(610) 및 게이트 구조체(610) 상의 절연막(ILD)을 포함할 수 있다. 예를 들어, 절연막(ILD)은 게이트 구조체(610)의 상면을 덮을 수 있다. 즉, 절연막(ILD)의 바닥면과 게이트 구조체(610)의 상면은 접할 수 있다. 예를 들어, 절연막(ILD)의 측벽은 게이트 구조체(610)의 측벽과 공면을 이룰 수 있다. 전극 구조체(200)의 한 층은 그 위의 층보다 수평적으로 돌출될 수 있다. 예를 들어, 기판(100)으로부터 n 번째 층의 절연막(ILD)의 단부 및 게이트 구조체(610)의 단부는 n+1 번째 층의 절연막(ILD)의 측벽 및 게이트 구조체(610)의 측벽으로부터 제1 방향(D1)으로 돌출될 수 있다. 이에 따라, n 번째 층의 절연막(ILD)의 단부의 상면은 n+1 번째 층의 절연막(ILD) 및 게이트 구조체(610)에 의해 노출될 수 있다.
전극 구조체(200)는 제1 방향(D1)으로 연장된 제1 전극부(200a), 제1 방향(D1)으로 연장되고, 제1 전극부(200a)로부터 제2 방향(D2)으로 이격된 제2 전극부(200b)를 포함할 수 있다. 제1 및 제2 전극부들(200a, 200b)은 제1 방향(D1)으로 연장되어, 셀 어레이 영역(CAR) 및 연결 영역(CNR) 상에 배치될 수 있다. 전극 구조체(200)는 일부의 제1 및 제2 전극부들(200a, 200b)의 사이에 제공되는 전극 연결부(200c)를 포함할 수 있다. 예를 들어, 제1 및 제2 전극부들(200a, 200b) 사이에서, 전극 연결부(200c)는 제1 및 제2 전극부들(200a, 200b)의 최상층으로부터 아래로 두번째 층부터 최하층의 바로 위층까지 배치될 수 있다. 전극 연결부(200c)는 연결 영역(CNR) 상에 제공될 수 있다. 전극 연결부(200c)는 제1 전극부(200a)의 n 번째 층의 전극과 제2 전극부(200b)의 n 번째 층의 전극(614)을 연결할 수 있다. 이때, n 번째 층은 최상층으로부터 아래로 두번째 층부터 최하층의 바로 위층까지의 층일 수 있다. 제1 및 제2 전극부들(200a, 200b) 각각에서, n 번째 층의 전극(614)의 단부는 전극 연결부(200c)의 단부로부터 제1 방향(D1)으로 돌출될 수 있다. 예를 들어, 제1 및 제2 전극부들(200a, 200b)의 각각에서, 최상층 전극으로부터 아래로 세번째 층의 전극의 단부들 내지 최하층의 전극의 단부는 전극 연결부(200c)로부터 제1 방향(D1)으로 돌출될 수 있다. 이때, 제1 및 제2 전극부들(200a, 200b) 각각에서, 낮은 층의 전극의 단부는 그보다 높은 층의 전극의 단부보다 전극 연결부(200c)로부터 더 돌출될 수 있다.
제1 및 제2 전극부들(200a, 200b) 및 전극 연결부(200c)는 각각 교대로 적층된 게이트 구조체들(610) 및 절연막들(ILD)을 포함할 수 있다. 도 1에 도시된 스트링 선택 트랜지스터(SST)의 게이트 전극 역할을 수행하는 제1 및 제2 전극부들(200a, 200b)의 게이트 구조체들(610)은 서로 전기적으로 분리될 수 있다. 예를 들어, 제1 전극부(200a)의 최상층 및 그 바로 아래층 게이트 구조체들(610)은 제2 전극부(200b)의 최상층 및 그 바로 아래층 게이트 구조체들(610)과 각각 서로 전기적으로 분리될 수 있다. 전극 연결부(200c)는 스트링 선택 트랜지스터(SST)의 게이트 전극 역할을 수행하는 제1 및 제2 전극부들(200a, 200b)의 게이트 구조체들(610) 사이에 제공되지 않을 수 있다. 예를 들어, 전극 연결부(200c)의 최상층 게이트 구조체(610)는 제1 및 제2 전극부들(200a, 200b)의 최상층 및 그 바로 아래층 게이트 구조체들(610) 사이에 제공되지 않을 수 있다. 예를 들어, 전극 연결부(200c)의 최상층 게이트 구조체(610)는 제1 및 제2 전극부들(200a, 200b)의 최상층으로부터 두번째 아래층의 게이트 구조체들(610)에 전기적으로 연결될 수 있다.
전극 연결부(200c)는 분리 패턴(130)과 수직적으로 중첩될 수 있다. 예를 들어, 전극 연결부(200c)의 최하층 절연막(ILD)의 바닥면은 분리 패턴(130)의 상면에 접할 수 있다. 전극 연결부(200c)는 제1 및 제2 전극부들(200a, 200b)의 최하층 게이트 구조체들(610)을 전기적으로 연결하는 전극(614)을 포함하지 않을 수 있다. 즉, 전극 연결부(200c)는 제1 및 제2 전극부들(200a, 200b)의 최하층 게이트 구조체들(610)과 같은 높이의 전극(614)을 포함하지 않을 수 있다.
제1 및 제2 전극부들(200a, 200b)의 최하층 게이트 구조체들(610)은 분리 패턴(130)에 의해 서로 전기적으로 분리될 수 있다. 이에 따라, 제1 및 제2 전극부들(200a, 200b)의 최하층 게이트 구조체들(610)에 인가되는 전압들은 독립적으로 제어될 수 있다. 제1 및 제2 전극부들(200a, 200b)의 최하층 게이트 구조체들(610)은 분리 패턴(130)의 측벽들에 각각 접할 수 있다. 제1 및 제2 전극부들(200a, 200b)의 최하층 게이트 구조체들(610)의 상면은 분리 패턴(130)의 상면과 공면을 이룰 수 있다.
기판(100)의 셀 어레이 영역(CAR) 상에 채널 구조체들(310)이 제공될 수 있다. 예를 들어, 채널 구조체들(310)은 전극 구조체(200)를 관통하여 기판(100)의 셀 어레이 영역(CAR)에 접할 수 있다. 채널 구조체들(310)은 제1 방향(D1)으로 배열될 수 있다. 다만, 이는 예시적인 것일 수 있다. 즉, 채널 구조체들(310)의 배열 형태는 한정적인 것이 아닐 수 있다. 예시적인 실시예들에서, 채널 구조체들(310)은 제1 방향(D1)을 따라 지그재그 형태로 배열될 수 있다. 각각의 채널 구조체들(310)은 하부 반도체 패턴(312), 하부 반도체 패턴(312) 상의 활성 기둥(316) 및 활성 기둥(316)의 측벽에 배치되는 데이터 저장막(314)을 포함할 수 있다.
제1 및 제2 전극 구조체들(200a, 200b) 사이의 기판(210) 내에 공통 소오스 영역(CSR)이 형성될 수 있다. 공통 소오스 영역들(CSR)은 제1 방향(D1)으로 연장될 수 있다. 공통 소오스 영역(CSR)은 기판(100) 내에 제1 도전형과 다른 제2 도전형의 불순물을 도핑하여 형성될 수 있다. 즉, 공통 소오스 영역(CSR)은 기판(100)과 반대의 도전형을 가질 수 있다.
도시되지 않았지만, 제1 및 제2 전극 구조체들(200a, 200b) 사이에 공통 소오스 구조체(미도시)가 배치될 수 있다. 공통 소오스 구조체는 제1 및 제2 전극 구조체들(200a, 200b)의 측벽들을 덮는 측벽 절연 스페이서(미도시) 및 측벽 절연 스페이서를 관통하여 공통 소오스 영역(CSR)에 전기적으로 연결되는 공통 소오스 플러그(미도시)를 포함할 수 있다. 예를 들어, 측벽 절연 스페이서는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 낮은 유전율을 가지는 low-k 물질로 형성될 수 있다. 예를 들어, 공통 소오스 플러그는 금속(예를 들어, 텅스텐, 구리 또는 알루미늄), 도전성 금속질화물(예를 들어, 질화티타늄 또는 질화탄탈늄), 전이 금속(예를 들어, 티타늄 또는 탄탈늄) 또는 이들의 조합을 포함할 수 있다.
기판(100)의 연결 영역(CNR) 상에 더미 구조체들(320)이 제공될 수 있다. 예를 들어, 더미 구조체들(320)은 전극 구조체(200)를 관통하여 기판(100)의 연결 영역(CNR)에 접할 수 있다. 더미 구조체들(320)은 제1 및 제2 전극 구조체들(200a, 200b)를 각각 관통할 수 있다. 예를 들어, 적어도 하나의 더미 구조체들(320)은 제1 전극 구조체(200a)의 각 층의 게이트 구조체들(610) 및 절연막들(ILD)을 관통할 수 있다. 예를 들어, 적어도 하나의 더미 구조체들(320)은 제1 전극 구조체(200a)의 노출된 단부들 중 하나를 수직적으로 관통할 수 있고, 다른 적어도 하나의 더미 구조체들(320)은 제1 전극 구조체(200a)의 노출된 단부들 중 다른 하나를 수직적으로 관통할 수 있다. 예를 들어, 적어도 하나의 더미 구조체들(320)은 제2 전극 구조체(200b)의 노출된 단부들 중 하나를 수직적으로 관통할 수 있고, 다른 적어도 하나의 더미 구조체들(320)은 제2 전극 구조체(200b)의 노출된 단부들 중 다른 하나를 수직적으로 관통할 수 있다. 제1 전극 구조체(200a)를 관통하는 더미 구조체들(320)은 제2 전극 구조체(200b)를 관통하는 더미 구조체들(320)과 서로 다른 더미 구조체들(320)일 수 있다.
더미 구조체들(320) 중 적어도 하나는 전극 연결부(200c)를 관통할 수 있다. 다만, 이는 예시적인 것이다. 즉, 전극 연결부(200c)를 관통하는 더미 구조체(320)는 복수 개일 수 있다. 예를 들어, 더미 구조체(320)는 전극 연결부(200c)를 수직적으로 관통하여, 기판(100)에 접할 수 있다. 예를 들어, 더미 구조체(320)는 전극 연결부(200c)의 중심부를 관통할 수 있다.
전극 연결부(200c)를 관통하는 더미 구조체(320)는 분리 패턴(130)을 관통할 수 있다. 예를 들어, 상기 더미 구조체(320)의 하부의 측벽이 분리 패턴(130)의 내측벽에 접할 수 있다. 예시적인 실시예들에서, 상기 더미 구조체(320)는 분리 패턴(130)의 중심부를 관통할 수 있다. 상기 더미 구조체(320)는 분리 패턴(130)의 한 쌍의 돌출부들(132)의 사이에 배치될 수 있다. 예를 들어, 상기 더미 구조체(320)는 분리 패턴(130)의 한 쌍의 돌출부들(132)의 측벽들로부터 각각 제2 방향(D2)으로 동일한 거리만큼 이격될 수 있다.
더미 구조체(320)는 채널 구조체(310)와 실질적으로 동일한 구조를 가질 수 있다. 예를 들어, 더미 구조체(320)는 하부 반도체 패턴(322), 하부 반도체 패턴(322) 상의 활성 기둥(326) 및 활성 기둥(326)의 측벽에 배치되는 데이터 저장막(324)을 포함할 수 있다.
기판(100)의 연결 영역(CNR) 상에 전극 구조체(200)를 덮는 매립 절연막(210)이 제공될 수 있다. 설명의 간결함을 위하여, 매립 절연막(210)을 관통하는 더미 구조체들(320)은 도시되지 않았다. 예를 들어, 더미 구조체들(320)은 전극 구조체(200)의 단부로부터 수직하게 연장되어, 매립 절연막(210)을 관통할 수 있다. 매립 절연막(210)은 절연 물질을 포함할 수 있다. 예를 들어, 매립 절연막(210)은 실리콘 산화물, 실리콘 질화물, 실리콘 질산화물 또는 이들의 조합을 포함할 수 있다.
전극 구조체(200) 및 매립 절연막(210) 상에 캡핑막(220)이 제공될 수 있다. 캡핑막(220)은 절연 물질을 포함할 수 있다. 예를 들어, 캡핑막(220)은 실리콘 산화막, 실리콘 질화막, 실리콘 질산화막 또는 이들의 조합을 포함할 수 있다.
예시적인 실시예들에서, 비트라인(미도시), 연결 라인(미도시) 및 공통 소오스 라인(미도시)이 캡핑막(220) 상에 제공될 수 있다. 비트라인, 연결 라인 및 공통 소오스 라인은 채널 구조체(310), 게이트 구조체(610) 및 공통 소오스 구조체에 각각 전기적으로 연결될 수 있다. 예를 들어, 비트라인은 비트라인 콘택(미도시)을 통해 채널 구조체에 전기적으로 연결될 수 있다. 예를 들어, 연결 라인은 연결 콘택(미도시)을 통해 전극 구조체(200)의 단부에 전기적으로 연결될 수 있다. 이때, 연결 콘택은 전극 구조체(200)의 단부의 절연막(ILD)을 관통하여, 게이트 구조체(610)에 전기적으로 연결될 수 있다. 공통 소오스 라인들은 공통 소오스 콘택들(미도시)을 통해 공통 소오스 구조체에 전기적으로 연결될 수 있다. 더미 구조체들(320)은 비트라인, 연결 라인 및 공통 소오스 라인으로부터 전기적으로 분리될 수 있다. 본 발명의 기술적 사상의 예시적인 실시예들에 따르면, 제1 및 제2 전극부들(200a, 200b)의 최하층 게이트 구조체들(610)에 인가되는 전압들은 각각 제어될 수 있다.
도 6 내지 도 8은 본 발명의 기술적 사상의 예시적인 실시예들에 따른 3차원 반도체 장치의 제조 방법을 설명하기 위한 사시도들이다. 설명의 간결함을 위하여, 도 2 내지 도 5를 참조하여 설명된 것과 실질적으로 동일한 내용은 설명되지 않는다.
도 6를 참조하면, 기판(100) 상에 버퍼 절연막(110), 최하층 희생막(120) 및 분리 패턴(130)이 형성될 수 있다. 기판(100)은 셀 어레이 영역(CAR), 주변회로 영역(미도시) 및 연결 영역(CNR)을 포함할 수 있다. 기판(100)은 반도체 물질을 포함할 수 있다. 예를 들어, 기판(100)은 단결정 실리콘막, 실리콘 게르마늄(SiGe)막 상에 형성된 실리콘 막, 절연막 상에 형성된 실리콘 단결정막, 절연막 상에 형성된 폴리실리콘막 또는 이들의 조합을 포함할 수 있다. 예시적인 실시예들에서, 기판(100)은 제1 도전형을 가질 수 있다. 예를 들어, 기판(100)은 N형 또는 P형을 가질 수 있다.
예시적인 실시예들에서, 기판(100) 상에 버퍼 절연막(110)을 형성하는 것은 증착 공정을 포함할 수 있다. 예를 들어, 버퍼 절연막(110)은 열적 화학기상증착(Thermal CVD), 플라즈마 인핸스드 화학기상증착(Plasma enhanced CVD), 물리적 화학기상증착(physical CVD) 또는 원자층 증착(Atomic Layer Deposition; ALD)을 통해 형성될 수 있다. 버퍼 절연막(110)은 절연 물질을 포함할 수 있다. 예를 들어, 버퍼 절연막(110)은 실리콘 산화물, 실리콘 질화물 또는 이들의 조합을 포함할 수 있다. 버퍼 절연막(110)이 실리콘 산화물인 경우, 버퍼 절연막(110)은 열산화(THERMAL OXIDATION) 공정을 통해 형성될 수 있다.
예시적인 실시예들에서, 버퍼 절연막(110) 상에 최하층 희생막(120)을 형성하는 것은 증착 공정을 포함할 수 있다. 예를 들어, 최하층 희생막(120)은 열적 화학기상증착, 플라즈마 인핸스드 화학기상증착, 물리적 화학기상증착 또는 원자층 증착을 통해 버퍼 절연막(110) 상에 형성될 수 있다. 최하층 희생막(120)은 버퍼 절연막(110)에 대해 식각 선택성을 가지는 물질을 포함할 수 있다. 예를 들어, 최하층 희생막(120)은 실리콘, 실리콘 산화물, 실리콘 카바이드, 실리콘 저마늄, 실리콘 산질화물, 실리콘 질화물 또는 이들의 조합을 포함할 수 있다.
분리 패턴(130)을 형성하는 것은 최하층 희생막(120) 및 버퍼 절연막(110)을 패터닝하여 분리 패턴 홀(130h)을 형성하는 공정, 최하층 희생막(120) 상에 분리 패턴 홀(130h)을 채우는 분리막(미도시)을 형성하는 공정 및 상기 분리막을 평탄화 또는 식각하여 최하층 희생막(120)의 상면을 노출하는 공정을 포함할 수 있다. 예시적인 실시예들에서, 분리 패턴 홀(130h)은 식각 마스크(미도시)를 이용한 최하층 희생막(120) 및 버퍼 절연막(110)의 식각 공정을 통해 형성될 수 있다. 예시적인 실시예들에서, 최하층 희생막(120) 및 버퍼 절연막(110)을 식각하는 공정에서, 기판(100)의 상부가 식각될 수 있다. 분리 패턴 홀(130h)은 최하층 희생막(120)의 측벽, 버퍼 절연막(110)의 측벽 및 기판(100)의 상면을 노출할 수 있다.
예시적인 실시예들에서, 분리막은 증착 공정을 통해 형성될 수 있다. 분리 패턴(130)은 분리 패턴 홀(130h)을 전부 채울 수 있다. 분리 패턴(130)의 상면은 최하층 희생막(120)의 상면과 공면을 이룰 수 있다. 분리 패턴(130)은 기판(100)의 상면에 평행한 제1 방향(D1)으로 연장될 수 있다. 분리 패턴(130)은 분리 패턴(130)의 측벽으로부터 제1 방향(D1)에 교차하는 제2 방향(D2)으로 돌출된 돌출부(132)를 포함할 수 있다. 제2 방향(D2)은 기판(100)의 상면에 평행할 수 있다. 분리 패턴(130)은 최하층 희생막(120)에 대해 식각 선택성을 갖는 절연 물질을 포함할 수 있다. 예를 들어, 분리 패턴(130)은 실리콘 산화물, 실리콘 질화물 또는 이들의 조합을 포함할 수 있다.
도 7을 참조하면, 계단 구조를 갖는 예비 전극 구조체(202)가 형성될 수 있다. 예비 전극 구조체(202)를 형성하는 것은 교대로 적층된 절연막들(ILD) 및 희생막들(SL)을 포함하는 박막 구조체(미도시)를 형성하는 공정 및 기판(100)의 연결 영역(CNR) 상의 박막 구조체에 계단식 구조(stepwise structure)를 형성하는 공정을 포함할 수 있다.
예시적인 실시예들에서, 절연막들(ILD) 및 희생막들(SL)을 교대로 적층하는 공정은 증착 공정을 포함할 수 있다. 예를 들어, 절연막들(ILD) 및 희생막들(SL)은 열적 화학기상증착, 플라즈마 인핸스드 화학기상증착, 물리적 화학기상증착 또는 원자층 증착을 통해 형성될 수 있다. 절연막(ILD)은 절연 물질을 포함할 수 있다. 예를 들어, 절연막들(ILD)은 실리콘 산화물, 실리콘 질화물 또는 이들의 조합을 포함할 수 있다. 희생막들(SL)은 절연막들(ILD)에 대해 식각 선택성을 갖는 물질을 포함할 수 있다. 예를 들어, 희생막들(SL)은 실리콘, 실리콘 산화물, 실리콘 카바이드, 실리콘 저마늄, 실리콘 산질화물, 실리콘 질화물 또는 이들의 조합을 포함할 수 있다. 다른 예시적인 실시예들에서, 희생막들(SL)은 도전 물질을 포함할 수 있다.
기판(100)의 연결 영역(CNR) 상의 박막 구조체에 계단식 구조를 형성하는 공정은 박막 구조체를 패터닝하는 트리밍 공정(trimming process)을 포함할 수 있다. 트리밍 공정은 셀 어레이 영역(CAR) 및 연결 영역(CNR)에서 박막 구조체를 덮는 마스크 패턴(미도시)을 형성하는 공정, 박막 구조체를 식각하는 공정, 마스크 패턴의 수평적 면적을 축소시키는 공정 및 박막 구조체를 식각하는 공정과 마스크 패턴의 수평적 면적을 축소시키는 공정을 교대로 반복 수행하는 것을 포함할 수 있다. 트리밍 공정을 통해, 셀 어레이 영역(CAR) 및 연결 영역(CNR)의 기판(10) 상에 예비 전극 구조체(100)가 형성될 수 있다. 절연막들(ILD) 및 희생막들(SL)의 면적은 기판(10)의 상면에서 멀어질수록 감소할 수 있다.
예비 전극 구조체(202)의 계단식 구조 부분 상에 매립 절연막(210)이 형성될 수 있다. 매립 절연막(210)은 예비 전극 구조체(202) 상에 절연 물질(미도시)을 증착한 후, 상기 절연 물질을 평탄화 또는 식각하여 예비 전극 구조체(202)의 최상면을 노출시키는 공정을 통해 형성될 수 있다. 매립 절연막(210)의 상면은 예비 전극 구조체(202)의 최상면과 공면을 이룰 수 있다.
도 8을 참조하면, 예비 전극 구조체(202) 및 매립 절연막(210)의 상면들을 덮는 캡핑막(220)이 형성될 수 있다. 예시적인 실시예들에서, 매립 절연막(210)은 증착 공정을 통해 형성될 수 있다.
예비 전극 구조체(202)를 관통하는 채널 구조체들(310) 및 더미 구조체들(320)이 형성될 수 있다. 채널 구조체들(310)을 형성하는 공정은 기판(100)의 셀 어레이 영역(CAR) 상의 예비 전극 구조체(202)를 관통하는 채널 홀들(미도시)을 형성하는 공정, 상기 채널홀들의 각각에 하부 반도체 패턴(312), 하부 반도체 패턴(312) 상의 활성 기둥(316) 및 활성 기둥(316)의 측벽에 배치되는 데이터 저장막(314)을 형성하는 공정을 포함할 수 있다. 채널 홀들은 식각 마스크(미도시)를 이용한 예비 전극 구조체(202)의 패터닝 공정을 통해 형성될 수 있다. 예시적인 실시예들에서, 상기 패터닝 공정이 수행될 때, 기판(100)의 상부가 식각될 수 있다. 채널 홀들은 예비 전극 구조체(202)의 내측벽들 및 기판(100)의 상면을 노출시킬 수 있다.
하부 반도체 패턴들(312)은 채널 홀들의 하부들에 각각 형성될 수 있다. 하부 반도체 패턴들(312)은 채널홀들에 의해 노출된 기판(100)을 씨드층(seed layer)으로 사용하는 선택적 에피택시얼 성장(Selective Epitaxial Growth; SEG) 공정을 통해 형성될 수 있다. 이에 따라, 하부 반도체 패턴들(312)은 채널홀들의 하부 부분들을 각각 채우는 필라(pillar) 형태를 가질 수 있다. 예시적인 실시예들에서, 하부 반도체 패턴(312)은 실리콘을 포함할 수 있다. 다만, 하부 반도체 패턴(312)의 물질은 실리콘에 한정되지 않는다. 예를 들어, 하부 반도체 패턴(312)은 탄소 나노 구조물, 유기 반도체 물질 및 화합물 반도체을 포함할 수 있다. 예시적인 실시예들에서, 하부 반도체 패턴(312)은 기판(100)과 동일한 제1 도전형을 가질 수 있다. 예를 들어, 하부 반도체 패턴(312)에 선택적 에피택시얼 성장 공정 시에 인시츄(in-situ)로 불순물이 도핑될 수 있다. 예를 들어, 하부 반도체 패턴(312)을 형성한 후에, 하부 반도체 패턴(312)에 불순물이 이온 주입될 수도 있다.
예시적인 실시예들에서, 하부 반도체 패턴(312) 상에 채널홀의 측벽을 컨포멀하게 덮는 데이터 저장막(314)을 형성하는 공정은 증착 공정을 포함할 수 있다. 예를 들어, 데이터 저장막(314)은 원자층 증착 공정 또는 화학적기상증착 기술들 중 하나를 통해 형성될 수 있다. 예시적인 실시예들에서, 데이터 저장막(314) 내측벽 사이를 채우는 활성 기둥(316)을 형성하는 공정은 증착 공정을 포함할 수 있다. 예를 들어, 활성 기둥(316)은 원자층 증착 공정 또는 화학적기상증착 기술들 중 하나를 통해 형성될 수 있다. 예를 들어, 활성 기둥(316)은 반도체 물질(예를 들어, 실리콘)을 포함할 수 있다.
더미 구조체들(320)을 형성하는 공정은 기판(100)의 연결 영역(CNR) 상의 매립 절연막(210) 및 예비 전극 구조체(202)를 관통하는 더미 홀들(미도시)을 형성하는 공정, 상기 더미홀들의 각각에 제1 패턴(322), 하부 반도체 패턴(322) 상의 활성 기둥(326) 및 활성 기둥(326)의 측벽에 배치되는 데이터 저장막(324)을 형성하는 공정을 포함할 수 있다. 설명의 간결함을 위하여, 매립 절연막(210)을 관통하는 더미 구조체들(320)은 도시되지 않았다. 즉, 더미 구조체들(320)은 예비 전극 구조체들(202)로부터 수직하게 연장되어, 매립 절연막(210)을 관통할 수 있다. 적어도 하나의 더미 구조체들(320)이 분리 패턴(130)과 수직하게 중첩될 수 있다. 예를 들어, 적어도 하나의 더미 구조체들(320)은 예비 전극 구조체(202) 및 분리 패턴(130)을 관통할 수 있다.
예시적인 실시예들에서, 더미 구조체(320)는 채널 구조체(310)와 동시에 형성될 수 있다. 즉, 더미홀, 더미 구조체(320)의 하부 반도체 패턴(322), 데이터 저장막(324) 및 활성 기둥(326)들은 각각 채널홀, 채널 구조체(310)의 하부 반도체 패턴(312), 데이터 저장막(314) 및 활성 기둥(316)이 형성되는 공정이 수행될 때 형성될 수 있다. 더미 구조체(320)의 하부 반도체 패턴(322), 데이터 저장막(324) 및 활성 기둥(326)는 채널 구조체(310)의 하부 반도체 패턴(312), 데이터 저장막(314) 및 활성 기둥(316)과 각각 실질적으로 동일할 수 있다.
도 2를 다시 참조하면, 캡핑막(220), 예비 전극 구조체(202), 매립 절연막(210) 및 버퍼 절연막(110)을 관통하는 제1 공통 소오스 트렌치(410) 및 제2 공통 소오스 트렌치(420)가 형성될 수 있다. 제1 공통 소오스 트렌치(410)는 제1 방향(D1)으로 연장될 수 있다. 제2 공통 소오스 트렌치(420)는 제1 방향(D1)으로 연장되고, 제1 공통 소오스 트렌치(410)로부터 제1 방향(D1)으로 이격될 수 있다.
제1 및 제2 공통 소오스 트렌치들(410, 420)은 식각 마스크(미도시)를 이용하여 캡핑 절연막(220), 예비 전극 구조체(202), 매립 절연막(210), 희생막(SL) 및 버퍼 절연막(110)을 패터닝하여 형성될 수 있다. 예시적인 실시예들에서, 상기 패터닝 공정 수행 시, 기판(100)의 상부가 식각될 수 있다. 제1 및 제2 공통 소오스 트렌치들(410, 420) 사이의 예비 전극 구조체(202)는 식각되지 않을 수 있다. 제1 및 제2 공통 소오스 트렌치들(410, 420) 사이의 예비 전극 구조체(202)는 적어도 하나의 더미 구조체들(320)에 의해 관통될 수 있다. 제1 및 제2 공통 소오스 트렌치들(410, 420)의 각각은 캡핑 절연막(220), 예비 전극 구조체(202), 매립 절연막(210), 희생막(SL) 및 버퍼 절연막(110)의 측벽들 및 기판(100)의 상면을 노출할 수 있다. 상기 패터닝 공정을 통해, 예비 전극 구조체(202)는 희생막들(SL)을 제외하면 도 1 내지 도 4를 참조하여 설명된 전극 구조체(200)와 실질적으로 동일한 구조를 가질 수 있다. 희생막들(SL)은 도 1 내지 도 4를 참조하여 설명된 전극 구조체(200)의 게이트 구조체(610)와 동일한 위치에 배치될 수 있다.
제1 및 제2 공통 소오스 트렌치들(410, 420)에 의해 노출된 기판(100)의 상부에 제1 공통 소오스 영역(CSR)이 형성될 수 있다. 공통 소오스 영역(CSR)은 제1 방향(D1)으로 연장될 수 있다. 공통 소오스 영역(CSR)은 불순물을 기판(100) 내에 도핑하여 형성될 수 있다. 공통 소오스 영역(CSR)은 제1 도전형과 다른 제2 도전형을 가질 수 있다.
절연막들(ILD) 사이에 게이트 구조체들(610)이 형성될 수 있다. 게이트 구조체들(610)을 형성하는 것은 제1 및 제2 공통 소오스 트렌치들(410, 420)에 의해 노출된 희생막들(SL)을 제거하는 공정 및 희생막들(SL)이 제거된 영역들 내에 수평 절연 패턴들(612) 및 전극들(614)로 각각 채우는 공정을 포함할 수 있다.
희생막들(SL)을 제거하는 공정은 버퍼 절연막(110), 절연막들(ILD), 채널 구조체들(310), 더미 구조체들(320) 및 기판(100)에 대해 식각 선택성을 갖는 식각 레서피를 사용한 등방성 식각 공정을 통해 수행될 수 있다. 예를 들어, 희생막들(SL)이 실리콘 질화막이고, 절연막들(ILD)이 실리콘 산화막인 경우, 상기 등방성 식각 공정은 인산을 포함하는 식각액을 사용하여 수행될 수 있다. 제2 채널 패턴(314)은 상기 등방성 식각을 정지시키는 식각 정지막일 수 있다.
제1 및 제2 공통 소오스 트렌치들(410, 420) 사이의 예비 전극 구조체(202) 내에서, 희생막들(SL)이 제거된 영역들은 빈 영역들일 수 있다. 희생막들(SL)이 제거될 때, 빈 영역을 사이에 두고 서로 마주보는 예비 전극 구조체(202) 내부의 절연막들(ILD)은 기판(100)을 향하여 쓰러질 수 있다. 즉, 빈 영역들에 의해 예비 전극 구조체(202)는 구조적 안정성이 취약할 수 있다. 이에 따라, 반도체 장치에 불량이 발생할 수 있다.
본 발명의 기술적 사상의 예시적인 실시예들에 따르면, 제1 및 제2 공통 소오스 트렌치들(410, 420) 사이의 예비 전극 구조체(202)는 적어도 하나의 더미 구조체들(320)를 포함할 수 있다. 상기 적어도 하나의 더미 구조체들(320)은 상기 예비 전극 구조체(202)가 기판(100) 상으로 쓰러지는 것을 방지 할 수 있다. 이에 따른 반도체 장치의 불량은 발생하지 않을 수 있다.
수평 절연 패턴들(612)은 희생막들(SL)이 제거된 영역들의 내벽들을 각각 컨포멀하게 덮을 수 있다. 예를 들어, 수평 절연 패턴(612)은 원자층 증착법(ALD)을 통해 형성될 수 있다. 수평 절연 패턴(612)은 절연 물질을 포함할 수 있다.
희생막들(SL)이 제거된 영역들의 나머지 부분들 내에 전극들(614)이 형성될 수 있다. 전극들(614)을 형성하는 것은 희생막들(SL)이 제거된 영역들 및 제1 및 제2 공통 소오스 트렌치들(410, 420)을 채우는 게이트 도전막을 형성하는 공정 및 제1 및 제2 공통 소오스 트렌치들(410, 420) 내에 형성된 게이트 도전막을 제거하는 공정을 포함할 수 있다. 전극들(614)의 도전 물질을 포함할 수 있다. 예를 들어, 전극들(614)은 도핑된 폴리실리콘, 금속(예를 들면, 텅스텐, 니켈, 코발트, 구리 또는 알루미늄), 도전성 금속질화물(예를 들면, 질화티타늄 또는 질화탄탈늄), 금속 실리사이드(예를 들면, 니켈 실리사이드, 티타늄 실리사이드, 또는 코발트 실리사이드), 전이 금속(예를 들면, 티타늄 또는 탄탈늄) 또는 이들의 조합을 포함할 수 있다. 게이트 구조체들(610) 및 절연막들(ILD)을 포함하는 구조체는 전극 구조체(200)로 정의될 수 있다.
예시적인 실시예들에서, 제1 및 제2 공통 소오스 트렌치들(410, 420) 내에 공통 소오스 구조체들(미도시)이 형성될 수 있다. 공통 소오스 구조체들은 측벽 절연 스페이서(미도시)와 공통 소오스 플러그(미도시)를 포함할 수 있다. 측벽 절연 스페이서는 실리콘 산화막 또는 실리콘 질화막을 증착하고, 이를 이방성 식각하는 공정에 의하여 형성될 수 있다. 공통 소오스 플러그는 측벽 절연 스페이서 사이를 채울 수 있다. 예를 들어 화학적 기상 증착법을 통해 형성될 수 있다. 공통 소오스 플러그는 금속(예를 들어, 텅스텐, 구리 또는 알루미늄), 도전성 금속질화물(예를 들어, 질화티타늄 또는 질화탄탈늄), 전이 금속(예를 들어, 티타늄 또는 탄탈늄 등) 또는 이들의 조합을 포함할 수 있다. 공통 소오스 플러그는 공통 소오스 영역(CSR)과 전기적으로 연결될 수 있다.
예시적인 실시예들에서, 채널 구조체(310) 상에 캡핑막(220)을 관통하는 비트라인 콘택(미도시)이 형성될 수 있다. 비트라인 콘택은 채널 구조체(310)와 비트라인(미도시)을 전기적으로 연결시킬 수 있다. 예시적인 실시예들에서, 게이트 구조체(610) 상에 캡핑막(220) 및 매립 절연막(210)을 관통하는 연결 콘택(미도시)이 형성될 수 있다. 연결 콘택은 게이트 구조체(610)와 연결 라인(미도시)을 전기적으로 연결시킬 수 있다. 예를 들어, 연결 라인은 연결 콘택을 통해 전극 구조체(200)의 단부에 전기적으로 연결될 수 있다. 이때, 연결 콘택은 전극 구조체(200)의 단부의 절연막(ILD)을 관통하여, 게이트 구조체(610)에 전기적으로 연결될 수 있다. 예시적인 실시예들에서, 공통 소오스 구조체는 공통 소오스 라인(미도시)에 전기적으로 연결될 수 있다.
본 발명의 실시예들에 대한 이상의 설명은 본 발명의 설명을 위한 예시를 제공한다. 따라서 본 발명은 이상의 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당해 기술 분야의 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.
Claims (10)
- 셀 어레이 영역 및 연결 영역을 포함하는 기판;
상기 기판 상의 제1 전극 구조체; 및
상기 제1 전극 구조체를 관통하여 상기 기판의 상기 연결 영역에 접하는 제1 더미 구조체를 포함하고,
상기 기판은 상기 기판의 상면과 수직한 제1 방향으로 돌출된 분리 패턴을 포함하되, 상기 분리 패턴은 상기 제1 더미 구조체와 수직적으로 중첩되고,
상기 제1 전극 구조체는:
상기 기판의 상면에 평행한 제2 방향으로 연장되는 제1 전극부;
상기 제2 방향으로 연장되고, 상기 제1 전극부로부터 상기 제2 방향에 교차하고 상기 기판의 상면에 평행한 제3 방향으로 이격되는 제2 전극부; 및
상기 제1 및 제2 전극부들 사이에 제공되는 전극 연결부를 포함하고,
상기 제1 더미 구조체는 상기 전극 연결부를 관통하고,
상기 제1 전극부 및 상기 제2 전극부는 상기 제1 방향으로 적층된 게이트 구조체들을 포함하되,
상기 분리 패턴은 상기 제1 전극부 및 상기 제2 전극부의 상기 게이트 구조체들 중 최하층 게이트 구조체들을 전기적으로 분리시키는 3차원 반도체 메모리 장치.
- 제 1 항에 있어서,
상기 제1 더미 구조체는 상기 전극 연결부의 중심부를 관통하는 3차원 반도체 메모리 장치.
- 제 1 항에 있어서,
상기 제1 더미 구조체는 상기 제1 방향으로 연장되는 3차원 반도체 메모리 장치.
- 제 1 항에 있어서,
상기 제1 더미 구조체는 복수 개로 제공되고,
상기 복수 개의 제1 더미 구조체들은 상기 전극 연결부를 관통하는 3차원 반도체 메모리 장치.
- 삭제
- 제 1 항에 있어서,
상기 분리 패턴은 상기 분리 패턴의 측벽으로부터 상기 제3 방향으로 돌출된 돌출부를 포함하는 3차원 반도체 메모리 장치.
- 제 6 항에 있어서,
상기 돌출부는 라운드진 측벽을 갖는 3차원 반도체 메모리 장치.
- 제 6 항에 있어서,
상기 제1 더미 구조체는 상기 분리 패턴을 관통하는 3차원 반도체 메모리 장치.
- 제 6 항에 있어서,
상기 제1 더미 구조체는 상기 분리 패턴을 관통하는 3차원 반도체 메모리 장치.
- 제 8 항에 있어서,
상기 제1 전극 구조체 상에 적층된 제2 전극 구조체를 더 포함하되,
상기 제2 전극 구조체는:
상기 제1 방향으로 연장되는 제1 전극부; 및
상기 제1 방향으로 연장되고, 상기 제1 전극부로부터 상기 제2 방향으로 이격되는 제2 전극부를 포함하고,
상기 제2 전극 구조체의 상기 제1 및 제2 전극부들은 서로 전기적으로 분리되는 3차원 반도체 메모리 장치.
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