CN112542467A - 半导体存储器件和制造该半导体存储器件的方法 - Google Patents

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Abstract

本发明构思提供了半导体存储器件及其制造方法。该半导体存储器件包括堆叠结构，该堆叠结构包括依次堆叠在包括单元阵列区域和延伸区域的衬底上的水平电极、以及在水平电极之间的水平绝缘层。该半导体存储器件还可以包括穿透堆叠结构的垂直结构，垂直结构中的第一垂直结构在单元阵列区域上，并且垂直结构中的第二垂直结构在延伸区域上。每个垂直结构包括沟道层以及依次堆叠在沟道层的侧壁上的隧穿绝缘层、电荷存储层和阻挡绝缘层。第一垂直结构的电荷存储层包括电荷存储图案，电荷存储图案在垂直于衬底的顶表面的方向上彼此间隔开且水平绝缘层插置在其间。第二垂直结构的电荷存储层沿着水平电极的侧壁和水平绝缘层的侧壁延伸。

Description

半导体存储器件和制造该半导体存储器件的方法
技术领域
本发明构思的实施方式涉及半导体存储器件，更具体地，涉及三维(3D)非易失性存储器件和制造该3D非易失性存储器件的方法。
背景技术
半导体器件已高度集成以提供改善的性能和一般较低的制造成本。半导体器件的集成密度可以直接影响半导体器件的成本，从而导致对高度集成的半导体器件的需求通常较高。典型的二维(2D)或平面半导体器件的集成密度可以由存储单元单位的面积决定。因此，典型的2D或平面半导体器件的集成密度可以受到用于形成精细图案的技术影响。然而，因为用于形成精细图案的设备可以是昂贵的，所以2D半导体器件的集成密度继续增加，但会受到限制。已经开发出包括三维布置的存储单元的三维(3D)半导体存储器件来克服上述限制。
发明内容
本发明构思的实施方式可以提供具有提高的可靠性的半导体存储器件和制造该半导体存储器件的方法。
在一些实施方式中，一种半导体存储器件可以包括堆叠结构，该堆叠结构包括依次堆叠在包括单元阵列区域和延伸区域的衬底上的水平电极、以及在水平电极之间的水平绝缘层。该半导体存储器件还可以包括穿透堆叠结构的垂直结构，垂直结构中的第一垂直结构在单元阵列区域上，并且垂直结构中的第二垂直结构在延伸区域上。每个垂直结构可以包括沟道层以及依次堆叠在沟道层的侧壁上的隧穿绝缘层、电荷存储层和阻挡绝缘层。第一垂直结构的电荷存储层可以包括电荷存储图案，电荷存储图案在垂直于衬底的顶表面的方向上彼此间隔开且水平绝缘层插置在其间。第二垂直结构的电荷存储层可以沿着水平电极的侧壁和水平绝缘层的侧壁延伸。
在一些实施方式中，一种半导体存储器件可以包括堆叠结构，该堆叠结构包括依次堆叠在包括单元阵列区域和延伸区域的衬底上的水平电极、以及在水平电极之间的水平绝缘层。该半导体存储器件还可以包括穿透堆叠结构的垂直结构。每个垂直结构可以包括沟道层以及依次堆叠在沟道层的侧壁上的隧穿绝缘层、电荷存储层和阻挡绝缘层。每个水平电极可以包括在单元阵列区域上的单元部分和在延伸区域上的延伸部分。相对于作为基准的衬底的顶表面，延伸部分的顶表面可以位于比单元部分的顶表面高的高度处，以及相对于作为基准的衬底的顶表面，延伸部分的底表面可以位于比单元部分的底表面低的高度处。
在一些实施方式中，一种半导体存储器件可以包括：堆叠结构，每个堆叠结构包括在第一方向上延伸并依次堆叠在包括单元阵列区域和延伸区域的衬底上的水平电极、以及在水平电极之间的水平绝缘层，堆叠结构在垂直于第一方向的第二方向上彼此间隔开；在堆叠结构之间的分隔图案；穿透堆叠结构的垂直结构，垂直结构包括在单元阵列区域上的第一垂直结构和在延伸区域上的第二垂直结构；连接到垂直结构的上部的接触；以及在接触上的位线。每个垂直结构可以包括：填充层；在填充层的侧壁上的沟道层；依次堆叠在沟道层的侧壁上的隧穿绝缘层、电荷存储层和阻挡绝缘层；以及在沟道层的顶表面上的垫图案。第一垂直结构的电荷存储层可以包括电荷存储图案，电荷存储图案在垂直于衬底的顶表面的方向上彼此间隔开且水平绝缘层插置在其间。第二垂直结构的电荷存储层可以沿着水平电极的侧壁和水平绝缘层的侧壁延伸。
在一些实施方式中，一种制造半导体存储器件的方法可以包括：通过在包括单元阵列区域和延伸区域的衬底上按交替的顺序堆叠第一层和第二层，形成模制结构；形成穿透模制结构的垂直结构，垂直结构中的第一垂直结构在单元阵列区域上，垂直结构中的第二垂直结构在延伸区域上，每个垂直结构包括沟道层以及依次堆叠在沟道层的侧壁上的隧穿绝缘层、电荷存储层和阻挡绝缘层。该方法还包括：形成第一沟槽，第一沟槽穿透模制结构并在平行于衬底的顶表面的第一方向上延伸；通过第一沟槽去除单元阵列区域的第一层，以形成间隙区域；通过间隙区域蚀刻垂直结构中的第一垂直结构的电荷存储层，以将每个电荷存储层划分成电荷存储图案；在第一沟槽和间隙区域中形成分隔图案；形成第二沟槽，第二沟槽从单元阵列区域延伸到延伸区域上并穿透模制结构；以及通过第二沟槽用水平电极替换第二层。
附图说明
本发明构思将由附图和随附的详细描述变得更加明显。
图1是示出根据本发明构思的一些实施方式的半导体存储器件的单元阵列的示意性电路图。
图2是示出根据本发明构思的一些实施方式的半导体存储器件的俯视图。
图3A和图3B分别是沿图2的线I-I'和II-II'截取的剖视图，以示出根据本发明构思的一些实施方式的半导体存储器件。
图4是图3B的区域‘R’的放大视图。
图5是图2的区域‘S’的放大视图，以示出水平电极之一的层级。
图6、图8和图15是示出根据本发明构思的一些实施方式的制造半导体存储器件的方法的俯视图。
图7A、图9A、图10A、图12A、图14A和图16A是沿图6、图8和图15的线I-I'截取的剖视图。
图7B、图9B、图10B、图12B、图14B和图16B是沿图6、图8和图15的线II-II'截取的剖视图。
图11、图13A、图13B和图13C是图10B和图12B的区域‘R’的放大视图。
图17是图15的区域‘S’的放大视图。
图18A和18B分别是沿图2的线I-I'和II-II'截取的剖视图，以示出根据本发明构思的一些实施方式的半导体存储器件。
图19是图18B的区域‘R’的放大视图。
图20A和图21A是沿图2的线I-I'截取的剖视图，以示出根据本发明构思的一些实施方式的制造半导体存储器件的方法。
图20B和图21B是沿图2的线II-II'截取的剖视图，以示出根据本发明构思的一些实施方式的制造半导体存储器件的方法。
图22A和图22B分别是对应于图11和图13B的放大视图。
图23是沿图2的线II-II'截取的剖视图，以示出根据本发明构思的一些实施方式的半导体存储器件。
具体实施方式
图1是示出根据本发明构思的一些实施方式的半导体存储器件的单元阵列的示意性电路图。
参照图1，根据一些实施方式，半导体存储器件可以包括公共源极线CSL、多条位线BL0至BL2、以及提供在公共源极线CSL与位线BL0至BL2之间的多个单元串CSTR。
公共源极线CSL可以是设置在半导体衬底上的导电层或形成在半导体衬底中的掺杂剂区域。位线BL0至BL2可以是与半导体衬底垂直地(即，在Z方向上)间隔开的导电图案(例如，金属线)。位线BL0至BL2可以二维地布置，并且多个单元串CSTR可以与位线BL0至BL2中的每条并联连接。因此，单元串CSTR可以二维地布置在公共源极线CSL或半导体衬底上。
每个单元串CSTR可以包括连接到公共源极线CSL的地选择晶体管GST、连接到位线BL0至BL2之一的串选择晶体管SST、以及提供在地选择晶体管GST与串选择晶体管SST之间的多个存储单元晶体管MCT。地选择晶体管GST、存储单元晶体管MCT和串选择晶体管SST可以彼此串联连接。设置在公共源极线CSL与位线BL0至BL2之间的地选择线GSL、多条字线WL0至WL3以及串选择线SSL0、SSL1或SSL2可以分别用作地选择晶体管GST、存储单元晶体管MCT和串选择晶体管SST的栅电极。
地选择晶体管GST可以设置在距半导体衬底基本上相等的距离处，并且地选择晶体管GST的栅电极可以共同连接到地选择线GSL，从而处于等电位状态。为此，地选择线GSL可以是设置在公共源极线CSL与最靠近公共源极线CSL的存储单元晶体管MCT之间的板形或梳子形导电图案。同样，设置在距公共源极线CSL基本上相等的距离处的存储单元晶体管MCT的栅电极可以共同连接到字线WL0至WL3之一，从而处于等电位状态。为此，字线WL0至WL3中的每条可以是平行于半导体衬底的顶表面配置的板形或梳子形导电图案。因为单个单元串CSTR包括分别位于从公共源极线CSL起的不同高度处的多个存储单元晶体管MCT，所以位于彼此不同的高度处的字线WL0至WL3可以设置在公共源极线CSL与位线BL0至BL2之间。
每个单元串CSTR可以包括从公共源极线CSL垂直地(即，在Z方向上)延伸的沟道结构，从而连接到位线BL0至BL2之一。沟道结构可以穿透地选择线GSL、字线WL0至WL3以及串选择线SSL0、SSL1或SSL2。另外，沟道结构可以包括主体部分和形成在主体部分的一端或两端的掺杂剂区域。例如，漏极区域可以形成在主体部分的顶端。
数据存储层可以设置在沟道结构与字线WL0至WL3之间。在一些实施方式中，数据存储层可以包括电荷存储层。
用作地选择晶体管GST和/或串选择晶体管SST的栅极绝缘层的电介质层可以设置在地选择线GSL与沟道结构之间和/或在串选择线SSL0、SSL1或SSL2与沟道结构之间。地选择晶体管GST和串选择晶体管SST中的至少一个的栅极绝缘层可以由与存储单元晶体管MCT的数据存储层相同的材料形成，或者可以是用于一般晶体管(MOSFET)的栅极绝缘层(例如，硅氧化物层)。
地选择晶体管GST和串选择晶体管SST以及存储单元晶体管MCT可以是使用沟道结构作为沟道区域的金属氧化物半导体(MOS)场效应晶体管。在一些实施方式中，沟道结构可以与地选择线GSL、字线WL0至WL3以及串选择线SSL0、SSL1或SSL2一起形成MOS电容器。在该示例中，地选择晶体管GST、存储单元晶体管MCT和串选择晶体管SST可以共用由边缘场产生的反转层，所述边缘场由线GSL、WL0至WL3和SSL0至SSL2产生，因此，包括在每个单元串CSTR中的晶体管GST、MCT和SST可以彼此电连接。
图2是示出根据本发明构思的一些实施方式的半导体存储器件的俯视图。图3A和图3B分别是沿图2的线I-I'和II-II'截取的剖视图，以示出根据本发明构思的一些实施方式的半导体存储器件。图4是图3的区域‘R’的放大视图。
参照图2、图3A、图3B和图4，根据本发明构思的一些实施方式的半导体存储器件可以包括单元阵列区域CR和提供在单元阵列区域CR的端部处的延伸区域ER。例如，延伸区域ER可以分别提供在单元阵列区域CR的两个端部处。在下文中，将基于衬底100描述单元阵列区域CR和延伸区域ER。多个堆叠结构ST可以设置在包括单元阵列区域CR和延伸区域ER的衬底100上。堆叠结构ST可以在平行于衬底100的顶表面的第一方向D1上延伸，并且可以在平行于衬底100的顶表面并垂直于第一方向D的第二方向D2上彼此间隔开。衬底100可以包括硅衬底、硅锗衬底、锗衬底和/或在单晶硅衬底上生长的单晶外延层。
源极区域SR(见例如图3B)可以设置在衬底100中。源极区域SR可以在俯视图中设置在堆叠结构ST之间，并且可以在第一方向Dl上延伸。源极区SR可以是具有与衬底100的导电类型不同的导电类型的掺杂剂区域。
每个堆叠结构ST可以包括在垂直于衬底100的顶表面的第三方向D3上堆叠的水平电极GP。水平电极GP中的最下面的水平电极可以是图1的地选择线GSL，水平电极GP中的最上面的水平电极可以是图1的串选择线SSL。最下面的水平电极与最上面的水平电极之间的水平电极GP可以是字线WL。在其他实施方式中，多个水平电极GP可以用作串选择线SSL。例如，水平电极GP可以包括掺杂的半导体材料(例如，掺杂的硅)、金属(例如，钨、铜或铝)、导电的金属氮化物(例如，钛氮化物或钽氮化物)和/或过渡金属(例如，钛或钽)。
第二水平绝缘层105可以在单元阵列区域CR上设置在水平电极GP之间。第一水平绝缘层101可以在延伸区域ER上设置在水平电极GP之间。例如，第一水平绝缘层101和水平电极GP可以交替且重复地堆叠在延伸区域ER上，第二水平绝缘层105和水平电极GP可以交替且重复地堆叠在单元阵列区域CR上。如图4所示，第二水平绝缘层105可以在单元阵列区域CR与延伸区域ER之间的边界附近连接到第一水平绝缘层101。根据半导体存储器件的特性，第一水平绝缘层101和第二水平绝缘层105可以在D3方向上具有不同的厚度。水平绝缘层101和105可以包括例如硅氧化物。缓冲层110可以提供在最下面的水平电极GP与衬底100之间。缓冲层110可以包括硅氧化物。第一分隔图案133可以在单元阵列区域CR上提供在最上面的水平电极GP上。第一分隔图案133可以包括硅氧化物。
水平电极GP的端部(即，垫)可以在延伸区域ER上以阶梯形状暴露(即，没有其他的层或材料)。每个垫可以被定义为每个水平电极GP的由直接设置在其上的另一个水平电极GP暴露的端部。用于将电压施加到水平电极GP的接触可以连接到水平电极GP的端部(即，垫)。在延伸区域ER上，每个第一水平绝缘层101的端部的侧壁可以与直接设置在其下方的水平电极GP的端部的侧壁对准。第一层间绝缘层131可以在延伸区域ER上被提供为覆盖垫。第二层间绝缘层132可以在延伸区域ER上提供在第一层间绝缘层131上。第二层间绝缘层132的顶表面可以位于与第一分隔图案133的顶表面相同的高度处。第一层间绝缘层131和第二层间绝缘层132可以包括硅氧化物。
如图4所示，每个水平电极GP可以包括在单元阵列区域CR上的单元部分CG和在延伸区域ER上的延伸部分EG。一些水平电极GP(例如，最上面的水平电极)可以不包括延伸部分EG。延伸部分EG的顶表面TS2可以相比于单元部分CG的顶表面TS1在D3方向上位于更高的高度处。延伸部分EG的底表面BS2可以相比于单元部分CG的底表面BS1在D3方向上位于更低的高度处。例如，延伸部分EG的厚度T2可以大于单元部分CG的厚度T1。由于高度差异和/或厚度差异，水平电极GP可以在延伸部分EG与单元部分CG的边界处具有台阶结构。
垂直结构VS1和VS2可以被提供为穿透堆叠结构ST。垂直结构VS1和VS2可以提供在穿透堆叠结构ST的垂直孔CH中。垂直结构VS1和VS2可以包括提供在单元阵列区域CR上的第一垂直结构VS1和提供在延伸区域ER上的第二垂直结构VS2。第一垂直结构VS1和与其相邻的水平电极GP可以构成图1的单元串CSTR。第二垂直结构VS2可以不构成存储单元晶体管，而可以是用于在制造过程中支撑模制结构的虚设结构。例如，第二垂直结构VS2可以不通过接触连接到上互连线。当在俯视图中看时，第一垂直结构VS1可以在第二方向D2上以Z字形形式布置。
垂直结构VS1和VS2中的每个可以包括填充层139、沟道层CS、数据存储层DS1或DS2以及垫图案128。沟道层CS和数据存储层DS1或DS2可以依次堆叠在填充层139的侧壁上。例如，沟道层CS可以设置在填充层139与数据存储层DS1或DS2之间。垫图案128可以设置在垂直结构VS1和VS2中的每个的上部中，并且可以在数据存储层DS1或DS2的顶表面上并至少部分地覆盖数据存储层DS1或DS2的顶表面。
沟道层CS可以包括多晶硅层、有机半导体层或碳纳米结构。数据存储层DS1和DS2中的每个可以包括隧穿绝缘层TL、电荷存储层CL和阻挡绝缘层BL。隧穿绝缘层TL可以邻接沟道层CS的侧壁，并且可以在第三方向D3上沿着沟道层CS的侧壁延伸。隧穿绝缘层TL可以包括例如硅氧化物层。
例如，电荷存储层CL可以包括硅氮化物层。例如，阻挡绝缘层BL可以包括硅氧化物层。
第一垂直结构VS1的第一数据存储层DS1和第二垂直结构VS2的第二数据存储层DS2可以具有彼此不同的结构。例如，第一数据存储层DS1的电荷存储层和阻挡绝缘层的结构可以不同于第二数据存储层DS2的电荷存储层CL和阻挡绝缘层BL的结构。第二数据存储层DS2的电荷存储层CL可以沿着水平电极GP的侧壁和第一水平绝缘层101的侧壁在第三方向D3上连续地延伸。换言之，第二数据存储层DS2的电荷存储层CL可以提供在沟道层CS与第一水平绝缘层101之间的区域以及沟道层CS与水平电极GP之间的区域中。相比之下，第一数据存储层DS1的电荷存储层可以包括电荷存储图案CP，该电荷存储图案CP在第三方向D3上彼此间隔开且第二水平绝缘层105插置在其间。换言之，第一数据存储层DS1的电荷存储图案CP可以沿第三方向D3断断续续地设置。当在俯视图中看时，每个电荷存储图案CP可以具有环形。
电荷存储图案CP可以设置在沟道层CS与水平电极GP之间的区域中，但是可以不设置在沟道层CS与第二水平绝缘层105之间的区域中。因此，包括在每个电荷存储图案CP中的电荷可以不移动或扩散到其他电荷存储图案CP中。由于其中电荷存储图案CP彼此垂直分开的结构，可以改善半导体存储器件的数据保持特性。
与电荷存储层一样，第一数据存储层DS1的阻挡绝缘层的结构可以不同于第二数据存储层DS2的阻挡绝缘层BL的结构。第二数据存储层DS2的阻挡绝缘层BL可以沿着水平电极GP的侧壁和第一水平绝缘层101的侧壁在第三方向D3上连续地延伸。相比之下，第一数据存储层DS1的阻挡绝缘层可以包括阻挡绝缘图案BP，该阻挡绝缘图案BP在第三方向D3上彼此间隔开且第二水平绝缘层105插置在其间。当在俯视图中看时，每个阻挡绝缘图案BP可以具有环形。
每个阻挡绝缘图案BP在第三方向D3上的宽度T3可以大于水平电极GP的相邻部分(即，单元部分CG)的厚度T1。每个电荷存储图案CP在第三方向D3上的宽度T3可以大于水平电极GP的相邻部分(即，单元部分CG)的厚度T1。
与电荷存储层和阻挡绝缘层不同，第一数据存储层DS1的隧穿绝缘层TL可以具有与第二数据存储层DS2的隧穿绝缘层TL基本相同的形状。在其他实施方式中，与电荷存储层和阻挡绝缘层一样，第一数据存储层DS1的隧穿绝缘层TL的结构可以不同于第二数据存储层DS2的隧穿绝缘层TL的结构。例如，如图13C所示，第一数据存储层DS1的隧穿绝缘层可以包括在第三方向D3上彼此间隔开的隧穿绝缘图案TP。在下文中，将参照图4描述本发明构思的示例实施方式。
半导体柱SP可以设置在衬底100与垂直结构VS1和VS2之间。半导体柱SP可以通过使用衬底100作为籽晶来执行选择性外延生长(SEG)工艺而形成。例如，半导体柱SP可以包括本征半导体材料或P型半导体材料。
屏障绝缘层160可以设置在水平电极GP与水平绝缘层105和101之间，并且可以在阻挡绝缘层BL与水平电极GP之间延伸。屏障绝缘层160可以与阻挡绝缘层BL物理接触。屏障绝缘层160可以包括单个层或多个层。例如，屏障绝缘层160可以包括金属氧化物层和/或金属氮化物层。例如，屏障绝缘层160可以是电荷陷阱型非易失性存储晶体管的阻挡绝缘层的一部分。
垫图案128可以与沟道层CS物理接触，并且可以电连接到沟道层CS。垫图案128可以包括掺有掺杂剂的多晶硅，所述掺杂剂的导电类型不同于衬底100的掺杂剂(例如，P型掺杂剂)的导电类型。例如，垫图案128可以包括N型掺杂剂。
源极线SL可以设置在堆叠结构ST之间，并且可以连接到源极区域SR。当在俯视图中观看时，源极线SL可以具有沿着源极区域SR在第一方向D1上延伸的线形或矩形形状(见例如图2)。在其他实施方式中，源极线SL可以包括在第一方向D1上彼此分开的接触。例如，源极线SL可以由金属(例如，钨、铜或铝)和/或过渡金属(例如，钛或钽)形成。第二分隔图案134可以设置在源极线SL与堆叠结构ST之间。第二分隔图案134可以在第一方向D1上延伸。例如，第二分隔图案134可以包括绝缘材料(例如，硅氧化物或硅氮化物)。
图5是图2的区域‘S’的放大视图，以示出水平电极之一的层级。如图5所示，第二沟槽TH2可以提供在彼此相邻的堆叠结构ST之间，并且源极线SL和第二分隔图案134可以提供在第二沟槽TH2中。第二分隔图案134可以提供在单元阵列区域CR和延伸区域ER上。突起分隔图案138可以在第二方向D2和/或与第二方向D2相反的方向上从第二分隔图案134朝向水平电极GP突出。突起分隔图案138可以提供在第一沟槽TH1中。突起分隔图案138可以是与第一分隔图案133同时地和/或同步地形成的层的一部分。第一沟槽TH1和第二沟槽TH2可以暴露衬底100的顶表面。突起分隔图案138可以在单元阵列区域CR上被局部地提供，但是可以不延伸到延伸区域ER上。第一分隔图案133和第二分隔图案134可以包括硅氧化物。
第三层间绝缘层135可以被提供为在第二层间绝缘层132和第一分隔图案133上并至少部分地覆盖第二层间绝缘层132和第一分隔图案133。例如，第三层间绝缘层135可以包括硅氧化物层、硅氮化物层和/或硅氮氧化物层中的至少一个。接触插塞CT可以穿透第三层间绝缘层135，并且可以与垫图案128接触。接触插塞CT可以包括掺杂的硅和/或金属性材料(例如，钨(W)、铜(Cu)、或铝(Al))。位线176可以设置在第三层间绝缘层135上。位线176可以通过接触插塞CT电连接到第一垂直结构VS1。位线176可以包括导电材料。
图6、图8和图15是示出根据本发明构思的一些实施方式的制造半导体存储器件的方法的俯视图。图7A、图9A、图10A、图12A、图14A和图16A是沿图6、图8和图15的线I-I'截取的剖视图。图7B、图9B、图10B、图12B、图14B和图16B是沿图6、图8和图15的线II-II'截取的剖视图。图11、图13A、图13B和图13C是图10B和图12B的区域‘R’的放大视图。图17是图15的区域‘S’的放大视图。
参照图6、图7A和图7B，可以在包括单元阵列区域CR和延伸区域ER的衬底100上形成模制结构MS。模制结构MS可以包括交替且重复地堆叠在衬底100上的第一层和第二层。例如，第一层可以是第一水平绝缘层101，第二层可以是牺牲层102。第一水平绝缘层101可以包括相对于牺牲层102具有蚀刻选择性的材料。例如，第一水平绝缘层101可以是硅氧化物层，牺牲层102可以是硅氮化物层。缓冲层110可以形成在模制结构MS的底部。缓冲层110可以是硅氧化物层。
可以图案化模制结构MS以在延伸区域ER上形成阶梯结构。阶梯结构可以通过形成掩模图案的工艺和蚀刻工艺而形成。可以形成在阶梯结构上并至少部分地覆盖阶梯结构的第一层间绝缘层131。
垂直孔CH可以被形成为穿透模制结构MS。垂直孔CH可以暴露衬底100，即，衬底100的部分可以没有模制结构MS。例如，垂直孔CH可以使用各向异性蚀刻工艺形成。可以在模制结构MS上形成掩模图案，并且垂直孔CH可以通过蚀刻由该掩模图案暴露的模制结构MS而形成。可以执行用于形成垂直孔CH的蚀刻工艺，直到暴露衬底100的顶表面的部分，即，直到衬底100的顶表面的部分没有模制结构。通过蚀刻工艺的过度蚀刻，可以使衬底100的顶表面凹入。
垂直孔CH可以形成在单元阵列区域CR和延伸区域ER两者上。可以从衬底100的由垂直孔CH暴露的顶表面形成或生长半导体柱SP。例如，半导体柱SP可以包括本征半导体材料或P型半导体材料。在一些实施方式中，可以省略半导体柱SP。
可以在垂直孔CH中的半导体柱SP上形成垂直结构VSl和VS2。单元阵列区域CR上的第一垂直结构VS1和延伸区域ER上的第二垂直结构VS2可以形成为具有基本相同的层和相同的形状。垂直结构VS1和VS2中的每个可以包括填充层139、沟道层CS、数据存储层DS和垫图案128。沟道层CS可以穿透数据存储层DS，从而被连接到半导体柱SP。更详细地，数据存储层DS可以形成在垂直孔CH的内表面上。此后，可以通过干蚀刻工艺蚀刻数据存储层DS的下部以暴露半导体柱SP的顶表面，即，半导体柱SP的顶表面可以没有数据存储层DS。接下来，可以在数据存储层DS的侧壁上形成沟道层CS。沟道层CS的下部可以连接到半导体柱SP。随后，可以在垂直孔CH中形成在沟道层CS的侧壁上并至少部分地覆盖沟道层CS的侧壁的填充层139。填充层139可以使用例如旋涂玻璃(SOG)技术而形成。填充层139可以包括绝缘材料，例如，硅氧化物层或硅氮化物层。可以去除数据存储层DS、沟道层CS和填充层139的上部以在垂直孔CH中形成空区域，然后，可以在空区域中用导电材料形成垫图案128。可以形成在垂直结构VS1和VS2上并至少部分地覆盖垂直结构VS1和VS2的第二层间绝缘层132。第二层间绝缘层132可以包括硅氧化物。
参照图8、图9A和图9B，第一沟槽TH1可以被形成为穿透模制结构MS。第一沟槽TH1可以暴露衬底100的顶表面，例如提供通向衬底100的顶表面的入口。第一沟槽TH1可以使用离子束蚀刻工艺形成。第一沟槽TH1可以形成在单元阵列区域CR上，并且当在俯视图中看时，每个第一沟槽TH1的两个端部可以提供在单元阵列区域CR中(见例如图8)。第一沟槽TH1可以在第一方向D1上延伸，并且可以在第二方向D2上彼此间隔开。
参照图10A和图10B，可以从单元阵列区域CR去除由第一沟槽TH1暴露或露出的第一水平绝缘层101。单元阵列区域CR的第一水平绝缘层101可以使用各向同性蚀刻工艺来去除。第一水平绝缘层101可以使用相对于牺牲层102具有蚀刻选择性的蚀刻配方(例如，氢氟酸(HF))来去除。因此，可以在第一水平绝缘层101的蚀刻工艺期间减少或最少化牺牲层102的蚀刻。在单元阵列区域CR上，第二层间绝缘层132的至少一部分可以与第一水平绝缘层101一起被去除。由于距第一沟槽TH1的距离，延伸区域ER上的第一水平绝缘层101和第二层间绝缘层132可以不被去除。通过去除单元阵列区域CR的第一水平绝缘层101，可以形成暴露牺牲层102之间的数据存储层DS并连接到第一沟槽TH1的第一间隙区域GR1。因为第一沟槽TH1被限制在单元阵列区域CR上且不形成在延伸区域ER上，所以可以减少或最少化延伸区域ER上的第二层间绝缘层132和第一层间绝缘层131的损失或损坏。结果，可以简化制造半导体存储器件的工艺，并且可以减少形成水平电极的后续工艺的分散。
图11是图10B的区域‘R’的放大视图。参照图11，第一间隙区域GR1可以局部地形成在单元阵列区域CR上。第一水平绝缘层101可以在设置于延伸区域ER上的第二垂直结构VS2的数据存储层DS上并至少部分地覆盖设置于延伸区域ER上的第二垂直结构VS2的数据存储层DS。
参照图12A和图12B，可以对第一垂直结构VS1的数据存储层DS(在下文中，称为第一数据存储层DS1)执行蚀刻工艺。图13A、图13B和图13C是图12B的区域‘R’的放大视图。
参照图12A、图12B和图13A，可以蚀刻第一数据存储层DS1的阻挡绝缘层以形成在第三方向D3上彼此分开的阻挡绝缘图案BP。第二垂直结构VS2的数据存储层DS(在下文中，称为第二数据存储层DS2)的阻挡绝缘层BL可以至少部分地被第一水平绝缘层101覆盖，并因此可以不被蚀刻。可以使用相对于牺牲层102和电荷存储层CL具有蚀刻选择性的蚀刻配方(例如，氢氟酸(HF))来执行用于形成阻挡绝缘图案BP的蚀刻工艺。因此，在形成阻挡绝缘图案BP期间，可以减少或最少化牺牲层102和电荷存储层CL的蚀刻。牺牲层102的由第一间隙区域GR1暴露的部分可以具有与牺牲层102的由第一水平绝缘层101覆盖的部分基本相同的厚度(例如，第一厚度T6)。也可以去除第一水平绝缘层101的由第一间隙区域GR1暴露的部分和第二层间绝缘层132的在延伸区域ER上的部分。结果，第二层间绝缘层132的顶表面可以相比于图10B的第二层间绝缘层132的顶表面在D3方向上更低。
参照图12A、图12B和图13B，可以蚀刻在第一数据存储层DS1的阻挡绝缘图案BP之间暴露的电荷存储层CL，以形成在第三方向D3上彼此分开的电荷存储图案CP。第二垂直结构VS2的第二数据存储层DS2的电荷存储层CL可以至少部分地被第一水平绝缘层101覆盖，并因此可以不被蚀刻。可以使用相对于阻挡绝缘图案BP和隧穿绝缘层TL具有蚀刻选择性的蚀刻配方(例如，磷酸(H3PO4))来执行用于形成电荷存储图案CP的蚀刻工艺。电荷存储层CL与牺牲层102之间的蚀刻速率上的差异可以小于电荷存储层CL与阻挡绝缘图案BP(和隧穿绝缘层TL)之间的蚀刻速率上的差异。结果，可以在蚀刻电荷存储层CL的同时蚀刻牺牲层102的由第一间隙区域GR1暴露或露出的部分的顶表面和底表面，因此，牺牲层102的被蚀刻的部分可以具有小于第一厚度T6的第二厚度T7。可以维持牺牲层102的至少部分地被第一水平绝缘层101覆盖的部分的第一厚度T6。结果，可以在牺牲层102的顶部和底部形成台阶结构。
在一些实施方式中，诸如图13C的实施方式，可以蚀刻在第一数据存储层DS1的电荷存储图案CP之间暴露或露出的隧穿绝缘层TL，以形成在第三方向D3上彼此分开的隧穿绝缘图案TP。在一些实施方式中，第二垂直结构VS2的第二数据存储层DS2的隧穿绝缘层TL可以至少部分地被第一水平绝缘层101覆盖，因此可以不被蚀刻。在下文中，将参照图13B描述本发明构思的示例实施方式。
参照图14A和图14B，可以形成间隙填充绝缘层(在下文中，称为第一分隔图案)133以填充第一沟槽TH1和从第一沟槽TH1延伸的第一间隙区域GR1。在下文中，第一分隔图案133的在第一间隙区域GR1中的部分可以被称为第二水平绝缘层105。例如，第一分隔图案133可以包括硅氧化物。
参照图15、图16A、图16B和图17，第二沟槽TH2可以被形成为穿透模制结构MS。第二沟槽TH2可以暴露衬底100的顶表面，即，衬底的顶表面的至少部分没有模制结构MS。例如，第二沟槽TH2可以使用离子束蚀刻工艺形成。每个第二沟槽TH2可以形成在单元阵列区域CR和延伸区域ER上。换言之，每个第二沟槽TH2可以与单元阵列区域CR和延伸区域ER交叉。第二沟槽TH2可以在第一方向D1上延伸，并且可以在第二方向D2上彼此间隔开。第二沟槽TH2可以分别与第一沟槽TH1重叠。在一些实施方式中，第二沟槽TH2的侧壁的一部分可以不与第一沟槽TH1对准，因此，可以保留第一沟槽TH1的一部分和在第一沟槽TH1的该部分中的突起分隔图案138。与剩余的第一分隔图案133的一部分对应的突起分隔图案138可以与第二水平绝缘层105之间的牺牲层102的侧壁接触。
可以用水平电极GP替换通过第二沟槽TH2暴露或露出的牺牲层102。例如，可以选择性地去除通过第二沟槽TH2暴露的牺牲层102以形成第二间隙区域，并且可以分别在第二间隙区域中形成水平电极GP。水平电极GP的形成可以包括：在第二间隙区域中形成导电层；以及对导电层执行蚀刻工艺，以去除形成在第二沟槽TH2中的导电层并局部地保留导电层的分别在第二间隔区域中的部分。
可以在形成水平电极GP之前执行形成图4所示的屏障绝缘层160的工艺。屏障绝缘层160可以形成在由第二间隙区域暴露或露出的第二水平绝缘层105的顶表面和底表面上，以至少部分地共形地覆盖由第二间隙区域暴露或露出的第二水平绝缘层105的顶表面和底表面。屏障绝缘层160可以包括单个层或多个层。例如，屏障绝缘层160可以是电荷陷阱型非易失性存储晶体管的阻挡绝缘层的一部分。屏障绝缘层160可以是电介质层(例如，高k材料，诸如铝氧化物(Al2O3)、铪氧化物(HfO2)、锆氧化物(ZrO2)、铪铝氧化物(HfAlO)和/或铪硅氧化物(HfSiO))。通过形成水平电极GP，可以形成包括水平电极GP以及水平绝缘层105和101的堆叠结构ST。
再次参照图2、图3A和图3B，可以在通过第二沟槽TH2暴露或露出的衬底100中形成源极区域SR。源极区域SR可以使用离子注入工艺形成。源极区域SR可以具有与衬底100的导电类型不同的导电类型。可以在每个第二沟槽TH2中依次形成第二分隔图案134和源极线SL。例如，第二分隔图案134可以形成在第二沟槽TH2的侧壁上并至少部分地覆盖第二沟槽TH2的侧壁。第二分隔图案134的形成可以包括：形成在第二沟槽TH2的侧壁和底表面上并至少部分地覆盖第二沟槽TH2的侧壁和底表面的绝缘层(未示出)；以及蚀刻绝缘层(未示出)的在第二沟槽TH2的底表面上并至少部分地覆盖第二沟槽TH2的底表面的部分，以暴露或露出衬底100的顶表面，即，衬底的顶表面的部分可以没有绝缘层。第二分隔图案134可以由例如硅氧化物或硅氮化物形成。源极线SL可以在其中形成第二分隔图案134的每个第二沟槽TH2中。源极线SL可以使用例如化学气相沉积(CVD)工艺、物理气相沉积(PVD)工艺和/或原子层沉积(ALD)工艺来形成。例如，源极线SL可以由金属(例如，钨、铜和/或铝)和/或过渡金属(例如，钛和/或钽)形成。
可以在形成源极线SL之后形成第三层间绝缘层135。第三层间绝缘层135可以在第一分隔图案133的顶表面和第二层间绝缘层132的顶表面上，并且至少部分地覆盖第一分隔图案133的顶表面和第二层间绝缘层132的顶表面。第三层间绝缘层135可以包括绝缘材料，诸如硅氧化物层、硅氮化物层和/或硅氮氧化物层。
接触插塞CT可以被形成为穿透第三层间绝缘层135。接触插塞CT可以与垫图案128物理接触。接触插塞CT可以包括掺杂的硅和/或导电材料(例如，钨(W)、铜(Cu)和/或铝(Al))。
可以在第三层间绝缘层135上形成与接触插塞CT物理接触的位线176。位线176可以与堆叠结构ST交叉，并且每条位线176可以连接到在第二方向D2上布置的第一垂直结构VS1。位线176可以包括导电材料(例如，钨(W)、铝(Al)和/或铜(Cu))。
图18A和18B分别是沿图2的线I-I'和II-II'截取的剖视图，以示出根据本发明构思的一些实施方式的半导体存储器件。图19是图18B的区域‘R’的放大视图。在下文中，为了说明的方便和容易，将省略对与上述实施方式中相同的部件的描述。
参照图18A、图18B和图19，根据一些实施方式，半导体存储器件可以包括提供在第二垂直结构VS2的侧壁上的保护半导体图案166。保护半导体图案166可以局部地提供在延伸区域ER上，但是可以不提供在设置于单元阵列区域CR上的第一垂直结构VS1的侧壁上。保护半导体图案166可以彼此间隔开且水平电极GP插置在其间。换言之，设置在第二垂直结构VS2之一的侧壁上的保护半导体图案166可以通过水平电极GP彼此分开。例如，当在俯视图中看时，通过水平电极GP彼此分开的保护半导体图案166中的每个可以具有环形。保护半导体图案166可以提供在第二数据存储层DS2的阻挡绝缘层BL与第一水平绝缘层101之间。保护半导体图案166可以包括诸如多晶硅的半导体材料。
图20A和图21A是沿图2的线I-I'截取的剖视图，以示出根据本发明构思的一些实施方式的制造半导体存储器件的方法。图20B和图21B是沿图2的线II-II'截取的剖视图，以示出根据本发明构思的一些实施方式的制造半导体存储器件的方法。图22A和图22B分别是对应于图11和13B的放大视图。
参照图20A和图20B，可以在衬底100上提供模制结构MS，模制结构MS包括交替且重复地堆叠的第一水平绝缘层101和牺牲层102。模制结构MS可以包括在延伸区域ER上的阶梯结构。可以提供在阶梯结构上并至少部分地覆盖阶梯结构的第一层间绝缘层131。
在形成穿透模制结构MS以暴露或露出衬底100表面的部分的垂直孔CH之后，可以去除第一水平绝缘层101的由垂直孔CH暴露或露出的部分，以在单元阵列区域CR和延伸区域ER上形成凹陷区域RS。每个凹陷区域RS可以是由相邻的牺牲层102和在相邻的牺牲层102之间的第一水平绝缘层101的侧壁限定的区域。凹陷区域RS可以使用相对于牺牲层102具有蚀刻选择性的蚀刻配方(例如，氢氟酸(HF))来形成。第一层间绝缘层131可以与第一水平绝缘层101一起被蚀刻。
在凹陷区域RS中的保护半导体层165可以在垂直孔CH中形成。在一些实施方式中，保护半导体层165可以由相对于第一水平绝缘层101和牺牲层102具有蚀刻选择性的材料形成。例如，保护半导体层165可以是多晶硅层。由于凹陷区域RS，保护半导体层165可以具有弯曲的或不平的内表面。
参照图21A和图21B，可以执行修整保护半导体层165的工艺，以分别在凹陷区域RS中形成分开的保护半导体图案166。例如，修整工艺可以包括湿蚀刻工艺。此后，可以如参照图6、图7A和图7B所述地在垂直孔CH中形成半导体柱SP以及垂直结构VS1和VS2。
图22A是对应于图11的区域的放大视图，以示出通过对图21A和图21B的所得结构执行参照图8、图9A、图9B、图10A和图10B描述的示例工艺而获得的结构。参照图22A，在从单元阵列区域CR去除由第一沟槽TH1暴露或露出的第一水平绝缘层101的同时，单元阵列区域CR上的数据存储层DS可以受保护半导体图案166保护。结果，可以减少或防止对单元阵列区域CR上的数据存储层DS的损坏。
图22B是对应于图13B的区域的放大视图，以示出通过对图22A的所得结构执行参照图12A、图12B、图13A和图13B描述的示例工艺而获得的结构。单元阵列区域CR上的保护半导体图案166可以通过参照图12A、图12B、图13A和图13B描述的工艺被去除，但是延伸区域ER上的保护半导体图案166可以至少部分地被第一水平绝缘层101以及层间绝缘层131和132覆盖，并因此可以保留。结果，根据一些实施方式，半导体存储器件可以包括提供在第二垂直结构VS2的侧壁上的保护半导体图案166。此后，可以执行图14A、图14B、图16A和图16B的示例工艺，以制造根据参照图18A和图18B描述的实施方式的半导体存储器件。
图23是沿图2的线II-II'截取的剖视图，以示出根据本发明构思的一些实施方式的半导体存储器件。
在图23的实施方式中，半导体存储器件可以包括外围电路结构PS和设置在外围电路结构PS上的单元阵列结构CS。当在俯视图中看时，单元阵列结构CS可以与外围电路结构PS重叠。外围电路结构PS可以包括集成在半导体衬底1上的外围逻辑电路PTR、以及在外围逻辑电路PTR上并至少部分地覆盖外围逻辑电路PTR的下层间绝缘层50。
半导体衬底1可以包括硅衬底、硅锗衬底、锗衬底和/或在单晶硅衬底上生长的单晶外延层。半导体衬底1可以包括由器件隔离层11限定的有源区域。
外围逻辑电路PTR可以包括行解码器和列解码器、页缓冲器以及控制电路，并且可以包括集成在半导体衬底1上的NMOS晶体管和PMOS晶体管、低电压晶体管和高电压晶体管以及电阻器。外围电路互连线33可以通过外围接触插塞31电连接到外围逻辑电路PTR。例如，外围接触插塞31和外围电路互连线33可以连接到NMOS晶体管和PMOS晶体管。
下层间绝缘层50可以在外围栅电极、外围接触插塞31和外围电路互连线33上并至少部分地覆盖外围栅电极、外围接触插塞31和外围电路互连线33。下层间绝缘层50可以包括多个堆叠的绝缘层。例如，下层间绝缘层50可以包括硅氧化物层、硅氮化物层、硅氮氧化物层和/或低k电介质层。
蚀刻停止层60和中间层间绝缘层65可以依次堆叠在下层间绝缘层50上。蚀刻停止层60可以由相对于下层间绝缘层50具有蚀刻选择性的绝缘材料形成。例如，蚀刻停止层60可以包括硅氮化物层和/或硅氮氧化物层。例如，中间层间绝缘层65可以包括与下层间绝缘层50相同的材料。
单元阵列结构CS可以包括在基底层100a上的堆叠结构ST。基底层100a可以由半导体材料形成。例如，基底层100a可以包括硅(Si)、锗(Ge)、硅锗(SiGe)、镓砷(GaAs)、铟镓砷(InGaAs)、铝镓砷(AlGaAs)或其任何混合物。例如，基底层100a可以由掺有N型掺杂剂的多晶硅层形成。
图23的区域‘R’可以类似于图4或图19。除了堆叠结构ST包括第三水平绝缘层99以外，堆叠结构ST的其他部件可以与上述实施方式中描述的那些相同或相似。第三水平绝缘层99可以提供在延伸区域上，但是可以不提供在单元阵列区域上。
彼此间隔开且第三水平绝缘层99插置在其间的一对水平电极GP之间的距离可以大于彼此相邻的其他水平电极GP之间的距离。堆叠结构ST可以包括彼此间隔开且第三水平绝缘层99插置在其间的第一堆叠结构和第二堆叠结构。垂直结构VS1和VS2中的每个可以在与第三水平绝缘层99相邻的高度处具有台阶结构。该台阶结构可以产生，因为其中提供垂直结构VS1和VS2的垂直孔通过分别蚀刻第一模制结构和第二模制结构的多个图案化工艺形成，其中第一模制结构和第二模制结构彼此间隔开且第三水平绝缘层99插置在其间，并且被提供用于形成所述第一堆叠结构和所述第二堆叠结构。
在根据本发明构思的一些实施方式的半导体存储器件中，电荷存储图案可以在垂直于衬底的顶表面的方向上彼此分开。因此，包括在每个电荷存储图案中的电荷可以不移动或扩散到其他电荷存储图案中，或者可以减少电荷的移动或扩散。
在根据本发明构思的一些实施方式的制造半导体存储器件的方法中，可以减少或最少化延伸区域上的层间绝缘层的损失或损坏。
虽然已经参照示例实施方式描述了本发明构思，但是对本领域技术人员将明显的是，在不背离本发明构思的精神和范围的情况下，可以进行各种改变和修改。因此，应理解，上述实施方式不是限制性的，而是说明性的。因此，本发明构思的范围将由所附权利要求及其等同物的最宽泛的可允许的解释决定，而不应由前面的描述约束或限制。
本申请要求享有2019年9月20日在韩国知识产权局提交的韩国专利申请第10-2019-0116373号的优先权，该韩国专利申请的公开内容通过引用全文合并于此。

Claims (20)

1.一种半导体存储器件，包括：
堆叠结构，包括：
水平电极，依次堆叠在包括单元阵列区域和延伸区域的衬底上；以及
在所述水平电极之间的水平绝缘层；以及
穿透所述堆叠结构的垂直结构，所述垂直结构中的第一垂直结构在所述单元阵列区域上，所述垂直结构中的第二垂直结构在所述延伸区域上；
其中所述垂直结构中的每个包括：
沟道层；以及
依次堆叠在所述沟道层的侧壁上的隧穿绝缘层、电荷存储层和阻挡绝缘层，
其中所述第一垂直结构的所述电荷存储层包括电荷存储图案，所述电荷存储图案在垂直于所述衬底的顶表面的方向上彼此间隔开且所述水平绝缘层插置在其间；以及
其中所述第二垂直结构的所述电荷存储层沿着所述水平电极的侧壁和所述水平绝缘层的侧壁延伸。
2.根据权利要求1所述的半导体存储器件，其中所述第一垂直结构的所述阻挡绝缘层包括阻挡绝缘图案，所述阻挡绝缘图案在垂直于所述衬底的所述顶表面的方向上彼此间隔开且所述水平绝缘层插置在其间；以及
其中所述第二垂直结构的所述阻挡绝缘层沿着所述水平电极的所述侧壁和所述水平绝缘层的所述侧壁延伸。
3.根据权利要求2所述的半导体存储器件，其中，所述阻挡绝缘图案中的每个在垂直于所述衬底的所述顶表面的所述方向上的宽度大于与所述阻挡绝缘图案中的每个相邻的所述水平电极在垂直于所述衬底的所述顶表面的所述方向上的厚度。
4.根据权利要求1所述的半导体存储器件，其中所述第一垂直结构的所述隧穿绝缘层和所述第二垂直结构的所述隧穿绝缘层沿着所述水平电极的所述侧壁和所述水平绝缘层的所述侧壁延伸。
5.根据权利要求1所述的半导体存储器件，其中所述电荷存储图案中的每个在垂直于所述衬底的所述顶表面的所述方向上的宽度大于与所述电荷存储图案中的每个相邻的所述水平电极在垂直于所述衬底的所述顶表面的所述方向上的厚度。
6.根据权利要求1所述的半导体存储器件，其中所述水平电极中的每个在所述单元阵列区域上在垂直于所述衬底的所述顶表面的所述方向上具有第一厚度，并且在所述延伸区域上在垂直于所述衬底的所述顶表面的所述方向上具有第二厚度，以及
其中所述第二厚度大于所述第一厚度。
7.根据权利要求1所述的半导体存储器件，其中所述水平电极中的每个在所述单元阵列区域与所述延伸区域之间的边界附近具有台阶结构，在该台阶结构中在垂直于所述衬底的所述顶表面的所述方向上的厚度不连续地改变。
8.根据权利要求1所述的半导体存储器件，还包括：
保护半导体图案，在所述第二垂直结构的所述阻挡绝缘层的侧壁上彼此垂直地间隔开且所述水平电极插置在其间。
9.根据权利要求8所述的半导体存储器件，其中所述保护半导体图案包括多晶硅。
10.根据权利要求8所述的半导体存储器件，其中所述保护半导体图案被限制在所述延伸区域。
11.根据权利要求1所述的半导体存储器件，其中所述堆叠结构包括多个堆叠结构，所述多个堆叠结构在平行于所述衬底的所述顶表面的第一方向上延伸并且在垂直于所述第一方向的第二方向上彼此分开，
所述半导体存储器件还包括：
分隔图案，在彼此相邻的所述多个堆叠结构之间延伸；以及
突起分隔图案，在所述第二方向上从所述分隔图案突出。
12.根据权利要求11所述的半导体存储器件，其中所述突起分隔图案在所述单元阵列区域上。
13.一种半导体存储器件，包括：
堆叠结构，包括：
水平电极，依次堆叠在包括单元阵列区域和延伸区域的衬底上；以及
在所述水平电极之间的水平绝缘层；以及
穿透所述堆叠结构的垂直结构，
其中所述垂直结构中的每个包括：
沟道层；以及
依次堆叠在所述沟道层的侧壁上的隧穿绝缘层、电荷存储层和阻挡绝缘层，
其中所述水平电极中的每个包括：
在所述单元阵列区域上的单元部分；以及
在所述延伸区域上的延伸部分，
其中，相对于作为基准的所述衬底的顶表面，所述延伸部分的顶表面位于比所述单元部分的顶表面高的高度处，以及
其中，相对于作为基准的所述衬底的所述顶表面，所述延伸部分的底表面位于比所述单元部分的底表面低的高度处。
14.根据权利要求13所述的半导体存储器件，其中所述延伸部分在垂直于所述衬底的所述顶表面的方向上的厚度大于所述单元部分在垂直于所述衬底的所述顶表面的所述方向上的厚度。
15.根据权利要求13所述的半导体存储器件，其中所述水平电极中的每个在所述单元阵列区域与所述延伸区域之间的边界附近具有台阶结构，在该台阶结构中在垂直于所述衬底的所述顶表面的方向上的厚度不连续地改变。
16.根据权利要求13所述的半导体存储器件，其中所述垂直结构包括：
在所述单元阵列区域上的第一垂直结构；以及
在所述延伸区域上的第二垂直结构，
其中所述第一垂直结构的所述电荷存储层包括电荷存储图案，所述电荷存储图案在垂直于所述衬底的所述顶表面的方向上彼此间隔开且所述水平绝缘层插置在其间；以及
其中所述第二垂直结构的所述电荷存储层沿着所述水平电极的侧壁和所述水平绝缘层的侧壁延伸。
17.根据权利要求16所述的半导体存储器件，其中所述第一垂直结构的所述阻挡绝缘层包括阻挡绝缘图案，所述阻挡绝缘图案在垂直于所述衬底的所述顶表面的所述方向上彼此间隔开且所述水平绝缘层插置在其间；以及
其中所述第二垂直结构的所述阻挡绝缘层沿着所述水平电极的所述侧壁和所述水平绝缘层的所述侧壁延伸。
18.根据权利要求16所述的半导体存储器件，还包括：
保护半导体图案，在所述第二垂直结构的所述阻挡绝缘层的侧壁上彼此垂直地间隔开且所述水平电极插置在其间。
19.根据权利要求18所述的半导体存储器件，其中所述保护半导体图案被限制在所述延伸区域。
20.一种半导体存储器件，包括：
堆叠结构，所述堆叠结构中的每个包括：
水平电极，在第一方向上延伸并且依次堆叠在衬底上，所述衬底包括单元阵列区域和延伸区域；以及
在所述水平电极之间的水平绝缘层，所述堆叠结构在垂直于所述第一方向的第二方向上彼此间隔开；
在所述堆叠结构之间的分隔图案；
穿透所述堆叠结构的垂直结构，所述垂直结构包括在所述单元阵列区域上的第一垂直结构和在所述延伸区域上的第二垂直结构；
接触，连接到所述垂直结构的上部；以及
在所述接触上的位线，
其中所述垂直结构中的每个包括：
填充层；
在所述填充层的侧壁上的沟道层；
依次堆叠在所述沟道层的侧壁上的隧穿绝缘层、电荷存储层和阻挡绝缘层；以及
在所述沟道层的顶表面上的垫图案，
其中所述第一垂直结构的所述电荷存储层包括电荷存储图案，所述电荷存储图案在垂直于所述衬底的顶表面的方向上彼此间隔开且所述水平绝缘层插置在其间；以及
其中所述第二垂直结构的所述电荷存储层沿着所述水平电极的侧壁和所述水平绝缘层的侧壁延伸。
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