KR20210034749A - 반도체 메모리 소자 및 이의 제조 방법 - Google Patents
반도체 메모리 소자 및 이의 제조 방법 Download PDFInfo
- Publication number
- KR20210034749A KR20210034749A KR1020190116373A KR20190116373A KR20210034749A KR 20210034749 A KR20210034749 A KR 20210034749A KR 1020190116373 A KR1020190116373 A KR 1020190116373A KR 20190116373 A KR20190116373 A KR 20190116373A KR 20210034749 A KR20210034749 A KR 20210034749A
- Authority
- KR
- South Korea
- Prior art keywords
- horizontal
- layer
- charge storage
- vertical
- cell array
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 102
- 238000000034 method Methods 0.000 title claims description 41
- 238000003860 storage Methods 0.000 claims abstract description 105
- 239000000758 substrate Substances 0.000 claims abstract description 66
- 230000000903 blocking effect Effects 0.000 claims abstract description 41
- 230000005641 tunneling Effects 0.000 claims abstract description 21
- 238000000926 separation method Methods 0.000 claims description 32
- 230000000149 penetrating effect Effects 0.000 claims description 9
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 6
- 239000010410 layer Substances 0.000 abstract description 328
- 239000011229 interlayer Substances 0.000 abstract description 39
- 238000005530 etching Methods 0.000 description 25
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 18
- 239000010408 film Substances 0.000 description 18
- 229910052814 silicon oxide Inorganic materials 0.000 description 18
- 230000002093 peripheral effect Effects 0.000 description 15
- 230000001681 protective effect Effects 0.000 description 13
- 239000008186 active pharmaceutical agent Substances 0.000 description 12
- 238000004519 manufacturing process Methods 0.000 description 11
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 10
- 230000004888 barrier function Effects 0.000 description 10
- 239000013256 coordination polymer Substances 0.000 description 10
- 229910052710 silicon Inorganic materials 0.000 description 10
- 239000010703 silicon Substances 0.000 description 10
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 9
- 229910052581 Si3N4 Inorganic materials 0.000 description 9
- 239000010949 copper Substances 0.000 description 9
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 9
- 239000012535 impurity Substances 0.000 description 8
- 239000000463 material Substances 0.000 description 7
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 6
- 229910052782 aluminium Inorganic materials 0.000 description 6
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 6
- 229910052802 copper Inorganic materials 0.000 description 6
- 229910052751 metal Inorganic materials 0.000 description 6
- 239000002184 metal Substances 0.000 description 6
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 6
- 229910052721 tungsten Inorganic materials 0.000 description 6
- 239000010937 tungsten Substances 0.000 description 6
- 239000000872 buffer Substances 0.000 description 5
- 230000010354 integration Effects 0.000 description 5
- 239000010409 thin film Substances 0.000 description 5
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 4
- 239000004020 conductor Substances 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 239000011810 insulating material Substances 0.000 description 4
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 3
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 3
- 229910052732 germanium Inorganic materials 0.000 description 3
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- QPJSUIGXIBEQAC-UHFFFAOYSA-N n-(2,4-dichloro-5-propan-2-yloxyphenyl)acetamide Chemical compound CC(C)OC1=CC(NC(C)=O)=C(Cl)C=C1Cl QPJSUIGXIBEQAC-UHFFFAOYSA-N 0.000 description 3
- 229910052715 tantalum Inorganic materials 0.000 description 3
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 3
- 239000010936 titanium Substances 0.000 description 3
- 229910052719 titanium Inorganic materials 0.000 description 3
- 229910052723 transition metal Inorganic materials 0.000 description 3
- 150000003624 transition metals Chemical class 0.000 description 3
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 description 2
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- KXNLCSXBJCPWGL-UHFFFAOYSA-N [Ga].[As].[In] Chemical compound [Ga].[As].[In] KXNLCSXBJCPWGL-UHFFFAOYSA-N 0.000 description 2
- 238000000231 atomic layer deposition Methods 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000010884 ion-beam technique Methods 0.000 description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 2
- RVTZCBVAJQQJTK-UHFFFAOYSA-N oxygen(2-);zirconium(4+) Chemical compound [O-2].[O-2].[Zr+4] RVTZCBVAJQQJTK-UHFFFAOYSA-N 0.000 description 2
- 238000005240 physical vapour deposition Methods 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 229910001928 zirconium oxide Inorganic materials 0.000 description 2
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 1
- 229910000980 Aluminium gallium arsenide Inorganic materials 0.000 description 1
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- 102100031885 General transcription and DNA repair factor IIH helicase subunit XPB Human genes 0.000 description 1
- 101000920748 Homo sapiens General transcription and DNA repair factor IIH helicase subunit XPB Proteins 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- ILCYGSITMBHYNK-UHFFFAOYSA-N [Si]=O.[Hf] Chemical compound [Si]=O.[Hf] ILCYGSITMBHYNK-UHFFFAOYSA-N 0.000 description 1
- FTWRSWRBSVXQPI-UHFFFAOYSA-N alumanylidynearsane;gallanylidynearsane Chemical compound [As]#[Al].[As]#[Ga] FTWRSWRBSVXQPI-UHFFFAOYSA-N 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- MIQVEZFSDIJTMW-UHFFFAOYSA-N aluminum hafnium(4+) oxygen(2-) Chemical compound [O-2].[Al+3].[Hf+4] MIQVEZFSDIJTMW-UHFFFAOYSA-N 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 239000002717 carbon nanostructure Substances 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- -1 for example Substances 0.000 description 1
- CJNBYAVZURUTKZ-UHFFFAOYSA-N hafnium(iv) oxide Chemical compound O=[Hf]=O CJNBYAVZURUTKZ-UHFFFAOYSA-N 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 230000007261 regionalization Effects 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 239000004332 silver Substances 0.000 description 1
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Images
Classifications
-
- H01L27/11582—
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
- H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
- H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
- G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device
-
- H01L27/115—
-
- H01L27/1157—
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66833—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
- H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
- H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
- H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/50—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the boundary region between the core region and the peripheral circuit region
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
본 발명의 실시예에 따른 반도체 메모리 소자는 셀 어레이 영역 및 연장 영역을 포함하는 기판 상에 차례로 적층된 수평 전극들 및 상기 수평 전극들 사이의 수평 절연층들 포함하는 적층 구조체를 포함한다. 상기 적층 구조체를 관통하는 수직 구조체들을 포함하고, 상기 수직 구조체들 각각은 채널층, 상기 채널층의 측벽 상에 차례로 적층되는 터널링 절연층, 전하 저장층, 및 블로킹 절연층을 포함한다. 상기 수직 구조체들은 상기 셀 어레이 영역에 배치되는 제 1 수직 구조체 및 상기 연장 영역에 배치되는 제 2 수직 구조체를 포함한다. 상기 제 1 수직 구조체의 전하 저장층은 상기 수평 절연층들을 사이에 두고 상기 기판의 상면에 수직한 방향으로 서로 이격되는 전하 저장 패턴들을 포함한다. 상기 제 2 수직 구조체의 전하 저장층은 상기 수평 전극들의 측벽들 및 상기 수평 절연층들의 측벽들을 따라 연장된다.
Description
본 발명은 반도체 메모리 소자에 관한 것으로, 더욱 상세하게는 3차원 비휘발성 메모리 소자 및 이의 제조 방법에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 장치의 집적도를 증가시키는 것이 요구되고 있다. 반도체 장치의 경우, 그 집적도는 제품의 가격을 결정하는 중요한 요인이기 때문에, 특히 증가된 집적도가 요구되고 있다. 종래의 2차원 또는 평면적 반도체 장치의 경우, 그 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 장치의 집적도는 증가하고는 있지만 여전히 제한적이다. 이러한 한계를 극복하기 위한, 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 반도체 메모리 소자들이 제안되고 있다.
본 발명이 해결하고자 하는 과제는 신뢰성이 보다 개선된 반도체 메모리 소자를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 실시예에 따른 반도체 메모리 소자는 셀 어레이 영역 및 연장 영역을 포함하는 기판 상에 차례로 적층된 수평 전극들 및 상기 수평 전극들 사이의 수평 절연층들 포함하는 적층 구조체; 및 상기 적층 구조체를 관통하는 수직 구조체들을 포함하고, 상기 수직 구조체들 각각은 채널층, 상기 채널층의 측벽 상에 차례로 적층되는 터널링 절연층, 전하 저장층, 및 블로킹 절연층을 포함하고, 상기 수직 구조체들은 상기 셀 어레이 영역에 배치되는 제 1 수직 구조체 및 상기 연장 영역에 배치되는 제 2 수직 구조체를 포함하고, 상기 제 1 수직 구조체의 전하 저장층은 상기 수평 절연층들을 사이에 두고 상기 기판의 상면에 수직한 방향으로 서로 이격되는 전하 저장 패턴들을 포함하고, 상기 제 2 수직 구조체의 전하 저장층은 상기 수평 전극들의 측벽들 및 상기 수평 절연층들의 측벽들을 따라 연장될 수 있다.
본 발명의 일 실시예에 따른 반도체 메모리 소자는 셀 어레이 영역 및 연장 영역을 포함하는 기판 상에 차례로 적층된 수평 전극들 및 상기 수평 전극들 사이의 수평 절연층들 포함하는 적층 구조체; 및 상기 적층 구조체를 관통하는 수직 구조체들을 포함하고, 상기 수직 구조체들 각각은 채널층, 상기 채널층의 측벽 상에 차례로 적층되는 터널링 절연층, 전하 저장층, 및 블로킹 절연층을 포함하고, 상기 수평 전극들 각각은 상기 셀 어레이 영역에 제공되는 셀 부분 및 상기 연장 영역에 제공되는 연장 부분을 포함하고, 상기 연장 부분의 상면은 상기 셀 부분의 상면 보다 높은 레벨이고, 상기 연장 부분의 하면은 상기 셀 부분의 하면보다 낮은 레벨일 수 있다.
본 발명의 일 실시예에 따른 반도체 메모리 소자는 셀 어레이 영역 및 연장 영역을 포함하는 기판 상에 차례로 적층되고 제 1 방향으로 연장되는 수평 전극들 및 상기 수평 전극들 사이의 수평 절연층들 포함하고 상기 제 1 방향과 수직한 제 2 방향으로 서로 이격되는 적층 구조체들; 상기 적층 구조체들 사이의 분리 패턴들; 상기 적층 구조체들을 관통하는 수직 구조체들; 상기 수직 구조체들의 상부들과 연결되는 콘택들; 및 상기 콘택들 상의 비트 라인들을 포함하고, 상기 수직 구조체들 각각은: 매립 패턴; 상기 매립 패턴의 측벽 상의 채널층; 상기 채널층의 측벽 상에 차례로 적층되는 터널링 절연층, 전하 저장층, 및 블로킹 절연층; 및 상기 전하 저장층의 상면을 덮는 패드 패턴을 포함하고, 상기 수직 구조체들은 상기 셀 어레이 영역에 배치되는 제 1 수직 구조체 및 상기 연장 영역에 배치되는 제 2 수직 구조체를 포함하고, 상기 제 1 수직 구조체의 전하 저장층은 상기 수평 절연층들을 사이에 두고 상기 기판의 상면에 수직한 방향으로 서로 이격되는 전하 저장 패턴들을 포함하고, 상기 제 2 수직 구조체의 전하 저장층은 상기 수평 전극들의 측벽들 및 상기 수평 절연층들의 측벽들을 따라 연장될 수 있다.
본 발명의 일 실시예에 따른 반도체 메모리 소자의 제조 방법은 셀 어레이 영역 및 연장 영역을 포함하는 기판 상에 제 1 막들 및 제 2 막들을 교대로 반복 적층하여 몰드 구조체를 형성하는 것; 상기 몰드 구조체를 관통하는 수직 구조체들을 형성하는 것 상기 수직 구조체들 각각은 채널층, 상기 채널층의 측벽 상에 차례로 적층되는 터널링 절연층, 전하 저장층, 및 블로킹 절연층을 포함하고, 상기 수직 구조체들은 상기 셀 어레이 영역에 배치되는 제 1 수직 구조체들 및 상기 연장 영역에 배치되는 제 2 수직 구조체들을 포함하고; 상기 몰드 구조체를 관통하며 상기 기판의 상면에 평행한 제 1 방향으로 연장하는 제 1 트렌치를 형성하는 것; 상기 제 1 트렌치를 통하여 상기 셀 어레이 영역의 상기 제 1 막들을 제거하여 갭 영역들을 형성하는 것; 상기 갭 영역들을 통하여 상기 제 1 수직 구조체들의 전하 저장층들을 식각하여 전하 저장 패턴들로 분리하는 것; 상기 제 1 트렌치 및 상기 갭 영역들을 분리 패턴으로 채우는 것; 상기 셀 어레이 영역으로부터 상기 연장 영역으로 연장되고 상기 몰드 구조체를 관통하는 제 2 트렌치를 형성하는 것; 및 상기 제 2 트렌치를 통하여 상기 제 2 막들을 수평 전극들로 교체하는 것을 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 메모리 소자에서, 전하 저장 패턴들은 기판의 상부면에 수직으로 서로 분리될 수 있다. 이에 따라, 전하 저장 패턴들에 포함된 전하들이 다른 전하 저장 패턴들로 이동 또는 확산되는 것을 방지할 수 있다.
본 발명의 일 실시예에 따른 반도체 메모리 소자의 제조 방법에서, 연장 영역 상의 층간 절연층의 손실 또는 손상이 최소화될 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 메모리 소자의 셀 어레이를 나타내는 간략 회로도이다.
도 2는 본 발명의 실시예들에 따른 반도체 메모리 소자에 관한 평면도이다.
도 3a 및 도 3b는 본 발명의 실시예들에 따른 반도체 메모리 소자에 관한 것으로, 각각 도 2의 Ⅰ-Ⅰ'선 및 II-II'선에 따른 단면도들이다.
도 4는 도 2 의 S 영역의 확대도이다.
도 5는 수평 전극들) 중 하나의 레벨을 기준으로 한 반도체 메모리 소자의 확대도이다.
도 6, 도 8, 및 도 15는 본 발명 실시예들에 따른 반도체 메모리 소자의 제조 방법을 나타낸 평면도들이다.
도 7a, 도 9a, 도 10a, 도 12a, 도 14a, 및 도 16a는 I-I' 선에 따른 단면도들이다.
도 7b, 도 9b, 도 10b, 도 12b, 도 14b, 및 도 16b는 II-II' 선에 따른 단면도들이다.
도 11, 도 13a, 도 13b, 및 도 13c는 R 영역의 확대도이다.
도 17은 도 15의 S 영역의 확대도이다.
도 18a 및 도 18b는 본 발명의 실시예들에 따른 반도체 메모리 소자에 관한 것으로, 각각 도 2의 Ⅰ-Ⅰ'선 및 II-II'선에 따른 단면도들이다.
도 19는 도 18b 의 S 영역의 확대도이다.
도 20a 및 도 21a는 본 발명의 실시예들에 따른 반도체 메모리 소자의 제조 방법을 설명하기 위한 단면도들로 도 2의 Ⅰ-Ⅰ'선 따른 단면도들이다.
도 20b및 도 21b는 본 발명의 실시예들에 따른 반도체 메모리 소자의 제조 방법을 설명하기 위한 단면도들로 도 2의 II-II' 선 따른 단면도들이다.
도 22a및 도 22b는 본 발명의 실시예들에 따른 R 영역의 확대도들이다.
도 23는 본 발명의 실시예들에 따른 반도체 메모리 소자에 관한 것으로, 도 2의 II-II'선에 따른 단면도이다.
도 2는 본 발명의 실시예들에 따른 반도체 메모리 소자에 관한 평면도이다.
도 3a 및 도 3b는 본 발명의 실시예들에 따른 반도체 메모리 소자에 관한 것으로, 각각 도 2의 Ⅰ-Ⅰ'선 및 II-II'선에 따른 단면도들이다.
도 4는 도 2 의 S 영역의 확대도이다.
도 5는 수평 전극들) 중 하나의 레벨을 기준으로 한 반도체 메모리 소자의 확대도이다.
도 6, 도 8, 및 도 15는 본 발명 실시예들에 따른 반도체 메모리 소자의 제조 방법을 나타낸 평면도들이다.
도 7a, 도 9a, 도 10a, 도 12a, 도 14a, 및 도 16a는 I-I' 선에 따른 단면도들이다.
도 7b, 도 9b, 도 10b, 도 12b, 도 14b, 및 도 16b는 II-II' 선에 따른 단면도들이다.
도 11, 도 13a, 도 13b, 및 도 13c는 R 영역의 확대도이다.
도 17은 도 15의 S 영역의 확대도이다.
도 18a 및 도 18b는 본 발명의 실시예들에 따른 반도체 메모리 소자에 관한 것으로, 각각 도 2의 Ⅰ-Ⅰ'선 및 II-II'선에 따른 단면도들이다.
도 19는 도 18b 의 S 영역의 확대도이다.
도 20a 및 도 21a는 본 발명의 실시예들에 따른 반도체 메모리 소자의 제조 방법을 설명하기 위한 단면도들로 도 2의 Ⅰ-Ⅰ'선 따른 단면도들이다.
도 20b및 도 21b는 본 발명의 실시예들에 따른 반도체 메모리 소자의 제조 방법을 설명하기 위한 단면도들로 도 2의 II-II' 선 따른 단면도들이다.
도 22a및 도 22b는 본 발명의 실시예들에 따른 R 영역의 확대도들이다.
도 23는 본 발명의 실시예들에 따른 반도체 메모리 소자에 관한 것으로, 도 2의 II-II'선에 따른 단면도이다.
도 1은 본 발명의 실시예들에 따른 반도체 메모리 소자의 셀 어레이를 나타내는 간략 회로도이다.
도 1을 참조하면, 실시예들에 따른 반도체 반도체 메모리 소자는 공통 소스 라인(CSL), 복수개의 비트라인들(BL0-BL2) 및 상기 공통 소스 라인(CSL)과 상기 비트라인들(BL0-BL2) 사이에 배치되는 복수개의 셀 스트링들(CSTR)을 포함할 수 있다.
공통 소스 라인(CSL)은 반도체 기판 상에 배치되는 도전성 박막 또는 기판 내에 형성되는 불순물 영역일 수 있다. 비트라인들(BL0-BL2)은 반도체 기판으로부터 이격되어 그 상부에 배치되는 도전성 패턴들(예를 들면, 금속 라인)일 수 있다. 비트라인들(BL0-BL2)은 2차원적으로 배열되고, 그 각각에는 복수개의 셀 스트링들(CSTR)이 병렬로 연결될 수 있다. 이에 따라 셀 스트링들(CSTR)은 공통 소스 라인(CSL) 또는 기판 상에 2차원적으로 배열될 수 있다.
셀 스트링들(CSTR) 각각은 공통 소스 라인(CSL)에 접속하는 접지 선택 트랜지스터(GST), 비트라인들(BL0-BL2)에 접속하는 스트링 선택 트랜지스터(SST) 및 접지 및 스트링 선택 트랜지스터들(GST, SST) 사이에 배치되는 복수개의 메모리 셀 트랜지스터들(MCT)로 구성될 수 있다. 접지 선택 트랜지스터(GST), 스트링 선택 트랜지스터(SST) 및 메모리 셀 트랜지스터들(MCT)은 직렬로 연결될 수 있다. 이에 더하여, 공통 소스 라인(CSL)과 비트라인들(BL0-BL2) 사이에 배치되는, 접지 선택 라인(GSL), 복수개의 워드라인들(WL0-WL3) 및 복수개의 스트링 선택 라인들(SSL0-SSL2)이 접지 선택 트랜지스터(GST), 메모리 셀 트랜지스터들(MCT) 및 스트링 선택 트랜지스터들(SST)의 게이트 전극들로서 각각 사용될 수 있다.
접지 선택 트랜지스터들(GST)은 반도체 기판으로부터 실질적으로 동일한 거리에 배치될 수 있고, 이들의 게이트 전극들은 접지 선택 라인(GSL)에 공통으로 연결되어 등전위 상태에 있을 수 있다. 이를 위해, 접지 선택 라인(GSL)은 공통 소스 라인(CSL) 및 이에 가장 인접하는 메모리 셀 트랜지스터(MCT) 사이에 배치되는, 평판(plate) 모양 또는 빗(comb) 모양의 도전 패턴일 수 있다. 유사하게, 공통 소스 라인(CSL)으로부터 실질적으로 동일한 거리에 배치되는, 복수의 메모리 셀 트랜지스터들(MCT)의 게이트 전극들은 워드라인들(WL0-WL3) 중의 하나에 공통으로 연결되어 등전위 상태에 있을 수 있다. 이를 위해, 워드라인들(WL0-WL3) 각각은 기판의 상부면에 평행한 평판 모양 또는 빗 모양의 도전 패턴일 수 있다. 한편, 하나의 셀 스트링(CSTR)은 공통 소스 라인(CSL)으로부터의 거리가 서로 다른 복수개의 메모리 셀 트랜지스터들(MCT)로 구성되기 때문에, 공통 소스 라인(CSL)과 비트라인들(BL0-BL2) 사이에는 다층의 워드라인들(WL0-WL3)이 배치된다.
셀 스트링들(CSTR) 각각은 공통 소스 라인(CSL)으로부터 수직하게 연장되어 비트 라인(BL0-BL2)에 접속하는 채널 구조체들을 포함할 수 있다. 채널 구조체들은 접지 선택 라인(GSL) 및 워드라인들(WL0-WL3)을 관통하도록 형성될 수 있다. 이에 더하여, 채널 구조체들은 몸체부 및 몸체부의 일단 또는 양단에 형성되는 불순물 영역들을 포함할 수 있다. 예를 들면, 드레인 영역이 반도체 패턴의 상단에 형성될 수 있다.
한편, 워드라인들(WL0-WL3)과 채널 구조체 사이에는 정보저장막이 배치될 수 있다. 일 실시예에 따르면, 정보저장막은 전하저장막일 수 있다.
접지 선택 라인(GSL)과 채널 구조체 사이 또는 스트링 선택 라인들(SSL)과 채널 구조체 사이에는, 접지 선택 트랜지스터(GST) 또는 스트링 선택 트랜지스터(SST)의 게이트 절연막으로 사용되는 유전막이 배치될 수 있다. 접지 및 스트링 선택 트랜지스터들(GST, SST) 중의 적어도 하나의 게이트 절연막은 메모리 셀 트랜지스터(MCT)의 정보저장막과 동일한 물질로 형성될 수 있지만, 통상적인 트랜지스터(MOSFET)을 위한 게이트 절연막(예를 들면, 실리콘 산화막)일 수도 있다.
접지 및 스트링 선택 트랜지스터들(GST, SST) 그리고 메모리 셀 트랜지스터들(MCT)은 채널 구조체를 채널 영역으로 사용하는 모오스 전계 효과 트랜지스터(MOSFET)일 수 있다. 다른 실시예에 따르면, 채널 구조체는, 접지 선택 라인(GSL), 워드라인들(WL0-WL3) 및 스트링 선택 라인들(SSL)과 함께, 모오스 커패시터(MOS capacitor)를 구성할 수 있다. 이 경우, 접지 선택 트랜지스터(GST), 메모리 셀 트랜지스터들(MCT) 및 스트링 선택 트랜지스터(SST)은 접지 선택 라인(GSL), 워드라인들(WL0-WL3) 및 스트링 선택 라인들(SSL)으로부터의 기생 전계(fringe field)에 의해 형성되는 반전 영역들(inversion layer)을 공유함으로써 전기적으로 연결될 수 있다.
도 2는 본 발명의 실시예들에 따른 반도체 메모리 소자에 관한 평면도이다. 도 3a 및 도 3b는 본 발명의 실시예들에 따른 반도체 메모리 소자에 관한 것으로, 각각 도 2의 Ⅰ-Ⅰ'선 및 II-II'선에 따른 단면도들이다. 도 4는 도 2 의 S 영역의 확대도이다.
도 2, 도 3a, 도 3b 및 도 4를 참조하면, 본 발명의 실시예들에 따른 반도체 메모리 소자는 셀 어레이 영역(CR) 및 셀 어레이 영역(CR)의 단부에 제공되는 연장 영역(ER)을 포함할 수 있다. 일 예로, 연장 영역(ER)은 셀 어레이 영역(CR)의 양 단부들에 제공될 수 있다. 이하, 기판(100)을 기준으로 셀 어레이 영역(CR) 및 연장 영역(ER)이 설명된다. 셀 어레이 영역(CR) 및 연장 영역(ER)을 포함하는 기판(100) 상에 복수 개의 적층 구조체(ST)가 배치될 수 있다. 적층 구조체들(ST)은 각각 기판(100)의 상면에 평행한 제 1 방향(D1)을 따라 연장될 수 있으며, 기판(100)의 상면에 평행하고 제 1 방향(D1)과 수직한 제 2 방향(D2)을 따라 서로 이격될 수 있다. 기판(100)은 실리콘 기판, 실리콘-게르마늄 기판, 게르마늄 기판 또는 단결정 실리콘 기판에 성장된 단결정 에피택시얼층(epitaxial layer)일 수 있다.
기판(100) 내에 소스 영역(SR)이 배치될 수 있다. 소스 영역(SR)은 적층 구조체들(ST) 사이에 배치되며 제 1 방향(D1)으로 연장될 수 있다. 소스 영역(SR)은 기판(100)과 다른 도전형을 갖는 불순물 영역일 수 있다.
적층 구조체들(ST) 각각은 기판(100)의 상면에 수직하는 제 3 방향 (D3)으로 적층된 수평 전극들(GP)을 포함할 수 있다. 수평 전극들(GP) 중 최하층은 도 1의 접지 선택 라인(GSL)일 수 있고, 최상층은 도 1의 스트링 선택 라인(SSL)일 수 있다. 최하층과 최상층 사이의 수평 전극들(GP)은 워드 라인들(WL)일 수 있다. 이와는 달리, 복수개의 수평 전극들(GP)이 스트링 선택 라인(SSL)으로 사용될 수 있다. 예를 들어, 수평 전극들(GP)은 도핑된 반도체(예를 들어, 도핑된 실리콘 등), 금속(예를 들어, 텅스텐, 구리, 알루미늄 등), 도전성 금속 질화물(예를 들어, 질화티타늄, 질화탄탈늄 등), 또는 전이금속(예를 들어, 티타늄, 탄탈늄 등) 등에서 선택된 적어도 하나를 포함할 수 있다.
셀 어레이 영역(CR)에서, 수평 전극들(GP) 사이에 제 2 수평 절연층들(105)이 배치될 수 있다. 연장 영역(ER)에서 수평 전극들(GP) 사이에 제 1 수평 절연층들(101)이 배치될 수 있다. 예를 들어, 제 1 및 제 2 수평 절연층들(105,101)과 수평 전극들(GP)은 기판(100) 상에 교대로, 그리고 반복적으로 적층될 수 있다. 도 4에 도시된 바와 같이, 제 2 수평 절연층들(105)과 제 1 수평 절연층들(101)은 셀 어레이 영역(CR)과 연장 영역(ER) 사이의 경계 근방에서 서로 연결될 수 있다. 수평 절연층들(105,101)은 반도체 메모리 소자의 특성에 따라 다른 두께를 가질 수 있다. 수평 절연층들(105,101)은 예를 들어, 실리콘 산화물을 포함할 수 있다. 최하층 수평 전극(GP)과 기판(100) 사이에 버퍼층(110)이 제공될 수 있다. 버퍼층(110)은 실리콘 산화물을 포함할 수 있다. 셀 어레이 영역(CR)에서, 최상층 수평 전극(GP) 상에 제 1 분리 패턴 (133)이 제공될 수 있다. 제 1 분리 패턴(133)은 실리콘 산화물을 포함할 수 있다.
연장 영역(ER)은 수평 전극들(GP)의 단부들, 즉, 패드들이 계단 형상으로 노출되는 영역일 수 있다. 패드들은 바로 위 층에 배치된 수평 전극(GP)에 의하여 노출되는 수평 전극들(GP)의 단부들을 지칭할 수 있다. 전극들(GP)의 단부들, 즉, 패드들에는 각 수평 전극들(GP)에 전압을 인가하기 위한 콘택들이 연결될 수 있다. 연장 영역(ER)에서 제 1 수평 절연층들(101)의 단부들의 측벽들은 그 위 배치된 각 수평 전극들(GP)의 단부들의 측벽들과 얼라인될 수 있다. 연장 영역(ER)의 패드들을 덮는 제 1 층간 절연층(131)이 제공될 수 있다. 연장 영역(ER)에서, 제 1 층간 절연층(131) 상에 제 2 층간 절연층(132)이 제공될 수 있다. 제 2 층간 절연층(132)의 상면은 제 1 분리 패턴(133)의 상면과 동일 레벨일 수 있다. 제 1 및 제 2 층간 절연층들(131, 132)은 실리콘 산화물을 포함할 수 있다.
도 4에 도시된 것과 같이, 수평 전극들(GP) 각각은 셀 어레이 영역(CR) 상의 셀 부분(CG) 및 연장 영역(ER) 상의 연장 부분(EG)을 포함할 수 있다. 일부 수평 전극들(GP), 예를 들어 수평 전극들(GP) 중 최상층은 연장 부분(EG)을 포함하지 않을 수 있다. 연장 부분(EG)의 상면(TS2)은 셀 부분(CG)의 상면(TS1) 보다 높은 레벨일 수 있다. 연장 부분(EG)의 하면(BS2)은 셀 부분(CG)의 하면(BS1) 보다 낮은 레벨일 수 있다. 일 예로, 연장 부분(EG)의 두께(T2)는 셀 부분(CG)의 두께(T1) 보다 두꺼울 수 있다. 이와 같은 레벨 차이 및/또는 두께 차이에 기인하여 수평 전극들(GP)은 연장 부분(EG)과 셀 부분(CG)의 경계에서 단차 구조를 가질 수 있다.
적층 구조체(ST)를 관통하는 수직 구조체들(VS1, VS2)이 제공될 수 있다. 수직 구조체들(VS1, VS2)은 적층 구조체(ST)를 관통하는 수직 홀들(CH) 내에 제공될 수 있다. 수직 구조체들(VS1, VS2)은 셀 어레이 영역(CR)에 제공되는 제 1 수직 구조체들(VS1) 및 연장 영역(ER)에 제공되는 제 2 수직 구조체들(VS2)을 포함할 수 있다. 제 1 수직 구조체들(VS1) 및 이에 인접한 수평 전극들(GP)은 도 1의 셀 스트링들(CSTR)을 구성할 수 있다. 제 2 수직 구조체들(VS2)은 메모리 셀 트랜지스터들을 구성하지 않고 제조 공정 중 몰드 구조체를 지지하기 위한 더미 구조일 수 있다. 일 예로, 제 2 수직 구조체들(VS2)은 콘택들에 의하여 상부 배선에 연결되지 않을 수 있다. 평면적 관점에서, 수직 구조체들(VS1, VS2)은 제 2 방향(D2)으로 지그재그 형태로 배열될 수 있다.
수직 구조체들(VS1, VS2) 각각은 매립층(139), 채널층(CS), 정보 저장층(DS1, DS2), 및 패드 패턴(128)을 포함할 수 있다. 채널층(CS)과 정보 저장층(DS1, DS2)은 매립층(139)의 측벽 상에 차례로 제공될 수 있다. 일 예로, 채널층(CS)은 매립층(139)과 정보 저장층(DS1, DS2) 사이에 배치될 수 있다. 패드 패턴(128)은 각 수직 구조체들(VS1, VS2)의 상부들에서 정보 저장층(DS1, DS2)의 상면을 덮을 수 있다.
채널층(CS)은 다결정 실리콘막, 유기 반도체막 및 탄소 나노 구조체들 중의 하나일 수 있다. 정보 저장층(DS1, DS2)은 각각 터널링 절연층(TL), 전하 저장층(CL) 및 블로킹 절연층(BL)을 포함할 수 있다. 터널링 절연층(TL)은 채널층(CS)의 측벽을 둘러싸면서 채널층(CS)의 측벽을 따라 제 3 방향(D3)으로 연장될 수 있다. 터널링 절연층(TL)은 예를 들어, 실리콘 산화막을 포함할 수 있다.
전하 저장층(CL)은 예를 들어, 실리콘 질화막을 포함할 수 있다. 블로킹 절연층(BL)은 예를 들어, 실리콘 산화막을 포함할 수 있다.
제 1 수직 구조체들(VS1)의 제 1 정보 저장층(DS1)과 제 2 수직 구조체들(VS2)의 제 2 정보 저장층(DS2)은 서로 다른 구조를 가질 수 있다. 일 예로, 제 1 정보 저장층(DS1)과 제 2 정보 저장층(DS2)은 전하 저장층(CL)과 블로킹 절연층(BL)의 구조가 서로 다를 수 있다. 제 2 정보 저장층(DS2)의 전하 저장층(CL)은 수평 전극들(GP)의 측벽들 및 제 1 수평 절연층들(101)의 측벽들을 따라 제 3 방향(D3)으로 연속적으로 연장될 수 있다. 즉, 제 2 정보 저장층(DS2)의 전하 저장층(CL)은 제 1 수평 절연층들(101)과 채널층(CS) 사이의 영역들 및 수평 전극들(GP)와 채널층(CS) 사이의 영역들에 제공될 수 있다. 이와는 달리, 제 1 정보 저장층(DS1)의 전하 저장층은 제 2 수평 절연층들(105)을 사이에 두고 제 3 방향(D3)으로 서로 이격되는 전하 저장 패턴들(CP)을 포함할 수 있다. 즉, 제 1 정보 저장층(DS1)의 전하 저장 패턴들(CP)은 제 3 방향(D3)을 따라 단속적으로 배치될 수 있다. 전하 저장 패턴들(CP) 각각은 평면적 관점에서 링(ring) 형상일 수 있다.
전하 저장 패턴들(CP)은 수평 전극들(GP)과 채널층(CS) 사이의 영역들에 배치되나 제 2 수평 절연층들(105)과 채널층(CS) 사이의 영역들에는 배치되지 않을 수 있다. 이에 따라, 전하 저장 패턴들에 포함된 전하들이 다른 전하 저장 패턴들로 이동 또는 확산(spread)되는 것을 방지할 수 있다. 전하 저장 패턴들(CP)의 수직으로 분리된 구조에 기인하여, 반도체 메모리 소자의 데이터 리텐션 특성이 개선될 수 있다.
전하 저장층과 유사하게, 제 1 정보 저장층(DS1)과 제 2 정보 저장층(DS2)은 블로킹 절연층(BL)의 구조가 서로 다를 수 있다. 제 2 정보 저장층(DS2)의 블로킹 절연층(BL)은 수평 전극들(GP)의 측벽들 및 제 1 수평 절연층들(101)의 측벽들을 따라 제 3 방향(D3)으로 연속적으로 연장될 수 있다. 이와는 달리, 제 1 정보 저장층(DS1)의 블로킹 절연층은 제 2 수평 절연층들(105)을 사이에 두고 제 3 방향(D3)으로 서로 이격되는 블로킹 절연 패턴들(BP)을 포함할 수 있다. 블로킹 절연 패턴들(BP) 각각은 평면적 관점에서 링(ring) 형상일 수 있다.
블로킹 절연 패턴들(BP) 각각의 제 3 방향(D3)으로의 폭(T3)은 수평 전극들(GP) 중 이에 인접한 부분, 즉, 셀 부분(CG)의 두께(T1) 보다 클 수 있다. 전하 저장 패턴들(CP) 각각의 제 3 방향(D3)으로의 폭(T3)은 수평 전극들(GP) 중 이에 인접한 부분, 즉, 셀 부분(CG)의 두께(T1) 보다 클 수 있다.
전하 저장층 및 블로킹 절연층과는 다르게 터널링 절연층(TL)은 제 1 정보 저장층(DS1)과 제 2 정보 저장층(DS2)에서 실질적으로 서로 동일한 형상을 가질 수 있다. 이와는 달리, 전하 저장층 및 블로킹 절연층과 유사하게, 제 1 정보 저장층(DS1)과 제 2 정보 저장층(DS2)은 터널링 절연층(TL)의 구조가 서로 다를 수 있다. 일 예로, 도 13c에 도시된 것과 같이, 제 1 정보 저장층(DS1)의 터널링 절연층은 제 3 방향(D3)으로 서로 이격되는 터널링 절연 패턴들(TP)을 포함할 수 있다. 이하, 도 4의 실시예를 기준으로 계속 설명한다.
기판(100)과 수직 구조체들(VS1, VS2) 사이에 반도체 기둥들(SP)이 배치될 수 있다. 반도체 기둥들(SP)은 기판(100)을 씨드로 사용하여, 선택적 에피텍시얼 성장(selective epitaxial growing)을 진행하여 형성될 수 있다. 반도체 기둥들(SP)은 예를 들어, 진성 반도체(intrinsic semiconductor) 또는 p형 도전형을 갖는 반도체일 수 있다.
수평 전극들(GP)과 수평 절연층들(105, 101) 사이에 배치되며, 수평 전극들(GP)과 블로킹 절연층(BL) 사이로 연장되는 배리어 절연층(160)이 제공될 수 있다. 배리어 절연층(160)은 블로킹 절연층(BL)과 접촉할 수 있다. 배리어 절연층(160)은 하나의 박막 또는 복수의 박막들로 구성될 수 있다. 일 예로, 배리어 절연층(160)은 금속 산화막 및/또는 금속 질화막을 포함할 수 있다. 예를 들어, 배리어 절연층(160)은 전하 트랩형 비휘발성 메모리 트랜지스터의 블록킹 절연막의 일부 일 수 있다.
패드 패턴(128)은 채널층(CS)과 접촉하여 전기적으로 연결될 수 있다. 패드 패턴(128)은 기판(100)에 도핑된 불순물(예를 들어, P형 불순물)과 다른 도전형의 불순물로 도핑된 다결정 실리콘층일 수 있다. 일 예로, 패드 패턴(128)는 N형의 불순물을 포함할 수 있다.
적층 구조체들(ST) 사이에 배치되고 소스 영역(SR)과 연결되는 소스 라인(SL)이 배치될 수 있다. 소스 라인(SL)은 소스 영역(SR)을 따라 제 2 방향(D2)으로 연장되는 라인 형태 또는 직사각형 형태를 가질 수 있다. 이와는 달리 소스 라인(SL)은 제 1 방향(D1)을 따라 서로 분리된 콘택들을 포함할 수 있다. 소스 라인(SL)은 예를 들어, 금속(텅스텐, 구리 또는 알루미늄) 또는 전이금속(티타늄 또는 탄탈륨)으로 형성될 수 있다. 소스 라인(SL)과 적층 구조체들(ST) 사이에 제 2 분리 패턴(134)이 개재될 수 있다. 제 2 분리 패턴(134)은 제 1 방향(D1)으로 연장될 수 있다. 제 2 분리 패턴(134)은 예를 들어, 절연물질(예를 들어, 실리콘 산화막 또는 실리콘 질화막)을 포함할 수 있다.
도 5는 수평 전극들(GP) 중 하나의 레벨을 기준으로 한 반도체 메모리 소자의 확대도이다. 도 5에 도시된 것과 같이, 인접한 적층 구조체들(ST) 사이에 제 2 트렌치(TH2)가 제공되고, 제 2 트렌치(TH2) 내에 소스 라인(SL) 및 제 2 분리 패턴(134)이 제공될 수 있다. 제 2 분리 패턴(134)은 셀 어레이 영역(CR) 및 연장 영역(ER)에 제공될 수 있다. 제 2 분리 패턴(134)으로부터 제 2 방향(D2) 및/또는 제 2 방향(D2)과 반대 방향으로 수평 전극들(GP)을 향하여 돌출되는 돌출 분리 패턴(138)이 제공될 수 있다. 돌출 분리 패턴(138)은 제 1 트렌치(TH1) 내에 제공될 수 있다. 돌출 분리 패턴(138)은 제 1 분리 패턴(133)과 동시에 형성되는 층의 일부일 수 있다. 제 1 트렌치(TH1) 및 제 2 트렌치(TH2)는 기판(100)의 상면을 노출할 수 있다. 돌출 분리 패턴(138)은 셀 어레이 영역(CR)에 한정되어 제공되며 연장 영역(ER)으로 연장되지 않을 수 있다. 제 1 분리 패턴(133) 및 제 2 분리 패턴(134)은 실리콘 산화물을 포함할 수 있다.
제 2 층간 절연층(132)과 제 1 분리 패턴(133)을 덮는 제 3 층간 절연층(135)이 제공될 수 있다. 제 3 층간 절연층(135)은 실리콘 산화물, 실리콘 질화물 및 실리콘 산화질화물 중 어느 하나를 포함할 수 있다. 제 3 층간 절연층(135)을 관통하며 패드 패턴(128)와 접촉하는 콘택 플러그들(CT)이 제공될 수 있다. 콘택 플러그들(CT)는 도핑된 실리콘 또는 금속성 물질(예를 들어, 텅스텐(W), 구리(Cu), 또는 알루미늄(Al))를 포함할 수 있다. 제 3 층간 절연층(135) 상에 비트 라인들(176)이 배치될 수 있다. 비트 라인들(176)은 콘택 플러그들(CT)을 통하여 수직 구조체들(VS1, VS2)에 연결될 수 있다. 비트 라인들(176)은 도전물질을 포함할 수 있다.
도 6, 도 8, 및 도 15는 본 발명 실시예들에 따른 반도체 메모리 소자의 제조 방법을 나타낸 평면도들이다. 도 7a, 도 9a, 도 10a, 도 12a, 도 14a, 및 도 16a는 I-I' 선에 따른 단면도들이다. 도 7b, 도 9b, 도 10b, 도 12b, 도 14b, 및 도 16b는 II-II' 선에 따른 단면도들이다. 도 11, 도 13a, 도 13b, 및 도 13c는 R 영역의 확대도이다. 도 17은 도 15의 S 영역의 확대도이다.
도 6, 도 7a, 및 도 7b를 참조하여, 셀 어레이 영역(CR) 및 연장 영역(ER)을 포함하는 기판(100) 상에 몰드 구조체(MS)가 형성될 수 있다. 몰드 구조체(MS)은 기판(100) 상에 교대로 그리고 반복적으로 적층된 제 1 막들 및 제 2 막들을 포함할 수 있다. 일 예로, 제 1 막들은 제 1 수평 절연층들(101)일 수 있고, 제 2 막들은 희생층들(102)일 수 있다. 제 1 수평 절연층들(101)은 희생층들(102)에 대한 식각 선택성을 갖는 물질을 포함할 수 있다. 예를 들어, 제 1 수평 절연층들(101)은 실리콘 산화막일 수 있고, 희생층들(102)을 실리콘 질화막일 수 있다. 몰드 구조체(MS)의 최하부에는 버퍼층(110)이 형성될 수 있다. 버퍼층(110)은 실리콘 산화막일 수 있다.
몰드 구조체(MS)를 패터닝하여 연장 영역(ER)에 계단 구조를 형성할 수 있다. 계단 구조는 복수의 마스크 패턴의 형성 및 식각 공정을 통하여 형성될 수 있다. 계단 구조를 덮는 제 1 층간 절연층(131)이 형성될 수 있다.
몰드 구조체(MS)를 관통하여 기판(100)을 노출하는 수직 홀들(CH)이 형성될 수 있다. 일 예로, 수직 홀들(CH)은 이방성 식각 공정으로 형성될 수 있다. 수직 홀들(CH)은 몰드 구조체(MS) 상에 마스크 패턴를 형성하고, 마스크 패턴에 노출된 몰드 구조체(MS)을 식각하여 형성될 수 있다. 수직 홀들(CH)을 형성하기 위한 식각 공정은 기판(100)의 상부면이 노출될 때까지 진행될 수 있다. 도면에 도시하지 않았지만, 식각 공정에 의해 기판(100)의 상부면이 과도 식각(over etch)에 의해 리세스될 수 있다.
수직 홀들(CH)은 셀 어레이 영역(CR) 및 연장 영역(ER) 모두에 형성될 수 있다. 수직 홀들(CH)에 의하여 노출된 기판(100)의 상면으로부터 반도체 기둥들(SP)이 형성될 수 있다. 반도체 기둥들(SP)은 예를 들어, 진성 반도체(intrinsic semiconductor) 또는 p형 도전형을 갖는 반도체일 수 있다. 다른 실시예에 있어서, 반도체 기둥들(SP)은 생략될 수 있다.
반도체 기둥들(SP) 상에 수직 구조체들(VS1, VS2)이 형성될 수 있다. 셀 어레이 영역(CR)에 형성되는 제 1 수직 구조체들(VS1)과 연장 영역(ER)에 형성되는 제 2 수직 구조체들(VS2)은 실질적으로 동일한 층들 및 동일한 형상을 갖도록 형성될 수 있다. 수직 구조체들(VS1, VS2) 각각은 매립층(139), 채널층(CS), 정보 저장층(DS), 및 패드 패턴(128)을 포함할 수 있다. 채널층(CS)은 정보 저장층(DS)을 관통하여 반도체 기둥들(SP)과 연결될 수 있다. 보다 상세하게는, 수직 홀들(CH)의 측벽 상에 정보 저장층(DS)을 형성할 수 있다. 이후, 정보 저장층(DS)의 하부를 건식 식각 공정으로 식각하여 반도체 기둥들(SP)의 상면을 노출시킬 수 있다. 그 후, 정보 저장층(DS)의 측벽 상에 채널층(CS)이 형성될 수 있다. 채널층(CS)의 하부는 반도체 기둥들(SP)과 연결될 수 있다. 이후, 수직 홀들(CH)을 채우는 매립층(139)이 채널층(CS)의 측벽을 덮도록 형성될 수 있다. 매립층(139)은 일 예로, 에스오지(SOG) 기술을 이용하여 형성될 수 있다. 매립층(139)은 절연 물질을 포함할 수 있으며, 예를 들어, 실리콘 산화막 및 실리콘 질화막 중 어느 하나일 수 있다. 정보 저장층(DS), 채널층(CS) 및 매립층(139)의 상부를 제거한 후, 제거된 영역에 도전 물질을 채워 패드 패턴(128)을 형성할 수 있다. 수직 구조체들(VS1, VS2)을 덮는 제 2 층간 절연층(132)이 형성될 수 있다. 제 2 층간 절연층(132)은 실리콘 산화물을 포함할 수 있다.
도 8, 도 9a, 및 도 9b를 참조하여, 몰드 구조체(MS)를 관통하는 제 1 트렌치들(TH1)이 형성될 수 있다. 제 1 트렌치들(TH1)은 기판(100)의 상면을 노출할 수 있다. 제 1 트렌치들(TH1)은 이온 빔 식각 공정으로 형성될 수 있다. 제 1 트렌치들(TH1)은 셀 어레이 영역(CR)에 형성될 수 있으며, 각각 양 단부들이 셀 어레이 영역(CR) 내에 제공될 수 있다. 제 1 트렌치들(TH1)은 각각 제 1 방향(D1)으로 연장되고, 서로 제 2 방향(D2)을 따라 이격될 수 있다.
도 10a, 및 도 10b를 참조하여, 제 1 트렌치들(TH1)에 의하여 노출된 제 1 수평 절연층들(101)이 셀 어레이 영역(CR)에서 제거될 수 있다. 제 1 수평 절연층들(101)의 식각은 등방성 식각 공정을 포함할 수 있다. 제 1 수평 절연층들(101)은 희생층들(102)에 대하여 식각 선택성을 갖는 식각 레시피(예를 들어, 불산(HF))를 사용하여 제거될 수 있다. 이에 따라, 제 1 수평 절연층들(101)이 식각되는 동안 희생층들(102)의 식각은 최소화될 수 있다. 셀 어레이 영역(CR)에서, 제 2 층간 절연층(132)의 적어도 일부는 제 1 수평 절연층들(101)과 함께 제거될 수 있다. 제 1 트렌치들(TH1)로부터의 거리에 기인하여, 연장 영역(ER) 내의 제 1 수평 절연층들(101) 및 제 2 층간 절연층(132)은 제거되지 않을 수 있다. 셀 어레이 영역(CR)에서 제 1 수평 절연층들(101)이 제거됨에 따라 희생층들(102) 사이에 정보 저장층(DS)을 노출하고 제 1 트렌치들(TH1)과 연결되는 제 1 갭 영역들(GR1)이 형성될 수 있다. 제 1 트렌치들(TH1)이 셀 어레이(CR)에 한정되고 연장 영역(ER)에는 형성되지 않으므로, 연장 영역(ER) 상의 제 2 층간 절연층(132) 및 제 1 층간 절연층(131)의 손실 또는 손상이 최소화될 수 있다. 그 결과, 반도체 메모리 소자의 제조 공정이 단순화되고 이후 수평 전극 형성 공정이 산포가 개선될 수 있다.
도 11은 도 10b의 R 영역의 확대도이다. 도 11을 참조하면, 제 1 갭 영역들(GR1)은 셀 어레이 영역(CR)에 한정되어 형성되며, 연장 영역(ER)에 배치되는 제 2 수직 구조체들(VS2)의 정보 저장층(DS)은 제 1 수평 절연층들(101)에 의하여 덮여있을 수 있다.
도 12a, 및 도 12b를 참조하여, 제 1 수직 구조체들(VS1)의 정보 저장층(DS), 이하 제 1 정보 저장층(DS1)의 식각 공정이 수행될 수 있다. 도 13a, 도 13b, 및 도 13b는 도 12b의 R 영역의 확대도들이다.
도 12a, 도 12b 및 도 13a를 참조하여, 제 1 정보 저장층(DS1)의 블로킹 절연층을 식각하여 제 3 방향(D3)으로 서로 분리된 블로킹 절연 패턴들(BP)을 형성할 수 있다. 제 2 수직 구조체들(VS2)의 정보 저장층(DS), 이하 제 2 정보 저장층(DS2)의 블로킹 절연층(BL)은 제 1 수평 절연층들(101)에 의하여 덮여있으므로 식각되지 않을 수 있다. 블로킹 절연 패턴들(BP)을 형성하기 위한 식각 공정은 희생층들(102) 및 전하 저장층(CL)에 대하여 식각 선택성을 갖는 식각 레서피(예를 들어, 불산(HF))를 사용하여 수행될 수 있다. 이에 따라, 블로킹 절연 패턴들(BP)이 형성되는 동안 희생층들(102) 및 전하 저장층(CL)의 식각은 최소화될 수 있다. 제 1 갭 영역들(GR1)에 의하여 노출된 희생층들(102)의 부분들은 제 1 수평 절연층들(101)에 의하여 덮여있는 부분들과 실질적으로 동일한 제 1 두께(T6)를 가질 수 있다. 제 1 갭 영역들(GR1)에 의하여 노출되는 제 1 수평 절연층들(101)의 일부 및 연장 영역(ER) 상의 제 2 층간 절연층(132)의 일부가 함께 제거될 수 있다. 그 결과, 제 2 층간 절연층(132)의 상면은 도 10에 비하여 낮아질 수 있다.
도 12a, 도 12b 및 도 13b를 참조하여, 제 1 정보 저장층(DS1)의 블로킹 절연 패턴들(BP) 사이로 노출된 전하 저장층(CL)을 식각하여 제 3 방향(D3)으로 서로 분리된 전하 저장 패턴들(CP)을 형성할 수 있다. 제 2 수직 구조체들(VS2)의 제 2 정보 저장층(DS2)의 전하 저장층(CL)은 제 1 수평 절연층들(101)에 의하여 덮여있으므로 식각되지 않을 수 있다. 전하 저장 패턴들(CP)을 형성하기 위한 식각 공정은 블로킹 절연 패턴들(BP) 및 터널링 절연층(TL)에 대하여 식각 선택성을 갖는 식각 레서피(예를 들어, 인산(H3PO4)을 사용하여 수행될 수 있다. 희생층들(102)의 경우, 블로킹 절연 패턴들(BP) 및 터널링 절연층(TL)에 비하여 전하 저장 패턴들(CP)과의 선택비가 낮을 수 있다. 그 결과, 제 1 수평 절연층들(101)에 의하여 노출된 희생층들(102)의 일부들은 상부 및 하부가 식각되어 제 1 두께(T6) 보다 얇은 제 2 두께(T7)를 가질 수 있다. 제 1 수평 절연층들(101)에 의하여 덮여있는 희생층들(102)의 부분들은 제 1 두께(T6)를 유지할 수 있다. 그 결과, 희생층들(102)의 상부 및 하부에 단차 구조들이 형성될 수 있다.
일 실시예에 있어서, 도 13c와 같이, 제 1 정보 저장층(DS1)의 전하 저장 패턴들(CP) 사이로 노출된 터널링 절연층(TL)을 식각하어 제 3 방향(D3)으로 서로 분리된 터널링 절연 패턴들(TP)을 형성할 수 있다. 이 경우, 제 2 수직 구조체들(VS2)의 제 2 정보 저장층(DS2)의 터널링 절연층(TL)은 제 1 수평 절연층들(101)에 의하여 덮여있으므로 식각되지 않을 수 있다. 이하, 도 13b의 실시예를 기준으로 설명된다.
도 14a, 및 도 14b를 참조하여, 제 1 트렌치들(TH1) 및 이로부터 연장된 제 1 갭 영역들(GR1)을 채우는 갭필 절연막, 이하, 제 1 분리 패턴(133)이 형성될 수 있다. 이하, 제 1 갭 영역들(GR1)을 채우는 제 1 분리 패턴(133)의 부분들을 제 2 수평 절연층들(105)로 지칭할 수 있다. 일 예로, 제 1 분리 패턴(133)은 실리콘 산화물을 포함할 수 있다.
도 15, 도 16a, 및 도 16b, 및 도 17를 참조하여, 몰드 구조체(MS)를 관통하는 제 2 트렌치들(TH2)이 형성될 수 있다. 제 2 트렌치들(TH2)은 기판(100)의 상면을 노출할 수 있다. 일 예로, 제 2 트렌치들(TH1)은 이온 빔 식각 공정으로 형성될 수 있다. 제 2 트렌치들(TH2) 각각은 셀 어레이 영역(CR) 및 연장 영역(ER)에 형셩될 수 있다. 즉, 제 2 트렌치들(TH2) 각각은 셀 어레이 영역(CR) 및 연장 영역(ER)을 가로지를 수 있다. 제 2 트렌치들(TH2)은 각각 제 1 방향(D1)으로 연장되고, 서로 제 2 방향(D2)을 따라 이격될 수 있다. 제 2 트렌치들(TH2)은 제 1 트렌치들(TH1)과 오버랩될 수 있다. 일 실시예에 있어서, 제 2 트렌치들(TH2)의 측벽 중 일부는 제 1 트렌치들(TH1)과 얼라인되지 않을 수 있으며, 그 결과 도 17과 같이 제 1 트렌치들(TH1) 및 이를 채우는 돌출 분리 패턴(138)이 잔류할 수 있다. 잔류되는 제 1 분리 패턴(133)의 일부인 돌출 분리 패턴(138)은 제 2 수평 절연층들(105) 사이에서 희생층들(102)의 측벽에 접할 수 있다.
제 2 트렌치들(TH2)을 통하여 노출된 희생층들(102)이 수평 전극들(GP)로 교체될 수 있다. 일 예로, 제 2 트렌치들(TH2)을 통하여 노출된 희생층들(102)이 선택적으로 제거되어 제 2 갭 영역들이 형성되고, 제 2 갭 영역들을 채우는 수평 전극들(GP)이 형성될 수 있다. 수평 전극들(GP)을 형성하는 것은 제 2 갭 영역들을 채우는 도전막을 형성한 후, 제 2 트렌치들(TH2)내에 형성된 도전막을 제거하는 식각 공정을 진행하여 제 2 갭 영역들 내에 국부적으로 도전막을 남기는 단계를 포함할 수 있다.
수평 전극들(GP)을 형성하기 전, 도 4에 도시된 배리어 절연층(160)을 형성하는 공정이 수행될 수 있다. 배리어 절연층(160)은 제 2 갭 영역들에 노출된 수평 절연층들(105)의 상부면 및 하부면을 컨포말하게 덮도록 형성될 수 있다. 배리어 절연층(160)은 하나의 박막 또는 복수의 박막들로 구성될 수 있다. 예를 들어, 배리어 절연층(160)은 전하 트랩형 비휘발성 메모리 트랜지스터의 블로킹 절연층일 수 있다. 배리어 절연층(160)은 유전막(예를 들어, Al2O3 알루미늄옥사이드(Al2O3), 하프늄옥사이드(HfO2), 지르코늄옥사이드(ZrO2), 하프늄알루미늄옥사이드(HfAlO), 하프늄실리콘옥사이드(HfSiO) 등의 하이-케이(high-k) 물질로)일 수 있다. 수평 전극들(GP)의 형성에 의하여, 수평 전극들(GP) 및 수평 절연층들(105,101)을 포함하는 적층 구조체들(ST)이 형성될 수 있다.
도 2, 도 3a, 및 도 3b을 다시 참조하여, 제 2 트렌치들(TH2)에 노출된 기판(100) 내에 소스 영역(SR)을 형성할 수 있다. 소스 영역(SR)은 이온 주입 공정을 통해 형성될 수 있다. 소스 영역(SR)은 기판(100)과 다른 도전형을 가질 수 있다. 제 2 트렌치들(TH2) 내에 제 2 분리 패턴(134) 및 소스 라인(SL)을 차례로 형성할 수 있다. 상세하게, 제 2 분리 패턴(134)는 제 2 트렌치들(TH2)의 측벽들을 덮도록 형성될 수 있다. 제 2 분리 패턴(134)를 형성하는 것은 제 2 트렌치들(TH2)의 측벽들 및 바닥면을 덮는 절연막(미도시)를 형성한 후, 기판(100)의 상부면이 노출되도록 제 2 트렌치들(TH2)의 바닥면을 덮는 절연막(미도시)의 일부를 식각하는 것을 포함할 수 있다. 제 2 분리 패턴(134)는 예를 들어, 실리콘 산화막 또는 실리콘 질화막으로 형성될 수 있다. 소스 라인(SL)은 제 2 분리 패턴(134)가 형성된 제 2 트렌치들(TH2) 내를 채울 수 있다. 소스 라인(SL)은 예를 들어, 화학 기상 증착(CVD), 물리 기상 증착(PVD) 또는 원자 층 증착(ALD)을 수행하여 형성될 수 있다. 소스 라인(SL)은 예를 들어, 금속(텅스텐, 구리 또는 알루미늄) 또는 전이금속(티타늄 또는 탄탈륨)으로 형성될 수 있다.
소스 라인(SL)을 형성한 후에, 제 3 층간 절연층(135)이 형성될 수 있다. 제 3 층간 절연층(135)은 제 1 분리 패턴(133)의 상면 및 제 2 층간 절연층(132)의 상면을 덮을 수 있다. 제 3 층간 절연층(135)은 예를 들어, 절연 물질(예를 들어, 실리콘 산화막, 실리콘 질화막 또는 실리콘 산화질화막)을 포함할 수 있다.
제 3 층간 절연층(135)을 관통하여 패드 패턴(128)와 접촉하는 콘택 플러그들(CT)이 형성될 수 있다. 콘택 플러그들(CT)는 도핑된 실리콘 또는 도전 물질(예를 들어, 텅스텐(W), 구리(Cu), 또는 알루미늄(Al))을 포함할 수 있다.
제 3 층간 절연층(135) 상에 콘택 플러그들(CT)과 접촉하는 비트 라인들(176)이 형성될 수 있다. 비트 라인들(176)은 적층 구조체들(ST)을 가로지르며 제 2 방향(D2)으로 배열된 제 1 수직 구조체들(VS1)과 연결될 수 있다. 비트 라인들(176)은 도전 물질(예를 들어, 텅스텐(W), 알루미늄(Al), 또는 구리(Cu))을 포함할 수 있다.
도 18a 및 도 18b는 본 발명의 실시예들에 따른 반도체 메모리 소자에 관한 것으로, 각각 도 2의 Ⅰ-Ⅰ'선 및 II-II'선에 따른 단면도들이다. 도 19는 도 18b 의 S 영역의 확대도이다. 설명의 간소화를 위하여 중복되는 구성에 대한 설명은 생략될 수 있다.
도 18a, 도 18b, 및 도 19를 참조하여, 본 발명의 실시예들에 따른 반도체 메모리 소자는 제 2 수직 구조체들(VS2)의 측벽들에 보호 반도체 패턴들(166)을 포함할 수 있다. 보호 반도체 패턴들(166)은 연장 영역(ER)에 한정되어 제공되며, 셀 어레이 영역(CR)에 배치되는 제 1 수직 구조체들(VS1) 상에는 제공되지 않을 수 있다. 보호 반도체 패턴들(166)은 수평 전극들(GP)을 사이에 두고 이격될 수 있다. 즉, 하나의 제 2 수직 구조체들(VS2)의 측벽 상에 배치되는 보호 반도체 패턴들(166)은 수평 전극들(GP)에 의하여 서로 분리된 형상을 가질 수 있다. 일 예로, 수평 전극들(GP)에 의하여 서로 분리된 보호 반도체 패턴들(166)은 평면적 관점에서 링 형상을 가질 수 있다. 보호 반도체 패턴들(166)은 제 2 정보 저장층(DS2)의 블로킹 절연층(BL)과 제 1 수평 절연층들(101) 사이에 제공될 수 있다. 보호 반도체 패턴들(166)은 다결정 실리콘과 같은 반도체 물질을 포함할 수 있다.
도 20a 및 도 21a는 본 발명의 실시예들에 따른 반도체 메모리 소자의 제조 방법을 설명하기 위한 단면도들로 도 2의 Ⅰ-Ⅰ'선 따른 단면도들이다. 도 20b및 도 21b는 본 발명의 실시예들에 따른 반도체 메모리 소자의 제조 방법을 설명하기 위한 단면도들로 도 2의 II-II' 선 따른 단면도들이다. 도 22a및 도 22b는 본 발명의 실시예들에 따른 R 영역의 확대도들이다.
도 20a 및 도 20b를 참조하면, 기판(100) 상에 교대로 그리고 반복적으로 적층된 제 1 수평 절연층들(101) 및 희생층들(102)을 포함하는 몰드 구조체(MS)가 제공될 수 있다. 몰드 구조체(MS)는 연장 영역(ER)에 계단 구조를 포함할 수 있다. 계단 구조를 덮는 제 1 층간 절연층(131)이 제공될 수 있다.
몰드 구조체(MS)를 관통하여 기판(100)을 노출하는 수직 홀들(CH)이 형성된 후, 수직 홀들(CH)에 의하여 노출된 제 1 수평 절연층들(101)의 일부들을 제거하여 셀 어레이 영역(CR)과 연장 영역(ER)에 리세스 영역들(RS)을 형성할 수 있다. 리세스 영역들(RS)은 각각 인접하는 희생층들(102) 및 희생층들(102) 사이의 제 1 수평 절연층(101)의 측벽에 의하여 정의되는 영역들일 수 있다. 리세스 영역들(RS)은 제 1 수평 절연층들(101)에 대하여 식각 선택성을 갖는 식각 레시피(예를 들어, 불산(HF))를 사용하여 형성될 수 있다. 제 1 층간 절연층(131)은 제 1 수평 절연층들(101)과 함께 식각될 수 있다.
수직 홀들(CH) 내에 리세스 영역들(RS)을 채우는 보호 반도체층(165)이 형성될 수 있다. 일 예로, 보호 반도체층(165)은 제 1 수평 절연층들(101) 및 희생층들(102)과 식각 선택성을 갖는 물질로 형성될 수 있다. 예를 들어, 보호 반도체층(165)은 폴리 실리콘막일 수 있다. 보호 반도체층(165)은 리세스 영역들(RS)에 기인하여 굴곡있는 내면을 가질 수 있다.
도 21a 및 도 21b를 참조하면, 보호 반도체층(165)의 트림 공정이 수행되어 각 리세스 영역들(RS) 내에 분리된 보호 반도체 패턴들(166)이 형성될 수 있다. 일 예로, 트림 공정은 습식 식각 공정을 포함할 수 있다. 이 후, 도 6, 도 7a, 및 도 7b를 참조하여 설명한 것과 같이 수직 홀들(CH) 내에 반도체 기둥들(SP) 및 수직 구조체들(VS1, VS2)이 형성될 수 있다.
도 22a는 도 21a 및 도 21b의 결과물 상에, 도 8, 도 9a, 도 9b, 도 10a, 도 10b을 참조하여 설명된 공정들이 수행된 결과를 도시하는 도면으로 도 11에 대응되는 영역의 확대도이다. 도 22a를 참조하면, 제 1 트렌치들(TH1)에 의하여 노출되는 제 1 수평 절연층들(101)이 셀 어레이 영역(CR)에서 제거되는 동안, 셀 어레이 영역(CR) 내의 정보 저장층(DS)은 보호 반도체 패턴들(166)에 의하여 보호될 수 있다. 그 결과, 셀 어레이 영역(CR) 내의 정보 저장층(DS)의 손상이 방지될 수 있다.
도 22b는 도 22a의 결과물에 도 12a, 도 12b, 도 13a, 및 도 13b를 참조하여 설명된 공정들이 수행된 결과를 도시하는 도면으로 도 13b에 대응되는 영역의 확대도이다. 셀 어레이 영역(CR) 내의 보호 반도체 패턴들(166)은 도 12a, 도 12b, 도 13a, 및 도 13b를 참조하여 설명된 공정들에 의하여 제거될 수 있으나, 연장 영역(ER) 내의 보호 반도체 패턴들(166)은 제 1 수평 절연층들(101) 및 층간 절연층들(131, 132)에 의하여 제거되지 않고 잔류할 수 있다. 그 결과, 본 발명의 실시예들에 따른 반도체 메모리 소자는 제 2 수직 구조체들(VS2)의 측벽들에 보호 반도체 패턴들(166)을 포함할 수 있다. 이후, 도 14a, 도 14b, 도 16a, 및 도 16b 에 따른 공정이 수행되어, 도 18a 및 도 18b를 참조하여 설명된 실시예들에 따른 반도체 메모리 소자가 형성될 수 있다.
도 23는 본 발명의 실시예들에 따른 반도체 메모리 소자에 관한 것으로, 도 2의 II-II'선에 따른 단면도이다.
본 실시예에 있어, 반도체 메모리 소자는 주변 회로 구조체(PS) 및 주변 회로 구조체(PS) 상의 셀 어레이 구조체(CS)를 포함할 수 있다. 셀 어레이 구조체(CS)는, 평면적 관점에서, 주변 회로 구조체(PS)와 오버랩될 수 있다. 주변 회로 구조체(PS)는 반도체 기판(1) 상에 집적되는 주변 로직 회로들(PTR) 및 주변 로직 회로들(PTR)을 덮은 하부 층간 절연막(50)을 포함할 수 있다.
반도체 기판(1)은 실리콘 기판, 실리콘-게르마늄 기판, 게르마늄 기판, 또는 단결정 실리콘 기판에 성장된 단결정 에피택시얼층(epitaxial layer)일 수 있다. 반도체 기판(1)은 소자 분리막(11)에 의해 정의된 활성 영역들을 포함할 수 있다.
주변 로직 회로들(PTR)은, 앞서 설명한 바와 같이, 로우 및 칼럼 디코더들, 페이지 버퍼, 및 제어 회로 등일 수 있으며, 반도체 기판(1) 상에 집적된 NMOS 및 PMOS 트랜지스터들, 저전압 및 고전압 트랜지스터들, 및 저항 등을 포함할 수 있다. 주변 회로 배선들(33)이 주변 콘택 플러그들(31)을 통해 주변 로직 회로들(PTR)과 전기적으로 연결될 수 있다. 예를 들어, NMOS 및 PMOS 트랜지스터들에 주변 콘택 플러그들(31) 및 주변 회로 배선들(33)이 접속될 수 있다.
하부 층간 절연막(50)은 주변 게이트 전극들, 주변 회로 플러그들(31), 및 주변회로 배선들(33)을 덮을 수 있다. 하부 층간 절연막(50)은 다층으로 적층된 절연막들을 포함할 수 있다. 예를 들어, 하부 층간 절연막(50)은 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막, 및/또는 저유전막을 포함할 수 있다.
하부 층간 절연막(50) 상에 식각 정지막(60) 및 중간 층간 절연막(65)이 차례로 제공될 수 있다. 상기 식각 정지막(60)은 하부 층간 절연막(50)과 식각 선택성을 갖는 절연 물질로 이루어질 수 있다. 일 예로, 상기 식각 정지막(60)은 실리콘 질화막 또는 실리콘 산질화막을 포함할 수 있다. 일 예로, 상기 중간 층간 절연막(65)은 상기 하부 층간 절연막(50)과 동일한 물질을 포함할 수 있다.
셀 어레이 구조체(CS)는 베이스층(100a) 상의 적층 구조체(ST)를 포함할 수 있다. 베이스층(100a)은 반도체 물질로 이루어질 수 있으며, 예를 들어, 실리콘(Si), 게르마늄(Ge), 실리콘 게르마늄(SiGe), 갈륨비소(GaAs), 인듐갈륨비소(InGaAs), 알루미늄갈륨비소(AlGaAs), 또는 이들의 혼합물 중 적어도 하나를 포함할 수 있다. 일 예로, 베이스층(100a)은 n형 불순물들이 도핑된 폴리실리콘막으로 이루어질 수 있다.
도 23의 R 영역은 도 4 또는 도 19와 유사할 수 있다. 적층 구조체(ST)는 제 3 수평 절연층(99)을 포함하는 것 이외에 상술한 실시예들과 유사할 수 있다. 다만, 제 3 수평 절연층(99)은 연장 영역에 제공되며 셀 어레이 영역에 제공되지 않을 수 있다.
제 3 수평 절연층(99)을 사이에 두고 이격되는 한 쌍의 수평 전극들(GP) 사이의 거리는 다른 수평 전극들(GP) 사이의 거리보다 클 수 있다. 적층 구조체(ST)는 제 3 수평 절연층(99)을 사이에 두고 이격된 제 1 적층 구조체와 제 2 적층 구조체를 포함할 수 있다. 수직 구조체들(VS1, VS2) 각각은 제 3 수평 절연층(99)과 인접한 레벨에서 단차 구조를 가질 수 있다. 이와 같은 단차 구조는 수직 구조체들(VS1, VS2)이 제공되는 채널홀들이 제 1 전극 구조체와 제 2 전극 구조체 각각을 별도로 식각 하는 복수의 패터닝 공정에 의해 형성되는 것에 기인할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
Claims (20)
- 셀 어레이 영역 및 연장 영역을 포함하는 기판 상에 차례로 적층된 수평 전극들 및 상기 수평 전극들 사이의 수평 절연층들 포함하는 적층 구조체; 및
상기 적층 구조체를 관통하는 수직 구조체들을 포함하고,
상기 수직 구조체들 각각은 채널층, 상기 채널층의 측벽 상에 차례로 적층되는 터널링 절연층, 전하 저장층, 및 블로킹 절연층을 포함하고,
상기 수직 구조체들은 상기 셀 어레이 영역에 배치되는 제 1 수직 구조체 및 상기 연장 영역에 배치되는 제 2 수직 구조체를 포함하고,
상기 제 1 수직 구조체의 전하 저장층은 상기 수평 절연층들을 사이에 두고 상기 기판의 상면에 수직한 방향으로 서로 이격되는 전하 저장 패턴들을 포함하고,
상기 제 2 수직 구조체의 전하 저장층은 상기 수평 전극들의 측벽들 및 상기 수평 절연층들의 측벽들을 따라 연장되는 반도체 메모리 소자. - 제 1 항에 있어서,
상기 제 1 수직 구조체의 블로킹 절연층은 상기 수평 절연층들을 사이에 두고 상기 기판의 상면에 수직한 방향으로 서로 이격되는 블로킹 절연 패턴들을 포함하고,
상기 제 2 수직 구조체의 블로킹 절연층은 상기 수평 전극들의 측벽들 및 상기 수평 절연층들의 측벽들을 따라 연장되는 반도체 메모리 소자. - 제 2 항에 있어서,
상기 블로킹 절연 패턴들 각각의 상기 기판의 상면에 수직한 방향으로의 폭은 상기 수평 전극들 중 이에 인접한 수평 전극의 두께보다 큰 반도체 메모리 소자. - 제 1 항에 있어서,
상기 제 1 수직 구조체 및 상기 제 2 수직 구조체의 터널링 절연층은 상기 수평 전극들의 측벽들 및 상기 수평 절연층들의 측벽들을 따라 연장되는 반도체 메모리 소자. - 제 1 항에 있어서,
상기 전하 저장 패턴들 각각의 상기 기판의 상면에 수직한 방향으로의 폭은 상기 수평 전극들 중 이에 인접한 수평 전극의 두께보다 큰 반도체 메모리 소자. - 제 1 항에 있어서,
상기 수평 전극들은 상기 셀 어레이 영역에서 제 1 두께를 갖고 상기 연장 영역에서 제 2 두께를 갖고,
상기 제 2 두께는 상기 제 1 두께보다 큰 반도체 메모리 소자. - 제 1 항에 있어서,
상기 수평 전극들은 상기 셀 어레이 영역과 상기 연장 영역 사이에서 두께가 불연속적으로 변하는 단차 구조를 갖는 반도체 메모리 소자. - 제 1 항에 있어서,
상기 제 2 수직 구조체의 블로킹 절연층의 측벽 상에서 상기 수평 전극들을 사이에 두고 수직으로 이격되는 보호 반도체 패턴들을 더 포함하는 반도체 메모리 소자. - 제 8 항에 있어서,
상기 보호 반도체 패턴들은 다결정 실리콘을 포함하는 반도체 메모리 소자. - 제 8 항에 있어서,
상기 보호 반도체 패턴들은 상기 셀 어레이 영역과 상기 연장 영역 중 상기 연장 영역에 한정되어 제공되는 반도체 메모리 소자. - 제 1 항에 있어서,
상기 적층 구조체는 상기 기판의 상면에 평행한 제 1 방향으로 연장되고 상기 제 1 방향과 수직한 제 2 방향으로 서로 분리되는 적층 구조체들을 포함하고,
상기 반도체 메모리 소자는 인접한 적층 구조체들 사이로 연장되는 분리 패턴 및 상기 분리 패턴으로부터 상기 제 2 방향으로 돌출되는 돌출 절연 패턴을 더 포함하는 반도체 메모리 소자. - 제 11 항에 있어서,
상기 돌출 절연 패턴은 상기 셀 어레이 영역에 제공되는 반도체 메모리 소자. - 셀 어레이 영역 및 연장 영역을 포함하는 기판 상에 차례로 적층된 수평 전극들 및 상기 수평 전극들 사이의 수평 절연층들 포함하는 적층 구조체; 및
상기 적층 구조체를 관통하는 수직 구조체들을 포함하고,
상기 수직 구조체들 각각은 채널층, 상기 채널층의 측벽 상에 차례로 적층되는 터널링 절연층, 전하 저장층, 및 블로킹 절연층을 포함하고,
상기 수평 전극들 각각은 상기 셀 어레이 영역에 제공되는 셀 부분 및 상기 연장 영역에 제공되는 연장 부분을 포함하고,
상기 연장 부분의 상면은 상기 셀 부분의 상면 보다 높은 레벨이고,
상기 연장 부분의 하면은 상기 셀 부분의 하면보다 낮은 레벨인 반도체 메모리 소자. - 제 13 항에 있어서,
상기 연장 부분의 두께는 상기 셀 부분의 두께보다 두꺼운 반도체 메모리 소자. - 제 13 항에 있어서,
상기 수평 전극들은 상기 셀 어레이 영역과 상기 연장 영역 사이에서 두께가 불연속적으로 변하는 단차 구조를 갖는 반도체 메모리 소자. - 제 13 항에 있어서,
상기 수직 구조체들은 상기 셀 어레이 영역에 배치되는 제 1 수직 구조체 및 상기 연장 영역에 배치되는 제 2 수직 구조체를 포함하고,
상기 제 1 수직 구조체의 전하 저장층은 상기 수평 절연층들을 사이에 두고 상기 기판의 상면에 수직한 방향으로 서로 이격되는 전하 저장 패턴들을 포함하고,
상기 제 2 수직 구조체의 전하 저장층은 상기 수평 전극들의 측벽들 및 상기 수평 절연층들의 측벽들을 따라 연장되는 반도체 메모리 소자. - 제 16 항에 있어서,
상기 제 1 수직 구조체의 블로킹 절연층은 상기 수평 절연층들을 사이에 두고 상기 기판의 상면에 수직한 방향으로 서로 이격되는 블로킹 절연 패턴들을 포함하고,
상기 제 2 수직 구조체의 블로킹 절연층은 상기 수평 전극들의 측벽들 및 상기 수평 절연층들의 측벽들을 따라 연장되는 반도체 메모리 소자. - 제 16 항에 있어서,
상기 제 2 수직 구조체의 블로킹 절연층의 측벽 상에서 상기 수평 전극들 사이에 두고 수직으로 이격되는 보호 반도체 패턴들을 더 포함하는 반도체 메모리 소자. - 제 18 항에 있어서,
상기 보호 반도체 패턴들은 상기 셀 어레이 영역과 상기 연장 영역 중 상기 연장 영역에 한정되어 제공되는 반도체 메모리 소자. - 셀 어레이 영역 및 연장 영역을 포함하는 기판 상에 차례로 적층되고 제 1 방향으로 연장되는 수평 전극들 및 상기 수평 전극들 사이의 수평 절연층들 포함하고 상기 제 1 방향과 수직한 제 2 방향으로 서로 이격되는 적층 구조체들;
상기 적층 구조체들 사이의 분리 패턴들;
상기 적층 구조체들을 관통하는 수직 구조체들;
상기 수직 구조체들의 상부들과 연결되는 콘택들; 및
상기 콘택들 상의 비트 라인들을 포함하고,
상기 수직 구조체들 각각은:
매립 패턴;
상기 매립 패턴의 측벽 상의 채널층;
상기 채널층의 측벽 상에 차례로 적층되는 터널링 절연층, 전하 저장층, 및 블로킹 절연층; 및
상기 전하 저장층의 상면을 덮는 패드 패턴을 포함하고,
상기 수직 구조체들은 상기 셀 어레이 영역에 배치되는 제 1 수직 구조체 및 상기 연장 영역에 배치되는 제 2 수직 구조체를 포함하고,
상기 제 1 수직 구조체의 전하 저장층은 상기 수평 절연층들을 사이에 두고 상기 기판의 상면에 수직한 방향으로 서로 이격되는 전하 저장 패턴들을 포함하고,
상기 제 2 수직 구조체의 전하 저장층은 상기 수평 전극들의 측벽들 및 상기 수평 절연층들의 측벽들을 따라 연장되는 반도체 메모리 소자.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020190116373A KR20210034749A (ko) | 2019-09-20 | 2019-09-20 | 반도체 메모리 소자 및 이의 제조 방법 |
| US16/874,159 US11653493B2 (en) | 2019-09-20 | 2020-05-14 | Semiconductor memory device and method of manufacturing the same |
| CN202010984502.8A CN112542467A (zh) | 2019-09-20 | 2020-09-18 | 半导体存储器件和制造该半导体存储器件的方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020190116373A KR20210034749A (ko) | 2019-09-20 | 2019-09-20 | 반도체 메모리 소자 및 이의 제조 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20210034749A true KR20210034749A (ko) | 2021-03-31 |
Family
ID=74882092
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020190116373A KR20210034749A (ko) | 2019-09-20 | 2019-09-20 | 반도체 메모리 소자 및 이의 제조 방법 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US11653493B2 (ko) |
| KR (1) | KR20210034749A (ko) |
| CN (1) | CN112542467A (ko) |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5514004B2 (ja) | 2010-06-15 | 2014-06-04 | 株式会社東芝 | 半導体記憶装置及びその製造方法 |
| KR101713228B1 (ko) | 2010-06-24 | 2017-03-07 | 삼성전자주식회사 | 비대칭 워드라인 패드를 갖는 반도체 메모리 소자 |
| KR101965602B1 (ko) * | 2012-10-16 | 2019-04-04 | 삼성전자주식회사 | 3차원 반도체 장치의 제조 방법 및 이에 따라 제조된 3차원 반도체 장치 |
| KR20140062636A (ko) | 2012-11-14 | 2014-05-26 | 에스케이하이닉스 주식회사 | 반도체 장치 및 그 제조 방법 |
| US10134750B2 (en) | 2014-12-30 | 2018-11-20 | Toshiba Memory Corporation | Stacked type semiconductor memory device and method for manufacturing the same |
| US9997533B2 (en) | 2015-10-06 | 2018-06-12 | Toshiba Memory Corporation | Semiconductor device and method for manufacturing same |
| US9865616B2 (en) | 2016-02-09 | 2018-01-09 | Toshiba Memory Corporation | Semiconductor memory device and method for manufacturing same |
| KR102616038B1 (ko) * | 2016-08-19 | 2023-12-21 | 에스케이하이닉스 주식회사 | 반도체 장치 및 그 제조방법 |
| US10262936B2 (en) | 2017-02-08 | 2019-04-16 | Toshiba Memory Corporation | Semiconductor device and manufacturing method thereof |
| CN106876391B (zh) | 2017-03-07 | 2018-11-13 | 长江存储科技有限责任公司 | 一种沟槽版图结构、半导体器件及其制作方法 |
| JP6863864B2 (ja) | 2017-09-08 | 2021-04-21 | キオクシア株式会社 | 記憶装置 |
| US10700090B1 (en) * | 2019-02-18 | 2020-06-30 | Sandisk Technologies Llc | Three-dimensional flat NAND memory device having curved memory elements and methods of making the same |
| US11031414B2 (en) * | 2019-06-06 | 2021-06-08 | Micron Technology, Inc. | Integrated assemblies having vertically-spaced channel material segments, and methods of forming integrated assemblies |
-
2019
- 2019-09-20 KR KR1020190116373A patent/KR20210034749A/ko active IP Right Grant
-
2020
- 2020-05-14 US US16/874,159 patent/US11653493B2/en active Active
- 2020-09-18 CN CN202010984502.8A patent/CN112542467A/zh active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| US20210091104A1 (en) | 2021-03-25 |
| US11653493B2 (en) | 2023-05-16 |
| CN112542467A (zh) | 2021-03-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN109427804B (zh) | 三维半导体器件 | |
| US10553609B2 (en) | Semiconductor device | |
| KR102589594B1 (ko) | 반도체 메모리 소자 | |
| US10177164B2 (en) | Semiconductor device | |
| KR102509915B1 (ko) | 반도체 메모리 소자 | |
| KR102611438B1 (ko) | 반도체 메모리 소자 | |
| KR102472561B1 (ko) | 반도체 메모리 소자 | |
| KR102054226B1 (ko) | 반도체 소자 및 그 제조 방법 | |
| US9935108B2 (en) | Semiconductor memory device | |
| KR102414511B1 (ko) | 3차원 반도체 소자 | |
| US20150214239A1 (en) | Three dimensional non-volatile memory with charge storage node isolation | |
| KR102705752B1 (ko) | 3차원 반도체 메모리 소자 | |
| US10763278B2 (en) | Semiconductor memory device | |
| CN112133701A (zh) | 三维半导体存储器件 | |
| KR20210016215A (ko) | 3차원 반도체 메모리 장치 | |
| KR20190123880A (ko) | 수직형 메모리 | |
| KR102661853B1 (ko) | 3차원 반도체 메모리 소자 | |
| KR102697628B1 (ko) | 수직형 메모리 장치 | |
| EP2904631B1 (en) | Self-aligned method of forming a semiconductor memory array of floating gate memory cells with single poly layer | |
| KR102640872B1 (ko) | 3차원 반도체 장치 | |
| US11903197B2 (en) | Semiconductor device | |
| KR20210034749A (ko) | 반도체 메모리 소자 및 이의 제조 방법 | |
| CN109390346B (zh) | 3d存储器件及其制造方法 | |
| US11588035B2 (en) | Semiconductor devices | |
| KR20230086382A (ko) | 워드 라인 분리 구조를 갖는 3차원 플래시 메모리 및 그 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right |