KR102661853B1 - 3차원 반도체 메모리 소자 - Google Patents

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Abstract

본 발명의 실시예에 따른 3차원 반도체 메모리 소자는 셀 어레이 영역 및 패드 영역을 포함하는 기판, 상기 기판의 상기 셀 어레이 영역 및 상기 패드 영역 상에 배치되는 제 1 도전라인, 상기 제 1 도전라인과 상기 기판 사이의 제 2 도전라인, 상기 제 2 도전라인은 상기 셀 어레이 영역 상에 배치된 제 1 부분 및 상기 패드 영역 상에 배치되고 상기 제 1 도전라인에 의해 노출된 제 2 부분을 포함하고, 상기 기판과 상기 제 1 도전라인 사이에서, 상기 제 2 도전라인의 상기 제 1 부분과 상기 제 2 부분 사이에 배치된 제 1 가장자리 패턴 및 상기 제 1 도전라인 및 상기 제 1 가장자리 패턴을 관통하는 제 1 셀 콘택 플러그를 포함할 수 있다.

Description

3차원 반도체 메모리 소자{Three dimension semiconductor memory device}
본 발명은 반도체 메모리 소자에 관한 것으로, 더욱 상세하게는 3차원 반도체 메모리 소자에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 메모리 소자의 집적도를 증가시키는 것이 요구되고 있다. 반도체 메모리 소자의 경우, 그 집적도는 제품의 가격을 결정하는 중요한 요인이기 때문에, 특히 증가된 집적도가 요구되고 있다. 2차원 또는 평면적 반도체 메모리 소자의 경우, 그 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 장치의 집적도는 증가하고는 있지만 여전히 제한적이다. 이에 따라, 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 반도체 메모리 소자들이 제안되고 있다.
본 발명이 해결하고자 하는 과제는 신뢰성이 보다 개선된 3차원 반도체 메모리 소자를 제공하는데 있다.
본 발명의 실시예에 따른 3차원 반도체 메모리 소자는 셀 어레이 영역 및 패드 영역을 포함하는 기판, 상기 기판의 상기 셀 어레이 영역 및 상기 패드 영역 상에 배치되는 제 1 도전라인, 상기 제 1 도전라인과 상기 기판 사이의 제 2 도전라인, 상기 제 2 도전라인은 상기 셀 어레이 영역 상에 배치된 제 1 부분 및 상기 패드 영역 상에 배치되고 상기 제 1 도전라인에 의해 노출된 제 2 부분을 포함하고, 상기 기판과 상기 제 1 도전라인 사이에서, 상기 제 2 도전라인의 상기 제 1 부분과 상기 제 2 부분 사이에 배치된 제 1 가장자리 패턴 및 상기 제 1 도전라인 및 상기 제 1 가장자리 패턴을 관통하는 제 1 셀 콘택 플러그를 포함할 수 있다.
본 발명의 실시예에 따른 3차원 반도체 메모리 소자는 기판 상의 제 1 방향으로 이격 배치된 제 1 가장자리 패턴과 제 2 가장자리 패턴, 상기 제 1 가장자리 패턴과 상기 제 2 가장자리 패턴 사이의 제 1 게이트 전극, 상기 제 1 게이트 전극 상에 배치되고, 상기 제 1 가장자리 패턴 및 상기 제 2 가장자리 패턴과 중첩하는 제 2 게이트 전극 및 상기 제 2 게이트 전극과 상기 제 2 가장자리 패턴을 관통하는 셀 콘택 플러그를 포함할 수 있다.
본 발명의 실시예에 따른 3차원 반도체 메모리 소자는 셀 어레이 영역 및 패드 영역을 포함하는 기판, 상기 기판의 상기 패드 영역 내에 매립된 매립 절연막, 상기 기판 상에 차례로 적층된 제 1 게이트 전극 및 제 2 게이트 전극, 및 상기 기판의 상기 패드 영역 상에서, 상기 제 1 및 제 2 게이트 전극들 각각과 접촉하는 제 1 및 제 2 셀 콘택 플러그들을 포함하되, 상기 제 1 및 제 2 셀 콘택 플러그들 중 적어도 하나는 상기 매립 절연막 내에 배치될 수 있다.
본 발명의 실시예에 따르면, 기판의 패드 영역 상에 배치된 게이트 전극들의 단부들 아래에는 게이트 전극들과 같은 도전 물질이 배치되지 않을 수 있다. 스트링 선택 및 셀 게이트 전극들의 단부들은 이들 아래에 게이트 전극들의 일부들과 수직으로 중첩하지 않으므로, 셀 콘택 플러그들이 스트링 선택 및 셀 게이트 전극들의 단부들을 관통하더라도 다른 게이트 전극들과 전기적으로 연결되는 것을 방지할 수 있다. 이에 따라, 3차원 반도체 메모리 소자의 신뢰성이 향상될 수 있다.
도 1은 본 발명의 실시예에 따른 3차원 반도체 메모리 소자의 셀 어레이를 나타내는 간략 회로도이다.
도 2는 본 발명의 실시예에 따른 3차원 반도체 메모리 소자를 나타낸 평면도이다.
도 3은 본 발명의 실시예에 따른 3차원 반도체 메모리 소자를 나타낸 것으로, 도 2의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다.
도 4는 본 발명의 실시예에 따른 3차원 반도체 메모리 소자를 나타낸 것으로, 도 2의 Ⅱ-Ⅱ'선 방향으로 자른 단면도이다.
도 5는 본 발명의 실시예에 따른 3차원 반도체 메모리 소자를 나타낸 것으로, 도 2의 Ⅲ-Ⅲ'선 방향으로 자른 단면도이다.
도 6a는 도 3의 A를 확대한 도면이다.
도 6b는 최상층 셀 게이트 전극을 나타낸 평면도이다.
도 7은 본 발명의 실시예에 따른 3차원 반도체 메모리 소자를 나타낸 것으로, 도 2의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다.
도 8은 본 발명의 실시예에 따른 3차원 반도체 메모리 소자를 나타낸 것으로, 도 2의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다.
도 9은 본 발명의 실시예에 따른 3차원 반도체 메모리 소자를 나타낸 것으로, 도 2의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다.
도 10은 본 발명의 실시예에 따른 3차원 반도체 메모리 소자를 나타낸 것으로, 도 2의 Ⅱ-Ⅱ'선 방향으로 자른 단면도이다.
도 11은 본 발명의 실시예에 따른 3차원 반도체 메모리 소자를 나타낸 것으로, 도 2의 Ⅲ-Ⅲ'선 방향으로 자른 단면도이다.
도 12a 내지 도 17a, 및 도 19a는 본 발명의 실시예에 따른 3차원 반도체 메모리 소자를 나타낸 것으로, 도 2의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다.
도 12b 내지 도 17b, 도 18a, 및 도 19b는 본 발명의 실시예에 따른 3차원 반도체 메모리 소자를 나타낸 것으로, 도 2의 Ⅱ-Ⅱ'선 방향으로 자른 단면도이다.
도 12c 내지 도 17c, 도 18b, 및 도 19c는 본 발명의 실시예에 따른 3차원 반도체 메모리 소자를 나타낸 것으로, 도 2의 Ⅲ-Ⅲ'선 방향으로 자른 단면도이다.
도 1은 본 발명의 실시예에 따른 3차원 반도체 메모리 소자의 셀 어레이를 나타내는 간략 회로도이다.
도 1을 참조하면, 3차원 반도체 메모리 소자는 공통 소오스 라인(CSL), 복수개의 비트라인들(BL0-BL2) 및 공통 소오스 라인(CSL)과 비트라인들(BL0-BL2) 사이에 배치되는 복수개의 셀 스트링들(CSTR)을 포함할 수 있다.
비트라인들(BL0-BL2)은 2차원적으로 배열되고, 그 각각에는 복수개의 셀 스트링들(CSTR)이 병렬로 연결될 수 있다. 이에 따라 셀 스트링들(CSTR)은 공통 소오스 라인(CSL) 또는 기판 상에 2차원적으로 배열될 수 있다.
셀 스트링들(CSTR) 각각은 공통 소오스 라인(CSL)에 접속하는 접지 선택 트랜지스터(GST), 비트라인들(BL0-BL2)에 접속하는 스트링 선택 트랜지스터(SST) 및 접지 및 스트링 선택 트랜지스터들(GST, SST) 사이에 배치되는 복수개의 메모리 셀 트랜지스터들(MCT)로 구성될 수 있다. 접지 선택 트랜지스터(GST), 스트링 선택 트랜지스터(SST) 및 메모리 셀 트랜지스터들(MCT)은 직렬로 연결될 수 있다. 이에 더하여, 공통 소오스 라인(CSL)과 비트라인들(BL0-BL2) 사이에 배치되는 접지 선택 라인(GSL), 복수개의 워드라인들(WL0-WL3) 및 복수개의 스트링 선택 라인들(SSL0-SSL2)이 접지 선택 트랜지스터(GST), 메모리 셀 트랜지스터들(MCT) 및 스트링 선택 트랜지스터들(SST)의 게이트 전극들로서 각각 사용될 수 있다.
도 2는 본 발명의 실시예에 따른 3차원 반도체 메모리 소자를 나타낸 평면도이다. 도 3은 본 발명의 실시예에 따른 3차원 반도체 메모리 소자를 나타낸 것으로, 도 2의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다. 도 4는 본 발명의 실시예에 따른 3차원 반도체 메모리 소자를 나타낸 것으로, 도 2의 Ⅱ-Ⅱ'선 방향으로 자른 단면도이다. 도 5는 본 발명의 실시예에 따른 3차원 반도체 메모리 소자를 나타낸 것으로, 도 2의 Ⅲ-Ⅲ'선 방향으로 자른 단면도이다. 도 6a는 도 3의 A를 확대한 도면이다. 도 6b는 최상층 셀 게이트 전극을 나타낸 평면도이다.
도 2 내지 도 5를 참조하면, 적층 구조체들(ST)이 기판(100) 상에 배치될 수 있다. 기판(100)은 셀 어레이 영역(CAR) 및 패드 영역(PR)을 포함할 수 있다. 기판(100)은 실리콘 기판, 실리콘-게르마늄 기판, 게르마늄 기판, 폴리 실리콘 기판, 또는 단결정 실리콘 기판에 성장된 단결정 에피택시얼층(epitaxial layer)일 수 있다. 매립 절연막(101)이 기판(100) 내에 배치될 수 있다. 매립 절연막(101)은 기판(100)의 패드 영역(PR) 내에 배치될 수 있다. 매립 절연막(101)은 예를 들어, 실리콘 산화막, 실리콘 질화막 또는 실리콘 산화질화막을 포함할 수 있다. 적층 구조체들(ST)이 기판(100)의 상면 상에서 제 2 방향(Y)으로 이격 배치될 수 있다. 적층 구조체들(ST)은 제 2 방향(Y)에 교차하는 제 1 방향(Y)으로 연장할 수 있다. 즉, 적층 구조체들(ST)은 기판(100)의 셀 어레이 영역(CAR)에서 패드 영역(PR) 상으로 연장할 수 있다. 버퍼 절연 패턴(201)이 적층 구조체들(ST) 각각과 기판(100) 사이에 배치될 수 있다. 버퍼 절연 패턴(201)은 예를 들어, 실리콘 산화막 또는 열 산화막을 포함할 수 있다.
적층 구조체들(ST) 각각은 게이트 전극들(210a, 210b, 210c) 및 절연 패턴들(220)을 포함할 수 있다. 게이트 전극들(210a, 210b, 210c) 및 절연 패턴들(220)은 기판(100)에 상면에 대해 수직 방향(예를 들어, Z 방향)으로 교대로 그리고 반복적으로 적층할 수 있다. 게이트 전극들(210a, 210b, 210c)은 접지 선택 게이트 전극(210a), 셀 게이트 전극들(210b) 및 스트링 선택 게이트 전극(210c)을 포함할 수 있다. 접지 선택 게이트 전극(210a)은 게이트 전극들(210a, 210b, 210c) 중 최하층에 해당할 수 있다. 스트링 선택 게이트 전극(210c)은 게이트 전극들(210a, 210b, 210c) 중 최상층에 해당할 수 있다. 셀 게이트 전극들(210b)은 접지 선택 게이트 전극(210a)과 스트링 선택 게이트 전극(210c) 사이에 배치될 수 있다. 게이트 전극들(210a, 210b, 210c)은 예를 들어, 반도체막(예를 들어, 폴리 실리콘막) 또는 금속막(예를 들어, 텅스텐)을 포함할 수 있다. 절연 패턴들(220)이 제 3 방향(Z)으로 인접하는 게이트 전극들(210a, 210b, 210c) 사이 및 스트링 선택 게이트 전극(220c) 상에 배치될 수 있다. 절연 패턴들(220)은 예를 들어, 실리콘 산화막을 포함할 수 있다.
적층 구조체들(ST) 각각은 기판(100)의 패드 영역(PR) 상에서 계단 구조를 가질 수 있다. 예를 들어, 적층 구조체(ST)의 높이는 셀 어레이 영역(CAR)으로부터 멀어질수록 감소될 수 있다. 보다 구체적으로, 게이트 전극들(210a, 210b, 210c) 각각의 제 1 방향(X)으로의 길이는 기판(100)으로부터 멀어질수록 감소될 수 있다. 일 예에 있어서, 게이트 전극들(210a, 210b, 210c) 각각은 기판(100)의 패드 영역(PR) 상에서, 단부를 가질 수 있다. 단부는 접지 선택 및 셀 게이트 전극들(210a, 210b) 각각이, 그것의 바로 위에 위치하는 게이트 전극에 의해 노출된 부분에 해당할 수 있다. 스트링 선택 게이트 전극(210c)의 단부는 패드 영역(PR) 상에 배치된 스트링 선택 게이트 전극(210c)의 일부일 수 있다.
일 예에 있어서, 접지 선택 및 셀 게이트 전극들(210a, 210b) 각각은 제 1 부분(PA1), 제 2 부분(PA2) 및 도 3 부분(PA3, 도 6b 참조)을 포함할 수 있다. 접지 선택 및 셀 게이트 전극들(210a, 210b) 각각의 제 1 부분(PA1)은 기판(100)의 셀 어레이 영역(CAR) 상에 배치될 수 있다. 접지 선택 및 셀 게이트 전극들 (210a, 210b) 각각의 제 2 부분(PA2)은 기판(100)의 패드 영역(PR) 상에 배치될 수 있다. 제 3 부분(PA3)은 제 1 부분(PA1)과 제 2 부분(PA2) 사이에 배치될 수 있다. 접지 선택 및 셀 게이트 전극들(210a, 210b) 각각의 제 2 부분(PA2)은 접지 선택 및 셀 게이트 전극들(210a, 210b)의 단부들에 해당할 수 있다. 예를 들어, 접지 선택 및 셀 게이트 전극들(210a, 210b) 각각의 제 2 부분(PA2)은 그것의 바로 위에 위치하는 게이트 전극에 의해 노출된 일부분에 해당할 수 있다. 도 6b은 최상층 셀 게이트 전극(210b)을 도시하였고, 셀 게이트 전극들(120b) 및 접지 선택 게이트 전극(210a)은 최상층 셀 게이트 전극(210b)과 동일한 평면모양을 가질 수 있다. 도 6b는 최상층 셀 게이트 전극(120b)을 대표하여 도시하였지만, 접지 및 셀 게이트 전극들(120a, 120b)의 제 3 부분들(PA3)의 제 1 방향(X)으로의 길이들은 기판(100)에서 멀어질수록 짧아질 수 있다. 스트링 선택 게이트 전극(120c)은 제 1 부분(PA1) 및 제 2 부분(PA2)을 포함할 수 있다. 스트링 선택 게이트 전극(120c)의 제 2 부분(PA2)은 스트링 선택 게이트 전극(120c)의 단부에 해당할 수 있다.
게이트 절연 패턴들(220) 각각의 제 1 방향(X)으로의 길이는 기판(100)으로부터 멀어질수록 감소될 수 있다. 절연 패턴들(220) 각각의 제 1 방향(X)으로의 길이는 이것의 바로 아래에 배치된 게이트 전극들(210a, 210b, 210c)의 제 1 방향(X)으로의 길이와 실질적으로 동일할 수 있다. 이에 따라, 접지 선택 및 셀 게이트 전극들(210a, 210b)의 단부들(또는 제 2 부분들(PA2))은 그것들의 위에 위치하는 절연 패턴들(220)에 의해 덮일 수 있다.
수직 채널부들(VC)이 기판(100)의 셀 어레이 영역(CAR) 상에 배치된 적층 구조체(ST) 내에 배치될 수 있다. 수직 채널부들(VC)은 기판(100)의 상면 상에 배치되며, 적층 구조체(ST)를 관통할 수 있다. 수직 채널부들(VC)은 제 1 방향(X)으로 지그재그 형태 또는 일렬로 배열될 수 있다. 수직 채널부들(VC)은 속이 빈 파이프 형태, 실린더 형태 또는 컵 형태와 같은 일부 형태를 포함할 수 있다. 수직 채널부들(VC) 각각은 단일막 또는 복수 개의 막들을 포함할 수 있다. 수직 채널부들(VC)은 예를 들어, 단결정 실리콘막, 유기 반도체막 및 탄소 나노 구조체들 중 적어도 하나를 포함할 수 있다.
반도체 기둥들(SP)이 수직 채널부들(VC)과 기판(100) 사이에 배치될 수 있다. 반도체 기둥들(SP)은 기판(100)의 상면 상에 배치되며, 접지 선택 게이트 전극(210a)을 관통할 수 있다. 반도체 기둥들(SP)과 수직 채널부들(VC)은 서로 접촉할 수 있다. 반도체 기둥들(SP)은 기판(100)과 동일한 도전형의 반도체 또는 진성 반도체일 수 있다.
전하 저장 구조체들(230)이 수직 채널부들(VC)과 게이트 전극들(210a, 210b, 210c) 사이에 배치될 수 있다. 전하 저장 구조체들(230)은 수직 채널부들(VC)의 외측벽들을 따라 제 3 방향(Z)으로 연장할 수 있다. 예를 들어, 전하 저장 구조체들(230)은 수직 채널부들(VC)의 외측벽들을 감싸는 형상을 가질 수 있다. 전하 저장 구조체들(230)은 예를 들어, 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막 및 고유전막 중 적어도 하나를 포함한 단일막 또는 복수 개의 막들을 포함할 수 있다.
예를 들어, 도 6a에 도시된 것과 같이, 전하 저장 구조체들(230) 각각은 터널 절연막(TL), 블로킹 절연막(BLL) 및 전하 저장막(CTL)을 포함할 수 있다. 터널 절연막(TL)은 수직 채널부들(VC) 각각에 인접하게 배치될 수 있고, 수직 채널부(VC)의 외측벽을 감쌀 수 있다. 블로킹 절연막(BLL)은 게이트 전극들(210a, 210b, 210c)에 인접하게 배치될 수 있다. 전하 저장막(CTL)은 터널 절연막(TL)과 블로킹 절연막(BLL) 사이에 배치될 수 있다. 터널 절연막(TL)은 예를 들어, 실리콘 산화막 또는 고유전막(예를 들어, 알루미늄 옥사이드(Al2O3), 하프늄옥사이드(HfO2))을 포함할 수 있다. 블로킹 절연막(BLL)은 예를 들어, 실리콘 산화막 또는 고유전막(예를 들어, 알루미늄 옥사이드(Al2O3), 하프늄옥사이드(HfO2))을 포함할 수 있다. 전하 저장막(CTL)은 예를 들어, 실리콘 질화막을 포함할 수 있다.
수평 절연막들(PL)이 전하 저장 구조체들(230)과 적층 구조체(ST) 사이에 배치될 수 있다. 수평 절연막들(PL)은 전하 저장 구조체들(230)의 외측벽을 감쌀 수 있다. 수평 절연막들(PL)은 셀 및 스트링 선택 게이트 전극들(210b, 210c) 및 절연 패턴들(220)과 접촉할 수 있다. 수평 절연막들(PL)은 고유전막(예를 들어, 알루미늄 옥사이드(Al2O3), 하프늄옥사이드(HfO2))을 포함할 수 있다.
갭필막들(240)이 수직 채널부들(VC)에 의해 둘러싸인 내부 공간들 내에 배치될 수 있다. 갭필막들(240)은 예를 들어, 실리콘 산화막, 실리콘 질화막 또는 실리콘 산화 질화막을 포함할 수 있다. 패드들(250)이 수직 채널부들(VC), 전하 저장 구조체들(230) 및 갭필막들(240)의 상부들에 배치될 수 있다. 패드들(250)은 도전물질 또는 수직 채널부들(VC)과 다른 도전형의 불순물로 도핑된 반도체 물질을 포함할 수 있다. 패드들(250)은 수직 채널부들(VC)과 서로 전기적으로 연결될 수 있다.
공통 소오스 콘택 플러그(CSP)가 제 2 방향(Y)으로 인접하는 적층 구조체들(ST) 사이에 배치될 수 있다. 공통 소오스 콘택 플러그(CSP)는 적층 구조체들(ST)을 사이에 두고 제 1 방향(X)으로 연장할 수 있다. 공통 소오스 콘택 플러그(CSP)는 기판(100) 내에 배치되고, 제 1 방향(X)으로 연장하는 공통 소오스 영역(CSR)과 전기적으로 연결될 수 있다. 공통 소오스 콘택 플러그(CSP)는 예를 들어, 금속 물질(텅스텐, 구리 또는 알루미늄) 또는 전이금속 물질(티타늄 또는 탄탈륨)을 포함할 수 있다. 공통 소오스 영역(CSR)은 기판(100)과 다른 도전형을 가질 수 있다. 공통 소오스 콘택 플러그(CSP)와 적층 구조체들(ST) 각각 사이에 스페이서들이 배치될 수 있다. 일 예로, 스페이서들은 기판(100)의 셀 어레이 영역(CAR) 상에 배치된 공통 소오스 콘택 플러그(CSP)와 게이트 전극들(210a, 210b, 210c) 사이에 배치될 수 있다.
가장자리 절연 패턴들(310)이 접지 선택 및 셀 게이트 전극들(210a, 210b)과 공통 소오스 콘택 플러그(CSP) 사이에 배치될 수 있다. 가장자리 절연 패턴들(310)은 버퍼 절연 패턴(201)과 최하층 절연 패턴(220) 사이 및 제 3 방향(Z)으로 인접하는 절연 패턴들(220) 사이에 배치될 수 있다.
가장자리 절연 패턴들(310)은 접지 선택 및 셀 게이트 전극들(210a, 210b)의 레벨들과 동일한 레벨들에 위치할 수 있다. 가장자리 절연 패턴들(310)은 기판(100)의 셀 어레이 영역(CAR) 및 패드 영역(PR) 상에 배치될 수 있다. 같은 레벨에 배치된 가장자리 절연 패턴들(310)은 이들과 같은 레벨에 배치된 접지 선택 및 셀 게이트 전극들(210a, 210b) 각각을 사이에 두고 제 2 방향(Y)으로 이격 배치될 수 있다. 스트링 선택 게이트 전극(210c) 및 공통 소오스 콘택 플러그(CSP) 사이에는 가장자리 절연 패턴(310)이 배치되지 않을 수 있다.
가장자리 절연 패턴들(310) 각각은 게이트 전극들(210a, 210b, 210c) 각각의 제 1 부분(PA1) 및 제 2 부분(PA2) 사이에서 제 3 부분(PA3)의 측벽들 상에 배치될 수 있다. 도 6b에서 도시된 것과 같이, 제 3 부분(PA3)의 측벽들은 오목할 수 있다. 가장자리 절연 패턴들(310) 각각은 게이트 전극들(210a, 210b, 210c) 각각의 제 1 부분(PA1) 및 제 2 부분(PA2) 사이를 관통할 수 있다. 가장자리 절연 패턴들(310) 각각은 이것의 위에 위치하는 셀 게이트 전극들(210b) 및/또는 스트링 선택 게이트 전극(210c)의 제 2 부분들(PA2)과 수직으로 중첩할 수 있다. 예를 들어, 최상층의 가장자리 절연 패턴(310)은 스트링 선택 게이트 전극(210c)의 제 2 부분(PA2)와 수직으로 중첩할 수 있다. 예를 들어, 최하층의 가장자리 절연 패턴(310)은 셀 및 스트링 선택 게이트 전극들(210b, 210c)의 제 2 부분들(PA2)과 수직으로 중첩할 수 있다.
가장자리 절연 패턴들(310)의 제 1 방향(X)으로의 길이들은 기판(100)으로부터 멀어질수록 작아질 수 있다. 예를 들어, 최하층에 배치된 가장자리 절연 패턴(310)은 가장자리 절연 패턴들(310) 중 가장 길 수 있고, 최상층에 배치된 가장자리 절연 패턴(310)은 가장자리 절연 패턴들(310) 중 가장 짧을 수 있다. 일 예에 있어서, 가장자리 절연 패턴들(310) 각각의 제 1 방향(X)으로의 길이는 이것의 바로 위에 위치하는 셀 및 스트링 선택 게이트 전극들(210b, 210c) 각각의 제 1 방향(X)으로의 길이와 실질적으로 동일할 수 있다. 예를 들어, 최하층의 가장자리 절연 패턴(310)의 제 1 방향(X)으로의 길이는 최하층의 셀 게이트 전극(210b)의 제 1 방향(X)으로의 길이와 실질적으로 동일할 수 있다. 예를 들어, 최상층의 가장자리 절연 패턴(310)의 제 1 방향(X)으로의 길이는 스트링 선택 게이트 전극(210c)의 제 1 방향(X)으로의 길이와 실질적으로 동일할 수 있다.
일 예에 있어서, 가장자리 절연 패턴들(310) 각각은 이것과 동일한 레벨에 위치한 접지 선택 및 셀 게이트 전극들(210a, 210b) 각각과 접촉하는 제 1 측면(S1) 및 제 2 측면(S1)을 가질 수 있다. 기판(100)의 패드 영역(PR) 상에 배치된 가장자리 절연 패턴들(310) 각각의 측면(S1)은 기판(100)의 패드 영역(PR) 상에서 가장자리 절연 패턴들(310) 각각의 바로 위에 위치하는 셀 및 스트링 선택 게이트 전극들(210b, 210c) 각각의 측면(S3)과 실질적으로 정렬될 수 있다. 가장자리 절연 패턴들(310) 각각의 제 2 측면(S2)은 제 3 방향(Z)으로 인접하는 절연 패턴들(220) 사이에 개재될 수 있다. 예를 들어, 제 2 측면(S2)은 공통 소오스 콘택 플러그(CSP)와 접촉하는 절연 패턴들(200)의 측면들로부터 리세스될 수 있다. 가장자리 절연 패턴들(310) 각각의 제 1 및 제 2 측면들(S1, S2)은 볼록한 곡면을 가질 수 있다. 도 1 및 도 6b를 같이 참조하면, 기판(100)의 셀 어레이 영역(CAR) 상에 배치된 접지 선택 및 셀 게이트 전극들(210a, 210b)의 제 1 부분들(PA1)의 제 2 방향(Y)으로의 폭들(W1)은 접지 선택 및 셀 게이트 전극들(210a, 210b)의 제 3 부분들(PA3)의 제 2 방향(Y)으로의 폭들(W2)보다 클 수 있다(W1>W2). 접지 선택, 셀, 및 스트링 선택 게이트 전극들(120a, 120b, 120c)의 제 2 부분들(PA2)의 제 2 방향(Y)으로의 폭들은 제 1 부분들(PA1)의 폭들(W1)과 실질적으로 동일할 수 있다.
보호 층간 절연막(330)이 공통 소오스 콘택 플러그(CSP)과 적층 구조체들(ST) 각각 사이에 개재될 수 있다. 보호 층간 절연막(330)은 공통 소오스 콘택 플러그(CSP)와 인접하는 게이트 전극들(210a, 210b, 210c)의 단부들(또는 제 2 부분들(PA2))의 측면들 및 게이트 전극들(210a, 210b, 210c)의 단부들을 덮는 절연 패턴들(220)의 측면들 및 상면들을 덮을 수 있다. 보호 층간 절연막(330)은 적층 구조체들(ST)의 계단 구조를 덮을 수 있다. 보호 층간 절연막(330)은 기판(100) 셀 어레이 영역(CAR) 상에서 최상층 절연 패턴(220)의 상면 및 패드들(250)을 덮을 수 있다. 보호 층간 절연막(330)은 예를 들어, 실리콘 산화막을 포함할 수 있다.
지지 기둥들(335)이 기판(100)의 패드 영역(PR) 상에 배치될 수 있다. 지지 기둥들(335)은 적층 구조체들(ST) 각각의 계단 구조를 관통할 수 있다. 예를 들어, 지지 기둥들(335)은 보호 층간 절연막(330), 게이트 전극들(210a, 210b, 210c)의 제 2 부분들(PA2), 게이트 전극들(210a, 210b, 210c)의 제 2 부분들(PA2)을 덮는 절연 패턴들(220), 버퍼 절연 패턴들(201) 및 가장자리 절연 패턴들(310)을 관통할 수 있다. 지지 기둥들(330)은 기판(100)의 상면과 접촉할 수 있다. 평면적 관점에서, 지지 기둥들(335)은 게이트 전극들(210a, 210b, 210c)의 제 2 부분들(PA2)의 모서리에 배치될 수 있다. 지지 기둥들(335)은 실리콘 산화막, 실리콘 질화막 또는 실리콘 산화질화막을 포함할 수 있다. 지지 기둥들(335)은 단일막으로 구성될 수 있다.
제 1 및 제 2 층간 절연막들(340, 350)이 보호 층간 절연막(330) 상에 차례로 적층될 수 있다. 제 1 및 제 2 층간 절연막(340, 350)은 공통 소오스 콘택 플러그(CSP)에 의해 관통될 수 있다. 제 1 층간 절연막(340)은 예를 들어, 실리콘 산화막을 포함할 수 있다. 제 2 층간 절연막들(350)은 예를 들어, 실리콘 산화막, 실리콘 질화막 또는 실리콘 산화질화막을 포함할 수 있다. 제 3 층간 절연막(360)이 제 2 층간 절연막(350) 상에 배치될 수 있다. 제 3 층간 절연막(360)은 제 2 층간 절연막(350)의 상면 및 공통 소오스 콘택 플러그(CSP)의 상면을 덮을 수 있다. 제 3 층간 절연막(360)은 예를 들어, 실리콘 산화막, 실리콘 질화막 또는 실리콘 산화질화막을 포함할 수 있다.
셀 콘택 플러그들(CCP)이 게이트 전극들(210a, 210b, 210c)의 제 2 부분들(PA2)을 관통할 수 있다. 예를 들어, 셀 콘택 플러그들(CCP) 각각은 이것과 전기적으로 연결되는 게이트 전극들(210a, 210b, 210c) 각각을 관통할 수 있다. 셀 콘택 플러그들(CCP) 각각은 이것과 전기적으로 연결되는 게이트 전극들(210a, 210b, 210c) 아래에 배치되는 가장자리 절연 패턴들(310) 및 절연 패턴들(220)을 관통할 수 있다. 일 실시예에 있어서, 셀 콘택 플러그들(CCP)의 길이들은 기판(100)에 인접한 게이트 전극들을 관통할수록 커질 수 있다. 예를 들어, 스트링 선택 게이트 전극(210c)의 제 2 부분(PA2)를 관통하는 셀 콘택 플러그(CCP)의 길이는 셀 콘택 플러그들(CCP)의 길이들 중 가장 짧을 수 있고, 접지 선택 게이트 전극(210a)의 제 2 부분(PA2)를 관통하는 셀 콘택 플러그(CCP)의 길이는 셀 콘택 플러그들(CCP)의 길이들 중 가장 길 수 있다. 일 예에 있어서, 접지 선택 게이트 전극(210a)의 단부를 관통하는 셀 콘택 플러그(CCP)는 매립 절연막(101) 내로 연장할 수 있다. 이에 따라, 접지 선택 게이트 전극(210a)의 제 2 부분(PA2)를 관통하는 셀 콘택 플러그(CCP)의 하부는 기판(100)의 상면 보다 아래에 위치할 수 있다. 셀 콘택 플러그들(CCP)은 예를 들어, 금속(예를 들어, 구리, 텅스텐, 또는 알루미늄) 및/또는 금속 질화물(예를 들어, 탄탈륨 질화물, 티타늄 질화물, 또는 텅스텐 질화물)을 포함할 수 있다.
본 발명의 실시예에 따르면, 기판(100)의 패드 영역(PR) 상에 배치된 게이트 전극들(210a, 210b, 210c)의 단부들 아래에 게이트 전극들과 같은 도전 물질이 배치되지 않을 수 있다. 스트링 선택 및 셀 게이트 전극들(210c, 210b)의 단부들이 이들 아래에 배치된 게이트 전극들의 일부들이 수직으로 중첩하지 않으므로, 셀 콘택 플러그들(CCP)이 스트링 선택 및 셀 게이트 전극들(210c, 210b)의 단부들을 관통하더라도 다른 게이트 전극들과 전기적으로 연결되는 것을 방지할 수 있다. 이에 따라, 3차원 반도체 메모리 소자의 신뢰성이 향상될 수 있다.
제 4 층간 절연막(370)이 제 3 층간 절연막(360) 상에 배치될 수 있다. 제 4 층간 절연막(370)은 셀 콘택 플러그들(CCP)의 상면들을 덮을 수 있다. 제 4 층간 절연막(370)은 예를 들어, 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화질화막을 포함할 수 있다.
채널 콘택 플러그들(HCP)이 패드들(250) 상에 배치될 수 있고, 서브 콘택 플러그들(STD)이 셀 콘택 플러그들(CCP) 상에 배치될 수 있다. 채널 콘택 플러그들(HCP)은 제 1 내지 제 4 층간 절연막들(340, 350, 360, 370) 및 보호 층간 절연막(330)을 관통할 수 있다. 서브 콘택 플러그들(STD)은 제 4 층간 절연막(370)을 관통할 수 있다. 채널 콘택 플러그들(HCP) 및 서브 콘택 플러그들(STD)은 예를 들어, 금속막 및 금속 실리사이드막을 포함할 수 있다.
비트 라인들(BL) 및 연결 배선들(400)이 제 4 층간 절연막(370) 상에 형성될 수 있다. 비트 라인들(BL)은 채널 콘택 플러그들(HCP)과 전기적으로 연결될 수 있고, 연결 배선들(400)은 서브 콘택 플러그들(STD)을 통해 셀 콘택 플러그들(CCP)과 전기적으로 연결될 수 있다.
도 7은 본 발명의 실시예에 따른 3차원 반도체 메모리 소자를 나타낸 것으로, 도 2의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다.
도 7을 참조하면, 수직 채널부들(VC), 전하 저장 구조체들(230), 및 갭필막들(240)이 기판(100)의 상면과 접촉할 수 있다. 즉, 본 발명의 실시예에서는, 도 3을 참조하여 설명한 반도체 기둥들(SP)이 생략될 수 있다.
도 8은 본 발명의 실시예에 따른 3차원 반도체 메모리 소자를 나타낸 것으로, 도 2의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다.
도 8을 참조하면, 셀 콘택 플러그들(CCP) 각각은 이것과 전기적으로 연결되는 게이트 전극들(210a, 210b, 210c) 아래에 배치되는 가장자리 절연 패턴들(310) 및 절연 패턴들(220)을 관통할 수 있다. 셀 콘택 플러그들(CCP)은 매립 절연막(101) 내에 배치될 수 있다. 예를 들어, 접지 선택, 셀, 및 스트링 선택 게이트 전극들(210a, 210b, 210c)의 단부들을 관통하는 셀 콘택 플러그들(CCP)의 하부들은 매립 절연막(101) 내에 배치될 수 있다. 셀 콘택 플러그들(CCP)의 길이들은 실질적으로 동일할 수 있다.
도 9은 본 발명의 실시예에 따른 3차원 반도체 메모리 소자를 나타낸 것으로, 도 2의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다. 도 10은 본 발명의 실시예에 따른 3차원 반도체 메모리 소자를 나타낸 것으로, 도 2의 Ⅱ-Ⅱ'선 방향으로 자른 단면도이다. 도 11은 본 발명의 실시예에 따른 3차원 반도체 메모리 소자를 나타낸 것으로, 도 2의 Ⅲ-Ⅲ'선 방향으로 자른 단면도이다.
도 9 내지 도 11을 참조하면, 하부 기판(500)이 기판(100) 아래에 배치될 수 있고, 주변회로 구조체(PRS)가 하부 기판(500)과 기판(100) 사이에 배치될 수 있다. 하부 기판(500)은 예를 들어, 실리콘 기판, 실리콘-게르마늄 기판, 게르마늄 기판, 또는 단결정 실리콘 기판에 성장된 단결정 에피택시얼층(epitaxial layer)일 수 있다. 소자 분리막(510)이 하부 기판(500) 내에 배치될 수 있다. 소자 분리막(501)ds 하부 기판(100)의 활성 영역들을 정의할 수 있다. 주변회로 구조체(PRS)는 트랜지스터들(TR), 배선들(519), 비아들(517), 및 주변회로 층간 절연막(521)을 포함할 수 있다. 트랜지스터들(TR)이 하부 기판(500)의 활성 영역들 상에 형성될 수 있다. 트랜지스터들(TR)은 주변 게이트 절연막(510), 주변 게이트 전극(513) 및 소오스/드레인 영역들(515)을 포함할 수 있다. 주변 게이트 절연막(510) 및 주변 게이트 전극(513)은 하부 기판(500) 상에 차례로 형성될 수 있다. 소오스/드레인 영역들(515)은 주변 게이트 전극(513) 양 측의 하부 기판(500)의 각 활성 영역들 내에 형성될 수 있다. 주변회로 층간 절연막(521)이 하부 기판(500)과 기판(100) 사이에 배치될 수 있다. 주변회로 층간 절연막(521)은 트랜지스터들(TR)을 덮도록 형성될 수 있다. 주변회로 층간 절연막(521)은 예를 들어, 실리콘 산화막을 포함할 수 있다. 배선들(519), 비아들(517)이 주변회로 층간 절연막(521) 내에 형성될 수 있다.
매립 절연막(101)은 기판(100)의 패드 영역(PR)과 주변회로 구조체(PRS) 사이에 배치될 수 있다. 매립 절연막(101)은 기판(100)을 관통할 수 있다. 매립 절연막(101)의 하면은 주변회로 층간 절연막(521)을 접촉할 수 있다. 매립 절연막(101)의 상면은 기판(100)의 상면의 레벨과 동일한 레벨에 위치할 수 있다. 셀 콘택 플러그들(CCP)이 게이트 전극들(210a, 210b, 210c), 절연 패턴들(220), 가장자리 절연 패턴들(310), 및 매립 절연막(101)을 관통할 수 있다. 셀 콘택 플러그들(CCP)은 주변회로 층간 절연막(521) 내에 배치된 배선들(519)과 접촉할 수 있다. 이에 따라, 셀 콘택 플러그들(CCP)은 배선들(519) 및 비아들(517)을 통해 트랜지스터들(TR)과 전기적으로 연결될 수 있다.
도 12a 내지 도 17a, 및 도 19a는 본 발명의 실시예에 따른 3차원 반도체 메모리 소자를 나타낸 것으로, 도 2의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다. 도 12b 내지 도 17b, 도 18a, 및 도 19b는 본 발명의 실시예에 따른 3차원 반도체 메모리 소자를 나타낸 것으로, 도 2의 Ⅱ-Ⅱ'선 방향으로 자른 단면도이다. 도 12c 내지 도 17c, 도 18b, 및 도 19c는 본 발명의 실시예에 따른 3차원 반도체 메모리 소자를 나타낸 것으로, 도 2의 Ⅲ-Ⅲ'선 방향으로 자른 단면도이다.
도 12a, 도 12b, 및 도 12c를 참조하면, 버퍼 절연막(601)이 기판(100) 상에 형성될 수 있다. 적층 구조체막(MSL)이 버퍼 절연막(601) 상에 형성될 수 있다. 기판(100)은 셀 어레이 영역(CAR) 및 패드 영역(PR)을 포함할 수 있다. 버퍼 절연막(601)은 기판(100)의 상면을 덮을 수 있다. 매립 절연막(101)이 기판(100) 내에 형성될 수 있다. 일 예로, 매립 절연막(101)은 기판(100)의 패드 영역(PR) 내에 형성될 수 있다. 매립 절연막(101)은 기판(100)의 패드 영역(PR) 내에 트렌치를 형성하고, 트렌치 내에 절연 물질을 채워 형성될 수 있다. 적층 구조체막(MSL)은 도전막들(610) 및 절연막들(620)을 포함할 수 있다. 도전막들(610) 및 절연막들(620)은 버퍼 절연막(601) 상에 교대로 그리고 반복적으로 적층되어 형성될 수 있다. 도전막들(610)은 예를 들어, 반도체 물질(예를 들어, 폴리 실리콘) 또는 금속 물질(예를 들어, 텅스텐)을 포함할 수 있다. 절연막들(620)은 예를 들어, 실리콘 산화막을 포함할 수 있다.
채널홀들(CH)을 적층 구조체막(MSL)을 패터닝하여 기판(100)의 셀 어레이 영역(CAR) 상에 형성할 수 있다. 예를 들어, 채널홀들(CH)은 적층 구조체막(MSL) 상에 마스크 패턴(미도시)을 형성하고, 마스크 패턴을 식각 마스크로 사용하여 적층 구조체막(MSL)을 이방성 식각하여 형성될 수 있다. 과식각에 의해, 기판(100)의 상면이 리세스될 수 있다. 채널홀들(CH)은 평면적 관점에서, 원형, 타원형 또는 다각형일 수 있다.
채널홀들(CH) 내에 반도체 기둥들(SP)이 형성될 수 있다. 반도체 기둥들(SP)은 채널홀들(CH)에 의해 노출된 기판(100)을 씨드로 사용하여, 선택적 에피텍시얼 성장(selective epitaxial growing)을 진행하여 기판(100)으로부터 성장하여 형성될 수 있다. 도 6a를 같이 참조하면, 수평 절연막들(PL) 및 전하 저장 구조체(230) 채널홀들(CH)의 측벽들 상에 형성될 수 있다. 수평 절연막들(PL) 및 전하 저장 구조체들(230)은 채널홀들(CH)의 측벽들을 덮고, 채널홀들(CH)에 의해 노출된 기판(100)의 상면의 일부들을 덮을 수 있다. 전하 저장 구조체(230) 각각은 각 채널홀(CH)의 측벽 상에 차례로 형성된 블로킹 절연막(BLL), 전하 저장막(CTL), 및 터널 절연막(TL)을 포함할 수 있다. 블로킹 절연막(BLL)은 수평 절연막들(PL)의 측벽을 덮을 수 있다.
수직 채널부들(VC)이 채널홀들(CH) 내에 형성될 수 있다. 수직 채널부들(VC)은 전하 저장 구조체들(230)의 내벽들 및 전하 저장 구조체들(230)에 의해 노출된 기판(100)의 상면을 컨포말하게 덮을 수 있다. 수직 채널부들(VC)로 둘러싸인 내부 공간들 내에 갭필막들(240)이 형성될 수 있다. 패드들(250)이 수직 채널부들(VC), 전하 저장 구조체들(230) 및 갭필막들(240)의 상부들에 형성될 수 있다. 패드들(250)는 수직 채널부들(VC), 전하 저장 구조체들(230) 및 갭필막들(240)의 상부들을 식각하여 리세스 영역들을 형성한 후, 리세스 영역들 내에 도전 물질을 채워 형성될 수 있다. 다른 예로, 패드들(250)는 수직 채널부들(VC)의 상부 영역들에 수직 채널부들(VC)과 다른 도전형의 불순물을 도핑하여 형성될 수 있다.
도 13a 내지 도 13c를 참조하면, 기판(100)의 패드 영역(PR) 상에 형성된 적층 구조체막(MSL)이 계단 구조(stepwise structure)로 패턴될 수 있다. 적층 구조체막(MSL)을 패터닝하는 것은, 기판(100)의 패드 영역(PR) 상에 형성된 적층 구조체막(MSL)의 일부를 노출시키는 마스크 패턴(미도시)을 적층 구조체막(MSL) 상에 형성하고, 마스크 패턴을 식각 마스크로 사용하여 절연막들(620) 및 도전막들(610)을 식각하는 공정과 마스크 패턴(미도시)의 폭을 감소시켜 식각하고자 하는 절연막들(620) 및 도전막들(610)의 평면적을 넓히는 공정을 반복적으로 진행하는 것을 포함할 수 있다. 기판(100)의 패드 영역(PR) 상에서, 절연막들(620)의 단부들의 상면들이 노출될 수 있다. 절연막들(620)의 단부들 각각은 그것의 아래에 배치된 도전막들(610) 각각의 단부를 덮을 수 있다.
상부 개구부(TP)가 적층 구조체막(MSL) 내에 형성될 수 있다. 상부 개구부(TP)는 적층 구조체막(MSL) 상에 마스크 패턴(미도시)을 형성하고, 마스크 패턴(미도시)에 노출된 최상층 절연막(620)과 최상층 도전막(610)을 식각하여 형성될 수 있다. 예를 들어, 적층 구조체막(MSL)의 계단구조의 최상단부에서의 최상층 도전막(610)은 도전막들(610) 중 최상층막에 해당 수 있고, 적층 구조체막(MSL)의 계단구조의 최상단부에서의 최상층 절연막(620)은 절연막들(620) 중 최상층막에 해당할 수 있다. 예를 들어, 적층 구조체막(MSL)의 계단구조의 최하단부에서의 최상층 도전막(610)은 도전막들(610) 중 최하층막에 해당 수 있고, 적층 구조체막(MSL)의 계단구조의 최하단부에서의 최상층 절연막(620)은 절연막들(620) 중 최하층막에 해당할 수 있다. 이에 따라, 식각 공정은 기판(100)의 패드 영역(PR) 상에서 노출된 도전막들(610)의 단부들과 절연막들(620)의 단부들을 식각할 수 있다. 상부 개구부(TP)은 기판(100)의 셀 어레이 영역(CAR) 상으로 연장하여 형성될 수 있다. 이에 따라, 기판(100)의 셀 어레이 영역(CAR) 상에 형성된 도전막들(610) 중 최상층막 및 절연막들(620) 중 최상층막이 식각될 수 있다. 즉, 상부 개구부(TP)는 기판(100)의 셀 어레이 영역(CAR)에서 패드 영역(PR) 상으로 제 1 방향(X)으로 연장하며 형성될 수 있다. 상부 개구부(TP)는 도 1에 도시된 공통 소오스 콘택 플러그(CSP)가 배치되는 영역에 형성될 수 있다. 식각 공정은 예를 들어, 건식 식각 공정이 수행될 수 있다.
도 14a, 도 14b, 및 도 14c를 참조하면, 보호 층간 절연막(330)이 적층 구조체막(MSL) 상에 형성될 수 있다. 보호 층간 절연막(330)은 적층 구조체막(MSL)의 상면, 적층 구조체막(MSL)의 계단 구조를 덮을 수 있다. 보호 층간 절연막(330)은 상부 개구부(TP)를 채울 수 있다. 보호 층간 절연막(330)은 적층 구조체막(MSL)을 덮고 상부 개구부(TP)를 채우는 절연막을 형성하고, 절연막에 평탄화 공정을 수행하여 형성될 수 있다. 보호 층간 절연막(330)은 패드들(250)의 상면들을 덮을 수 있다. 보호 층간 절연막(330)은 상부 개구부(TP)에 의해 노출된 절연막들(610)의 단부들의 측면들, 도전막들(620)의 단부들의 측면들, 및 기판(100)의 셀 어레이 영역(CAR) 상에 배치된 최상층 절연막(610) 및 최상층 도전막(620)의 측면들을 덮을 수 있다. 보호 층간 절연막(330)의 상면은 적층 구조체막(MSL)의 상면 레벨 보다 높은 레벨에 위치할 수 있다. 보호 층간 절연막(330)은 예를 들어, 실리콘 산화막을 포함할 수 있다.
도 15a, 도 15b, 및 도 15c를 참조하면, 지지 기둥들(335)이 기판(100)의 패드 영역(PR) 상에 형성될 수 있다. 지지 기둥들(335)은 적층 구조체막(MSL)의 계단 구조을 관통하여 형성될 수 있다. 예를 들어, 지지 기둥들(335)은 도전막들(610, 도 14a 참조), 절연막들(620, 도 14a 참조), 및 버퍼 절연막(610, 도 14a 참조)을 관통하여 기판(100)의 상면과 접촉할 수 있다. 지지 기둥들(335)은 적층 구조체막(MSL)의 계단 구조를 관통하는 관통홀들을 형성하고, 관통홀들에 절연 물질을 채워 형성될 수 있다. 지지 기둥들(335)은 절연 물질(예를 들어, 실리콘 산화막, 실리콘 질화막)을 포함할 수 있다.
기판(100)의 패드 영역(PR) 상에 배치된 적층 구조체막(MSL)을 패터닝하여 관통 트렌치(700)가 형성될 수 있다. 관통 트렌치(700)에 의해 기판(100)의 상면 일부분이 노출될 수 있다. 기판(100)의 패드 영역(PR) 상에서, 관통 트렌치(700)에 의해 상부 개구부(TP) 아래에 배치된 적층 구조체들(ST)의 측면들이 노출될 수 있다. 예를 들어, 상부 개구부(TP) 아래에 배치된 도전막들(620)의 측면들 및 절연막들(610)의 측면들이 관통 트렌치(700)에 의해 노출될 수 있다. 최상층 도전막(610)의 측면들은 보호 층간 절연막(330)에 의해 덮일 수 있다. 관통 트렌치(700)의 폭(WB1)은 상부 개구부(TP)의 폭(WB2)보다 작을 수 있다. 식각 공정은 예를 들어, 건식 공정이 수행될 수 있다.
도 16a, 도 16b, 및 도 16c를 참조하면, 관통 트렌치(700)에 의해 노출된 도전막들(620) 및 절연막들(610)을 식각할 수 있다. 관통 트렌치(700)에 의해 노출된 도전막들(620)의 측면들이 관통 트렌치(700)에 의해 노출된 절연 막들(610)의 측면들로부터 리세스될 수 있다. 이에 따라, 수직 방향(Z 방향)으로 인접하는 버퍼 절연막(601)과 최하층 절연막(620) 사이 및 수직 방향(Z 방향)으로 인접하는 절연막들(620) 사이에 리세스 영역들(RR)이 형성될 수 있다. 리세스 영역들(RR)은 버퍼 절연막(601)의 상면 일부분, 최상층 절연막(620)을 제외한 절연막들(620)의 상면들의 일부분, 및 절연막들(620)의 하면들의 일부분이 노출될 수 있다. 최상층 절연막(620)과 최상층 절연막(620) 바로 아래에 배치된 절연막(620) 사이의 최상층 도전막(610) 내에는 리세스 영역(RR)이 형성되지 않을 수 있다.
식각 공정 후에, 기판(100)의 패드 영역(PR) 상에 배치된 도전막들(610)의 단부들의 측면들은 보호 층간 절연막(330)에 의해 덮여, 식각 공정 시 식각되지 않을 수 있다. 또한, 식각 공정 후에, 패드 영역(PR) 상에서 도전막들(610)의 단부들을 제외한 나머지 도전막들(610)의 제 2 방향(Y)으로의 폭은 작아질 수 있다. 식각 공정은 습식 식각 공정이 수행될 수 있다. 예를 들어, 식각 공정은 절연막들(620), 버퍼 절연막(601), 및 보호 층간 절연막(330)에 식각 선택성을 갖는 식각 용액을 사용할 수 있다. 식각 공정에 의해 식각된 도전막들(610)의 측면들은 오목한 곡면을 갖도록 형성될 수 있다. 지지 기둥들(335)의 측벽 일부분들은 리세스 영역들(RR)에 의해 노출될 수 있다. 지지 기둥들(335)은 게이트 전극들(210a, 210b)이 식각될 동안 식각되지 않을 수 있다.
도 17a, 도 17b, 및 도 17c를 참조하면, 가장자리 절연막(710)이 관통 트렌치(700) 내에 형성될 수 있다. 가장자리 절연막(710)은 관통 트렌치(700) 및 리세스 영역들(RR)을 채울 수 있다. 가장자리 절연막(710)은 보호 층간 절연막(330)의 상면 및 지지 기둥들(335)의 상면들을 덮을 수 있다. 가장자리 절연막(710)은 예를 들어, 실리콘 산화막을 포함할 수 있다.
도 18a 및 도 18b를 참조하면, 제 2 층간 절연막(350)이 가장자리 절연막(710) 상에 형성될 수 있다. 제 2 층간 절연막(350)은 가장자리 절연막(710)의 상면을 덮을 수 있다. 제 2 층간 절연막(350)은 절연 물질(예를 들어, 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막)을 포함할 수 있다.
제 2 층간 절연막(350)을 식각 마스크로 사용하여 관통 트렌치(700) 내에 형성된 가장자리 절연막(710)을 제거할 수 있다. 이에 따라, 가장자리 절연 패턴들(310)이 리세스 영역들(RR) 내에 형성될 수 있다. 제 2 층간 절연막(350)을 식각 마스크로 사용하여 기판(100)의 셀 어레이 영역(CAR) 상에 형성된 적층 구조체막(MSL)을 패터닝하여 관통 트렌치(700)가 기판(100)의 셀 어레이 영역(CAR) 상으로 연장되도록 형성될 수 있다. 이에 따라, 적층 구조체들(ST) 및 버퍼 절연 패턴들(201)이 기판(100) 상에 형성될 수 있다. 적층 구조체들(ST) 각각은 기판(100) 상에 교대로 그리고 반복적으로 적층된 게이트 전극들(210a, 210b, 210c) 및 절연 패턴들(220)을 포함할 수 있다. 버퍼 절연 패턴들(201)은 적층 구조체들(ST)과 기판(100) 사이에 형성될 수 있다.
기판(100)의 패드 영역(PR) 상에서, 관통 트렌치(700)에 의해 노출된 가장자리 절연 패턴들(310)의 측면들은 관통 트렌치(700)에 의해 노출된 절연 패턴들(220)의 측면들과 정렬될 수 있다. 이와 달리, 기판(100)의 패드 영역(PR) 상에서, 관통 트렌치(700)에 의해 노출된 가장자리 절연 패턴들(310)의 측면들은 관통 트렌치(700)에 의해 노출된 절연 패턴들(220)의 측면들로부터 리세스될 수 있다. 관통 트렌치(700) 내에 형성된 가장자리 절연막(710)이 제거되어, 기판(100)의 상면 일부분이 노출될 수 있다. 관통 트렌치(700) 내에 형성된 가장자리 절연막(710)이 제거되어 보호 층간 절연막(330)의 상면 상에 제 1 층간 절연막(340)이 형성될 수 있다. 제 1 층간 절연막(340)은 식각 공정 후에, 보호 층간 절연막(330)의 상면 상에 남아있는 가장자리 절연막(710)의 일부분일 수 있다.
도 19a, 도 19b, 및 도 19c를 참조하면, 공통 소오스 영역(CSR)이 기판(100) 내에 형성될 수 있다. 공통 소오스 영역(CSR)은 관통 트렌치(700)에 의해 노출된 기판(100) 내에 이온 주입 공정을 수행하여 형성될 수 있다. 공통 소오스 콘택 플러그(CSP)가 관통 트렌치(700) 내에 형성될 수 있다. 공통 소오스 콘택 플러그(CSP)는 제 2 층간 절연막(350)의 상면을 덮고 관통 트렌치(700)를 채우는 도전막을 형성하고, 도전막에 평탄화 공정을 수행하여 형성될 수 있다. 스페이서(390)가 소오스 콘택 플러그(CSP)와 적층 구조체들(ST) 각각 사이에 형성될 수 있다. 기판(100)의 셀 어레이 영역(CAR) 상에서 스페이서(390)는 게이트 전극들(210a, 210b, 210c)과 접촉할 수 있고, 기판(100)의 패드 영역(PR) 상에서 스페이서(390)는 가장자리 절연 패턴들(330)과 접촉할 수 있다. 스페이서(390)는 절연 물질(예를 들어, 실리콘 산화막)을 포함할 수 있다. 제 3 층간 절연막(360)이 제 2 층간 절연막(350) 상에 형성될 수 있다. 제 3 층간 절연막(360)은 제 2 층간 절연막(350)의 상면 및 공통 소오스 콘택 플러그(CSP)의 상면을 덮을 수 있다. 제 3 층간 절연막(360)은 절연 물질(예를 들어, 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막)을 포함할 수 있다.
셀 콘택 플러그들(CCP)이 기판(100)의 패드 영역(PR) 상에 형성될 수 있다. 셀 콘택 플러그들(CCP)은 제 3 층간 절연막(360), 제 2 층간 절연막(350), 제 1 층간 절연막(340), 및 보호 층간 절연막(330)을 관통할 수 있다. 콘택 플러그들(CCP)은 게이트 전극들(210a, 210b, 210c)의 단부들을 관통하여 형성될 수 있다. 셀 콘택 플러그들(CCP) 각각은 그것과 전기적으로 연결되는 게이트 전극들(210a, 210b, 210c) 각각 아래에 배치된 가장자리 절연 패턴들(310) 중 적어도 하나 및 절여 패턴들(22) 중 적어도 하나를 관통할 수 있다. 일 예에 있어서, 최하층 게이트 전극(210a)을 관통하는 셀 콘택 플러그(CCP)는 버퍼 절연 패턴(201)을 관통하여 매립 절연막(101) 내에 형성될 수 있다.
다시 도 2, 도 3, 및 도 4를 참조하면, 제 4 층간 절연막(370)이 제 3 층간 절연막(360) 상에 형성될 수 있다. 제 2 층간 절연막(370)은 제 3 층간 절연막(360)이 상면을 덮을 수 있다. 서브 콘택 플러그들(STD)이 제 4 층간 절연막(370) 내에 형성될 수 있다. 서브 콘택 플러그들(STD)은 제 4 층간 절연막(370)을 관통하여 셀 콘택 플러그들(CCP)과 접촉할 수 있다. 서브 콘택 플러그들(STD)은 금속막(예를 들어, 구리, 텅스텐) 및/또는 금속 질화막을 포함할 수 있다. 비트라인 콘택 플러그들(HCP)이 제 1 내지 제 4 층간 절연막들(340, 350, 360, 370) 및 보호 층간 절연막(330) 내에 형성될 수 있다. 비트라인 콘택 플러그들(HCP)은 패드들(250)과 전기적으로 연결될 수 있다. 연결 배선들(400)이 기판(100)의 패드 영역(PR) 상에 형성될 수 있고, 비트 라인들(BL)이 기판(100)의 셀 어레이 영역(CAR) 상에 형성될 수 있다. 연결 배선들(400)은 서브 콘택 플러그들(STD)과 전기적으로 연결될 수 있다. 비트 라인들(BL)은 비트라인 콘택 플러그들(HCP)을 통해 패드들(250)과 전기적으로 연결될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (20)

  1. 셀 어레이 영역 및 패드 영역을 포함하는 기판;
    상기 기판의 상기 셀 어레이 영역 및 상기 패드 영역 상에 배치되는 제 1 도전라인;
    상기 제 1 도전라인과 상기 기판 사이의 제 2 도전라인, 상기 제 2 도전라인은 상기 셀 어레이 영역 상에 배치된 제 1 부분 및 상기 패드 영역 상에 배치되고 상기 제 1 도전라인에 의해 노출된 제 2 부분을 포함하고;
    상기 기판과 상기 제 1 도전라인 사이에서, 상기 제 2 도전라인의 상기 제 1 부분과 상기 제 2 부분 사이에 배치된 제 1 가장자리 패턴; 및
    상기 기판의 상기 패드 영역 상에서 상기 제 1 도전라인 및 상기 제 1 가장자리 패턴을 관통하는 제 1 셀 콘택 플러그를 포함하되,
    상기 제1 셀 콘택 플러그는 상기 패드 영역에서 상기 제1 도전 라인과 연결되는 3차원 반도체 메모리 소자.
  2. 제 1 항에 있어서,
    상기 제 1 가장자리 패턴은 상기 기판의 상기 패드 영역 상에 배치된 상기 제 1 도전라인과 수직으로 중첩하는 3차원 반도체 메모리 소자.
  3. 제 1 항에 있어서,
    상기 제 2 도전라인과 접촉하는 상기 제 1 가장자리 패턴의 측면은 볼록한 3차원 반도체 메모리 소자.
  4. 제 1 항에 있어서,
    상기 제 1 도전라인 및 상기 제 2 도전라인은 금속 물질 또는 반도체 물질을 포함하는 3차원 반도체 메모리 소자.
  5. 제 1 항에 있어서,
    상기 제 1 도전라인과 상기 제 2 도전라인 사이에서 상기 제 1 도전라인과 상기 제 1 가장자리 패턴 사이로 연장하는 절연 패턴을 더 포함하되,
    상기 제 1 셀 콘택 플러그는 상기 절연 패턴을 관통하는 3차원 반도체 메모리 소자.
  6. 제 1 항에 있어서,
    상기 제 1 가장자리 패턴은 절연 물질을 포함하는 3차원 반도체 메모리 소자.
  7. 제 1 항에 있어서,
    상기 기판과 상기 제 2 도전라인 사이의 제 3 도전라인을 더 포함하되, 상기 제 3 도전라인은 상기 셀 어레이 영역 상에 배치된 제 3 부분 및 상기 패드 영역 상에 배치되고 상기 제 2 도전라인에 의해 노출된 제 4 부분을 포함하고; 및
    상기 기판과 상기 제 2 도전라인 사이에서, 상기 제 3 도전라인의 제 3 부분과 상기 제 4 부분 사이에 배치된 제 2 가장자리 패턴을 더 포함하되,
    상기 제 2 가장자리 패턴의 길이는 상기 제 1 가장자리 패턴의 길이보다 큰 3차원 반도체 메모리 소자.
  8. 제 7 항에 있어서,
    상기 제 2 가장자리 패턴은 상기 제 1 가장자리 패턴 및 상기 제 2 도전라인의 상기 제 2 부분과 수직으로 중첩하는 3차원 반도체 메모리 소자.
  9. 제 1 항에 있어서,
    상기 제 2 도전라인의 상기 제 2 부분을 관통하고, 상기 기판의 상면 아래에 배치되는 제 2 셀 콘택 플러그를 더 포함하는 3차원 반도체 메모리 소자.
  10. 제 9 항에 있어서,
    상기 기판 내에 배치된 매립 절연막을 더 포함하되,
    상기 제 2 셀 콘택 플러그는 상기 매립 절연막 내에 배치되는 3차원 반도체 메모리 소자.
  11. 제 1 항에 있어서,
    상기 제 1 도전라인과 상기 제 1 가장자리 패턴을 관통하며, 상기 기판과 접촉하는 지지기둥을 더 포함하되,
    상기 지지기둥은 단일막으로 이루어진 3차원 반도체 메모리 소자.
  12. 제 11 항에 있어서,
    상기 지지기둥을 실리콘 산화막을 포함하는 3차원 반도체 메모리 소자.
  13. 제 1 항에 있어서,
    상기 기판 내에 매립된 매립 절연막;
    상기 기판 아래에 배치된 하부 기판; 및
    상기 하부 기판과 상기 기판 사이에 배치된 주변회로 구조체를 더 포함하되,
    상기 주변회로 구조체는 주변회로 트랜지스터를 포함하되,
    상기 제 1 셀 콘택 플러그는 상기 매립 절연막을 관통하여 상기 주변회로 트랜지스터와 연결되는 3차원 반도체 메모리 소자.
  14. 기판 상의 제 1 방향으로 이격 배치된 제 1 가장자리 패턴과 제 2 가장자리 패턴;
    상기 제 1 가장자리 패턴과 상기 제 2 가장자리 패턴 사이의 제 1 게이트 전극;
    상기 제 1 게이트 전극 상에 배치되고, 상기 제 1 가장자리 패턴 및 상기 제 2 가장자리 패턴과 중첩하는 제 2 게이트 전극; 및
    상기 제 2 게이트 전극과 상기 제 2 가장자리 패턴을 관통하는 셀 콘택 플러그를 포함하는 3차원 반도체 메모리 소자.
  15. 제 14 항에 있어서,
    상기 제 1 게이트 전극과 접촉하는 상기 제 1 가장자리 패턴의 측면과 상기 제 2 가장자리 패턴의 측면을 볼록한 3차원 반도체 메모리 소자.
  16. 제 14 항에 있어서,
    상기 제 2 가장자리 패턴과 상기 제 2 게이트 전극 사이의 제 1 절연 패턴;
    상기 제 2 가장자리 패턴과 상기 제 1 게이트 전극 사이의 제 2 절연 패턴; 및
    상기 기판의 상면 상에서 상기 제 1 절연 패턴의 측면, 상기 제 2 절연 패턴의 측면, 상기 2 가장자리 패턴의 측면, 및 제 2 게이트 전극의 측면을 따라 수직으로 연장하는 공통 소오스 콘택 플러그를 더 포함하는 3차원 반도체 메모리 소자.
  17. 제 16 항에 있어서,
    상기 공통 소오스 콘택 플러그와 상기 제 2 게이트 전극의 상기 측면 사이에 배치되고, 상기 제 2 게이트 전극의 상면 상으로 연장하는 보호 층간 절연막을 더 포함하는 3차원 반도체 메모리 소자.
  18. 제 14 항에 있어서,
    상기 제 1 방향에 교차하는 제 2 방향으로의 상기 제 1 게이트 전극의 폭은 상기 제 2 방향으로의 상기 제 2 게이트 전극의 폭보다 작은 3차원 반도체 메모리 소자.
  19. 셀 어레이 영역 및 패드 영역을 포함하는 기판;
    상기 기판의 상기 패드 영역 내에 매립된 매립 절연막;
    상기 기판 상에 차례로 적층된 제 1 게이트 전극 및 제 2 게이트 전극; 및
    상기 기판의 상기 패드 영역 상에서, 상기 제 1 및 제 2 게이트 전극들 각각과 접촉하는 제 1 및 제 2 셀 콘택 플러그들을 포함하되,
    상기 제 1 및 제 2 셀 콘택 플러그들 중 적어도 하나는 상기 매립 절연막 내에 배치되는 3차원 반도체 메모리 소자.
  20. 제 19 항에 있어서,
    상기 기판의 상기 패드 영역 상에서, 상기 제 2 게이트 전극과 수직으로 중첩하고, 상기 제 1 게이트 전극을 관통하는 가장자리 패턴을 더 포함하는 3차원 반도체 메모리 소자.

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