JP2020150214A - 半導体装置およびその製造方法 - Google Patents

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Abstract

【課題】プラグの不良を低減することが可能な半導体装置を提供する。【解決手段】一の実施形態によれば、半導体装置は、基板と、前記基板の上方に設けられた第１配線層と、前記第１配線層の上方に設けられた第２配線層と、前記第１および第２配線層上に設けられた第１絶縁膜とを備える。さらに、前記装置は、前記第１絶縁膜内に設けられ、前記基板の表面に垂直な第１方向に、前記第１配線層の少なくとも一部と、前記第２配線層の少なくとも一部とに重なる位置に設けられた第２絶縁膜であって、前記第２配線層の端部の上面より高い位置に設けられた第１部分と、前記第２配線層の前記端部の上面より低い位置に設けられた第２部分とを含む第２絶縁膜を備える。さらに、前記装置は、前記第１絶縁膜内に前記第２絶縁膜を介して設けられ、前記第２配線層の前記端部の上面上に設けられ、前記第２配線層に電気的に接続されたプラグを備える。【選択図】図５

Description

本発明の実施形態は、半導体装置およびその製造方法に関する。
配線上にコンタクトホールやビアホールを形成する際に、ホールが配線に達しないことや、ホールが別の配線に達してしまうことがある。このような場合、コンタクトプラグやビアプラグが不良となってしまう。
特開２０１５−１４９４１３号公報
プラグの不良を低減することが可能な半導体装置およびその製造方法を提供する。
一の実施形態によれば、半導体装置は、基板と、前記基板の上方に設けられた第１配線層と、前記第１配線層の上方に設けられた第２配線層と、前記第１および第２配線層上に設けられた第１絶縁膜とを備える。さらに、前記装置は、前記第１絶縁膜内に設けられ、前記基板の表面に垂直な第１方向に、前記第１配線層の少なくとも一部と、前記第２配線層の少なくとも一部とに重なる位置に設けられた第２絶縁膜であって、前記第２配線層の端部の上面より高い位置に設けられた第１部分と、前記第２配線層の前記端部の上面より低い位置に設けられた第２部分とを含む第２絶縁膜を備える。さらに、前記装置は、前記第１絶縁膜内に前記第２絶縁膜を介して設けられ、前記第２配線層の前記端部の上面上に設けられ、前記第２配線層に電気的に接続されたプラグを備える。
第１実施形態の半導体装置の構造を示す断面図である。 第１実施形態が解決する課題に関連する半導体装置の製造工程の一工程を表す断面図である。 第１実施形態の半導体装置の製造工程の一工程を表す断面図である。 第１実施形態の半導体装置の製造方法を示す断面図(1/2)である。 第１実施形態の半導体装置の製造方法を示す断面図(2/2)である。 第１実施形態の半導体装置の構造の詳細を示す断面図である。 第２実施形態が解決する課題に関連する半導体装置の製造工程の一工程を表す断面図である。 第２実施形態の半導体装置の製造工程の一工程を表す断面図である。 第２実施形態の半導体装置の製造方法を示す断面図(1/2)である。 第２実施形態の半導体装置の製造方法を示す断面図(2/2)である。
以下、本発明の実施形態を、図面を参照して説明する。図１から図１０において、同一または類似の構成には同一の符号を付し、重複する説明は省略する。
（第１実施形態）
図１は、第１実施形態の半導体装置の構造を示す断面図である。図１の半導体装置は、３次元メモリを備えている。
図１の半導体装置は、基板１と、第１層間絶縁膜２と、ソース側導電層３と、第２層間絶縁膜４と、複数の配線層５と、複数の絶縁層６と、カバー絶縁膜７と、ドレイン側導電層８と、第３層間絶縁膜９と、第４層間絶縁膜１０と、ブロック絶縁膜１１と、電荷蓄積層１２と、トンネル絶縁膜１３と、チャネル半導体層１４と、コア絶縁膜１５と、複数のコンタクトプラグ１６とを備えている。
基板１は例えば、シリコン基板などの半導体基板である。図１は、基板１の表面に平行で互いに垂直なＸ方向およびＹ方向と、基板１の表面に垂直なＺ方向とを示している。本明細書では、＋Ｚ方向を上方向として取り扱い、−Ｚ方向を下方向として取り扱う。−Ｚ方向は、重力方向と一致していてもよいし、重力方向と一致していなくてもよい。
第１層間絶縁膜２は、基板１内に形成された拡散層Ｌ上に形成されている。ソース側導電層３は、第１層間絶縁膜２上に形成されている。第２層間絶縁膜４は、ソース側導電層３上に形成されている。
複数の配線層５と複数の絶縁層６は、第２層間絶縁膜４上に交互に積層されている。各配線層５は例えば、チタン窒化膜などのバリアメタル層と、タングステン層などの配線材層により形成されており、ワード線や選択線として機能する。配線層５の層数は、例えば６４層以上である。各絶縁層６は、例えばシリコン酸化膜である。絶縁層６の層数は、例えば６４層以上である。図１は、配線層５および絶縁層６を貫通する複数のメモリホールＭと、配線層５および絶縁層６の階段領域上に形成された複数のコンタクトホールＨとを示している。
カバー絶縁膜７は、これらの配線層５および絶縁層６上に形成されている。ドレイン側導電層８は、階段領域に隣接するようにカバー絶縁膜７上に形成されている。第３層間絶縁膜９は、階段領域上の空間を埋め込むようにカバー絶縁膜７上に形成されている。第４層間絶縁膜１０は、ドレイン側導電層８および第３層間絶縁膜９上に形成されている。
ブロック絶縁膜１１、電荷蓄積層１２、およびトンネル絶縁膜１３は、第１層間絶縁膜２、ソース側導電層３、第２層間絶縁膜４、配線層５、絶縁層６、カバー絶縁膜７、ドレイン側導電層８、および第４層間絶縁膜１０を貫通するメモリホールＭの側面に順に形成されている。ブロック絶縁膜１１は、例えばシリコン酸化膜である。電荷蓄積層１２は、例えばシリコン窒化膜である。トンネル絶縁膜１３は、例えばシリコン酸化膜である。なお、電荷蓄積層１２は、ポリシリコン層などの半導体層でもよい。
チャネル半導体層１４とコア絶縁膜１５は、メモリホールＭ内にブロック絶縁膜１１、電荷蓄積層１２、およびトンネル絶縁膜１３を介して順に形成されている。チャネル半導体層１４は例えば、ポリシリコン層であり、基板１に電気的に接続されている。コア絶縁膜１５は、例えばシリコン酸化膜である。
メモリホールＭ内のこれらの層は、例えば以下のように形成される。まず、メモリホールＭの側面および底面にブロック絶縁膜１１、電荷蓄積層１２、およびトンネル絶縁膜１３を順に形成する。次に、メモリホールＭの底面からトンネル絶縁膜１３、電荷蓄積層１２、およびブロック絶縁膜１１を除去する。次に、メモリホールＭ内にチャネル半導体層１４とコア絶縁膜１５とを順に形成する。このようにして、各メモリホールＭ内に複数のメモリセルが形成される。
複数のコンタクトプラグ１６は、カバー絶縁膜７、第３層間絶縁膜９、および第４層間絶縁膜１０を貫通する複数のコンタクトホールＨ内に形成されている。これらのコンタクトプラグ１６は、互いに異なる配線層５に電気的に接続されている。各コンタクトプラグ１６は例えば、チタン窒化膜などのバリアメタル層と、タングステン層などのプラグ材層により形成されている。
図２は、第１実施形態が解決する課題に関連する半導体装置の製造工程の一工程を表す断面図である。
図２は、配線層５および絶縁層６の階段領域上に複数のコンタクトホールＨを形成した直後の断面を示している。ただし、図２の階段領域の向きは、図１の階段領域の向きとは逆向きとして記載している。各コンタクトホールＨの形状は、図１では非テーパー形状であったが、図２に示すようにテーパー形状でもよい。また、図２に示す層間絶縁膜２１は、上述のカバー絶縁膜７、第３層間絶縁膜９、および第４層間絶縁膜１０に対応している。層間絶縁膜２１は、第１絶縁膜の例である。
図２は、配線層５として４つの配線層５ａ〜５ｄを示しており、コンタクトホールＨとして３つのコンタクトホールＨａ〜Ｈｃを示している。配線層５ａ〜５ｄは、上述の基板１上方に配線層５ｄ、５ｃ、５ｂ、５ａの順に形成されている。さらに、コンタクトホールＨａ、Ｈｂ、Ｈｃはそれぞれ、配線層５ａ、５ｂ、５ｃに向かって延びる位置に形成されている。
ここで、これらのコンタクトホールＨには、符号Ｐ１およびＰ２で示す不具合が生じている。符号Ｐ１は、コンタクトホールＨａが配線層５ａに達していない不具合を示している。このコンタクトホールＨａ内にコンタクトプラグ１６を形成すると、オープン不良が発生してしまう。一方、符号Ｐ２は、コンタクトホールＨｂが配線層５ｂの上面からはみ出した位置に形成され、コンタクトホールＨｂが配線層５ｂだけでなく配線層５ｃにも達している不具合を示している。このコンタクトホールＨｂ内にコンタクトプラグ１６を形成すると、リーク不良が発生してしまう。
一般に、コンタクトホールＨのホール径を小さく設定すると、符号Ｐ１の不具合が発生しやすくなる。しかしながら、符号Ｐ１の不具合を抑制するためにコンタクトホールＨのホール径を大きく設定すると、符号Ｐ２の不具合が発生しやすくなる。そこで、両方の不具合を抑制可能な手法が求められる。
図３は、第１実施形態の半導体装置の製造工程の一工程を表す断面図である。
図３は、配線層５および絶縁層６の階段領域上に複数のコンタクトホールＨを形成してから、コンタクトホールＨ内に絶縁膜２２を形成した直後の断面を示している。絶縁膜２２は、第２絶縁膜の例である。
本実施形態では、コンタクトホールＨのホール径を大きく設定する。これにより、符号Ｐ１の不具合を抑制することができるが、符号Ｐ２の不具合が発生する可能性がある。しかしながら、本実施形態によれば、コンタクトホールＨ内に絶縁膜２２を形成することにより、符号Ｐ２の不具合を解消することが可能となる。以下、コンタクトホールＨの詳細を、コンタクトホールＨｃを例にして説明する。
コンタクトホールＨｃは、Ｚ方向に配線層５ｃと配線層５ｄとに重なる位置に形成されている。すなわち、コンタクトホールＨｃは、配線層５ｃと配線層５ｄの真上に位置している。そのため、コンタクトホールＨｃは、配線層５ｃだけでなく配線層５ｄにも達している。コンタクトホールＨｃは、配線層５ｃの端部の真上と、配線層５ｄの端部以外の部分の真上に位置している。その結果、コンタクトホールＨｃは、配線層５ｃの端部の上面より高い位置に設けられた第１領域Ｈ１と、配線層５ｃの端部の上面より低い位置に設けられた第２領域Ｈ２とを含んでいる。この第２領域Ｈ２内にコンタクトプラグ１６を形成してコンタクトプラグ１６が配線層５ｄに接触すると、リーク不良が発生してしまう。
そこで、本実施形態では、コンタクトホールＨｃ内に絶縁膜２２を形成して、第２領域Ｈ２の少なくとも一部を絶縁膜２２で埋め込む。そして、配線層５ｃの端部の上面から絶縁膜２２を除去した後、コンタクトホールＨｃ内にコンタクトプラグ１６を形成する。これにより、このコンタクトプラグ１６を、配線層５ｃと電気的に接続し、配線層５ｄと電気的に絶縁することができる。図３は、配線層５ｃの端部の上面から絶縁膜２２を除去した直後の断面を示している。このように、本実施形態によれば、コンタクトホールＨｃ内に絶縁膜２２を形成することで、リーク不良を抑制することが可能となる。配線層５ｄ、５ｃはそれぞれ、第１および第２配線層の例である。
コンタクトホールＨｃ内の絶縁膜２２は、第１領域Ｈ１内に位置する部分（第１部分）と、第２領域Ｈ２内に位置する部分（第２部分）とを含んでいる。絶縁膜２２の第１部分は、コンタクトホールＨｃの第１領域Ｈ１において、層間絶縁膜２１の側面に形成されている。絶縁膜２２の第２部分は、コンタクトホールＨｃの第２領域Ｈ２内において、層間絶縁膜２１の側面や、配線層５ｃやその下の絶縁層６の側面や、配線層５ｄの上面に形成されている。絶縁膜２２の第１部分は、Ｚ方向に配線層５ｃと配線層５ｄとに重なる位置に設けられており、絶縁膜２２の第２部分は、Ｚ方向に配線層５ｄと重なる位置に設けられている。本実施形態のコンタクトホールＨｃは配線層５ｄに達しているため、絶縁膜２２の第２部分は配線層５ｄの上面に接している。
図３は、絶縁膜２２の膜厚Ｗ１と、配線層５ｃの端部の上面の高さにおける絶縁膜２２の第２部分の幅Ｌ１とを示している。図３の幅Ｌ１は、配線層５ｃの端部とコンタクトホールＨｃの側面との間のＸ方向の距離に相当する。本実施形態では、膜厚Ｗ１は幅Ｌ１の２分の１以上に設定することが望ましい（Ｗ１≧Ｌ１／２）。膜厚Ｗ１を幅Ｌ１の２分の１以上に設定すれば、第２領域Ｈ２の全体を絶縁膜２２で埋め込むことが可能となる。図３は、第２領域Ｈ２のほぼ全体が絶縁膜２２で埋め込まれた様子が示されている。図３は、第２領域Ｈ２内の絶縁膜２２の上面に残ったシームＳを示している。
図４および図５は、第１実施形態の半導体装置の製造方法を示す断面図である。
まず、図１に示すように基板１上に第１層間絶縁膜２、ソース側導電層３、および第２層間絶縁膜４を順に形成した後、第２層間絶縁膜４上に複数の配線層５と複数の絶縁層６とを交互に形成する（図４(ａ)）。次に、配線層５および絶縁層６の階段領域を形成し、配線層５および絶縁層６上に層間絶縁膜２１を形成し、層間絶縁膜２１内に複数のコンタクトホールＨをエッチングにより形成する（図４(ａ)）。層間絶縁膜２１は例えば、層間絶縁膜２１の材料となる塗布液の塗布などにより形成される。
配線層５は例えば、次のようなリプレイス工程により形成してもよい。まず、第２層間絶縁膜４上に複数の犠牲層と複数の絶縁層６とを交互に形成する。各犠牲層は、例えばシリコン窒化膜である。次に、ウェットエッチングにより犠牲層を除去し、絶縁層６間に複数の空洞を形成する。次に、これらの空洞内に配線層５を形成する。これにより、複数の配線層５と複数の絶縁層６とを交互に含む積層膜が第２層間絶縁膜４上に形成される。
図４(ａ)は、図３と同様に、配線層５ａ〜５ｄとコンタクトホールＨａ〜Ｈｃとを示している。コンタクトホールＨａ〜Ｈｃはそれぞれ、配線層５ａ〜５ｃだけでなく、配線層５ｂ〜５ｄにも達している。そのため、コンタクトホールＨａ〜Ｈｃ内にコンタクトプラグ１６を形成すると、リーク不良が発生してしまう。そこで、以降の工程では、図３で説明した手法を採用する。
次に、基板１の全面に絶縁膜２２を形成する（図４(ｂ)）。その結果、コンタクトホールＨ内に絶縁膜２２が形成される。絶縁膜２２は、例えばシリコン酸化膜である。絶縁膜２２は、層間絶縁膜２１の少なくとも一部と同じ絶縁材料で形成されていてもよいし、層間絶縁膜２１と異なる絶縁材料で形成されていてもよい。本実施形態の絶縁膜２２は、コンタクトホールＨ内にコンフォーマルに形成されるため、コンタクトホールＨの表面が絶縁膜２２で覆われ、コンタクトホールＨの中心部分が空洞のまま残る。絶縁膜２２は、例えばＣＶＤ（Chemical Vapor Deposition）により形成される。
図４(ｂ)は、図３と同様に、コンタクトホールＨｃの第１領域Ｈ１と第２領域Ｈ２とを示している。図４(ｂ)の工程では、絶縁膜２２の膜厚Ｗ１を上述の幅Ｌ１の２分の１以上に設定することが望ましい（図３を参照）。これにより、第２領域Ｈ２の全体を絶縁膜２２で埋め込むことが可能となる。これは、その他のコンタクトホールＨａ、Ｈｂについても同様である。
次に、配線層５ａ〜５ｃの端部の上面から絶縁膜２２を除去する（図５(ａ)）。これにより、配線層５ａ〜５ｃの端部の上面がコンタクトホールＨａ〜Ｈｃ内に露出する。絶縁膜２２は、例えばＲＩＥ（Reactive Ion Etching）により除去される。
次に、コンタクトホールＨ内にコンタクトプラグ１６を形成する（図５(ｂ)）。図５(ｂ)は、コンタクトホールＨａ〜Ｈｃ内に絶縁膜２２を介してそれぞれ形成されたコンタクトプラグ１６ａ〜１６ｃを示している。コンタクトプラグ１６ａ〜１６ｃはそれぞれ、配線層５ａ〜５ｃの端部の上面上に形成されており、配線層５ａ〜５ｃに電気的に接続されている。また、コンタクトプラグ１６ａ〜１６ｃはそれぞれ、絶縁膜２２により配線層５ｂ〜５ｄと電気的に絶縁されている。
その後、基板１上に種々の配線層や層間絶縁膜が形成される。このようにして、図１の半導体装置が製造される。
以上のように、図４(ａ)の工程にて、コンタクトホールＨａ〜Ｈｃはそれぞれ、配線層５ａ〜５ｃだけでなく、配線層５ｂ〜５ｄにも達している。このような構造は、例えば次の２つの態様により実現され得る。以下、これらの態様を、コンタクトホールＨｃを例にして説明する。
第１の態様では、図４(ａ)の工程でコンタクトホールＨｃが意図的に配線層５ｃ、５ｄの真上に形成される。この場合、コンタクトホールＨｃの形成後に、コンタクトホールＨｃ内に絶縁膜２２を形成する（図４(ｂ)）。これにより、コンタクトホールＨｃ内のコンタクトプラグ１６が配線層５ｄに電気的に接続されることを防止することが可能となる。
第２の態様では、図４(ａ)の工程でコンタクトホールＨｃが非意図的に配線層５ｃ、５ｄの真上に形成される。この場合、コンタクトホールＨｃの形成後に、コンタクトホールＨｃが配線層５ｄに達しているか否かを検査することが望ましい。そして、コンタクトホールＨｃが配線層５ｄに達しているとの検査結果が得られた場合には、コンタクトホールＨｃ内に絶縁膜２２を形成する（図４(ｂ)）。これにより、コンタクトホールＨｃ内のコンタクトプラグ１６が配線層５ｄに電気的に接続されることを防止することが可能となる。このような検査は例えば、コンタクトホールＨｃが配線層５ｄに達しているか否かをコンタクトホールＨｃのＳＥＭ（Scanning Electron Microscope）画像により確認することで実現可能である。
図６は、第１実施形態の半導体装置の構造の詳細を示す断面図である。
図６は、配線層５ａ〜５ｃの端部Ｅと、これらの端部Ｅの側面Ｓとを示している。各々の配線層５ａ〜５ｃの上面は、端部Ｅの上面である第１上面Ｓ１と、その他の上面である第２上面Ｓ２とを含んでいる。図５(ｂ)の工程では、ＲＩＥにより絶縁膜２２を除去する際に、端部Ｅの上面がオーバーエッチングでリセスされる場合がある。図６は、端部Ｅの上面がリセスされた様子を示している。よって、第１上面Ｓ１は、第２上面Ｓ２より低い位置に位置している。
各々の配線層５ａ〜５ｃの側面Ｓは、絶縁膜２２で覆われている。この絶縁膜２２の上面は、端部Ｅの上面と共にオーバーエッチングによりリセスされる。
以上のように、本実施形態では、コンタクトホールＨ内に絶縁膜２２を介してコンタクトプラグ１６を形成する。よって、本実施形態によれば、オープン不良やリーク不良などのコンタクトプラグ１６の不良を低減することが可能となる。
（第２実施形態）
図７は、第２実施形態が解決する課題に関連する半導体装置の製造工程の一工程を表す断面図である。
図７は、上述の基板１の上方に形成された配線層３１と、配線層３１の上方に形成された配線層３２と、これらの配線層３１、３２上に形成された層間絶縁膜３３とを示している。配線層３１、３２は例えばメタル層であり、層間絶縁膜３３は例えばシリコン酸化膜である。配線層３１は第１配線層の例であり、配線層３２は第２配線層の例であり、層間絶縁膜３３は第１絶縁膜の例である。
図７は、配線層３１に含まれる２本の配線３１ａ、３１ｂと、配線層３２に含まれる２本の配線３２ａ、３２ｂとを示している。これらの配線３１ａ、３１ｂ、３２ａ、３２ｂは、いずれもＹ方向に延びているが、その他の方向に延びていてもよい。例えば、配線３１ａ、３１ｂがＸ方向に延び、配線３２ａ、３２ｂがＹ方向に延びていてもよい。
図７は、層間絶縁膜３３内に、配線層３２用の複数のビアホールＶを形成した直後の断面を示している。これらのビアホールＶは、配線３２ａ用のビアホールＶａと、配線３２ｂ用のビアホールＶｂとを含んでいる。
これらのビアホールＶに関しても、上述のコンタクトホールＨと同様の不具合が生じ得る。図７では、ビアホールＶａが、配線３２ａの上面からはみ出した位置に形成されており、ビアホールＶａの一部が配線層３１に向かって延びている。そして、ビアホールＶａのこの一部の真下には、配線３１ａの上面が存在している。よって、ビアホールＶａのこの一部は配線３１ａに達する可能性がある。ビアホールＶａが配線３１ａに達すると、ビアホールＶａ内のビアプラグにリーク不良が生じてしまう。また、ビアホールＶａが配線３１ａに達していなくても、配線３１ａの上面付近まで延びていると、ビアホールＶａ内のビアプラグの底部で耐圧不足が生じてしまう。これは、ビアホールＶｂについても同様である。
図８は、第２実施形態の半導体装置の製造工程の一工程を表す断面図である。
図８は、層間絶縁膜３３内にビアホールＶを形成してから、ビアホールＶ内に絶縁膜３４を形成した直後の断面を示している。絶縁膜３４は、例えばシリコン酸化膜である。絶縁膜３４は、第２絶縁膜の例である。
本実施形態では、ビアホールＶのホール径を大きく設定する。これにより、ビアホールＶ内のビアプラグのオープン不良を抑制することができるが、ビアホールＶ内のビアプラグのリーク不良や、ビアホールＶａ内のビアプラグの底部での耐圧不足が生じる可能性がある。しかしながら、本実施形態によれば、ビアホールＨ内に絶縁膜３４を形成することにより、これらの問題を解消することが可能となる。以下、ビアホールＶの詳細を、ビアホールＶｂを例にして説明する。
ビアホールＶｂは、Ｚ方向に配線３２ｂおよび配線３１ｂに重なる位置に形成されている。すなわち、ビアホールＶｂは、配線３２ｂと配線３１ｂの真上に位置している。そのため、ビアホールＶｂは、配線３１ｂの上面付近まで延びている。ビアホールＶｂは、配線３２ｂの端部の真上と、配線３１ｂの端部以外の部分の真上に位置している。その結果、ビアホールＶｂは、配線３２ｂの端部の上面より高い位置に設けられた第１領域Ｖ１と、配線３２ｂの端部の上面より低い位置に設けられた第２領域Ｖ２とを含んでいる。この第２領域Ｖ２内にビアプラグを形成すると、耐圧不足が発生してしまう。
そこで、本実施形態では、ビアホールＶｂ内に絶縁膜３４を形成して、第２領域Ｖ２の少なくとも一部を絶縁膜３４で埋め込む。そして、配線３２ｂの端部の上面から絶縁膜３４を除去した後、ビアホールＶｂ内にビアプラグを形成する。これにより、このビアプラグを、配線３２ｂと電気的に接続し、配線３１ｂと電気的に絶縁することができる。図８は、配線３２ｂの端部の上面から絶縁膜３４を除去した直後の断面を示している。このように、本実施形態によれば、ビアホールＶｂ内に絶縁膜３４を形成することで、リーク不良や耐圧不足を抑制することが可能となる。
ビアホールＶｂ内の絶縁膜３４は、第１領域Ｖ１内に位置する部分（第１部分）と、第２領域Ｖ２内に位置する部分（第２部分）とを含んでいる。絶縁膜３４の第１部分は、ビアホールＶｂの第１領域Ｖ１において、層間絶縁膜３３の側面に形成されている。絶縁膜３４の第２部分は、ビアホールＶｂの第２領域Ｖ２内において、層間絶縁膜３３の側面に形成されている。絶縁膜３４の第１部分は、Ｚ方向に配線３２ｂと配線３１ｂとに重なる位置に設けられており、絶縁膜３４の第２部分は、Ｚ方向に配線３１ｂと重なる位置に設けられている。
図８は、絶縁膜３４の膜厚Ｗ２と、配線３２ｂの端部の上面の高さにおける絶縁膜３４の第２部分の幅Ｌ２とを示している。図８の幅Ｌ２は、配線３２ｂの端部とビアホールＶｂの側面との間のＸ方向の距離に相当する。本実施形態では、膜厚Ｗ２は幅Ｌ２の２分の１以上に設定することが望ましい（Ｗ２≧Ｌ２／２）。膜厚Ｗ２を幅Ｌ２の２分の１以上に設定すれば、第２領域Ｖ２の全体を絶縁膜３４で埋め込むことが可能となる。図８は、第２領域Ｖ２の全体が絶縁膜３４で埋め込まれた様子が示されている。
図９および図１０は、第２実施形態の半導体装置の製造方法を示す断面図である。
まず、上述の基板１の上方に配線層３１を形成し、配線層３１の上方に配線層３２を形成する（図９(ａ)）。層間絶縁膜３３は、配線層３１、３２を形成する工程と並行して、または配線層３１、３２の形成後に形成される。その結果、配線層３１、３２を覆う層間絶縁膜３３が形成される。次に、層間絶縁膜３３内に複数のビアホールＶ（図９(ａ)はビアホールＶａのみを示す）をエッチングにより形成する（図９(ａ)）。層間絶縁膜３３は例えば、層間絶縁膜３３の材料となる塗布液の塗布などにより形成される。
次に、基板１の全面に絶縁膜３４を形成する（図９(ｂ)）。その結果、ビアホールＶ内に絶縁膜３４が形成される。絶縁膜３４は、層間絶縁膜３３の少なくとも一部と同じ絶縁材料で形成されていてもよいし、層間絶縁膜３３とは異なる絶縁材料で形成されていてもよい。本実施形態の絶縁膜３４は、ビアホールＶ内にコンフォーマルに形成されるため、ビアホールＶの表面が絶縁膜３４で覆われ、ビアホールＶの中心部分が空洞のまま残る。絶縁膜３４は、例えばＣＶＤにより形成される。図９(ｂ)の工程では、絶縁膜３４の膜厚Ｗ２を上述の幅Ｌ２の２分の１以上に設定することが望ましい（図８を参照）。
次に、配線３２ａの端部の上面（および配線３２ｂの端部の上面（以下同様））から絶縁膜３４を除去する（図１０(ａ)）。これにより、配線３２ａの端部の上面がビアホールＶａ内に露出する。絶縁膜３４は、例えばＲＩＥにより除去される。
次に、個々のビアホールＶ内にビアプラグ３５を形成する（図１０(ｂ)）。図１０(ｂ)は、ビアホールＶａ内に絶縁膜３４を介して形成されたビアプラグ３５ａを示している。ビアプラグ３５ａは、配線３２ａの端部の上面上に形成されており、配線３２ａに電気的に接続されている。また、ビアプラグ３５ａは、絶縁膜３４により配線３１ａと電気的に絶縁されている。各ビアプラグ３５は例えば、チタン窒化膜などのバリアメタル層と、タングステン層などのプラグ材層により形成される。
その後、基板１上に種々の配線層や層間絶縁膜が形成される。このようにして、本実施形態の半導体装置が製造される。
以上のように、本実施形態では、ビアホールＶ内に絶縁膜３４を介してビアプラグ３５を形成する。よって、本実施形態によれば、オープン不良、リーク不良、耐圧不足などのビアプラグ３５の不良を低減することが可能となる。
なお、本実施形態のビアホールＶやビアプラグ３５は、３次元メモリ以外の半導体装置にも適用可能である。また、図６で説明したリセスは、本実施形態の配線３２ａ、３２ｂの上面でも発生し得る。
以上、いくつかの実施形態を説明したが、これらの実施形態は、例としてのみ提示したものであり、発明の範囲を限定することを意図したものではない。本明細書で説明した新規な装置および方法は、その他の様々な形態で実施することができる。また、本明細書で説明した装置および方法の形態に対し、発明の要旨を逸脱しない範囲内で、種々の省略、置換、変更を行うことができる。添付の特許請求の範囲およびこれに均等な範囲は、発明の範囲や要旨に含まれるこのような形態や変形例を含むように意図されている。
１：基板、２：第１層間絶縁膜、３：ソース側導電層、４：第２層間絶縁膜、
５、５ａ、５ｂ、５ｃ、５ｄ：配線層、６：絶縁層、７：カバー絶縁膜、
８：ドレイン側導電層、９：第３層間絶縁膜、１０：第４層間絶縁膜、
１１：ブロック絶縁膜、１２：電荷蓄積層、
１３：トンネル絶縁膜、１４：チャネル半導体層、
１５：コア絶縁膜、１６、１６ａ、１６ｂ、１６ｃ：コンタクトプラグ、
２１、３３：層間絶縁膜、２２、３４：絶縁膜、
３１、３２：配線層、３１ａ、３１ｂ、３２ａ、３２ｂ：配線、
３５、３５ａ：ビアプラグ

Claims (7)

  1. 基板と、
    前記基板の上方に設けられた第１配線層と、
    前記第１配線層の上方に設けられた第２配線層と、
    前記第１および第２配線層上に設けられた第１絶縁膜と、
    前記第１絶縁膜内に設けられ、前記基板の表面に垂直な第１方向に、前記第１配線層の少なくとも一部と、前記第２配線層の少なくとも一部とに重なる位置に設けられた第２絶縁膜であって、前記第２配線層の端部の上面より高い位置に設けられた第１部分と、前記第２配線層の前記端部の上面より低い位置に設けられた第２部分とを含む第２絶縁膜と、
    前記第１絶縁膜内に前記第２絶縁膜を介して設けられ、前記第２配線層の前記端部の上面上に設けられ、前記第２配線層に電気的に接続されたプラグと、
    を備える半導体装置。
  2. 前記プラグは、前記第２配線層に電気的に接続され、前記第１配線層と電気的に絶縁されている、請求項１に記載の半導体装置。
  3. 前記第２部分は、前記第２配線層の前記端部の側面に設けられている、請求項１または２に記載の半導体装置。
  4. 前記第２部分は、前記第１配線層に接している、請求項１から３のいずれか１項に記載の半導体装置。
  5. 前記第２部分は、前記第１方向に前記第１配線層の少なくとも一部と重なる位置に設けられている、請求項１から４のいずれか１項に記載の半導体装置。
  6. 前記第２絶縁膜の膜厚は、前記第２配線層の前記端部の上面の高さにおける前記第２部分の幅の２分の１以上である、請求項１から５のいずれか１項に記載の半導体装置。
  7. 基板の上方に第１配線層を形成し、
    前記第１配線層の上方に第２配線層を形成し、
    前記第１および第２配線層上に第１絶縁膜を形成し、
    前記第１絶縁膜内にホールを形成し、前記ホールは、前記基板の表面に垂直な第１方向に、前記第１配線層の少なくとも一部と、前記第２配線層の少なくとも一部とに重なる位置に形成され、前記ホールは、前記第２配線層の端部の上面よりも高い位置に形成された第１領域と、前記第２配線層の前記端部の上面よりも低い位置に形成された第２領域とを含み、
    前記ホール内に第２絶縁膜を形成し、前記第２絶縁膜は、前記第１領域内に形成された第１部分と、前記第２領域内に形成された第２部分とを含み、
    前記ホール内に前記第２絶縁膜を介してプラグを形成し、前記プラグは、前記第２配線層の前記端部の上面上に形成され、前記第２配線層に電気的に接続される、
    ことを含む半導体装置の製造方法。
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