KR20090006314A - 반도체 소자의 배선연결부 형성 방법 - Google Patents

반도체 소자의 배선연결부 형성 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 배선 연결부 형성 방법에 관한 것으로, 본 발명에 의한 반도체 소자의 배선 연결부 형성 방법은, 캐패시터 영역 및 주변회로 영역을 갖는 기판 상에 비트라인을 형성하는 단계; 상기 비트라인을 덮는 제1 절연막을 형성하는 단계; 상기 캐패시터 영역의 상기 제1 절연막 상에 캐패시터를 형성하는 단계; 결과물의 전체 구조 상에 제2 절연막을 형성하되, 상기 캐패시터 영역의 상기 제2 절연막 높이는 상기 캐패시터의 높이보다 크고 상기 주변회로 영역의 상기 제2 절연막 높이는 상기 캐패시터의 높이보다 작도록 형성하는 단계; 상기 주변회로 영역의 상기 제2 절연막 및 상기 제1 절연막을 선택적으로 식각하여 상기 비트라인을 노출시키는 제1 콘택홀을 형성하는 단계; 상기 제1 콘택홀 내부에 매립되는 제1 콘택 플러그를 형성하는 단계; 상기 제1 콘택 플러그를 포함하는 상기 제2 절연막 상에 제3 절연막을 형성하는 단계; 상기 캐패시터 영역의 상기 제2 절연막이 드러날 때까지 평탄화 공정을 수행하는 단계; 상기 주변회로 영역의 상기 제3 절연막을 선택적으로 식각하여 상기 제1 콘택 플러그를 노출시키는 제2 콘택홀을 형성하는 단계; 및 상기 제2 콘택홀을 매립하는 도전 물질을 형성하는 단계를 포함하고, 상술한 본 발명에 의한 반도체 소자의 배선 연결부 형성 방법은, 하부 배선과 상부 배선을 연결하기 위한 콘택 플러그 형성을 2단계로 나누어 진행함으로써, 콘택 플러그 형성을 용이하게 하고 소자 불량을 방지할 수 있다.
배선 연결부, 비트라인, 캐패시터, 콘택 플러그

Description

반도체 소자의 배선연결부 형성 방법{METHOD FOR FORMING INTERCONNECTION IN SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 제조 기술에 관한 것으로, 특히 반도체 소자의 배선연결부(interconnection) 형성 방법에 관한 것이다.
반도체 소자에 있어서 상하로 소정 거리 이격된 다층 배선은 배선연결부를 통하여 상호 연결된다. 이러한 배선연결부의 형성은, 하부 배선이 형성된 기판 상에 층간 절연막을 형성한 후 하부 배선이 노출되도록 층간 절연막을 선택적으로 식각하여 형성되는 콘택홀에 콘택 플러그를 매립함으로써 수행된다. 이후, 층간 절연막 상에 콘택 플러그와 연결되는 상부 배선이 형성된다.
도1a 내지 도1d는 종래 기술에 따른 배선연결부 형성 방법을 설명하기 위한 공정 단면도이다. 특히, 본 도면은 캐패시터를 구비한 디램(DRAM) 소자의 제조에 있어서 주변회로영역의 배선연결부 형성 방법을 예시하고 있다.
도1a에 도시된 바와 같이, 캐패시터 영역 및 주변회로 영역을 갖는 기 판(100) 상에 워드라인(101)을 형성하고, 워드라인(101) 사이의 기판(100) 내에 접합 영역(미도시됨)을 형성한다.
이어서, 워드라인(101)을 덮는 제1 층간 절연막(102)을 형성한 후, 캐패시터 영역의 워드라인(101) 사이의 기판(100) 상에 공지의 방법으로 랜딩 플러그(landing plug, 103)를 형성한다.
이어서, 제1 층간 절연막(102) 상에 비트라인(104)을 패터닝한 후, 이 비트라인(104)을 덮는 제2 층간 절연막(105)을 형성한다. 잘 알려진 바와 같이, 캐패시터 영역의 비트라인(104)은 비트라인과 콘택되기 위한 랜딩 플러그(103)와 접속될 수 있고, 주변회로 영역의 비트라인(104)은 접합 영역과 접속될 수 있다.
이어서, 제1 층간 절연막(102) 및 제2 층간 절연막(105)을 관통하여 스토리지 노드와 콘택되기 위한 랜딩 플러그(103)와 접속되는 스토리지 노드 콘택 플러그(storage node contact plug, 106)를 형성한다.
이어서, 스토리지 노드 콘택 플러그(106)를 포함하는 제2 층간 절연막(105) 상에 식각 정지막(107) 및 스토리지 노드 절연막(108)을 형성한다.
이어서, 캐패시터 영역의 스토리지 노드 절연막(108) 및 식각 정지막(107)을 선택적으로 식각하여 스토리지 노드 콘택 플러그(106)를 노출시키는 스토리지 노드홀(109)을 형성한 후, 이 스토리지 노드홀(109) 내부의 표면을 따라 하부 전극(110)을 형성한다.
도1b에 도시된 바와 같이, 스토리지 노드 절연막(108)을 제거하여 하부 전극(110)을 실린더형(cylinder type)으로 형성한다.
도1c에 도시된 바와 같이, 실린더형의 하부 전극(110)이 형성된 결과물의 전면에 유전막(111) 및 상부 전극(112)을 형성하여 캐패시터 영역에 하부 전극(110), 유전막(111) 및 상부 전극(112)이 적층된 구조의 캐패시터(10)를 형성한다.
이어서, 캐패시터(10)를 덮는 높이로 캐패시터 영역 및 주변회로 영역의 결과물의 전체 구조 상에 제3 층간 절연막(113)을 형성한다.
도1d에 도시된 바와 같이, 주변회로 영역의 비트라인(104)과 후속 금속 배선을 전기적으로 연결하기 위하여 제3 층간 절연막(113) 및 제2 층간 절연막(105)을 관통하는 콘택 플러그(114)를 형성한다. 좀더 상세하게는, 제3 층간 절연막(113), 식각 정지막(107) 및 제2 층간 절연막(105)을 선택적으로 식각하여 비트라인(104)을 노출시키는 콘택홀를 형성하고 이 콘택홀 내부에 도전 물질을 매립함으로써, 콘택 플러그(114)를 형성할 수 있다.
이어서, 제3 층간 절연막(113) 상에 콘택 플러그(114)와 연결되는 금속 배선(115)을 형성함으로써 종래 기술에 따른 배선 연결부 형성이 수행된다.
이어서, 제3 층간 절연막(113)을 덮는 제4 층간 절연막(116)을 형성하는 등 공지의 후속 공정을 수행한다.
이러한 종래 기술에 따른 배선 연결부 형성 방법에 있어서, 하부 배선과 상부 배선 사이의 높이 차이가 큰 구조에서는 배선연결부의 형성이 용이하지 않다.
특히, 최근 반도체 소자의 고집적화에 따라 캐패시터가 형성되는 영역의 면적이 계속 감소함에도 불구하고 캐패시터의 용량이 유지되어야 하기 때문에, 결국 캐패시터의 높이는 계속 높아지고 있다.
따라서, 전술한 도1c 및 도1d를 참조하면, 캐패시터(10)를 덮는 제3 층간 절연막(113)의 높이는 캐패시터(10)의 높이 증가에 따라 크게 증가하고, 그에 따라 제3 층간 절연막(113) 및 제2 층간 절연막(105) 내에 형성되는 콘택 플러그(114)의 높이(h)도 크게 증가한다.
이러한 콘택 플러그(114)의 높이(h) 증가는, 콘택홀 형성을 위한 식각 공정의 난이도를 증가시키고, 콘택 오픈 불량이나 콘택홀 프로파일의 열화를 초래하는 문제점이 있다. 특히, 콘택홀 형성을 위한 식각시 발생하는 콘택홀의 기울어짐은 콘택홀의 깊이가 깊을수록 더욱 커져 하부 레이어와의 오정렬(misalign)을 초래하고(도2 참조), 그에 따라 회로 동작 불량을 유발할 수 있다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위하여 제안된 것으로, 하부 배선과 상부 배선을 연결하는 배선 연결부 형성을 용이하게 하면서 소자 불량을 방지할 수 있는 반도체 소자의 배선 연결부 형성 방법을 제공하고자 한다.
상기 문제점을 해결하기 위한 본 발명의 반도체 소자의 배선 연결부 형성 방법은, 캐패시터 영역 및 주변회로 영역을 갖는 기판 상에 비트라인을 형성하는 단계; 상기 비트라인을 덮는 제1 절연막을 형성하는 단계; 상기 캐패시터 영역의 상기 제1 절연막 상에 캐패시터를 형성하는 단계; 결과물의 전체 구조 상에 제2 절연막을 형성하되, 상기 캐패시터 영역의 상기 제2 절연막 높이는 상기 캐패시터의 높이보다 크고 상기 주변회로 영역의 상기 제2 절연막 높이는 상기 캐패시터의 높이보다 작도록 형성하는 단계; 상기 주변회로 영역의 상기 제2 절연막 및 상기 제1 절연막을 선택적으로 식각하여 상기 비트라인을 노출시키는 제1 콘택홀을 형성하는 단계; 상기 제1 콘택홀 내부에 매립되는 제1 콘택 플러그를 형성하는 단계; 상기 제1 콘택 플러그를 포함하는 상기 제2 절연막 상에 제3 절연막을 형성하는 단계; 상기 캐패시터 영역의 상기 제2 절연막이 드러날 때까지 평탄화 공정을 수행하는 단계; 상기 주변회로 영역의 상기 제3 절연막을 선택적으로 식각하여 상기 제1 콘택 플러그를 노출시키는 제2 콘택홀을 형성하는 단계; 및 상기 제2 콘택홀을 매립 하는 도전 물질을 형성하는 단계를 포함한다.
또한, 상기 문제점을 해결하기 위한 본 발명의 또다른 반도체 소자의 배선 연결부 형성 방법은, 소정 목표 높이의 절연막을 관통하여 하부 배선과 상부 배선을 연결시키는 반도체 소자의 배선 연결부 형성 방법에 있어서, 기판상에 상기 하부 배선을 형성하는 단계; 상기 하부 배선을 덮는 제1 절연막을 형성하는 단계; 상기 제1 절연막 상에 상기 목표 높이보다 작은 높이를 갖는 제2 절연막을 형성하는 단계; 상기 제2 절연막 및 상기 제1 절연막을 선택적으로 식각하여 상기 하부 배선을 노출시키는 제1 콘택홀을 형성하는 단계; 상기 제1 콘택홀 내부에 매립되는 제1 콘택 플러그를 형성하는 단계; 상기 제1 콘택 플러그를 포함하는 상기 제2 절연막 상에 상기 목표 높이에 달하는 높이의 제3 절연막을 형성하는 단계; 상기 제3 절연막을 선택적으로 식각하여 상기 제1 콘택 플러그를 노출시키는 제2 콘택홀을 형성하는 단계; 및 상기 제2 콘택홀을 매립하는 도전 물질을 형성하는 단계를 포함한다.
상술한 본 발명에 의한 반도체 소자의 배선 연결부 형성 방법은, 하부 배선과 상부 배선을 연결하기 위한 콘택 플러그 형성을 2단계로 나누어 진행함으로써, 콘택 플러그 형성을 용이하게 하고 소자 불량을 방지할 수 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도3a 내지 도3j는 본 발명의 일실시예에 따른 배선연결부 형성 방법을 설명하기 위한 공정 단면도이다. 특히, 본 도면은 캐패시터를 구비한 반도체 소자의 제조에 있어서 주변회로 영역의 배선연결부 형성 방법을 예시하고 있다.
도3a에 도시된 바와 같이, 캐패시터 영역 및 주변회로 영역을 갖는 기판(300) 상에 워드라인(301)을 형성하고, 워드라인(301) 사이의 기판(300) 내에 접합 영역(미도시됨)을 형성한다.
이어서, 워드라인(301)을 덮는 제1 층간 절연막(302)을 형성한 후, 캐패시터 영역의 워드라인(301) 사이의 기판(300) 상에 공지의 방법으로 랜딩 플러그(303)를 형성한다.
이어서, 제1 층간 절연막(302) 상에 비트라인(304)을 패터닝한 후, 이 비트라인(304)을 덮는 제2 층간 절연막(305)을 형성한다. 이때, 캐패시터 영역의 비트라인(304)은 비트라인과 콘택되기 위한 랜딩 플러그(303)와 접속될 수 있고, 주변회로 영역의 비트라인(304)은 접합 영역과 접속될 수 있다.
이어서, 캐패시터 영역의 제1 층간 절연막(302) 및 제2 층간 절연막(305)을 관통하여 스토리지 노드와 콘택되기 위한 랜딩 플러그(303)와 접속되는 스토리지 노드 콘택 플러그(306)를 형성한다.
이어서, 스토리지 노드 콘택 플러그(306)를 포함하는 제2 층간 절연막(305) 상에 식각 정지막(307) 및 스토리지 노드 절연막(308)을 형성한다.
이어서, 캐패시터 영역의 스토리지 노드 절연막(308) 및 식각 정지막(307)을 선택적으로 식각하여 스토리지 노드 콘택 플러그(306)를 노출시키는 스토리지 노드홀(309)을 형성한 후, 이 스토리지 노드홀(309) 내부의 표면을 따라 하부 전극(310)을 형성한다.
도3b에 도시된 바와 같이, 스토리지 노드 절연막(308)을 제거하여 하부 전극(310)을 실린더형으로 형성한다.
도3c에 도시된 바와 같이, 실린더형의 하부 전극(310)이 형성된 캐패시터 영역의 결과물 전면에 유전막(311) 및 상부 전극(312)을 형성하여 하부 전극(310), 유전막(311) 및 상부 전극(312)이 적층된 구조의 캐패시터(30)를 형성한다.
이어서, 결과물의 전체 구조상에 제3 층간 절연막(313)을 형성하되, 캐패시터 영역과 주변회로 영역의 단차를 이용함으로써 캐패시터 영역의 제3 층간 절연막(313)은 캐패시터(30) 높이보다 큰 제1 높이(h1)를 갖도록 형성하고, 주변회로 영역의 제3 층간 절연막(313)은 캐패시터(30) 높이보다 작은 제2 높이(h2)를 갖도록 형성한다. 바람직하게는, 주변회로 영역의 제3 층간 절연막(313)의 제2 높이(h2)는 캐패시터 영역의 제3 층간 절연막(313)의 제1 높이(h1) 절반 정도가 되도록 형성한다. 더욱 바람직하게는, 주변회로 영역의 제3 층간 절연막(313)의 제2 높이(h2)는 2000Å 이하가 되도록 형성한다. 제3 층간 절연막(313)으로는 LP(Low Pressure) 증착 방식의 산화막 또는 PE(Plasma Enhanced) 증착 방식의 산화막을 이용한다.
도3d에 도시된 바와 같이, 주변회로 영역의 제3 층간 절연막(313), 식각 정지막(307) 및 제2 층간 절연막(305)을 선택적으로 식각하여 비트라인(304)을 노출시키는 제1 콘택홀(c1)을 형성한다. 이때, 주변회로 영역의 제3 층간 절연막(313)의 제2 높이(h2)는 제1 높이(h1)의 절반 정도로 낮기 때문에 제1 콘택홀(c1) 형성을 위한 식각이 용이하고, 특히 제1 콘택홀(c1)의 기울어짐을 감소시킬 수 있다.
도3e에 도시된 바와 같이, 제1 콘택홀(c1)을 매립하는 도전 물질을 증착한 후, 제3 층간 절연막(313)이 드러날 때까지 에치백(etch back) 공정을 수행함으로써 제1 콘택홀(c1) 내부에 매립되는 제1 콘택 플러그(314a)를 형성한다. 이때, 제3 층간 절연막(313)의 제2 높이(h2)에 대응하여 제1 콘택홀(c1)의 깊이가 작기 때문에, 제1 콘택 플러그(314a) 형성을 위한 도전 물질 매립이 용이하다.
도3f에 도시된 바와 같이, 결과물의 전체 구조 상에 제4 층간 절연막(315)을 형성한다.
도3g에 도시된 바와 같이, 캐패시터 영역의 제3 층간 절연막(313)이 드러날 때까지 평탄화 공정(예를 들어, CMP(Chemical Mechanical Polishing))을 수행한다. 그 결과, 캐패시터 영역의 제3 층간 절연막(313)과 주변회로 영역의 제3 층간 절연막(313) 및 제4 층간 절연막(315)의 적층 구조가 잔류하게 되고, 그 높이는 캐패시터(30)의 높이보다 크면서 상기 제1 높이 이하가 된다.
이때, 본 도면에는 도시되지 않았으나 상기 평탄화 공정을 좀더 용이하게 진행하기 위하여, 평탄화 공정을 수행하기 전에 캐패시터 영역의 제4 층간 절연막(315) 및/또는 제3 층간 절연막(313)을 선택적으로 식각하여 그 높이를 일부 감 소시킬 수도 있다.
도3h에 도시된 바와 같이, 주변회로 영역의 제4 층간 절연막(315)을 선택적으로 식각하여 제1 콘택 플러그(314a)를 노출시키는 제2 콘택홀(c2)을 형성한다. 이때, 제2 콘택홀(c2) 형성은 하부의 제1 콘택 플러그(314a)로 인하여 식각 정도가 감소하기 때문에 식각이 용이하고, 특히 제2 콘택홀(c2)의 기울어짐을 감소시킬 수 있다.
도3i에 도시된 바와 같이, 제2 콘택홀(c2)을 매립하는 도전 물질을 증착한 후, 제4 층간 절연막(315)이 드러날 때까지 에치백 공정을 수행함으로써 제2 콘택홀(c2) 내부에 매립되는 제2 콘택 플러그(314b)를 형성한다. 제2 콘택 플러그(314b)의 깊이는 제4 층간 절연막(315)의 높이에 대응하여 작기 때문에, 제2 콘택 플러그(314b) 형성을 위한 도전 물질의 매립이 용이하다.
그 결과, 제1 콘택 플러그(314a) 및 제2 콘택 플러그(314b)가 상호 연결되는 콘택 플러그(314) 형성이 완료되고, 이 콘택 플러그(314)는 주변회로 영역의 배선 연결용으로 사용된다.
도3j에 도시된 바와 같이, 제4 층간 절연막(315) 상에 콘택 플러그(314)와 연결되는 금속 배선(316)을 형성한다. 그에 따라, 주변회로 영역의 콘택 플러그(314)를 통하여 하부 배선인 비트라인(304)과 상부 배선인 금속 배선(316)이 상호 연결된다.
이어서, 제4 층간 절연막(315)을 덮는 제5 층간 절연막(317)을 형성한다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었 으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
예를 들어, 본 발명의 일실시예에 따르면 제2 콘택홀을 형성한 후에 제2 콘택홀에 매립되는 제2 콘택 플러그를 형성하고 있으나, 이에 한정되는 것은 아니며, 제2 콘택홀 형성 후 제2 콘택홀 내부에 직접 상부 배선으로 작용하는 금속 물질을 증착하고 이를 패터닝하여 제2 콘택홀을 매립함과 동시에 상부 배선을 형성할 수도 있다.
도1a 내지 도1d는 종래 기술에 따른 배선연결부 형성 방법을 설명하기 위한 공정 단면도.
도2는 종래 기술에 따른 콘택홀 형성시 콘택홀의 기울어짐을 나타내는 사진.
도3a 내지 도3j는 본 발명의 일실시예에 따른 배선연결부 형성 방법을 설명하기 위한 공정 단면도.

Claims (17)

  1. 캐패시터 영역 및 주변회로 영역을 갖는 기판 상에 비트라인을 형성하는 단계;
    상기 비트라인을 덮는 제1 절연막을 형성하는 단계;
    상기 캐패시터 영역의 상기 제1 절연막 상에 캐패시터를 형성하는 단계;
    결과물의 전체 구조 상에 제2 절연막을 형성하되, 상기 캐패시터 영역의 상기 제2 절연막 높이는 상기 캐패시터의 높이보다 크고 상기 주변회로 영역의 상기 제2 절연막 높이는 상기 캐패시터의 높이보다 작도록 형성하는 단계;
    상기 주변회로 영역의 상기 제2 절연막 및 상기 제1 절연막을 선택적으로 식각하여 상기 비트라인을 노출시키는 제1 콘택홀을 형성하는 단계;
    상기 제1 콘택홀 내부에 매립되는 제1 콘택 플러그를 형성하는 단계;
    상기 제1 콘택 플러그를 포함하는 상기 제2 절연막 상에 제3 절연막을 형성하는 단계;
    상기 캐패시터 영역의 상기 제2 절연막이 드러날 때까지 평탄화 공정을 수행하는 단계;
    상기 주변회로 영역의 상기 제3 절연막을 선택적으로 식각하여 상기 제1 콘택 플러그를 노출시키는 제2 콘택홀을 형성하는 단계; 및
    상기 제2 콘택홀을 매립하는 도전 물질을 형성하는 단계
    를 포함하는 반도체 소자의 배선연결부 형성 방법.
  2. 제1항에 있어서,
    상기 캐패시터는, 상기 제1 절연막을 관통하여 상기 기판과 접속되는 스토리지 노드 콘택 플러그와 접속되도록 형성되는
    반도체 소자의 배선 연결부 형성 방법.
  3. 제1항에 있어서,
    상기 제2 절연막 형성 단계는,
    상기 캐패시터 영역과 상기 주변회로 영역의 단차를 이용하여 수행되는
    반도체 소자의 배선 연결부 형성 방법.
  4. 제1항에 있어서,
    상기 주변회로 영역의 상기 제2 절연막 높이는 상기 캐패시터 영역의 상기 제2 절연막 높이의 절반인
    반도체 소자의 배선 연결부 형성 방법.
  5. 제1항 또는 제3항에 있어서,
    상기 제2 절연막은 LP 증착 방식의 산화막 또는 PE 증착 방식의 산화막으로 이루어지는
    반도체 소자의 배선 연결부 형성 방법.
  6. 제1항에 있어서,
    상기 평탄화 공정은 CMP로 수행되는
    반도체 소자의 배선 연결부 형성 방법.
  7. 제1항에 있어서,
    상기 평탄화 공정 수행 단계 전에,
    상기 캐패시터 영역의 상기 제3 절연막 및/또는 제2 절연막 일부를 제거하는 단계
    를 더 포함하는 반도체 소자의 배선 연결부 형성 방법.
  8. 제1항에 있어서,
    상기 제2 콘택홀을 매립하는 도전 물질을 형성하는 단계 후에,
    상기 도전 물질을 에치백하여 상기 제2 콘택홀 내부에 매립되는 제2 콘택 플 러그를 형성하는 단계; 및
    상기 제2 콘택 플러그를 포함하는 상기 제3 절연막 상에 상기 제2 콘택 플러그와 연결되는 상부 배선을 형성하는 단계
    를 더 포함하는 반도체 소자의 배선 연결부 형성 방법.
  9. 제1항에 있어서,
    상기 제2 콘택홀을 매립하는 도전 물질을 형성하는 단계 후에,
    상기 도전 물질을 패터닝하여 상부 배선을 형성하는 단계
    를 더 포함하는 반도체 소자의 배선 연결부 형성 방법.
  10. 소정 목표 높이의 절연막을 관통하여 하부 배선과 상부 배선을 연결시키는 반도체 소자의 배선 연결부 형성 방법에 있어서,
    기판상에 상기 하부 배선을 형성하는 단계;
    상기 하부 배선을 덮는 제1 절연막을 형성하는 단계;
    상기 제1 절연막 상에 상기 목표 높이보다 작은 높이를 갖는 제2 절연막을 형성하는 단계;
    상기 제2 절연막 및 상기 제1 절연막을 선택적으로 식각하여 상기 하부 배선을 노출시키는 제1 콘택홀을 형성하는 단계;
    상기 제1 콘택홀 내부에 매립되는 제1 콘택 플러그를 형성하는 단계;
    상기 제1 콘택 플러그를 포함하는 상기 제2 절연막 상에 상기 목표 높이에 달하는 높이의 제3 절연막을 형성하는 단계;
    상기 제3 절연막을 선택적으로 식각하여 상기 제1 콘택 플러그를 노출시키는 제2 콘택홀을 형성하는 단계; 및
    상기 제2 콘택홀을 매립하는 도전 물질을 형성하는 단계
    를 포함하는 반도체 소자의 배선 연결부 형성 방법.
  11. 제10항에 있어서,
    상기 제2 절연막의 높이는 상기 목표 높이의 절반인
    반도체 소자의 배선 연결부 형성 방법.
  12. 제10항에 있어서,
    상기 목표 높이에 달하는 높이의 제3 절연막을 형성하는 단계는,
    상기 제1 콘택 플러그를 포함하는 상기 제2 절연막 상에 상기 제3 절연막을 증착하는 단계; 및
    상기 목표 높이가 될 때까지 상기 제3 절연막을 평탄화하는 단계를 포함하는
    반도체 소자의 배선 연결부 형성 방법.
  13. 제12항에 있어서,
    상기 평탄화 단계는 CMP로 수행되는
    반도체 소자의 배선 연결부 형성 방법.
  14. 제12항에 있어서,
    상기 평탄화 단계 전에,
    상기 제3 절연막 일부를 제거하는 단계를 더 포함하는
    반도체 소자의 배선 연결부 형성 방법.
  15. 제10항에 있어서,
    상기 제2 콘택홀을 매립하는 도전 물질을 형성하는 단계 후에,
    상기 도전 물질을 에치백하여 상기 제2 콘택홀 내부에 매립되는 제2 콘택 플러그를 형성하는 단계; 및
    상기 제2 콘택 플러그를 포함하는 상기 제3 절연막 상에 상기 제2 콘택 플러그와 연결되는 상부 배선을 형성하는 단계
    를 더 포함하는 반도체 소자의 배선 연결부 형성 방법.
  16. 제10항에 있어서,
    상기 제2 콘택홀을 매립하는 도전 물질을 형성하는 단계 후에,
    상기 도전 물질을 패터닝하여 상부 배선을 형성하는 단계
    를 더 포함하는 반도체 소자의 배선 연결부 형성 방법.
  17. 제10항에 있어서,
    상기 하부 배선은 비트라인이고, 상기 상부 배선은 금속 배선인
    반도체 소자의 배선 연결부 형성 방법.
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CN111755386A (zh) * 2019-03-29 2020-10-09 长鑫存储技术有限公司 半导体结构的制作方法

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