CN111755386A - 半导体结构的制作方法 - Google Patents

Abstract

本发明提出一种半导体结构的制作方法，涉及半导体生产技术领域，该方法包括：形成第一晶圆，第一晶圆包括电容区域，电容区域形成于第一晶圆的第一表面；对与第一晶圆的第一表面相对的第二表面进行减薄；形成第二晶圆，第二晶圆包括阵列区域，阵列区域形成于第二晶圆的第三表面；将第一晶圆和第二晶圆键合形成堆叠晶圆结构，其中第一晶圆的第二表面朝向第二晶圆的第三表面，阵列区域和电容区域对应；在堆叠晶圆结构上形成第一导电互连结构，以形成半导体结构。本发明提供的实施例通过将第一晶圆和第二晶圆键合，得到一种堆叠晶圆结构的半导体结构，可以提高半导体结构在晶圆上的密度和生产速度。

Description

半导体结构的制作方法

技术领域

本发明涉及半导体生产技术领域，尤其涉及一种半导体结构的制作方法。

背景技术

随着电子设备朝着小型化和薄型化发展，对存储器芯片以及其它半导体器件的体积和厚度有了相应的要求。

DRAM(Dynamic Random Access Memory，动态随机存取存储器)等存储器芯片以及其它半导体器件的结构多为平面结构，通过改善工艺技术、电路设计、编程算法和制造过程，半导体器件可以被缩放到较小尺寸。然而，随着半导体器件的特征尺寸接近下限，平面工艺和制造技术变得具有挑战性且成本高昂。

此外，采用平面工艺和制造技术制作DRAM等存储器芯片时，由于工艺顺序的限制，生产周期较长，生产速度较慢。

因而，如何提高存储器芯片等半导体芯片在晶圆上的密度和生产速度是当前需要解决的问题。

发明内容

本发明的目的在于提供一种半导体结构的制作方法，至少在一定程度上提高半导体结构的在晶圆上的密度和生产速度。

本发明的其他特性和优点将通过下面的详细描述变得显然，或部分地通过本发明的实践而习得。

根据本发明实施例，提供一种半导体结构的制作方法，包括：形成第一晶圆，所述第一晶圆包括电容区域，所述电容区域形成于所述第一晶圆的第一表面；对与所述第一晶圆的第一表面相对的第二表面进行减薄；形成第二晶圆，所述第二晶圆包括阵列区域，所述阵列区域形成于所述第二晶圆的第三表面；将所述第一晶圆和所述第二晶圆键合形成堆叠晶圆结构，其中所述第一晶圆的第二表面朝向所述第二晶圆的第三表面，所述阵列区域和所述电容区域对应；在所述堆叠晶圆结构上形成第一导电互连结构，以形成所述半导体结构。

在一种实施例中，所述第一晶圆还包括非电容区域，在所述堆叠晶圆结构上形成第一导电互连结构包括：去除所述第一晶圆的部分或全部非电容区域；在去除所述第一晶圆的非电容区域后形成的堆叠晶圆结构的第四表面上形成第一导电互连结构。

在一种实施例中，所述第一导电互连结构包括至少一个第一导电互连层和第二导电互连层。

在一种实施例中，第一导电互连层包括第一导电插塞和第一导电线，第二导电互连层包括第二导电插塞，所述在去除所述第一晶圆的非电容区域后形成的堆叠晶圆结构的第四表面上形成第一导电互连结构，包括：在去除所述第一晶圆的非电容区域后形成的缺口处和所述第一晶圆的第一表面上形成第一介质层；在所述第一介质层中形成第一导电插塞和第二导电插塞；在所述第一介质层上形成第一导电线，以形成所述第一导电互连结构。

在一种实施例中，第一导电互连层包括第一导电插塞和第一导电线，第二导电互连层包括至少一个第二导电插塞和至少一个第二导电线，所述在去除所述第一晶圆的非电容区域后形成的堆叠晶圆结构的第四表面上形成第一导电互连结构，包括：在去除所述第一晶圆的非电容区域后形成的缺口处形成至少一第一介质层，各所述第一介质层中具有至少一个第二导电插塞；在各所述第一介质层中形成至少一个第二导电线，以形成所述第二导电互连层；在所述第二导电线和所述第一晶圆的第一表面上形成第二介质层；在所述第二介质层中形成第一导电插塞；在所述第二介质层上形成第一导电线，以形成所述第一导电互连层。

在一种实施例中，所述形成第一晶圆的步骤包括：提供第一衬底；在所述第一衬底上预制备电容结构的电容区域位置形成至少一个第一开孔；在所述至少一个第一开孔的内壁上形成第二电极；在所述第二电极上依次形成介电层和第一电极，形成所述电容结构，所述电容结构的至少一个第一电极暴露于所述第一晶圆的第一表面。

在一种实施例中，所述形成第一晶圆的步骤还包括：在所述第一开孔的内壁上形成隔离层，所述隔离层位于所述第一开孔的内壁和所述第二电极之间。

在一种实施例中，第一导电互连层包括第一导电线，第二导电互连层包括第二导电插塞和第二导电线，所述电容结构的第二电极与所述第一衬底连接，所述第一导电线与所述第一衬底连接。

在一种实施例中，还包括：向所述第一衬底进行掺杂。

在一种实施例中，所述对与所述第一晶圆的第一表面相对的第二表面进行减薄，包括：减薄所述第一晶圆的第二表面，以使得所述电容结构的第二电极暴露于减薄后的所述第一晶圆的第二表面。

在一种实施例中，所述形成第二晶圆的步骤包括：提供第二衬底；在所述第二衬底中形成有源区；在所述有源区中形成栅极结构；在所述有源区中形成第三导电插塞，所述第三导电插塞包括位线插塞和电容插塞，所述位线插塞形成于所述有源区中部上方，所述电容插塞形成于所述有源区两端上方，所述电容插塞暴露于所述第二晶圆的第三表面，形成所述阵列区域。

在一种实施例中，所述第二晶圆还包括控制区域，所述控制区域形成于所述第二晶圆的第三表面，所述控制区域和所述第一导电互连结构对应。

在一种实施例中，形成所述控制区域的步骤包括：形成晶体管结构，所述晶体管结构包括源极、漏极和栅极；形成第二导电互连结构，所述第二导电互连结构与所述源极、漏极或栅极连接。

在一种实施例中，所述第二导电互连结构包括至少两个第三导电互连层。

在一种实施例中，所述第三导电互连层包括第四导电插塞和第三导电线。

在一种实施例中，所述将所述第一晶圆和所述第二晶圆键合，包括：将所述第一晶圆的第二表面和所述第二晶圆的第三表面以面对面的方式键合，以使得所述第二电极与所述第三导电插塞连接。

在一种实施例中，所述将所述第一晶圆和所述第二晶圆键合，还包括：在惰性气体氛围中，使所述第一晶圆和所述第二晶圆的待键合表面接触，在温度300℃至400℃之间加热2h至4h。

在一种实施例中，在加热所述第一晶圆和所述第二晶圆时，向所述第一晶圆和所述第二晶圆施加压力以挤压所述第一晶圆和所述第二晶圆。

在一种实施例中，在形成所述第一导电互连结构后，所述第一导电互连结构与所述第一晶圆上的电容结构的所述第一电极连接，所述第一导电互连结构与所述第二晶圆上的控制区域中的所述第二导电互连结构连接。

在一种实施例中，所述第一导电互连结构的与所述第二导电互连结构连接的部分为插塞结构，所述第二导电互连结构的与所述第一导电互连结构连接的部分为导电线结构；或者，所述第一导电互连结构的与所述第二导电互连结构连接的部分为导电线结构，所述第二导电互连结构的与所述第一导电互连结构连接的部分为插塞结构；或者，所述第一导电互连结构的与所述第二导电互连结构连接的部分为导电线结构，所述第二导电互连结构的与所述第一导电互连结构连接的部分为导电线结构。

本发明实施例提供的技术方案可以包括以下有益效果：

本发明一种实施例中通过将第一晶圆和第二晶圆键合，得到一种堆叠晶圆结构的半导体结构，相比较现有技术，提高了半导体结构在晶圆上的密度，并且第一晶圆和第二晶圆可以同时生产，因而也提高了半导体结构的生产速度。

应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本发明。

附图说明

此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本发明的实施例，并与说明书一起用于解释本发明的原理。显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1示意性示出了本发明一个实施例中的半导体结构的制作方法的流程图；

图2a是本发明一个实施例中步骤S101的剖面示意图；

图2b是本发明另一个实施例中步骤S101的剖面示意图；

图3至图5是步骤S102至步骤S104的剖面示意图；

图6是去除第一晶圆的非电容区域的剖面示意图；

图7是形成第一介质层并在第一介质层中形成第二开孔后的剖面示意图；

图8a是本发明一种实施例中形成第一导电互连结构的剖面示意图；

图8b是本发明另一种实施例中形成第一导电互连结构的剖面示意图；

图9是本发明又一种实施例中形成第一导电互连结构的剖面示意图；

图10是本发明又一种实施例中形成第一导电互连结构的剖面示意图；

图11是本发明一种实施例中第一导电互连结构和第二导电互连结构的剖面示意图。

具体实施方式

现在将参考附图更全面地描述示例性实施方式。然而，示例性实施方式能够以多种形式实施，且不应被理解为限于在此阐述的范例；相反，提供这些实施例使得本发明将更加全面和完整，并将示例性实施方式的构思全面地传达给本领域的技术人员。图中相同的附图标记表示相同或类似的结构，因而将省略它们的详细描述。

虽然本说明书中使用相对性的用语，例如“上”“下”来描述图标的一个组件对于另一组件的相对关系，但是这些术语用于本说明书中仅出于方便，例如根据附图中所述的示例的方向。能理解的是，如果将图标的模块翻转使其上下颠倒，则所叙述在“上”的组件将会成为在“下”的组件。其他相对性的用语，例如“高”“低”“顶”“底”“左”“右”等也作具有类似含义。当某结构在其它结构“上”时，有可能是指某结构一体形成于其它结构上，或指某结构“直接”设置在其它结构上，或指某结构通过另一结构“间接”设置在其它结构上。

用语“一个”、“一”、“所述”用以表示存在一个或多个要素/组成部分/等；用语“包括”和“具有”用以表示开放式的包括在内的意思并且是指除了列出的要素/组成部分/等之外还可存在另外的要素/组成部分/等。

在相关技术的DRAM芯片制作方法中，在同一个晶圆上采用多个不同的工序进行DRAM芯片的制作时，由于不同部分的制作不能同时进行，造成生产过程时间较长。此外，采用平面工艺制造DRAM芯片时，单位面积晶圆上的器件数量较少。

本实施例通过堆叠半导体晶圆形成得堆叠晶圆结构，与常规平面工艺相比，具有更小的占用面积，实现性能提高。

本实施例提供一种半导体结构的制作方法，采用两个或者更多的晶圆进行键合，制作具有堆叠晶圆结构的DRAM芯片。两个或多个晶圆可以在不同的生产线上同时进行生产，并通过键合以及后道工序形成DRAM芯片，从而缩短生产时间。下面结合附图对本公开示例实施方式进行详细说明。

图1示意性示出了一实施例的半导体结构的制作方法的流程图，参考图1，本发明实施例提供的半导体结构的制作方法包括：

步骤S101，形成第一晶圆，第一晶圆包括电容区域，电容区域形成于第一晶圆的第一表面。

步骤S102，对与第一晶圆的第一表面相对的第二表面进行减薄。

步骤S103，形成第二晶圆，第二晶圆包括阵列区域，阵列区域形成于第二晶圆的第三表面。

步骤S104，将第一晶圆和第二晶圆键合形成堆叠晶圆结构，其中第一晶圆的第二表面朝向第二晶圆的第三表面，阵列区域和电容区域对应。

步骤S105，在堆叠晶圆结构上形成第一导电互连结构，以形成半导体结构。

本实施例形成的具有堆叠晶圆结构的DRAM芯片，相比于在平面结构上制作的DRAM芯片，增加了DRAM芯片在晶圆上的密度。

此外，组成堆叠晶圆结构的两个晶圆可以同时进行生产，之后进行键合，相比较采用平面结构时在一个晶圆上依次执行各种工序制作DRAM芯片，节省了生产时间，提高了生产效率。

在步骤S101后，剖面示意图如图2a所示。

如图2a所示，第一晶圆2100具有第一衬底210和电容220。

在图2a中，电容220的数量示例性的示出为两个，但在实际应用中并不局限于此。其中，电容220包括第一电极221、介电层222和第二电极223。第二电极223的截面为U形，U形的底部位于第一晶圆2100的内部。介电层222的截面为U形，介电层222位于第二电极223和第一电极221之间。第一电极221为柱状，第一电极221暴露于第一晶圆2100的第一表面230，即如图2a所示的第一晶圆2100的上表面。

在一实施例中，俯视第一晶圆2100的第一表面230时，电容220的形状呈圆形或方形，电容220的排列方式为四边形排列或者正六边形排列。本公开对俯视第一晶圆2100的第一表面230时电容220的形状以及排列方式不做限制。

这里，为了便于区分，将电容220聚集的区域称为电容区域250，其它区域称为非电容区域260。

在一实施例中，在步骤S101中，第一晶圆200的形成步骤包括：

提供第一衬底；

在第一衬底上预制备电容结构的电容区域位置形成至少一个第一开孔；

在至少一个第一开孔的内壁上形成第二电极；

在第二电极上依次形成介电层和第一电极，形成第一晶圆。

在另一实施例中，在步骤S101中，第一晶圆200的形成步骤还包括：在第一开孔的内壁上形成隔离层，隔离层位于第一开孔的内壁和第二电极之间。如图2b所示，电容220还包括隔离层224。其中，隔离层224的截面为U形。

在一实施例中，第一衬底210可以为硅衬底、锗衬底、氮化镓、砷化镓或其他半导体衬底材料。

第一开孔可由蚀刻工艺形成。例如，第一开孔的形成方法可以采用干法刻蚀、湿法刻蚀或其任意组合。在形成第一开孔后，通过沉积工艺依次形成如图2a所示的第二电极223、介电层222和第一电极221。或通过沉积工艺依次形成如图2b所示的隔离层224、第二电极223、介电层222和第一电极221。其中沉积工艺包括物理气相沉积和化学气相沉积。

其中，隔离层224的材料可以为氧化硅、氮化硅或氮氧化硅等绝缘材料中任一种或其任意组合。隔离层224可以隔离开第一衬底210中电容220，防止第二电极223与第一衬底210之间发生电泄漏。第一电极221和第二电极223的材料可以为氮化钛或金属材料，介电层222的材料可以为氧化锆、氧化铪、氧化铝、氧化锶或氧化钽等高介电常数材料之一或其任意组合。在一实施例中，第一电极221和第二电极223的材料可以相同或不同。

第二晶圆300的形成与第一晶圆200的形成可以同时在不同的机台和工艺段进行，这样可以节约DRAM芯片的生产时间。

如图2a和2b所示，第一晶圆的第二表面240即第一晶圆的下表面。

在步骤S102后，剖面示意图如图3所示。图3中以电容220包括隔离层224作为示例。对第一晶圆200的第二表面240(如图2b所示)进行减薄后，第一衬底210被减薄，截面为U形的隔离层224的底部被去除，截面为U形的第二电极223的底部暴露于第一晶圆200的第二表面。

在一实施例中，减薄第一晶圆200的第二表面240的方法包括化学机械研磨、干法刻蚀、湿法刻蚀或其任意组合。例如，先采用化学机械研磨，将第一衬底210磨削一部分衬底厚度，然后通过干法刻蚀或湿法刻蚀继续将第一衬底210减薄，以使截面为U形的隔离层224的底部被去除，截面为U形的第二电极223的底部暴露于第一晶圆200的第二表面。

也可以直接采用化学机械研磨、干法刻蚀或湿法刻蚀的方法，将第一衬底210减薄，以使截面为U形的隔离层224的底部被去除，截面为U形的第二电极223的底部暴露于第一晶圆200的第二表面。

该步骤为实现电容220与阵列区域的电连接做准备。

在步骤S103后，剖面示意图如图4所示。如图4所示，第二晶圆300包括第二衬底310，阵列区域350和控制区域360。阵列区域350和控制区域360形成于第二晶圆300的第三表面320，即如图4所示的第二晶圆300的上表面。

其中，阵列区域350包括位于沟道中的栅极结构321、电容插塞324、位线插塞322以及位于位线插塞322上方且与位线插塞322电连接的位线323。其中，沟道中的栅极结构321包括栅极和字线。第三导电插塞包括电容插塞324和位线插塞322。

控制区域360包括晶体管结构331，晶体管结构包括源极、漏极和栅极(图中未示出)，晶体管结构331上方具有第二导电互连结构，第二导电互连结构与源极、漏极或栅极连接，第二导电互连结构形成于第二晶圆300的第三表面320。如图4所示，第二导电互连结构形成于第二晶圆300的上表面，且第二导电互连结构与晶体管结构331电连接，第二导电互连结构包括第三导电线334、另一第三导电线334和第四导电插塞332。

在一实施例中，第二导电互连结构包括至少两个第三导电互连层，第三导电互连层包括第三导电线和第四导电插塞。

如图4所示，第二导电互连结构包括两个第三导电互连层，即包括第三导电线333与第四导电插塞332的一个第三导电互连层和包括第三导电线334与另一个第四导电插塞332的另一个第三导电互连层。但在实际应用中，并不局限于此，第二导电互连结构也可以包括两个以上第三导电互连层。

第三导电互连层之间或者第三导电互连层与晶体管结构331之间均通过第四导电插塞332连接。

例如，第三导电互连层之间通过第四导电插塞332连接，或第三导电互连层通过第四导电插塞332与晶体管结构331的源极、漏极或栅极连接。

采用包括两个以及两个以上第三导电互连层连接控制区域中的晶体管结构，相比较只有一个第三导电互连层与控制区域中的晶体管结构连接的平面布局技术，本实施例可以实现第三导电互连层与控制区域中晶体管结构连接的立体布局，这样可以减小控制区域中晶体管结构平面布局所占用的面积，给阵列区域等DRAM芯片内部结构提供了较大的布局空间，提高了DRAM芯片在晶圆上的密度，相应地能够提高单位面积上DRAM芯片的存储容量。

在一实施例中，第三导电互连层与控制区域中晶体管结构连接的立体布局中，第三导电线间的正投影有部分重叠。例如，第三导电线333的正投影与另一个第三导电线334有部分重叠。

在一实施例中，第二导电互连结构的材料可以为半导体导电材料、金属材料或金属合金中的一种或其任意组合。例如，第二导电互连结构中的第三导电线333、另一第三导电线334和第四导电插塞332的材料可以为多晶硅、铜、铝、钴、钨或金属合金。

此外，第二晶圆300的第三表面320即第二晶圆的上表面上还设置有第三介质层335。第三介质层335的材料可以为氧化物、氮化物、硅化物、碳化物或无定形碳之一或它们的任意组合。例如，第三介质层335的材料可以为氧化硅、氮化硅、氮氧化硅、碳氮化硅或无定形碳。

在步骤S103中，第二晶圆300的形成步骤包括：

提供第二衬底；

在第二衬底中形成有源区；

在有源区中形成栅极结构；

在有源区中形成第三导电插塞，以形成阵列区域。

如图4所示，其中，第三导电插塞包括位线插塞322和电容插塞324，位线插塞322形成于有源区中部上方，电容插塞324形成于有源区两端上方，电容插塞324暴露于第二晶圆300的第三表面320。

在一实施例中，第二衬底310可以为硅衬底、锗衬底、氮化镓、砷化镓或其他半导体衬底材料。

此外，还需要在第二晶圆300的第三表面320形成控制区域360，控制区域360和第一晶圆200的非电容区域260对应。

形成控制区域360的步骤包括：

形成晶体管结构，晶体管结构包括源极、漏极和栅极；

形成第二导电互连结构，第二导电互连结构与晶体管的源极、漏极或栅极连接。

第二晶圆300的形成与第一晶圆200的形成可以同时在不同的机台和工艺段进行，这样可以节约DRAM芯片的生产时间。

在步骤S104后，剖面示意图如图5所示。图5中以电容220包括隔离层224作为示例。如图5所示，第一晶圆200的第二表面240和第二晶圆300的第三表面320键合后，形成半导体结构400。在将第一晶圆200和第二晶圆300进行键合时，需要将第一晶圆200的第二表面240和第二晶圆300的第三表面320以面对面的方式键合，以使得第二电极223与第三导电插塞连接。具体地，将第一晶圆200和第二晶圆300键合时，第二电极223与第三导电插塞中的电容插塞324连接。这样，电容插塞324将电容220结构和阵列区域350电连接，形成DRAM芯片的存储单元结构。

在将第一晶圆200和第二晶圆300键合时，需要在惰性气体氛围中，使第一晶圆200和第二晶圆300的待键合表面接触，并在温度300℃至400℃之间加热2h至4h。

在一实施例中，在加热第一晶圆200和第二晶圆300时，向第一晶圆200和第二晶圆300施加压力以挤压第一晶圆200和第二晶圆300。

这里，惰性气体包括He、Ar、N2、Xe或它们的混合气体。

在将两个晶圆键合之前，首先需要通过对准工艺将两片晶圆上的待键合面互相对准，具体对准工艺中通过两片晶圆上的标记点来实现对准。

在施加外力或不施加外力的情况下对待键合晶圆进行加热，可以实现待键合晶圆表面的键合。

在将外力施加到接触的第一晶圆200和第二晶圆300，并在能够将两个结构键合到一起的条件下加热晶圆，来达到两个晶圆的键合时，借助于外力以挤压第一晶圆200和第二晶圆300可以使两个晶圆彼此紧密接触，工艺效果较好。

在一实施例中，加热温度可以为300℃，350℃，也可以为400℃。加热时间可以根据实际情况确定，一般选取2h至4h为宜。在一实施例中，加热时间可以为2h、3h或4h。

在一实施例中，在300～400℃下，两个晶圆暴露出的金属的表面会活化，再结晶形成金属键，使两片晶圆键合到一起。

在金属与金属之间键合时，两个晶圆表面介质层与介质层、介质层与硅衬底之间也会键合。例如在SiOx-SiOx或者SiOx-Si或者SiN-SiN或者SiCN-SiCN等之间，在加热以及外力施加于键合晶圆的条件下，会在键合面形成共价键，实现两个晶圆之间的键合。例如，在SiOx-SiOx或SiOx-Si待键合面接触时，会形成Si-O-Si共价键，从而实现晶圆之间的键合。

在一实施例中，晶圆外部暴露的金属表面会比晶圆表面的介质层或硅衬底表面低1nm至5nm，因为在经高温加热时，两个晶圆的金属都会热膨胀。如果没有这个高度差，两个晶圆上的金属键合后，两个晶圆之间会有间隙，这样堆叠后的晶圆应力较差。在两个晶圆上的金属表面与介质层表面设置预定的高度差后，两个晶圆之间不会有间隙。

例如，电容插塞324会比第二晶圆300上的第三介质层335所在的表面低1nm至5nm。

如图5所示，键合完成后的半导体结构400中，阵列区域350中每个存储单元包括两个电容220。

键合步骤使得第二晶圆300和第一晶圆200能够结合，并形成高密度互连的半导体结构400。

如图6所示，在将第一晶圆200和第二晶圆300键合后，还需要去除所述第一晶圆200的部分或全部非电容区域260；并在去除所述第一晶圆的非电容区域260后形成的半导体结构400的第四表面上形成第一导电互连结构。

如图6所示，第四表面指的是半导体结构400的上表面。去除所述第一晶圆200的部分非电容区域260指的是去除非电容区域260的一部分后，电容区域250中电容220结构中的隔离层224侧壁不暴露出来。去除所述第一晶圆200的全部非电容区域260指的是去除非电容区域260的全部分后，电容区域250中电容220结构中的隔离层224侧壁暴露出来。

在一实施例中，去除第一晶圆200的部分或全部非电容区域260的方法可以为干法刻蚀、湿法刻蚀或其任意组合。

如图6所示，蚀刻去除第一晶圆200的非电容区域260后，半导体结构400上出现缺口480。在该缺口480处逐层沉积介质层材料、插塞材料和导电线材料后，就可以形成第一导电互连结构，实现与控制区域360以及与晶圆外部的连接。

在形成第一导电互连结构后，第一导电互连结构与第一晶圆200上的电容220结构的第一电极221连接，第一导电互连结构与第二晶圆300上的控制区域360中的第二导电互连结构连接。

具体的，如图7和图8a所示，图7和图8a中，电容220包括隔离层224。在蚀刻第一晶圆的部分或全部非电容区域260后形成的缺口480处形成一个第一介质层440后，在该第一介质层440中形成第二开孔450。通过物理气相沉积或化学气相沉积等方式在第二开孔450内沉积导电材料，可以形成第二导电插塞431。这里，在形成第二开孔450的过程中，除了需要去除第一介质层440的一部分，还需要去除第二晶圆300上第三介质层335的一部分，以使第二导电互连结构暴露出来，以形成该第二开孔450。

之后，依次形成第二导电线430，另一第二导电插塞431，另一第二导电线430，第一导电插塞411和第一导电线410，得到如图8a所示的具有堆叠晶圆结构的半导体结构400。

在步骤S105后，剖面示意图如图8a所示。

在一实施例中，第一导电互连结构包括第一导电互连层和第二导电互连层。这里，第一导电互连层的数量和第二导电互连层的数量均可以为一个、两个或多个。

如图8a所示，第一导电互连层包括第一导电插塞411和第一导电线410，第二导电互连层包括两个第二导电插塞431和两个第二导电线430，在去除第一晶圆的非电容区域后形成的堆叠晶圆结构的第四表面上形成第一导电互连结构，先形成第二导电互连层，再形成第一导电互连层。

其中，在形成第二导电互连层时，首先在去除第一晶圆200的非电容区域260后形成的缺口480处形成至少一个第一介质层440，各第一介质层440中具有至少一个第二导电插塞431；再在各第一介质层440上形成一个第二导电线430，以形成第二导电互连层。

在形成第一导电互连层时，首先在第二导电线430和第一晶圆200的第一表面上形成第二介质层；再在第二介质层中形成第一导电插塞411；最后在第二介质层上形成第一导电线410，以形成第一导电互连层。

在一实施例中，第一导电互连层与第一晶圆上的电容结构的第一电极连接，第二导电互连层与第二晶圆上的控制区域中的第二导电互连结构连接。例如，第一导电互连层中第一导电线410通过第一导电插塞411与第一晶圆200上的电容220结构的第一电极221连接，第二导电互连层中第二导电线430通过第二导电插塞431与第二晶圆300上的第二导电互连结构连接。

在一实施例中，第一介质层的材料和第二介质层的材料可以相同或不同。

在另一实施例中，如图8b所示的具有堆叠晶圆结构的半导体结构4100，电容220不包括隔离层224。第一导电互连层包括第一导电线410，第二导电互连层包括两个第二导电插塞431和一个第二导电线430。在去除第一晶圆的非电容区域后形成的堆叠晶圆结构的第四表面上形成第一导电互连结构，先形成第二导电互连层，再形成第一导电互连层。

结合图7和图8b所示，在蚀刻第一晶圆的部分或全部非电容区域260后形成的缺口480处形成一个第一介质层440后，在该第一介质层440中形成第二开孔450。通过物理气相沉积或化学气相沉积等方式在第二开孔450内沉积导电材料，可以形成第二导电插塞431。之后，依次形成第二导电线430，另一第二导电插塞431和第一导电线410，得到如图8b所示的具有堆叠晶圆结构的半导体结构4100。其中，电容220的第二电极223与第一衬底210连接，第一导电互连结构的第一导电线410与第一衬底210连接。第一衬底210可以为硅晶圆衬底或其他半导体材料衬底。

可选的，形成半导体结构400的方法还包括：向第一衬底210进行掺杂。掺杂的目的是增加第一衬底210的导电率，掺杂的离子不做限制，如硼离子，砷离子，磷离子等。掺杂的步骤实施的时间不做限制，可以在形成第一晶圆200的时候进行，如在形成电容220之前对第一衬底210进行掺杂，也可以在键合之后形成的堆叠晶圆结构上利用光刻工艺定义掺杂的区域，对第一衬底210进行掺杂。利用掺杂后第一衬底210自身的导电性能，将电容220的第二电极223相连，便于给予相同的电位，例如第一衬底210通过第一导电线410与零电位相连，使得第一衬底210中的电容220都能储存相同的电荷量。此方法可以大大减少工艺步骤，节约成本，同时节约半导体结构400所占的空间。

在另一实施例中，如图9所示的半导体结构500中，图9中以电容220包括隔离层224作为示例，第一导电互连层包括第一导电插塞411和第一导电线410，第二导电互连层包括一个第二导电插塞431和一个第二导电线430。

其中，在形成第二导电互连层时，首先在去除第一晶圆200的非电容区域260后形成的缺口480处形成一个第一介质层440，在第一介质层440中形成一个第二导电插塞431；再在该第一介质层440上形成一个第二导电线430，以形成第二导电互连层。

在本公开又一种实施例中，如图10所示的半导体结构600中，图10中以电容220包括隔离层224作为示例，第一导电互连层包括第一导电插塞411和第一导电线410，第二导电互连层包括一个第二导电插塞431。

在形成如图10所示的第一导电互连结构时，在去除第一晶圆200的非电容区域260后形成的缺口480处和第一晶圆200的第一表面上形成第一介质层440；

在第一介质层440中形成第一导电插塞411和第二导电插塞431；

在第一介质层440上形成第一导电线410，以形成第一导电互连结构。

这里，第一导电互连层中第一导电线410通过第一导电插塞411与第一晶圆200上的电容220结构的第一电极221连接，第二导电互连层中第二导电插塞431将第一导电线410与第二晶圆300上控制区域360中的第二导电互连结构连接。

在一实施例中，第一介质层和第二介质层的材料可以为氧化物、氮化物、硅化物、碳化物或无定形碳之一或它们的任意组合。例如，第一介质层和第二介质层的材料可以为氧化硅、氮化硅、氮氧化硅、碳氮化硅或无定形碳。

在一实施例中，第一导电互连结构的材料可以为半导体导电材料、金属材料或金属合金中的一种或其任意组合。例如，第一导电互连结构中的第一导电线410、第二导电线430、第一导电插塞411和第二导电插塞431可以为多晶硅、铜、铝、钴、钨或金属合金。

在一实施例中，在形成第一导电互连结构后，第一导电互连结构与第一晶圆200上的电容220结构的第一电极221连接，第一导电互连结构与第二晶圆300上的控制区域360对应，并且第一导电互连结构与第二晶圆300上的控制区域360连接。具体地，第一导电互连结构与第一晶圆200上的电容220结构的第一电极221连接，并且第一导电互连结构与第二晶圆300上的控制区域360中的第二导电互连结构连接。

在一实施例中，第一导电互连结构的与第二导电互连结构连接的部分为插塞结构，第二导电互连结构的与第一导电互连结构连接的部分为导电线结构；或者，第一导电互连结构的与第二导电互连结构连接的部分为导电线结构，第二导电互连结构的与第一导电互连结构连接的部分为插塞结构；或者，第一导电互连结构的与第二导电互连结构连接的部分为导电线结构，第二导电互连结构的与第一导电互连结构连接的部分为导电线结构。

结合图4和图8a所示，第一导电互连结构的最下层为第二导电插塞431，第二导电互连结构的最上层为第三导电线333，第二导电插塞431和第三导电线333连接。

此外，还存在第一导电互连结构的最下层为导电线结构，第二导电互连结构的最上层为导电插塞结构的情况，这时候，第一导电互连结构的最下层的导电线结构，与第二导电互连结构的最上层的导电插塞结构连接。

具体地，如图11所示，半导体结构700中以电容220包括隔离层224作为示例，第一导电互连结构包括第四导电线720，第四导电线720位于第一晶圆200的第二表面的一侧；第二导电互连结构包括第五导电线710，第五导电线710位于第二晶圆300的第三表面的一侧；第四导电线720与第五导电线710连接。

采用导电线和导电线连接的方式实现晶圆间的连接时，可以增大连接的工艺窗口，降低制作难度。

本公开实施例所提供的半导体结构的制作方法中，通过将第一晶圆和第二晶圆键合，得到一种堆叠晶圆结构的半导体结构，相比较现有技术，提高了半导体结构在晶圆上的密度，并且第一晶圆和第二晶圆可以同时生产，因而也提高了半导体结构的生产速度。

本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本发明的其它实施方案。本申请旨在涵盖本发明的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本发明的一般性原理并包括本发明未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本发明的真正范围和精神由下面的权利要求指出。

应当理解的是，本发明并不局限于上面已经描述并在附图中示出的精确结构，并且可以在不脱离其范围进行各种修改和改变。本发明的范围仅由所附的权利要求来限制。

Claims (20)

1.一种半导体结构的制作方法，其特征在于，包括：

形成第一晶圆，所述第一晶圆包括电容区域，所述电容区域形成于所述第一晶圆的第一表面；

对与所述第一晶圆的第一表面相对的第二表面进行减薄；

形成第二晶圆，所述第二晶圆包括阵列区域，所述阵列区域形成于所述第二晶圆的第三表面；

将所述第一晶圆和所述第二晶圆键合形成堆叠晶圆结构，其中所述第一晶圆的第二表面朝向所述第二晶圆的第三表面，所述阵列区域和所述电容区域对应；

在所述堆叠晶圆结构上形成第一导电互连结构，以形成所述半导体结构。

2.根据权利要求1所述的方法，其特征在于，所述第一晶圆还包括非电容区域，在所述堆叠晶圆结构上形成第一导电互连结构包括：

去除所述第一晶圆的部分或全部非电容区域；

在去除所述第一晶圆的非电容区域后形成的堆叠晶圆结构的第四表面上形成第一导电互连结构。

3.根据权利要求2所述的方法，其特征在于，所述第一导电互连结构包括至少一个第一导电互连层和第二导电互连层。

4.根据权利要求3所述的方法，其特征在于，第一导电互连层包括第一导电插塞和第一导电线，第二导电互连层包括第二导电插塞，所述在去除所述第一晶圆的非电容区域后形成的堆叠晶圆结构的第四表面上形成第一导电互连结构，包括：

在去除所述第一晶圆的非电容区域后形成的缺口处和所述第一晶圆的第一表面上形成第一介质层；

在所述第一介质层中形成第一导电插塞和第二导电插塞；

在所述第一介质层上形成第一导电线，以形成所述第一导电互连结构。

5.根据权利要求3所述的方法，其特征在于，第一导电互连层包括第一导电插塞和第一导电线，第二导电互连层包括至少一个第二导电插塞和至少一个第二导电线，所述在去除所述第一晶圆的非电容区域后形成的堆叠晶圆结构的第四表面上形成第一导电互连结构，包括：

在去除所述第一晶圆的非电容区域后形成的缺口处形成至少一第一介质层，各所述第一介质层中具有至少一个第二导电插塞；

在各所述第一介质层上形成至少一个第二导电线，以形成所述第二导电互连层；

在所述第二导电线和所述第一晶圆的第一表面上形成第二介质层；

在所述第二介质层中形成第一导电插塞；

在所述第二介质层上形成第一导电线，以形成所述第一导电互连层。

6.根据权利要求4或5所述的方法，其特征在于，所述形成第一晶圆的步骤包括：

提供第一衬底；

在所述第一衬底上预制备电容结构的电容区域位置形成至少一个第一开孔；

在所述至少一个第一开孔的内壁上形成第二电极；

在所述第二电极上依次形成介电层和第一电极，以形成所述电容结构，所述电容结构的至少一个第一电极暴露于所述第一晶圆的第一表面。

7.根据权利要求6所述的方法，其特征在于，所述形成第一晶圆的步骤还包括：

在所述第一开孔的内壁上形成隔离层，所述隔离层位于所述第一开孔的内壁和所述第二电极之间。

8.根据权利要求6所述的方法，其特征在于，第一导电互连层包括第一导电线，第二导电互连层包括第二导电插塞和第二导电线，所述电容结构的第二电极与所述第一衬底连接，所述第一导电线与所述第一衬底连接。

9.根据权利要求8所述的方法，其特征在于，还包括：

向所述第一衬底进行掺杂。

10.根据权利要求7所述的方法，其特征在于，所述对与所述第一晶圆的第一表面相对的第二表面进行减薄，包括：

减薄所述第一晶圆的第二表面，以使得所述电容结构的第二电极暴露于减薄后的所述第一晶圆的第二表面。

11.根据权利要求10所述的方法，其特征在于，所述形成第二晶圆的步骤包括：

提供第二衬底；

在所述第二衬底中形成有源区；

在所述有源区中形成栅极结构；

在所述有源区中形成第三导电插塞，所述第三导电插塞包括位线插塞和电容插塞，所述位线插塞形成于所述有源区中部上方，所述电容插塞形成于所述有源区两端上方，所述电容插塞暴露于所述第二晶圆的第三表面，形成所述阵列区域。

12.根据权利要求11所述的方法，其特征在于，所述第二晶圆还包括控制区域，所述控制区域形成于所述第二晶圆的第三表面，所述控制区域和所述第一导电互连结构对应。

13.根据权利要求12所述的方法，其特征在于，形成所述控制区域的步骤包括：

形成晶体管结构，所述晶体管结构包括源极、漏极和栅极；

形成第二导电互连结构，所述第二导电互连结构与所述源极、漏极或栅极连接。

14.根据权利要求13所述的方法，其特征在于，所述第二导电互连结构包括至少两个第三导电互连层。

15.根据权利要求14所述的方法，其特征在于，所述第三导电互连层包括第四导电插塞和第三导电线。

16.根据权利要求15所述的方法，其特征在于，所述将所述第一晶圆和所述第二晶圆键合，包括：

将所述第一晶圆的第二表面和所述第二晶圆的第三表面以面对面的方式键合，以使得所述第二电极与所述第三导电插塞连接。

17.根据权利要求16所述的方法，其特征在于，所述将所述第一晶圆和所述第二晶圆键合，还包括：

在惰性气体氛围中，使所述第一晶圆和所述第二晶圆的待键合表面接触，在温度300℃至400℃之间加热2h至4h。

18.根据权利要求17所述的方法，其特征在于，在加热所述第一晶圆和所述第二晶圆时，向所述第一晶圆和所述第二晶圆施加压力以挤压所述第一晶圆和所述第二晶圆。

19.根据权利要求18所述的方法，其特征在于，在形成所述第一导电互连结构后，所述第一导电互连结构与所述第一晶圆上的电容结构的所述第一电极连接，所述第一导电互连结构与所述第二晶圆上的控制区域中的所述第二导电互连结构连接。

20.根据权利要求19所述的方法，其特征在于，

所述第一导电互连结构的与所述第二导电互连结构连接的部分为插塞结构，所述第二导电互连结构的与所述第一导电互连结构连接的部分为导电线结构；

或者，所述第一导电互连结构的与所述第二导电互连结构连接的部分为导电线结构，所述第二导电互连结构的与所述第一导电互连结构连接的部分为插塞结构；

或者，所述第一导电互连结构的与所述第二导电互连结构连接的部分为导电线结构，所述第二导电互连结构的与所述第一导电互连结构连接的部分为导电线结构。

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