CN114695353B - 半导体结构及其形成方法 - Google Patents

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Abstract

本发明涉及一种半导体结构及其形成方法。所述半导体结构包括：衬底；第一晶体管，包括位于所述衬底内的第一沟道区域、以及位于所述衬底表面的第一端，所述第一端用于与第一类型存储单元连接；第二晶体管，包括位于所述衬底内的第二沟道区域、以及位于所述衬底表面的第二端，所述第二端用于与第二类型存储单元连接，所述第一沟道区域与所述第二沟道区域的面积不同。本发明能够达到将所述第一晶体管的制造工艺与所述第二晶体管的制造工艺兼容的效果，简化了半导体结构的制造方法，有助于提高存储器中具有所述第一晶体管和/或所述第二晶体管的存储单元的集成密度，并缩小存储单元的尺寸，提高了存储器的性能。

Description

半导体结构及其形成方法
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种半导体结构及其形成方法。
背景技术
动态随机存储器(Dynamic Random Access Memory，DRAM)是计算机等电子设备中常用的半导体装置，其由多个存储单元构成，每个存储单元通常包括晶体管和电容器。所述晶体管的栅极与字线电连接、源极与位线电连接、漏极与电容器电连接，字线上的字线电压能够控制晶体管的开启和关闭，从而通过位线能够读取存储在电容器中的数据信息，或者将数据信息写入到电容器中。
磁性随机存储器(Magnetic Random Access Memory，MARM)是基于硅基互补氧化物半导体(CMOS)与磁性隧道结(Megnetic Tuning Junction，MTJ)技术的集成，是一种非易失性的存储器，它拥有静态随机存储器的高速读写能力、以及动态随机存储器的高集成度。所述磁性隧道结通常包括固定层、隧穿层和自由层。在磁性随机存储器正常工作时，自由层的磁化方向可以改变，而固定层的磁化方向保持不变。磁性随机存储器的电阻与自由层和固定层的相对磁化方向有关。当自由层的磁化方向相对于固定层的磁化方向发生改变时，磁性随机存储器的电阻值相应改变，对应于不同的存储信息。
为了提高存储器的存储密度，并缩小存储单元的尺寸，埋入式字线(Buried WordLine，BWL)在DRAM中已被广泛使用。但是，为了避免漏电流现象的发生，具有埋入式字线结构的DRAM需要采用相对较小的驱动电流进行晶体管驱动。然而，MARM由于需要确保MTJ开关的启动，因而需要使用相对较大的驱动电流进行晶体管驱动。由于DRAM的驱动电流与MARM的驱动电流在大小上存在差别，因而，当前无法在MARM中实现埋入式字线结构，从而限制了MARM存储密度的增大以及存储单元尺寸的缩小。
因此，如何提高存储器的性能，从而扩展存储器的应用领域，是当前亟待解决的技术问题。
发明内容
本发明提供一种半导体结构及其形成方法，用于解决现有的存储器的性能相对较差的问题，以扩展存储器的应用领域。
为了解决上述问题，本发明提供了一种半导体结构，包括：
衬底；
第一晶体管，包括位于所述衬底内的第一沟道区域、以及位于所述衬底表面的第一端，所述第一端用于与第一类型存储单元连接；
第二晶体管，包括位于所述衬底内的第二沟道区域、以及位于所述衬底表面的第二端，所述第二端用于与第二类型存储单元连接，所述第一沟道区域与所述第二沟道区域的面积不同。
可选的，还包括：
第一栅极，位于所述第一沟道区域包围的第一栅极槽中；
第二栅极，位于所述第二沟道区域包围的第二栅极槽中。
可选的，
所述第一栅极在所述衬底内部的延伸深度大于所述第二栅极在所述衬底内部的延伸深度。
可选的，还包括：
有源区，多个所述有源区在所述衬底内部呈阵列排布；
浅沟槽隔离结构，位于相邻的所述有源区之间；
所述浅沟槽隔离结构的高度为H，所述第一栅极在所述衬底内部的延伸深度大于或者等于0.5H，所述第二栅极在所述衬底内部的延伸深度小于0.5H。
可选的，所述第二栅极在所述衬底内部的延伸深度为小于0.5H且大于或者等于0.1H。
可选的，多个所述有源区中具有至少一个第一有源区；所述第一有源区具有两个所述第一晶体管；
两个所述第一晶体管分布于所述第一有源区延伸方向的相对两侧，位于所述第一有源区中的两个所述第一晶体管具有第一公共端。
可选的，多个所述有源区中具有至少一个第二有源区；所述第二有源区具有两个所述第二晶体管；
两个所述第二晶体管分布于所述第二有源区延伸方向的相对两侧，位于所述第二有源区中的两个所述第二晶体管具有第二公共端。
可选的，多个所述有源区中具有至少一个第三有源区；所述第三有源区具有一个第一晶体管和一个第二晶体管；
所述第一晶体管和所述第二晶体管分布于所述第三有源区延伸方向的相对两侧，位于所述第三有源区中的所述第一晶体管和所述第二晶体管具有第三公共端。
可选的，还包括多条沿第一方向延伸的字线；
多个所述第三有源区在所述衬底内部呈阵列排布，所述第三有源区沿第二方向延伸，且所述第二方向相对于所述第一方向倾斜一预设角度。
可选的，在沿所述第二方向上，相邻的两个所述第三有源区中的一个所述第三有源区中的所述第一晶体管与另一个所述第三有源区中的所述第二晶体管相对设置。
可选的，一个所述第三有源区与两条相邻的所述字线交叠；
位于同一所述第三有源区内的所述第一晶体管和所述第二晶体管分别与两条所述字线对应。
可选的，在沿所述第一方向上，相邻的两个第三有源区中的一个所述第三有源区中的所述第一晶体管与另一个所述第三有源区中的所述第二晶体管与同一条所述字线对应。
可选的，所述第一栅极在所述衬底内部的延伸深度的范围为0.6H-0.8H；所述第二栅极在所述衬底内部的延伸深度的范围为0.3H-0.4H。
可选的，在沿所述第一方向上，
相邻的两个所述第三有源区相互靠近的端部均为所述第一晶体管或者均为所述第二晶体管。
可选的，在沿所述第一方向上，
多个所述第三有源区的所述第一晶体管或所述第二晶体管均连接同一个所述字线。
可选的，所述第一栅极在所述衬底内部的延伸深度的范围为0.6H-0.8H；所述第二栅极在所述衬底内部的延伸深度的范围为0.2H-0.3H。
可选的，
所述第一类型存储单元包括电容存储单元、电阻存储单元、磁存储单元、相变存储单元和铁电存储单元中的任一种；
所述第二类型存储单元包括电容存储单元、电阻存储单元、磁存储单元、相变存储单元和铁电存储单元中的任一种；
所述第一类型存储单元与所述第二类型存储单元的存储类型不同。
可选的，
所述第一类型存储单元为电容存储单元；
所述第二类型存储单元为磁存储单元。
为了解决上述问题，本发明还提供了一种半导体结构的形成方法，包括如下步骤：
提供衬底；
形成第一晶体管和第二晶体管，所述第一晶体管包括位于所述衬底内的第一沟道区域、以及位于所述衬底表面的第一端，所述第一端用于与第一类型存储单元连接，所述第二晶体管包括位于所述衬底内的第二沟道区域、以及位于所述衬底表面的第二端，所述第二端用于与第二类型存储单元连接，所述第一沟道区域与所述第二沟道区域的面积不同。
可选的，所述形成第一晶体管和第二晶体管的具体步骤包括：
在所述衬底中形成有源区；
分别在所述有源区中形成所述第一沟道区域包围的第一栅极槽和所述第二沟道区域包围的第二栅极槽，所述第一栅极槽的深度大于所述第二栅极槽的深度，所述有源区被所述第一栅极槽和所述第二栅极槽分割成所述第一端、所述第二端以及所述第一端和所述第二端之间的公共端；
填充栅极材料于所述第一栅极槽和所述第二栅极槽，形成第一栅极和第二栅极。
可选的，所述多个有源区呈阵列排布，相邻所述有源区之间通过浅沟槽隔离结构相互隔离；
所述浅沟槽隔离结构的高度为H，所述第一栅极槽的深度大于或者等于0.5H，所述第二栅极槽的深度小于0.5H。
可选的，所述半导体结构的形成方法还包括如下步骤：
刻蚀所述有源区，于所述有源区延伸方向的相对两侧分别形成所述第一栅极槽和所述第二栅极槽；
填充栅极材料于所述有源区内的所述第一栅极槽和所述第二栅极槽内，形成所述第一栅极和所述第二栅极。
可选的，还包括：形成穿过所述有源区并沿第一方向延伸的多条字线；
多个所述有源区在所述衬底内部呈阵列排布，所述有源区沿第二方向延伸，且所述第二方向相对于所述第一方向倾斜一预设角度。
可选的，在沿所述第二方向上，相邻的两个所述有源区中的一个所述有源区中的所述第一晶体管与另一个所述有源区中的所述第二晶体管相对设置。
可选的，在沿所述第二方向上，相邻的两个所述有源区中的所述第一晶体管或所述第二晶体管分别相对设置。
可选的，在沿所述第一方向上，多个有源区的所述第一晶体管或所述第二晶体管均与同一个所述字线对应。
可选的，
所述第一类型存储单元包括电容存储单元、电阻存储单元、磁存储单元、相变存储单元和铁电存储单元中的任一种；
所述第二类型存储单元包括电容存储单元、电阻存储单元、磁存储单元、相变存储单元和铁电存储单元中的任一种；
所述第一类型存储单元与所述第二类型存储单元的存储类型不同。
可选的，
所述第一类型存储单元为电容存储单元；
所述第二类型存储单元为磁存储单元。
本发明提供的半导体结构及其形成方法，通过在半导体结构中同时设置用于与第一类型存储单元连接的第一晶体管、以及用于与第二类型存储单元连接的第二晶体管，所述第一晶体管的第一沟道区域和所述第二晶体管的第二沟道区域均位于所述衬底内部，且限定所述第一晶体管的所述第一沟道区域的面积与所述第二晶体管的所述第二沟道区域的面积不同，从而能够达到将所述第一晶体管的制造工艺与所述第二晶体管的制造工艺兼容的效果，简化了半导体结构的制造方法。并且，能够确保所述第一晶体管的驱动电流不同于所述第二晶体管的驱动电流，有助于提高存储器中具有所述第一晶体管和/或所述第二晶体管的存储单元的集成密度，并缩小存储单元的尺寸，提高了存储器的性能，为扩展存储器的应用领域奠定了基础。
附图说明
附图1是本发明具体实施方式中半导体结构的示意图；
附图2是本发明具体实施方式中多个第一有源区的排布方式结构示意图；
附图3是本发明具体实施方式中多个第二有源区的排布方式结构示意图；
附图4是本发明具体实施方式中多个第三有源区的排布方式结构示意图；
附图5是本发明另一具体实施方式中多个第三有源区的排布方式结构示意图；
附图6是本发明具体实施方式中半导体结构的形成方法流程图。
具体实施方式
下面结合附图对本发明提供的半导体结构及其形成方法的具体实施方式做详细说明。
本具体实施方式提供了一种半导体结构，附图1是本发明具体实施方式中半导体结构的示意图。如图1所示，本具体实施方式提供的半导体结构，包括：
衬底10；
第一晶体管T1，包括位于所述衬底10内的第一沟道区域C1、以及位于所述衬底10表面的第一端112，所述第一端112用于与第一类型存储单元15连接；
第二晶体管T2，包括位于所述衬底10内的第二沟道区域C2、以及位于所述衬底10表面的第二端122，所述第二端122用于与第二类型存储单元17连接，所述第一沟道区域C1与所述第二沟道区域C2的面积不同。
具体来说，如图1所示，所述衬底10可以是但不限于硅衬底，本具体实施方式以所述衬底10为硅衬底为例进行说明。在其他示例中，所述衬底10可以为氮化镓、砷化镓、碳化镓、碳化硅或SOI等半导体衬底。所述衬底10中还具有呈阵列排布的多个有源区，相邻所述有源区之间通过浅沟槽隔离结构13相互隔离。所述第一晶体管T1与所述第二晶体管T2可以位于同一有源区内，也可以位于不同的有源区内，本领域技术人员可以根据实际需要进行设置。
所述第一晶体管T1的所述第一沟道区域C1与所述第二晶体管T2的第二沟道区域C2可以均位于所述衬底10内部，因此，在形成所述第一晶体管T1和所述第二晶体管T2的过程中，可以通过刻蚀所述衬底10，同步形成所述第一沟道区域C1和所述第二沟道区域C2，实现所述第一晶体管T1与所述第二晶体管T2制程工艺的兼容，而且有助于提高存储器中具有所述第一晶体管T1和/或所述第二晶体管T2的存储单元的集成密度，并缩小存储单元的尺寸。同时，通过在同一个所述半导体结构(例如存储器)中集成所述第一晶体管T1和所述第二晶体管T2，并限定所述第一晶体管T1的所述第一沟道区域C1的面积与所述第二晶体管T2的所述第二沟道区域C2的面积不同，达到所述第一晶体管T1的驱动电流不同于所述第二晶体管T2的驱动电流的效果，从而实现所述第一晶体管T1与所述第二晶体管T2性能的互补，提高存储器的性能，为扩展存储器的应用领域奠定基础。
所述衬底10内部可以具有由p型离子掺杂形成的P阱区101；所述第一晶体管的所述第一端112和所述第二晶体管的所述第二端122可以相应均为n型离子掺杂形成的源极或漏极。若所述第一晶体管T1的所述第一端112为漏极，则所述第一晶体管T1的另一端为源极，所述第一晶体管T1的所述源极和所述漏极之间的区域为所述第一晶体管T1的第一沟道区域C1；若所述第二晶体管T2的第二端122为漏极，则所述第二晶体管T2的另一端为源极，所述第二晶体管T2的所述源极和所述漏极之间的区域为所述第二晶体管T2的第二沟道区域C2。具体的，如图1所示，所述第一晶体管T1和所述第二晶体管T2具有公共端16，所述公共端16可以为所述第一晶体管T1和所述第二晶体管T2的共有源极，所述公共端16和所述第一端112之间的衬底表面区域为所述第一晶体管T1的所述第一沟道区域C1，所述公共端16和所述第二端122之间的衬底表面区域为所述第二晶体管T2的所述第二沟道区域C2。所述第一沟道区域C1和所述第二沟道区域C2可以具有一定的厚度，即所述衬底表面区域可以包含一定厚度的衬底内部区域，所述厚度可以通过调整离子掺杂条件进行调节。所述第一沟道区域C1的面积可以为所述第一沟道区域C1在所述衬底10上的表面积；所述第二沟道区域C2的面积可以为所述第二沟道区域C2在所述衬底10上的表面积；如图1所述，所述第一沟道区域C1在所述衬底10上为U形，所述第一沟道区域C1的面积可以为所述U形的底部面积和所述U形的侧壁面积之和。同理，所述第二沟道区域C2在所述衬底10上U形，所述第二沟道区域C2的面积可以为所述U形的底部面积和所述U形的侧壁面积之和。
可选的，所述衬底10内部可以具有由N型离子掺杂形成的N阱区101；所述第一晶体管T1的所述第一端112和所述第二晶体管T2的所述第二端122可以相应均为p型离子掺杂形成的源极或漏极。
可选的，所述半导体结构还包括：
第一栅极111，位于所述第一沟道区域C1包围的第一栅极槽114中；
第二栅极121，位于所述第二沟道区域C2包围的第二栅极槽124中。
具体来说，如图1所示，所述第一沟道区域C1包围第一栅极槽114，所述第一栅极槽114的侧壁表面覆盖第一栅极绝缘层113，所述第一栅极111填充于所述第一栅极槽114内并覆盖所述第一栅极绝缘层113表面。所述第二沟道区域C2包围第二栅极槽124，所述第二栅极槽124的侧壁表面覆盖第二栅极绝缘层123，所述第二栅极121填充于所述第二栅极槽124内并覆盖所述第二栅极绝缘层123表面。所述第一栅极槽114、所述第一栅极绝缘层113、所述第一栅极111可以分别与所述第二栅极槽124、所述第二栅极绝缘层123、所述第二栅极121同步形成，以简化半导体结构的制造工序。
可选的，所述第一栅极111在所述衬底10内部的延伸深度H1大于所述第二栅极121在所述衬底10内部的延伸深度H2。
具体来说，可以通过将所述第一栅极111在所述衬底10内部的延伸深度H1设置为大于所述第二栅极121在所述衬底10内部的延伸深度H2，达到使得所述第一沟道区域C1的面积大于所述第二沟道区域C2的面积的效果。还可以通过调整所述第一栅极111和所述第二栅极121的相对宽度，达到使得所述第一沟道区域C1的面积大于所述第二沟道区域C2的面积的效果。或者，同时调整所述第一栅极111和所述第二栅极121的相对宽度、以及所述第一栅极111和所述第二栅极121在所述衬底10内的相对深度，达到使得所述第一沟道区域C1的面积大于所述第二沟道区域C2的面积的效果。所述第一栅极111的宽度可以为所述第一栅极111在垂直其延伸方向上并平行所述衬底10表面方向上的长度；所述第二栅极121的宽度可以为所述第二栅极121在垂直其延伸方向上并平行所述衬底10表面方向上的长度。可以理解的是，第一栅极111可以为字线22位于有源区的第一晶体管T1上的部分；第二栅极121可以为字线22位于有源区的第二晶体管T2上的部分；具体的，如图4或图5所示，衬底10包括多个第三有源区25和第三有源区25之间的浅沟槽隔离结构，字线22穿过多个第三有源区25和第三有源区25之间的浅沟槽隔离结构，字线22和第三有源区23交叠的部分可以为第一栅极111或第二栅极121。具体的，字线22和第三有源区25的第一晶体管T1交叠的部分为第一栅极111，字线22和第三有源区25的第二晶体管T2交叠的部分为第二栅极121。
可选的，所述半导体结构还包括：
有源区，多个所述有源区在所述衬底10内部呈阵列排布；
浅沟槽隔离结构13，位于相邻的所述有源区之间；
所述浅沟槽隔离结构13的高度为H，所述第一栅极111在所述衬底10内部的延伸深度H1大于或者等于0.5H，所述第二栅极121在所述衬底10内部的延伸深度H2小于0.5H。
可选的，所述第二栅极121在所述衬底10内部的延伸深度H2为小于0.5H且大于或者等于0.1H。
具体来说，所述浅沟槽隔离结构13自所述衬底10内部延伸至所述衬底10外部，即所述浅沟槽隔离结构13的底面位于所述衬底10内部、顶面齐平或凸出或低于所述衬底10的表面。以所述浅沟槽隔离结构13的高度H(在沿垂直于所述衬底10表面的方向上的高度)为参照标准，将所述第一栅极111在所述衬底10内部的延伸深度H1设置为大于或者等于0.5H，所述第二栅极121在所述衬底10内部的延伸深度H2设置为小于0.5H且大于或者等于0.1H，同时，使得所述第一栅极111的宽度与所述第二栅极121的宽度相等，能更明显的增大所述第二晶体管T2的驱动电流。例如，当所述第二栅极121在所述衬底10内部的延伸深度为0.1H时，所述第二晶体管的驱动电流能增大20％(相对于延伸深度为0.5H时的第二晶体管T2驱动电流)。当所述第二栅极121在所述衬底10内部的延伸深度小于0.1H时，会造成严重的短沟道效应，降低所述第二晶体管T2的性能。
可选的，多个所述有源区中具有至少一个第一有源区23；所述第一有源区23具有两个所述第一晶体管T1；
两个所述第一晶体管T1分布于所述第一有源区23延伸方向的相对两侧，位于所述第一有源区23中的两个所述第一晶体管T1具有第一公共端。
附图2是本发明具体实施方式中多个第一有源区的排布方式结构示意图。举例来说，如图2所示，所述衬底10内部具有沿第一方向D1方向延伸的多条字线22，多条所述字线22沿与所述第一方向D1垂直的第三方向D3平行排布。多个所述第一有源区23在所述衬底10内部呈阵列排布，且每一所述第一有源区23沿第二方向D2延伸。所述第二方向D2相对于所述第一方向D1倾斜预设角度。所述预设角度的具体数值，本领域技术人员可以根据实际需要进行设置，例如所述预设角度可以为大于或者等于15度且小于30度。两条字线22穿过一个第一有源区23并分别控制第一有源区23上的两个第一晶体管T1，两个所述第一晶体管T1的第一沟道区域C1均位于所述衬底10内部、且面积相等。两个所述第一晶体管T1沿第二方向D2分布于所述第一有源区23的相对两侧。两个所述第一晶体管T1的所述第一端112均位于所述第一有源区23相对的两端，且两个所述第一晶体管T1共用第一公共端。例如，所述第一晶体管T1的第一端112为漏极端，第一公共端为第一公共源极端，位于同一个所述第一有源区23内的两个所述第一晶体管T1共用所述第一公共源极端。所述第一公共端可以设置于所述第一有源区23的中部，即第一有源区23上两条字线22之间的部分。同一个所述第一有源区23内的两个所述第一晶体管T1分别与两个所述第一类型存储单元15电连接。
可选的，多个所述有源区中具有至少一个第二有源区24；所述第二有源区24具有两个所述第二晶体管T2；
两个所述第二晶体管T2分布于所述第二有源区24延伸方向的相对两侧，位于所述第二有源区24中的两个所述第二晶体管T2具有第二公共端。
附图3是本发明具体实施方式中多个第二有源区的排布方式结构示意图。举例来说，如图3所示，所述衬底10内部具有沿第一方向D1方向延伸的多条字线22，多条所述字线22沿与所述第一方向D1垂直的第三方向D3平行排布。多个所述第二有源区24在所述衬底10内部呈阵列排布，且每一所述第二有源区24沿第二方向D2延伸。所述第二方向D2相对于所述第一方向D1倾斜预设角度。所述预设角度的具体数值，本领域技术人员可以根据实际需要进行设置，例如所述预设角度可以为大于或者等于15度且小于30度。两条字线22穿过一个所述第二有源区24并分别控制第二有源区24上的两个第二晶体管T2，两个所述第二晶体管T2的第二沟道区域C2均位于所述衬底10内，且面积相同。两个所述第二晶体管T2沿第二方向D2分布于所述第二有源区24的相对两侧。两个所述第二晶体管T2的所述第二端122均位于所述第二有源区24相对的两端，且两个所述第二晶体管T2共用所述第二公共端。例如，所述第二晶体管的第二端122为漏极端，第二公共端为第二公共源极端，位于同一个所述第二有源区24内的两个所述第二晶体管T2共用所述第二公共源极端。所述第二公共端可以设置于所述第二有源区24的中部，即第二有源区24上两条字线22之间的部分。同一个所述第二有源区24内的两个所述第二晶体管T2分别与两个所述第二类型存储单元17电连接。
可选的，多个所述有源区中具有至少一个第三有源区25；所述第三有源区25具有一个第一晶体管T1和一个第二晶体管T2；
所述第一晶体管T1和所述第二晶体管T2分布于所述第三有源区25延伸方向的相对两侧，位于所述第三有源区25中的所述第一晶体管T1和所述第二晶体管T2具有第三公共端。
可选的，所述半导体结构还包括多条沿第一方向D1延伸的字线22；
多个所述第三有源区25在所述衬底10内部呈阵列排布，所述第三有源区25沿第二方向D2延伸，且所述第二方向D2相对于所述第一方向倾斜一预设角度。
附图4是本发明具体实施方式中多个第三有源区的排布方式结构示意图。举例来说，如图1和图4所示，所述衬底10内部具有沿第一方向D1方向延伸的多条字线22，多条所述字线22沿与所述第一方向D1垂直的第三方向D3平行排布。多个所述第三有源区25在所述衬底10内部呈阵列排布，且每一所述第三有源区25沿第二方向D2延伸。所述第二方向D2相对于所述第一方向D1倾斜预设角度。所述预设角度的具体数值，本领域技术人员可以根据实际需要进行设置，例如所述预设角度可以为大于或者等于15度且小于30度。每一个所述第三有源区25内具有一个所述第一晶体管T1和一个所述第二晶体管T2，所述第一晶体管T1和所述第二晶体管T2沿第二方向D2分布于所述第三有源区25的相对两侧。两条字线22穿过一个第三有源区25并分别控制第三有源区25上的所述第一晶体管T1和所述第二晶体管T2。所述第一晶体管T1中的所述第一栅极111在所述衬底10内部的延伸深度大于所述第二晶体管T2中的所述第二栅极121在所述衬底10内部的延伸深度，使得所述第一晶体管T1的所述第一沟道区域C1的面积大于所述第二晶体管T2的所述第二沟道区域C2的面积。所述第一晶体管T1的所述第一端112和所述第二晶体管T2的所述第二端122均位于所述第三有源区25的相对两端，且位于同一个所述第三有源区25内的所述第一晶体管T1和所述第二晶体管T2共用第三公共端。例如，所述第一晶体管T1的第一端112为漏极端，所述第二晶体管T2的第二端122为漏极端，第三公共端为第三公共源极端，位于同一个所述第三有源区25内的所述第一晶体管T1和所述第二晶体管T2共用所述第三公共源极端。所述第三公共端可以设置于所述第三有源区25的中部，即第三有源区25上两条字线22之间的部分。同一个所述第三有源区25中的所述第一晶体管的所述第一端112用于与所述第一类型存储单元15电连接、所述第二晶体管的所述第二端122用于与所述第二类型存储单元17电连接。所述第三公共端可以与信号线相连，由于数据的读取或写入。
可选的，在沿所述第二方向D2上，相邻的两个所述第三有源区25中的一个所述第三有源区25中的所述第一晶体管T1与另一个所述第三有源区25中的所述第二晶体管T2相对设置。
可选的，一个所述第三有源区25与两条相邻的所述字线22交叠；
位于同一所述第三有源区25内的所述第一晶体管T1和所述第二晶体管T2分别与两条所述字线22对应。
具体来说，如图4所示，在沿所述第二方向D2上，将相邻的两个所述第三有源区25中相互靠近的端部的晶体管类型设置为不同，且位于同一所述第三有源区25内的所述第一晶体管T1和所述第二晶体管T2分别与两条所述字线22对应，使得能够通过两条所述字线22分别对一个所述第三有源区25中的所述第一晶体管T1和所述第二晶体管T2进行驱动，有助于简化所述半导体结构的驱动方法，并且可以根据实际需要选择独立驱动所述第一晶体管T1、独立驱动所述第二晶体管T2、或者同时驱动所述第一晶体管T1和所述第二晶体管T2，从而提高了所述半导体结构的使用灵活性。同时，通过将所述第一晶体管T1和所述第二晶体管T2设置成交错分布，增大了第一晶体管T1之间的间距以及第二晶体管T2之间的间距，可以降低制作难度。
可选的，在沿所述第一方向D1上，相邻的两个第三有源区25中的一个所述第三有源区25中的所述第一晶体管T1与另一个所述第三有源区中的所述第二晶体管T2与同一条所述字线22对应。
具体来说，通过在所述字线22的延伸方向上，将相邻的两个第三有源区25中的一个所述第三有源区25中的所述第一晶体管T1与另一个所述第三有源区中的所述第二晶体管T2与同一条所述字线22对应，从而可以通过一条所述字线驱动沿所述第一方向D1排列的所述第三有源区中的所述第一晶体管T1和所述第二晶体管T2，在能够提高所述半导体结构中所述第三有源区25排布密度的基础上，还能通过所述第一晶体管T1与所述第二晶体管T2的配合，来提高所述半导体结构的存储性能，扩展所述半导体结构的应用领域。
可选的，所述第一栅极111在所述衬底10内部的延伸深度的范围为0.6H-0.8H；所述第二栅极121在所述衬底10内部的延伸深度的范围为0.3H-0.4H。具体的，当第一晶体管T1的第一端112电连接电容存储单元以及第二晶体管的第二端122连接磁存储单元，同一字线22同时控制第一晶体管T1和第二晶体管T2时，如果所述第一栅极111和所述第二栅极121在所述衬底10内的延伸深度差异过大，会增大字线22的控制难度，并且所述第一栅极111在所述衬底10内部的延伸深度的范围过大会造成浅沟槽隔离结构13的隔离效果变差。所述第一栅极111和所述第二栅极121在上述深度范围内可以很好的平衡驱动电流和控制难度的需求，也能达到很好的隔离效果。
在其他具体实施方式中，可选的，在沿所述第一方向D1上，相邻的两个所述第三有源区25相互靠近的端部均为所述第一晶体管T1或者均为所述第二晶体管T2。
可选的，在沿所述第一方向D1上，多个所述第三有源区25的所述第一晶体管或所述第二晶体管均连接同一个所述字线22。
附图5是本发明另一具体实施方式中多个第三有源区的排布方式结构示意图。具体来说，如图5所示，通过调整所述第三有源区25的排布方式，使得在沿所述第一方向D1上，相邻的两个所述第三有源区25相互靠近的端部均为所述第一晶体管T1或者均为所述第二晶体管T2，使得能够通过一条所述字线22同时驱动沿所述第一方向D1排布的多个所述第三有源区中的所述第一晶体管T1或者所述第二晶体管T2，简化所述半导体结构的驱动方法。
可选的，所述第一栅极111在所述衬底10内部的延伸深度的范围为0.6H-0.8H；所述第二栅极121在所述衬底10内部的延伸深度的范围为0.2H-0.3H。具体的，当第一晶体管的第一端112电连接电容存储单元以及第二晶体管的第二端122连接磁存储单元，同一字线22只控制第一晶体管T1或只控制第二晶体管T2时。所述第一栅极111和所述第二栅极121在上述深度范围可以得到最优化的器件性能。具体的，第一晶体管T1的第一栅极111在所述衬底10内部较大的延伸深度可以尽可能的减少漏电流，第二晶体管T2的第二栅极121在所述衬底10内部较小的延伸深度可以尽可能的增大驱动电流同时避免严重的短沟道效应。
可选的，所述第一类型存储单元15包括电容存储单元、电阻存储单元、磁存储单元、相变存储单元和铁电存储单元中的任一种；
所述第二类型存储单元17包括电容存储单元、电阻存储单元、磁存储单元、相变存储单元和铁电存储单元中的任一种；
所述第一类型存储单元15与所述第二类型存储单元17的存储类型不同。
可选的，所述第一类型存储单元15为电容存储单元；
所述第二类型存储单元17为磁存储单元。
举例来说，如图1所示，所述第一类型存储单元15为电容存储单元(例如上电极、下电极以及上电极和下电极之间的介电层组成的电容结构)，所述第二类型存储单元17为磁存储单元(例如磁性隧道结)。所述电容存储单元通过第一插塞14与所述第一晶体管T1的所述第一端112电连接。所述磁存储单元的底端连接底电极181，所述磁存储单元的顶端连接顶电极182，所述底电极181通过第二插塞20与所述第二晶体管T2的所述第二端122电连接，所述顶电极182通过第三插塞21与位线19电连接。
不仅如此，本具体实施方式还提供了一种半导体结构的形成方法。附图6是本发明具体实施方式中半导体结构的形成方法流程图。本具体实施方式形成的半导体结构的示意图可参见图1、图4和图5。如图1、图4、图5和图6所示，本具体实施方式提供的半导体结构的形成方法，包括如下步骤：
步骤S61，提供衬底10；
步骤S62，形成第一晶体管T1和第二晶体管T2，所述第一晶体管T1包括位于所述衬底10内的第一沟道区域C1、以及位于所述衬底10表面的第一端112，所述第一端112用于与第一类型存储单元15连接，所述第二晶体管T2包括位于所述衬底10内的第二沟道区域C2、以及位于所述衬底10表面的第二端122，所述第二端122用于与第二类型存储单元17连接，所述第一沟道区域C1与所述第二沟道区域C2的面积不同。
可选的，所述形成第一晶体管T1和第二晶体管T2的具体步骤包括：
在所述衬底10中形成有源区；
分别在所述有源区中形成所述第一沟道区域C1包围的第一栅极槽114和所述第二沟道区域C2包围的第二栅极槽124，所述第一栅极槽114的深度大于所述第二栅极槽124的深度，所述有源区被所述第一栅极槽114和所述第二栅极槽124分割成所述第一端112、所述第二端122以及所述第一端112和所述第二端122之间的公共端16；
填充栅极材料于所述第一栅极槽114和所述第二栅极槽124，形成第一栅极111和第二栅极121。
可选的，多个所述有源区呈阵列排布，相邻所述有源区之间通过浅沟槽隔离结构13相互隔离；
所述浅沟槽隔离13结构的高度为H，所述第一栅极槽114的深度大于或者等于0.5H，所述第二栅极槽124的深度小于0.5H。
可选的，所述半导体结构的形成方法还包括如下步骤：
刻蚀所述有源区，于所述有源区延伸方向的相对两侧分别形成所述第一栅极槽114和所述第二栅极槽124；
填充栅极材料于所述有源区内的所述第一栅极槽114和所述第二栅极槽124内，形成所述第一栅极111和所述第二栅极121。
可选的，还包括：形成穿过所述有源区并沿第一方向D1延伸的多条字线22；
多个所述有源区在所述衬底10内部呈阵列排布，所述有源区沿第二方向D2延伸，且所述第二方向D2相对于所述第一方向D1倾斜一预设角度。
可选的，在沿所述第二方向D2上，相邻的两个所述有源区中的一个所述有源区中的所述第一晶体管T1与另一个所述有源区中的所述第二晶体管T2相对设置。
可选的，在沿所述第二方向D2上，相邻的两个所述有源区中的所述第一晶体管T1或所述第二晶体管T2分别相对设置。
可选的，在沿所述第一方向D1上，多个有源区的所述第一晶体管T1或所述第二晶体管T2均与同一个所述字线22对应。
可选的，所述第一类型存储单元15包括电容存储单元、电阻存储单元、磁存储单元、相变存储单元和铁电存储单元中的任一种；
所述第二类型存储单元17包括电容存储单元、电阻存储单元、磁存储单元、相变存储单元和铁电存储单元中的任一种；
所述第一类型存储单元15与所述第二类型存储单元17的存储类型不同。
可选的，所述第一类型存储单元15为电容存储单元；
所述第二类型存储单元17为磁存储单元。
本具体实施方式提供的半导体结构及其形成方法，通过在半导体结构中同时设置用于与第一类型存储单元连接的第一晶体管、以及用于与第二类型存储单元连接的第二晶体管，所述第一晶体管的第一沟道区域和所述第二晶体管的第二沟道区域均位于所述衬底内部，且限定所述第一晶体管的所述第一沟道区域的面积与所述第二晶体管的所述第二沟道区域的面积不同，从而能够达到将所述第一晶体管的制造工艺与所述第二晶体管的制造工艺兼容的效果，简化了半导体结构的制造方法。并且，能够确保所述第一晶体管的驱动电流不同于所述第二晶体管的驱动电流，有助于提高存储器中具有所述第一晶体管和/或所述第二晶体管的存储单元的集成密度，并缩小存储单元的尺寸，提高了存储器的性能，为扩展存储器的应用领域奠定了基础。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (28)

1.一种半导体结构，其特征在于，包括：
衬底；
第一晶体管，包括位于所述衬底内的第一沟道区域、以及位于所述衬底表面的第一端，所述第一端用于与第一类型存储单元连接；
第二晶体管，包括位于所述衬底内的第二沟道区域、以及位于所述衬底表面的第二端，所述第二端用于与第二类型存储单元连接，所述第一类型存储单元与所述第二类型存储单元的存储类型不同，所述第一沟道区域与所述第二沟道区域的面积不同，所述第一沟道区域在所述衬底上为U形，所述第一沟道区域的面积为所述U形的底部面积和所述U形的侧壁面积之和，所述第二沟道区域在所述衬底上U形，所述第二沟道区域的面积为所述U形的底部面积和所述U形的侧壁面积之和。
2.根据权利要求1所述的半导体结构，其特征在于，还包括：
第一栅极，位于所述第一沟道区域包围的第一栅极槽中；
第二栅极，位于所述第二沟道区域包围的第二栅极槽中。
3.根据权利要求2所述的半导体结构，其特征在于，
所述第一栅极在所述衬底内部的延伸深度大于所述第二栅极在所述衬底内部的延伸深度。
4.根据权利要求3所述的半导体结构，其特征在于，还包括：
有源区，多个所述有源区在所述衬底内部呈阵列排布；
浅沟槽隔离结构，位于相邻的所述有源区之间；
所述浅沟槽隔离结构的高度为H，所述第一栅极在所述衬底内部的延伸深度大于或者等于0.5H，所述第二栅极在所述衬底内部的延伸深度小于0.5H。
5.根据权利要求4所述的半导体结构，其特征在于，所述第二栅极在所述衬底内部的延伸深度为小于0.5H且大于或者等于0.1H。
6.根据权利要求4所述的半导体结构，其特征在于，多个所述有源区中具有至少一个第一有源区；所述第一有源区具有两个所述第一晶体管；
两个所述第一晶体管分布于所述第一有源区延伸方向的相对两侧，位于所述第一有源区中的两个所述第一晶体管具有第一公共端。
7.根据权利要求4所述的半导体结构，其特征在于，多个所述有源区中具有至少一个第二有源区；所述第二有源区具有两个所述第二晶体管；
两个所述第二晶体管分布于所述第二有源区延伸方向的相对两侧，位于所述第二有源区中的两个所述第二晶体管具有第二公共端。
8.根据权利要求4所述的半导体结构，其特征在于，多个所述有源区中具有至少一个第三有源区；所述第三有源区具有一个第一晶体管和一个第二晶体管；
所述第一晶体管和所述第二晶体管分布于所述第三有源区延伸方向的相对两侧，位于所述第三有源区中的所述第一晶体管和所述第二晶体管具有第三公共端。
9.根据权利要求8所述的半导体结构，其特征在于，还包括多条沿第一方向延伸的字线；
多个所述第三有源区在所述衬底内部呈阵列排布，所述第三有源区沿第二方向延伸，且所述第二方向相对于所述第一方向倾斜一预设角度。
10.根据权利要求9所述的半导体结构，其特征在于，在沿所述第二方向上，相邻的两个所述第三有源区中的一个所述第三有源区中的所述第一晶体管与另一个所述第三有源区中的所述第二晶体管相对设置。
11.根据权利要求10所述的半导体结构，其特征在于，一个所述第三有源区与两条相邻的所述字线交叠；
位于同一所述第三有源区内的所述第一晶体管和所述第二晶体管分别与两条所述字线对应。
12.根据权利要求11所述的半导体结构，其特征在于，在沿所述第一方向上，相邻的两个第三有源区中的一个所述第三有源区中的所述第一晶体管与另一个所述第三有源区中的所述第二晶体管与同一条所述字线对应。
13.根据权利要求12所述的半导体结构，其特征在于，
所述第一栅极在所述衬底内部的延伸深度的范围为0.6H-0.8H；所述第二栅极在所述衬底内部的延伸深度的范围为0.3H-0.4H。
14.根据权利要求11所述的半导体结构，其特征在于，在沿所述第一方向上，
相邻的两个所述第三有源区相互靠近的端部均为所述第一晶体管或者均为所述第二晶体管。
15.根据权利要求14所述的半导体结构，其特征在于，在沿所述第一方向上，
多个所述第三有源区的所述第一晶体管或所述第二晶体管均连接同一个所述字线。
16.根据权利要求15所述的半导体结构，其特征在于，
所述第一栅极在所述衬底内部的延伸深度的范围为0.6H-0.8H；所述第二栅极在所述衬底内部的延伸深度的范围为0.2H-0.3H。
17.根据权利要求1-16任一项所述的半导体结构，其特征在于，
所述第一类型存储单元包括电容存储单元、电阻存储单元、磁存储单元、相变存储单元和铁电存储单元中的任一种；
所述第二类型存储单元包括电容存储单元、电阻存储单元、磁存储单元、相变存储单元和铁电存储单元中的任一种。
18.根据权利要求17所述的半导体结构，其特征在于，
所述第一类型存储单元为电容存储单元；
所述第二类型存储单元为磁存储单元。
19.一种半导体结构的形成方法，其特征在于，包括如下步骤：
提供衬底；
形成第一晶体管和第二晶体管，所述第一晶体管包括位于所述衬底内的第一沟道区域、以及位于所述衬底表面的第一端，所述第一端用于与第一类型存储单元连接，所述第二晶体管包括位于所述衬底内的第二沟道区域、以及位于所述衬底表面的第二端，所述第二端用于与第二类型存储单元连接，所述第一类型存储单元与所述第二类型存储单元的存储类型不同，所述第一沟道区域与所述第二沟道区域的面积不同，所述第一沟道区域在所述衬底上为U形，所述第一沟道区域的面积为所述U形的底部面积和所述U形的侧壁面积之和，所述第二沟道区域在所述衬底上U形，所述第二沟道区域的面积为所述U形的底部面积和所述U形的侧壁面积之和。
20.根据权利要求19所述的半导体结构的形成方法，其特征在于，所述形成第一晶体管和第二晶体管的具体步骤包括：
在所述衬底中形成有源区；
分别在所述有源区中形成所述第一沟道区域包围的第一栅极槽和所述第二沟道区域包围的第二栅极槽，所述第一栅极槽的深度大于所述第二栅极槽的深度，所述有源区被所述第一栅极槽和所述第二栅极槽分割成所述第一端、所述第二端以及所述第一端和所述第二端之间的公共端；
填充栅极材料于所述第一栅极槽和所述第二栅极槽，形成第一栅极和第二栅极。
21.根据权利要求20所述的半导体结构的形成方法，其特征在于，多个所述有源区呈阵列排布，相邻所述有源区之间通过浅沟槽隔离结构相互隔离；
所述浅沟槽隔离结构的高度为H，所述第一栅极槽的深度大于或者等于0.5H，所述第二栅极槽的深度小于0.5H。
22.根据权利要求20所述的半导体结构的形成方法，其特征在于，所述半导体结构的形成方法还包括如下步骤：
刻蚀所述有源区，于所述有源区延伸方向的相对两侧分别形成所述第一栅极槽和所述第二栅极槽；
填充栅极材料于所述有源区内的所述第一栅极槽和所述第二栅极槽内，形成所述第一栅极和所述第二栅极。
23.根据权利要求20所述的半导体结构的形成方法，其特征在于，还包括：
形成穿过所述有源区并沿第一方向延伸的多条字线；
多个所述有源区在所述衬底内部呈阵列排布，所述有源区沿第二方向延伸，且所述第二方向相对于所述第一方向倾斜一预设角度。
24.根据权利要求23所述的半导体结构的形成方法，其特征在于，在沿所述第二方向上，相邻的两个所述有源区中的一个所述有源区中的所述第一晶体管与另一个所述有源区中的所述第二晶体管相对设置。
25.根据权利要求24所述的半导体结构的形成方法，其特征在于，在沿所述第二方向上，相邻的两个所述有源区中的所述第一晶体管或所述第二晶体管分别相对设置。
26.根据权利要求25所述的半导体结构的形成方法，其特征在于，在沿所述第一方向上，多个有源区的所述第一晶体管或所述第二晶体管均与同一个所述字线对应。
27.根据权利要求19-26任一项所述的半导体结构的形成方法，其特征在于，
所述第一类型存储单元包括电容存储单元、电阻存储单元、磁存储单元、相变存储单元和铁电存储单元中的任一种；
所述第二类型存储单元包括电容存储单元、电阻存储单元、磁存储单元、相变存储单元和铁电存储单元中的任一种。
28.根据权利要求27所述的半导体结构的形成方法，其特征在于，
所述第一类型存储单元为电容存储单元；
所述第二类型存储单元为磁存储单元。
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