KR20200061871A - 반도체 소자 및 그의 제조 방법 - Google Patents

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전재현
박세근
박동식
신석호
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Abstract

제 1 방향으로 연장되는 복수의 활성 영역들과 상기 복수의 활성 영역들을 전기적으로 서로 분리하는 소자 분리 영역을 포함하는 기판; 상기 복수의 활성 영역과 상기 소자 분리 영역을 가로질러 연장되는 게이트 트렌치; 상기 게이트 트렌치 내에서 상기 게이트 트렌치를 따라 연장되는 게이트 구조체; 및 상기 활성 영역에서 상기 게이트 트렌치와 상기 게이트 구조체 사이에 형성된 게이트 유전막을 포함하고, 상기 게이트 구조체는 상기 활성 영역에서 제 1 방향으로 제 1 폭을 갖고 상기 소자 분리 영역에서 제 1 방향으로 상기 제 1 폭과 상이한 제 2 폭을 갖는 반도체 소자가 제공된다.

Description

반도체 소자 및 그의 제조 방법 {Semiconductor device and method of fabricating the same}
본 발명은 반도체 소자 및 그의 제조 방법에 관한 것으로서, 보다 구체적으로는 적절한 동작 특성을 지닌 고신뢰성의 반도체 소자 및 그의 제조 방법에 관한 것이다.
반도체 장치의 크기가 축소됨에 따라 각 구성 요소들 사이의 거리가 가까워져 과거에는 문제가 되지 않았던 현상들이 발생하고 있다. 메모리 소자에 있어서 이웃하는 두 신호 라인이 전기적으로 간섭할 가능성이 증대되고 있으며, 이에 대한 개선책이 요구되고 있다.
본 발명이 이루고자 하는 첫 번째 기술적 과제는 적절한 동작 특성을 지닌 고신뢰성의 반도체 소자를 제공하는 것이다.
본 발명이 이루고자 하는 두 번째 기술적 과제는 적절한 동작 특성을 지닌 고신뢰성의 반도체 소자의 제조 방법을 제공하는 것이다.
본 발명은 상기 첫 번째 기술적 과제를 이루기 위하여, 제 1 방향으로 연장되는 복수의 활성 영역들과 상기 복수의 활성 영역들을 전기적으로 서로 분리하는 소자 분리 영역을 포함하는 기판; 상기 복수의 활성 영역과 상기 소자 분리 영역을 가로질러 연장되는 게이트 트렌치; 상기 게이트 트렌치 내에서 상기 게이트 트렌치를 따라 연장되는 게이트 구조체; 및 상기 활성 영역에서 상기 게이트 트렌치와 상기 게이트 구조체 사이에 형성된 게이트 유전막을 포함하고, 상기 게이트 구조체는 상기 활성 영역에서 제 1 방향으로 제 1 폭을 갖고 상기 소자 분리 영역에서 제 1 방향으로 상기 제 1 폭과 상이한 제 2 폭을 갖는 반도체 소자를 제공한다.
본 발명의 다른 태양은 제 1 방향으로 연장되는 복수의 활성 영역들과 상기 복수의 활성 영역들을 전기적으로 서로 분리하는 소자 분리 영역을 포함하는 기판; 상기 복수의 활성 영역과 상기 소자 분리 영역을 가로질러 연장되는 게이트 트렌치; 상기 게이트 트렌치 내에서 상기 게이트 트렌치를 따라 연장되는 게이트 구조체; 및 상기 활성 영역에서 상기 게이트 트렌치와 상기 게이트 구조체 사이에 형성된 게이트 유전막을 포함하고, 상기 게이트 구조체는 제 1 방향의 폭이 길이 방향의 위치(longitudinal position)에 따라 점진적으로(gradually) 증가 또는 감소하는 것을 특징으로 하는 반도체 소자를 제공한다.
본 발명의 또 다른 태양은 제 1 방향으로 연장되는 복수의 활성 영역들과 상기 복수의 활성 영역들을 전기적으로 서로 분리하는 소자 분리 영역을 포함하는 기판; 상기 복수의 활성 영역과 상기 소자 분리 영역을 가로질러 연장되고 서로 이웃하는 제 1 게이트 트렌치 및 제 2 게이트 트렌치; 상기 제 1 게이트 트렌치 및 상기 제 2 게이트 트렌치 내에서 각각 연장되는 제 1 게이트 구조체 및 제 2 게이트 구조체; 및 상기 복수의 활성 영역에서 상기 제 1 게이트 트렌치 및 상기 제 2 게이트 트렌치와 상기 제 1 게이트 구조체 및 상기 제 2 게이트 구조체 사이에 각각 형성된 게이트 유전막들을 포함하고, 상기 제 1 게이트 구조체와 상기 제 2 게이트 구조체 사이의 상기 제 1 방향으로의 거리가 길이 방향의 위치(longitudinal position)에 따라 변화하는 것을 특징으로 하는 반도체 소자를 제공한다.
본 발명은 상기 두 번째 기술적 과제를 이루기 위하여, 기판에 제 1 방향으로 연장되는 복수의 활성 영역들과 상기 복수의 활성 영역들을 전기적으로 서로 분리하는 소자 분리 영역을 형성하는 단계; 상기 복수의 활성 영역과 상기 소자 분리 영역을 가로질러 연장되는 게이트 트렌치를 형성하는 단계; 상기 복수의 활성 영역의 상기 게이트 트렌치를 확장하는 단계; 상기 복수의 활성 영역의 상기 게이트 트렌치 내측 표면에 게이트 유전막을 형성하는 단계; 및 상기 게이트 트렌치 내에 게이트 구조체를 형성하는 단계를 포함하는 반도체 소자의 제조 방법을 제공한다.
본 발명의 기술적 사상에 따른 반도체 소자 및 그의 제조 방법에 따르면 적절한 동작 특성을 지닌 고신뢰성의 반도체 소자를 제공할 수 있다.
도 1은 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 개략적인 구성을 예시한 평면도이다.
도 2는 DRAM 소자로 이루어지는 집적회로 소자의 예시적인 구성을 설명하기 위한 블록도이다.
도 3은 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자의 개략적인 구성을 예시한 평면도이다.
도 4는 도 3에 예시한 메모리 셀 어레이 영역의 주요 구성들을 설명하기 위한 개략적인 평면 레이아웃이다.
도 5는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자의 주요 구성을 설명하기 위한 도면으로서, 도 5는 도 4의 V-V' 선을 따라 절개한 단면의 일부 구성들을 도시한 단면도이다.
도 6은 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 반도체 소자의 주요 구성을 설명하기 위한 도면이다.
도 7은 본 발명의 또 다른 실시예에 따른 반도체 소자에 있어서 복수의 활성 영역과 게이트 구조체를 발췌하여 나타낸 평면도이다.
도 8은 본 발명의 실시예들에 따라 제조한 반도체 소자를 투과전자현미경(transmission electron microscope, TEM)을 이용하여 촬영한 이미지이다.
도 9a 내지 도 9d는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 나타낸 측단면도들이다.
도 10은 식각제로 확장된 활성 영역을 나타낸 사시도이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조 부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
도 1은 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 개략적인 구성을 예시한 평면도이다.
집적회로 소자(10)는 제1 영역(22)과, 제1 영역(22)을 포위하는 제2 영역(24)과, 제1 영역(22)과 제2 영역(24)과의 사이에 개재된 인터페이스 영역(26)을 포함하는 기판(12)을 가진다.
기판(12)은 예를 들면, Si, Ge 등과 같은 반도체 원소, SiGe, SiC, GaAs, InAs, 및 InP 중에서 선택되는 적어도 하나의 화합물 반도체를 포함할 수 있다. 기판(12)은 도전 영역, 예를 들면 불순물이 도핑된 웰(well), 또는 불순물이 도핑된 구조물을 포함할 수 있다.
일부 실시예들에서, 제1 영역(22)은 집적회로 소자(10)의 메모리 셀 영역일 수 있다. 일부 실시예들에서, 제1 영역(22)은 DRAM (dynamic random access memory)의 메모리 셀 영역일 수 있다. 제1 영역(22)은 트랜지스터 및 커패시터를 가지는 단위 메모리 셀, 또는 스위칭 소자 및 가변 저항을 가지는 단위 메모리 셀을 포함할 수 있다.
제2 영역(24)은 코어 영역 또는 주변 회로 영역(이하, "주변 회로 영역"이라 약칭함)일 수 있다. 제2 영역(24)에는 제1 영역(22)에 있는 메모리 셀들을 구동하는 데 필요한 주변 회로들이 배치될 수 있다.
인터페이스 영역(26)에는 제1 영역(22)과 제2 영역(24)과의 사이의 전기적 연결이 가능하도록 설치되는 복수의 도전 라인들과, 제1 영역(22)과 제2 영역(24)과의 사이의 절연을 위한 절연 구조물들이 배치될 수 있다.
도 2는 DRAM 소자로 이루어지는 집적회로 소자의 예시적인 구성을 설명하기 위한 블록도이다.
도 2를 참조하면, 집적회로 소자(10)에서, 제1 영역(22)은 DRAM 소자의 메모리 셀 영역이고, 제2 영역(24)은 DRAM 소자의 주변 회로 영역일 수 있다. 제1 영역(22)은 메모리 셀 어레이(22A)를 포함할 수 있다. 메모리 셀 어레이(22A)에서 데이터를 저장하기 위한 복수의 메모리 셀이 로우(row) 방향과 칼럼(column) 방향으로 배열될 수 있다. 상기 복수의 메모리 셀은 각각 셀 커패시터와 억세스 트랜지스터로 구성될 수 있다. 억세스 트랜지스터의 게이트는 로우 방향으로 배열된 복수의 워드 라인들 중 해당 워드 라인에 연결되고, 억세스 트랜지스터의 소스 및 드레인 중 하나는 칼럼 방향으로 배열되어 있는 비트 라인 또는 상보 비트 라인에 연결되며, 다른 하나는 셀 커패시터에 연결될 수 있다.
제2 영역(24)은 로우 디코더(52), 센스 앰프(54), 칼럼 디코더(56), 셀프 리프레쉬 제어 회로(58), 커맨드 디코더(60), MRS/EMRS (Mode Register Set/Extended Mode Register Set) 회로(62), 어드레스 버퍼(64), 및 데이터 입출력 회로(66)를 구비할 수 있다.
센스 앰프(54)는 메모리 셀의 데이터를 감지 증폭하고 메모리 셀로 데이터를 저장할 수 있다. 센스 앰프(54)는 메모리 셀 어레이(22A)에 포함되는 비트 라인과 상보 비트 라인 사이에 연결되는 크로스-커플드(cross-coupled) 증폭기로 구현될 수 있다.
데이터 입출력 회로(66)를 통하여 입력된 데이터(DQ)는 어드레스 신호(ADD)에 기초하여 메모리 셀 어레이(22A)에 기입되고, 어드레스 신호(ADD)에 기초하여 메모리 셀 어레이(22A)로부터 독출된 데이터(DQ)는 데이터 입출력 회로(66)를 통하여 외부로 출력될 수 있다. 데이터가 기입 또는 독출될 메모리 셀을 지정하기 위하여 어드레스 신호(ADD)가 어드레스 버퍼(64)로 입력될 수 있다. 어드레스 버퍼(64)는 외부에서 입력되는 어드레스 신호(ADD)를 일시적으로 저장할 수 있다.
로우 디코더(52)는 데이터가 입력 또는 출력될 메모리 셀과 연결된 워드 라인을 지정하기 위하여 어드레스 버퍼(64)로부터 출력된 어드레스 신호(ADD)중 로우 어드레스(row address)를 디코딩할 수 있다. 즉, 로우 디코더(52)는 데이터 기입 또는 독출 모드에서는 어드레스 버퍼(64)로부터 출력된 로우 어드레스를 디코딩하여 해당 워드 라인을 인에이블할 수 있다. 또한, 로우 디코더(52)는 셀프 리프레쉬 모드에서는 어드레스 카운터로부터 발생되는 로우 어드레스를 디코딩하여 해당 워드 라인을 인에이블할 수 있다.
칼럼 디코더(56)는 데이터가 입력 또는 출력될 메모리 셀과 연결된 비트 라인을 지정하기 위하여, 어드레스 버퍼(64)로부터 출력된 어드레스 신호(ADD) 중 칼럼 어드레스(column address)를 디코딩할 수 있다. 메모리 셀 어레이(22A)는 로우 및 칼럼 어드레스에 의해 지정된 메모리 셀로부터 데이터를 출력하거나 메모리 셀로 데이터를 기입할 수 있다.
커맨드 디코더(60)는 외부로부터 인가되는 명령 신호(CMD)를 수신하고, 이 신호들을 디코딩하여 디코딩된 명령 신호, 예를 들면 셀프 리프레쉬 진입 명령 또는 셀프 리프레쉬 종료 명령을 내부적으로 발생할 수 있다.
MRS/EMRS 회로(62)는 집적회로 소자(10)의 동작 모드를 지정하기 위한 MRS/EMRS 명령 및 어드레스 신호(ADD)에 응답하여 내부의 모드 레지스터를 설정할 수 있다.
도 2에 도시되지는 않았지만, 집적회로 소자(10)는 클럭 신호를 발생하기 위한 클럭 회로, 외부로부터 인가되는 전원 전압을 수신하여 내부 전압을 생성하거나 분배하는 전원 회로 등을 더 구비할 수 있다.
셀프 리프레쉬 제어 회로(58)는 커맨드 디코더(60)에서 출력되는 명령에 응답하여 집적회로 소자(10)의 셀프 리프레쉬 동작을 제어할 수 있다. 커맨드 디코더(60)는 어드레스 카운터, 타이머 및 코어 전압 발생부를 구비할 수 있다. 상기 어드레스 카운터는 커맨드 디코더(60)로부터 출력되는 셀프 리프레쉬 진입 명령에 응답하여 셀프 리프레쉬 대상이 되는 로우 어드레스를 지정하기 위한 로우 어드레스를 발생하여 로우 디코더(52)로 인가할 수 있다. 상기 어드레스 카운터는 커맨드 디코더(60)로부터 출력되는 셀프 리프레쉬 종료 (self refresh exit) 명령에 응답하여 카운팅 동작을 중단할 수 있다.
도 3은 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자의 개략적인 구성을 예시한 평면도이다. 도 3에서, 도 1에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 3을 참조하면, 집적회로 소자(70)는 복수의 제1 영역(22)을 포함한다. 복수의 제1 영역(22)은 각각 인터페이스 영역(26)을 사이에 두고 제2 영역(24)으로 포위될 수 있다. 집적회로 소자(70)에서, 복수의 제1 영역(22)은 각각 DRAM 소자의 메모리 셀 어레이 영역(MCA)이고, 제2 영역(24)은 DRAM 소자의 주변 회로 영역일 수 있다.
복수의 제1 영역(22)에서 메모리 셀 어레이 영역(MCA)은 도 2를 참조하여 설명한 메모리 셀 어레이(22A)를 포함할 수 있다. 복수의 제1 영역(22)은 각각 인터페이스 영역(26)에 의해 포위될 수 있다.
제2 영역(24)은 서브 워드 라인 드라이버(sub-word line driver) 블록(SWD), 센스앰프 블록(S/A), 및 컨정션 블록(CJT)을 포함할 수 있다. 제2 영역(24)에서, 메모리 셀 어레이 영역(MCA)의 워드 라인 방향으로 복수의 서브 워드 라인 드라이버 블록(SWD)이 배열되고, 비트 라인 방향으로 복수의 센스앰프 블록(S/A)이 배열될 수 있다. 센스앰프 블록(S/A)에는 복수의 비트 라인 센스 앰프가 배치될 수 있다. 서브 워드 라인 드라이버 블록(SWD)과 센스앰프 블록(S/A)이 교차하는 지점에 컨정션 블록(CJT)이 배열될 수 있다. 컨정션 블록(CJT)에는 비트 라인 센스앰프를 구동하기 위한 전원 드라이버들 및 접지 드라이버들이 교대로 배치될 수 있다.
도 3에 도시하지는 않았으나, 제2 영역(24)에는 인버터 체인(inverter chain), 입출력 회로 등과 같은 주변 회로가 더 형성될 수 있다.
도 4는 도 3에 예시한 메모리 셀 어레이 영역(MCA)의 주요 구성들을 설명하기 위한 개략적인 평면 레이아웃이다.
도 4는 도 3에 예시한 메모리 셀 어레이 영역(MCA)의 주요 구성들을 설명하기 위한 개략적인 평면 레이아웃이다.
도 4를 참조하면, 메모리 셀 어레이 영역(MCA)은 복수의 활성 영역(A1)을 포함할 수 있다. 복수의 활성 영역(A1)은 제 1 방향(W 방향)으로 연장되는 장축을 가지도록 배치될 수 있다. 복수의 활성 영역(A1) 중 일부는 제 2 방향(X 방향)을 따라 일렬로 배치될 수 있다. 복수의 활성 영역(A1) 중 다른 일부는 제 3 방향(Y 방향)을 따라 일렬로 배치될 수 있다.
복수의 워드 라인(WL)이 복수의 활성 영역(A1)을 가로질러 제 2 방향(X 방향)을 따라 상호 평행하게 연장될 수 있다. 복수의 워드 라인(WL) 위에는 복수의 비트 라인(BL)이 제 2 방향(X 방향)과 교차하는 제 3 방향(Y 방향)을 따라 상호 평행하게 연장될 수 있다. 복수의 비트 라인(BL)은 다이렉트 콘택(DC)을 통해 복수의 활성 영역(A1)에 연결될 수 있다.
복수의 비트 라인(BL) 중 상호 인접한 2 개의 비트 라인(BL) 사이에 복수의 베리드 콘택(BC)이 형성될 수 있다. 복수의 베리드 콘택(BC)은 제 2 방향(X 방향) 및 제 3 방향(Y 방향)을 따라 대체로 일렬로 배열될 수 있다. 일부 실시예들에 있어서, 복수의 베리드 콘택(BC) 위에는 복수의 랜딩 패드(도시 생략)가 형성될 수 있다. 복수의 베리드 콘택(BC) 및 복수의 랜딩 패드는 복수의 비트 라인(BL)의 상부에 형성되는 커패시터의 하부 전극(도시 생략)을 활성 영역(A1)에 연결시키는 역할을 할 수 있다. 상기 복수의 랜딩 패드는 각각 베리드 콘택(BC)과 일부 오버랩되도록 배치될 수 있다.
도 5는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자의 주요 구성을 설명하기 위한 도면으로서, 도 5는 도 4의 V-V' 선을 따라 절개한 단면의 일부 구성들을 도시한 단면도이다.
도 4 및 도 5를 참조하면, 복수의 활성 영역들(A1)과 상기 복수의 활성 영역들(A1)을 전기적으로 서로 분리하는 소자 분리 영역(ISO)을 포함하는 기판(101)이 제공된다.
상기 기판(101)은 벌크(bulk) 실리콘 기판, 실리콘-온-인슐레이터(silicon on insulator: SOI) 기판, 게르마늄 기판, 게르마늄-온-인슐레이터(germanium on insulator: GOI) 기판, 실리콘-게르마늄 기판, 또는 선택적 에피택셜 성장(selective epitaxial growth: SEG)을 수행하여 획득한 에피택셜 박막의 기판일 수 있다.
상기 기판(101)의 활성 영역들(A1)은 바(bar) 형태일 수 있으며, 상기 활성 영역들(A1)의 장축은 워드 라인들(WL) 및 비트라인들(BL)의 연장 방향에 대하여 비스듬한 방향인 제 1 방향(W축 방향)으로 연장될 수 있다.
상기 소자 분리 영역(ISO)은 상기 복수의 활성 영역들(A1)을 둘러싸면서 이들을 서로 전기적으로 분리할 수 있다. 상기 소자 분리 영역(ISO)은 고밀도 플라스마(HDP) 산화막, TEOS (tetraethyl orthosilicate), PE-TEOS (plasma enhanced TEOS), O3-TEOS, USG (undoped silicate glass), PSG (phospho silicate glass), BSG (borosilicate glass), BPSG(borophosphosilicate glass), FSG(fluoride silicate glass), SOG(spin on glass), TOSZ (tonen silazene) 또는 이들의 조합으로 이루어질 수 있다.
상기 복수의 활성 영역들(A1)과 상기 소자 분리 영역(ISO)을 가로질러 연장되는 게이트 트렌치들(GT1, GT2, GT3, GT4)이 제공된다. 상기 게이트 트렌치들(GT1, GT2, GT3, GT4)은 길이 방향으로 연장되면서 복수의 활성 영역들(A1) 및 소자 분리 영역(ISO)을 교대로 통과한다. 도 4에 도시된 바와 같이, 상기 게이트 트렌치들(GT1, GT2, GT3, GT4)은 길이 방향으로 연장되면서 활성 영역들(A1)을 통과할 때와 소자 분리 영역(ISO)을 통과할 때 제 1 방향(W축 방향)으로 서로 다른 폭을 가질 수 있다.
도 5에서는 제 1 게이트 트렌치(GT1)와 제 4 게이트 트렌치(GT4)가 소자 분리 영역(ISO)을 통과하고 있으며, 제 2 게이트 트렌치(GT2)와 제 3 게이트 트렌치(GT3)가 활성 영역(A1)을 통과하고 있다. 하지만, 통상의 기술자는 상기 게이트 트렌치들(GT1, GT2, GT3, GT4)이 연장되면서 길이 방향의 위치에 따라 제 1 게이트 트렌치(GT1)와 제 4 게이트 트렌치(GT4)가 동시에 또는 독립적으로 활성 영역(A1)을 통과하고 제 2 게이트 트렌치(GT2)와 제 3 게이트 트렌치(GT3)가 동시에 또는 독립적으로 소자 분리 영역(ISO)을 통과할 수 있음을 이해할 것이다.
상기 제 2 게이트 트렌치(GT2)와 상기 제 3 게이트 트렌치(GT3)는 제 1 방향(W축 방향)으로 제 1 트렌치 폭(TW1)을 가지며 활성 영역(A1)을 통과할 수 있다. 또한 상기 제 1 게이트 트렌치(GT1)와 상기 제 4 게이트 트렌치(GT4)는 제 1 방향(W축 방향)으로 제 2 트렌치 폭(TW2)을 가지며 상기 소자 분리 영역(ISO)을 통과할 수 있다.
상기 제 1 트렌치 폭(TW1)은 상기 제 2 트렌치 폭(TW2)보다 더 클 수 있다. 일부 실시예들에 있어서, 상기 제 1 트렌치 폭(TW1)은 상기 제 2 트렌치 폭(TW2)의 약 110% 내지 약 140%일 수 있다.
만일 상기 제 2 트렌치 폭(TW2)이 상기 제 1 트렌치 폭(TW1)에 비하여 지나치게 작다면 상기 게이트 트렌치들(GT1, GT2, GT3, GT4) 내의 게이트 구조체들(110A, 110B, 110C, 110D)의 저항이 증가하여 반도체 소자의 성능이 미흡할 수 있다.
만일 상기 제 2 트렌치 폭(TW2)이 상기 제 1 트렌치 폭(TW1)에 비하여 동일하거나 비슷한 크기를 갖는다면 상기 게이트 트렌치들(GT1, GT2, GT3, GT4) 내의 게이트 구조체들(110A, 110B, 110C, 110D) 사이의 전기적인 간섭이 증가하여 반도체 소자의 신뢰성이 미흡할 수 있다.
상기 활성 영역(A1)에서 게이트 트렌치들(GT1, GT2, GT3, GT4)의 내측 표면 상에 게이트 유전막(120)이 제공될 수 있다. 상기 게이트 유전막(120)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, ONO (oxide/nitride/oxide) 막, 또는 실리콘 산화막보다 높은 유전 상수를 가지는 고유전막 (high-k dielectric film)으로 이루어질 수 있다. 상기 고유전막은 약 10 내지 약 25의 유전 상수를 가질 수 있으며, 예를 들면 HfO2, Al2O3, HfAlO3, Ta2O3, 또는 TiO2를 포함할 수 있다.
일부 실시예들에 있어서, 상기 게이트 유전막(120)의 적어도 일부는 상기 활성 영역(A1)을 열산화시켜 얻은 것일 수 있다. 그러나 본 발명이 여기에 한정되는 것은 아니다.
상기 게이트 유전막(120)이 증착(deposition)에 의하여 형성된 경우, 상기 소자 분리 영역(ISO)에서도 게이트 트렌치들(GT1, GT2, GT3, GT4)의 내측 표면 상에 게이트 유전막(120)이 제공될 수 있다.
상기 게이트 트렌치들(GT1, GT2, GT3, GT4) 내에는 게이트 구조체들(110A, 110B, 110C, 110D)이 제공된다. 상기 게이트 구조체들(110A, 110B, 110C, 110D)은 각각 하부 게이트 라인(110M), 상부 게이트 라인(110P), 및 상기 상부 게이트 라인(110P)을 덮는 캡핑층(110K)을 포함할 수 있다.
상기 하부 게이트 라인(110M)은, 예를 들면, 도전성 금속 또는 그의 도전성 질화물로 이루어질 수 있다. 일부 실시예들에 있어서, 상기 하부 게이트 라인(110M)은 Ti, TiN, Ta, TaN, W, WN, TiSiN, WSiN, 또는 이들의 조합으로 이루어질 수 있다. 그러나 본 발명이 여기에 한정되는 것은 아니다.
상기 상부 게이트 라인(110P)은, 예를 들면, 도핑된 폴리실리콘으로 이루어질 수 있다. 그러나 본 발명이 여기에 한정되는 것은 아니다.
상기 캡핑층(110K)은 실리콘 질화막, 실리콘 산화질화막, 실리콘 산화막, 또는 이들의 조합으로 이루어질 수 있다.
상기 게이트 구조체들(110A, 110B, 110C, 110D)의 각각은 상기 복수의 활성 영역들(A1)과 상기 소자 분리 영역(ISO)을 가로질러 연장된다. 상기 게이트 구조체들(110A, 110B, 110C, 110D)의 각각은 길이 방향으로 연장되면서 복수의 활성 영역들(A1) 및 소자 분리 영역(ISO)을 교대로 통과한다. 도 4에 도시된 바와 같이, 상기 게이트 구조체들(110A, 110B, 110C, 110D)의 각각은 길이 방향으로 연장되면서 활성 영역들(A1)을 통과할 때와 소자 분리 영역(ISO)을 통과할 때 제 1 방향(W축 방향)으로 서로 다른 폭을 가질 수 있다.
도 5에서는 제 1 게이트 구조체(110A)와 제 4 게이트 구조체(110D)가 소자 분리 영역(ISO)을 통과하고 있으며, 제 2 게이트 구조체(110B)와 제 3 게이트 구조체(110C)가 활성 영역(A1)을 통과하고 있다. 하지만, 통상의 기술자는 상기 게이트 구조체들(110A, 110B, 110C, 110D)이 연장되면서 길이 방향의 위치에 따라 제 1 게이트 구조체(110A)와 제 4 게이트 구조체(110D)가 동시에 또는 독립적으로 활성 영역(A1)을 통과하고 제 2 게이트 구조체(110B)와 제 3 게이트 구조체(110C)가 동시에 또는 독립적으로 소자 분리 영역(ISO)을 통과할 수 있음을 이해할 것이다.
상기 제 2 게이트 구조체(110B)와 상기 제 3 게이트 구조체(110C)는 제 1 방향(W축 방향)으로 제 1 폭(W1)을 가지며 활성 영역(A1)을 통과할 수 있다. 또한 상기 제 1 게이트 구조체(110A)와 상기 제 4 게이트 구조체(110D)는 제 1 방향(W축 방향)으로 제 2 폭(W2)을 가지며 상기 소자 분리 영역(ISO)을 통과할 수 있다.
상기 제 1 폭(W1)은 상기 제 2 폭(W2)보다 더 클 수 있다. 일부 실시예들에 있어서, 상기 제 1 폭(W1)은 상기 제 2 폭(W2)의 약 110% 내지 약 140%일 수 있다.
만일 상기 제 2 폭(W2)이 상기 제 1 폭(W1)에 비하여 지나치게 작다면 상기 게이트 구조체들(110A, 110B, 110C, 110D)의 저항이 증가하여 반도체 소자의 성능이 미흡할 수 있다.
만일 상기 제 2 폭(W2)이 상기 제 1 폭(W1)에 비하여 동일하거나 비슷한 크기를 갖는다면 상기 게이트 구조체들(110A, 110B, 110C, 110D) 사이의 전기적인 간섭이 증가하여 반도체 소자의 신뢰성이 미흡할 수 있다.
공통의 활성 영역(A1)을 함께 통과하는 두 게이트 구조체들, 예컨대 도 5에 도시된 제 2 게이트 구조체(110B) 및 제 3 게이트 구조체(110C)는 서로 제 1 거리(GD1)만큼 이격될 수 있다. 또, 활성 영역(A1)을 통과하는 게이트 구조체와 그에 이웃하여 활성 영역(A1)을 통과하지 않는 게이트 구조체, 예컨대 도 5에 도시된 제 2 게이트 구조체(110B) 및 제 1 게이트 구조체(110A)는 서로 제 2 거리(GD2)만큼 이격될 수 있다. 일부 실시예들에 있어서, 상기 제 1 거리(GD1)는 상기 제 2 거리(GD2)보다 더 작을 수 있다.
반도체 소자의 크기가 축소됨에 따라 반도체 소자에 이웃하여 통과하는 도전 라인의 전류가 반도체 소자의 동작에 영향을 미치는 경우가 발생하고 있기 때문에 반도체 소자와 그와 가까이 통과하는 도전 라인의 거리를 가급적 크게 하는 것이 소자 신뢰성에 유리할 수 있다. 도 4 및 도 5에 도시한 실시예에서는 활성 영역(A1) 내에서의 두 게이트 구조체들 사이의 거리(즉, 제 1 거리(GD1))보다 그에 인접하여 소자 분리 영역(ISO)을 통과하는 게이트 구조체와의 거리(즉, 제 2 거리(GD2))를 더 크게 함으로써 상호간의 전기적인 간섭의 가능성을 저감할 수 있고, 그에 따라 소자 신뢰성이 향상될 수 있다.
일부 실시예들에 있어서, 상기 게이트 트렌치들(GT1, GT2, GT3, GT4)의 하단은 실질적으로 동일 레벨에 위치할 수 있다.
상기 복수의 활성 영역(A1)의 상면 부근에는 복수의 소스/드레인 영역(SD)이 형성될 수 있다.
또한 상기 활성 영역(A1) 상에는 비트 라인(BL)이 상기 제 1 방향(W축 방향)과 상이한 방향으로 연장될 수 있다. 일부 실시예들에 있어서, 상기 비트 라인(BL)은 워드 라인(즉, 게이트 구조체들())이 연장되는 제 2 방향(X축 방향)과 직교하는 제 3 방향(Y축 방향)으로 연장될 수 있다.
상기 비트 라인(BL)은 다이렉트 콘택(DC)을 통해 상기 활성 영역(A1)에 연결될 수 있다.
상기 다이렉트 콘택(DC)은 콘택 반도체층으로 이루어질 수 있다. 일부 실시예들에서, 상기 콘택 반도체층은 P 형 도판트 또는 N 형 도판트로 도핑된 폴리실리콘으로 이루어질 수 있다. 예를 들면, 다이렉트 콘택(DC)은 약 1 ㅧ 1020 cm-3 내지 약 9 ㅧ 1020 cm-3 의 범위 내에서 선택되는 도핑 농도로 도핑된 폴리실리콘층으로 이루어질 수 있다.
상기 비트 라인(BL)은 제 1 도전층(131), 상기 제 1 도전층(131)의 상부에 위치하는 제 2 도전층(132), 및 상기 제 1 도전층(131)과 상기 제 2 도전층(132)의 측면을 피복하는 스페이서(SP)를 포함할 수 있다.
상기 제 1 도전층(131)은 반도체층으로서 상기 다이렉트 콘택(DC)의 상면에 접할 수 있다. 상기 제 1 도전층(131)은 다이렉트 콘택(DC)을 구성하는 콘택 반도체층의 도핑 농도보다 더 높은 도핑 농도를 가질 수 있다. 일부 실시예들에서, 상기 제 1 도전층(131)은 P 형 도판트 또는 N 형 도판트로 도핑된 폴리실리콘으로 이루어질 수 있다. 상기 제 1 도전층(131)은 다이렉트 콘택(DC)에 포함된 도판트와 동일한 도전형의 도판트로 도핑될 수 있다. 예를 들면, 상기 제 1 도전층(131)은 약 2 ㅧ 1020 cm-3 내지 약 9 ㅧ 1021 cm-3 의 선택되는 도핑 농도로 도핑된 폴리실리콘층으로 이루어질 수 있다.
상기 제 2 도전층(132)은 TiSiN, TiN, TaN, CoN, 금속, 금속 실리사이드, 또는 이들의 조합으로 이루어질 수 있다. 상기 금속 및 상기 금속 실리사이드는 W, Mo, Au, Cu, Al, Ni, 또는 Co를 포함할 수 있다. 상기 제 2 도전층(132)은 단일층으로 이루어질 수도 있고, 둘 이상의 층이 적층되어 있을 수도 있다. 일부 실시예들에 있어서, 상기 제 2 도전층(132)은 TiSiN을 포함하는 하부층 위에 W을 포함하는 상부층을 포함할 수 있다.
상기 스페이서(SP)는 산화막, 질화막, 에어 스페이서(air spacer), 또는 이들의 조합으로 이루어질 수 있다. 상기 에어 스페이서는 대기 또는 반도체 소자의 제조 공정 중에 존재할 수 있는 다른 가스들을 포함할 수 있다.
상기 활성 영역(A1)은 베리드 콘택(BC)을 통하여 커패시터(CAP)에 연결될 수 있다.
상기 베리드 콘택(BC)은 도전물질을 포함하며, 예를 들어, 도핑된 폴리 실리콘, 금속 물질, 또는 도전성 금속 질화물 중 적어도 하나를 포함할 수 있다. 일 예로, 상기 스토리지 노드 콘택들(BC)은 텅스텐(W) 및 텅스텐 질화막(WxN1-x)을 포함할 수 있다.
상기 베리드 콘택(BC)은 층간 절연막(IL1) 내에 제공될 수 있다. 상기 층간 절연막(IL1)은 예를 들면 화학기상증착(chemical vapor deposition, CVD)으로 형성된 실리콘 산화막일 수 있다.
상기 커패시터(CAP)은 하부 전극(180), 유전막(181), 및 상부 전극(182)을 포함할 수 있다.
상기 하부 전극들(180) 및 상기 상부 전극(182)은 불순물이 도핑된 반도체 물질(예를 들어, 도핑된 다결정 실리콘), 도전성 금속질화물(예를 들어, 티타늄 질화물, 탄탈늄 질화물, 또는 텅스텐 질화물), 금속(예를 들어, 루테늄, 이리듐, 티타늄, 또는 탄탈륨), 또는 도전성 금속산화물(예를 들어, 산화 이리듐) 중에서 적어도 하나를 포함할 수 있다.
상기 유전막(181)은 금속 산화물(예를 들어, HfO2, ZrO2, Al2O3, La2O3, Ta2O3, 또는 TiO2)과 페로브스카이트(perovskite) 구조의 유전 물질(예를 들어, SrTiO3 (STO), (Ba,Sr)TiO3 (BST), BaTiO3, PZT, 또는 PLZT) 중에서 선택된 어느 하나의 단일막 또는 이들 막의 조합으로 형성될 수 있다.
도 6은 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 반도체 소자의 주요 구성을 설명하기 위한 도면이다. 도 6도 도 4의 V-V' 선을 따라 절개한 단면에 대응될 수 있다.
도 6에 도시한 반도체 소자는 도 5에 도시한 반도체 소자와 비교하여 제 1 게이트 트렌치(GT1) 및 제 4 게이트 트렌치(GT4)의 하단의 레벨, 제 2 게이트 구조체(110B, 110C)가 활성 영역(A1)과 접촉하는 방식에 있어서 차이가 있다. 따라서 이하에서는 이러한 차이점을 중심으로 설명하고 두 실시예에 공통되는 설명은 생략한다.
상기 활성 영역(A1)에서의 게이트 트렌치(도 6에서는 제 2 게이트 트렌치(GT2) 또는 제 3 게이트 트렌치(GT3))는 소자 분리 영역(ISO)의 바닥 표면에 대하여 제 1 레벨(LV1)을 가질 수 있다. 또, 소자 분리 영역(ISO)에서의 게이트 트렌치(도 6에서는 제 1 게이트 트렌치(GT1) 또는 제 4 게이트 트렌치(GT4))는 소자 분리 영역(ISO)의 바닥 표면에 대하여 제 2 레벨(LV2)을 가질 수 있다. 상기 제 2 레벨(LV2)은 상기 제 1 레벨(LV1)에 비하여 더 낮을 수 있다. 바꾸어 말하면, 소자 분리 영역(ISO)을 지나는 제 1 게이트 트렌치(GT1) 또는 제 4 게이트 트렌치(GT4)의 깊이는 상기 활성 영역(A1)을 지나는 제 2 게이트 트렌치(GT2) 또는 제 3 게이트 트렌치(GT3)의 깊이보다 더 깊을 수 있다.
이는 상기 활성 영역(A1)을 지나는 제 2 게이트 구조체(110B) 또는 제 3 게이트 구조체(110C)가 활성 영역(A1)의 활성 영역(A1)을 부분적으로 감싸면서 측벽 접촉 부분(SDL)과 접촉하며 통과하는 데 기인할 수 있다.
도 7은 본 발명의 또 다른 실시예에 따른 반도체 소자에 있어서 복수의 활성 영역(A1)과 게이트 구조체(110)를 발췌하여 나타낸 평면도이다.
도 7을 참조하면, 게이트 구조체(110)는 복수의 활성 영역들(A1)을 가로질러 제 2 방향(X축 방향)으로 연장된다. 상기 게이트 구조체(110)는 직선의 측면 프로파일을 갖는 도 4에서와는 달리, 도 7에서는 곡선의 측면 프로파일을 가질 수 있다.
특히, 상기 게이트 구조체(110)는 활성 영역(A1)에서 볼록하게 돌출되는 측면 프로파일(110VX)을 가질 수 있다. 일부 실시예들에 있어서, 상기 게이트 구조체(110)는 상기 활성 영역(A1)으로부터 멀어질수록 제 1 방향(W축 방향)의 폭이 감소할 수 있다. 일부 실시예들에 있어서, 상기 게이트 구조체(110)는 활성 영역(A1)에서 제 1 방향으로의 폭의 최대값을 가질 수 있다.
상기 게이트 구조체(110)는 제 1 활성 영역(A11)에서 제 1 방향(W축 방향)으로 제 1 평균폭(WA1)을 갖고, 제 2 활성 영역(A12)을 향하여 길이 방향으로 연장되면서 제 1 방향의 폭이 점진적으로 변화할 수 있다. 일부 실시예들에 있어서, 상기 게이트 구조체(110)는 제 1 활성 영역(A11)으로부터 제 2 활성 영역(A12)을 향하여 길이 방향으로 연장되면서 제 1 방향의 폭이 점진적으로 감소할 수 있다. 여기서 상기 게이트 구조체(110)의 상기 제 1 방향의 폭이 "점진적으로 감소"한다는 것은 상기 제 1 방향의 폭이 제 1 활성 영역(A11)으로부터 제 2 활성 영역(A12)까지의 전체 길이에 대하여 점진적으로 감소하는 것을 의미하는 것은 아니다.
상기 게이트 구조체(110)의 제 1 방향의 폭은 제 1 활성 영역(A11)으로부터 어느 정도 감소하다가 상기 제 2 활성 영역(A12)에 가까워짐에 따라 다시 증가할 수 있다. 일부 실시예들에 있어서, 상기 게이트 구조체(110)의 제 1 방향의 폭은 상기 제 1 활성 영역(A11)과 상기 제 2 활성 영역(A12) 사이에서 제 1 방향의 폭의 감소와 증가가 1회 이상 반복될 수 있다.
또, 상기 게이트 구조체(110)는 제 2 활성 영역(A12)에서 제 1 방향으로 제 2 평균폭(WA2)을 갖고, 제 1 활성 영역(A11)을 향하여 길이 방향으로 연장되면서 제 1 방향의 폭이 점진적으로 감소할 수 있다. 상기 제 1 평균폭(WA1)과 상기 제 2 평균폭(WA2)은 서로 동일할 수도 있고, 서로 다를 수도 있다.
상기 게이트 구조체(110)는 소자 분리 영역(ISO)에서 제 3 평균폭(WA3)을 가질 수 있다. 상기 제 1 평균폭(WA1)은 상기 제 3 평균폭(WA3)의 약 110% 내지 약 140%일 수 있다. 만일 상기 제 1 평균폭(WA1)이 상기 제 3 평균폭(WA3)에 비하여 과도하게 크다면 전기 저항이 과도하게 높아져 소자 성능이 미흡해질 수 있다. 반대로 상기 제 1 평균폭(WA1)이 상기 제 3 평균폭(WA3)과 비교하여 동일하거나 비슷한 크기를 갖는다면 이웃하는 두 게이트 구조체들(110) 사이의 전기적인 간섭이 증가하여 반도체 소자의 신뢰성이 미흡할 수 있다.
또, 이웃하는 두 게이트 구조체들(110)은 제 1 방향으로 제 1 거리(GD) 이격될 수 있는데, 상기 제 1 거리(GD)도 상기 두 게이트 구조체들(110)의 길이 방향의 위치에 따라 점진적으로 변화할 수 있다.
계속하여 도 7을 참조하면, 게이트 트렌치(GT)는 복수의 활성 영역들(A1)을 가로질러 제 2 방향(X축 방향)으로 연장된다. 상기 게이트 트렌치(GT)는 직선의 측면 프로파일을 갖는 도 4에서와는 달리, 도 7에서는 곡선의 측면 프로파일을 가질 수 있다.
상기 게이트 트렌치(GT)는 활성 영역(A1)에서 측방향으로 오목하게 들어간 측면 프로파일(A1CC)을 가질 수 있다. 일부 실시예들에 있어서, 상기 게이트 트렌치(GT)는 상기 활성 영역(A1)으로부터 멀어질수록 제 1 방향(W축 방향)의 폭이 감소할 수 있다.
상기 게이트 트렌치(GT)는 제 1 활성 영역(A11)에서 제 1 방향(W축 방향)으로 제 1 트렌치 평균폭(TWA1)을 갖고, 제 2 활성 영역(A12)을 향하여 길이 방향으로 연장되면서 제 1 방향의 폭이 점진적으로 변화할 수 있다. 일부 실시예들에 있어서, 상기 게이트 트렌치(GT)는 제 1 활성 영역(A11)으로부터 제 2 활성 영역(A12)을 향하여 길이 방향으로 연장되면서 제 1 방향의 폭이 점진적으로 감소할 수 있다. 여기서 상기 게이트 트렌치(GT)의 상기 제 1 방향의 폭이 "점진적으로 감소"한다는 것은 상기 제 1 방향의 폭이 제 1 활성 영역(A11)으로부터 제 2 활성 영역(A12)까지의 전체 길이에 대하여 점진적으로 감소하는 것을 의미하는 것은 아니다.
상기 게이트 트렌치(GT)의 제 1 방향의 폭은 제 1 활성 영역(A11)으로부터 어느 정도 감소하다가 상기 제 2 활성 영역(A12)에 가까워짐에 따라 다시 증가할 수 있다. 일부 실시예들에 있어서, 상기 게이트 트렌치(GT)의 제 1 방향의 폭은 상기 제 1 활성 영역(A11)과 상기 제 2 활성 영역(A12) 사이에서 제 1 방향의 폭의 감소와 증가가 1회 이상 반복될 수 있다.
또, 상기 게이트 트렌치(GT)는 제 2 활성 영역(A12)에서 제 1 방향으로 제 2 트렌치 평균폭(TWA2)을 갖고, 제 1 활성 영역(A11)을 향하여 길이 방향으로 연장되면서 제 1 방향의 폭이 점진적으로 감소할 수 있다. 상기 제 1 트렌치 평균폭(TWA1)과 상기 제 2 트렌치 평균폭(TWA2)은 서로 동일할 수도 있고, 서로 다를 수도 있다.
상기 게이트 구조체(110)는 소자 분리 영역(ISO)에서 제 3 트렌치 평균폭(TWA3)을 가질 수 있다. 상기 제 1 트렌치 평균폭(TWA1)은 상기 제 3 트렌치 평균폭(TWA3)의 약 110% 내지 약 140%일 수 있다. 만일 상기 제 1 트렌치 평균폭(TWA1)이 상기 제 3 트렌치 평균폭(TWA3)에 비하여 과도하게 크다면 전기 저항이 과도하게 높아져 소자 성능이 미흡해질 수 있다. 반대로 상기 제 1 트렌치 평균폭(TWA1)이 상기 제 3 트렌치 평균폭(TWA3)과 비교하여 동일하거나 비슷한 크기를 갖는다면 이웃하는 두 게이트 구조체들(110) 사이의 전기적인 간섭이 증가하여 반도체 소자의 신뢰성이 미흡할 수 있다.
일부 실시예들에 있어서, 활성 영역(A1)에서 상기 게이트 트렌치(GT)의 오목한 부분과 상기 게이트 구조체(110)의 볼록한 부분은 서로 대응될 수 있다. 즉, 활성 영역(A1)에서 게이트 트렌치(GT)의 오목한 형상에 대응하여 상기 게이트 구조체(110)가 볼록한 형상을 가질 수 있다. 이 때, 상기 게이트 구조체(110)와 게이트 트렌치(GT) 사이에는 게이트 유전막(120)이 개재될 수 있다.
도 8은 본 발명의 실시예들에 따라 제조한 반도체 소자를 투과전자현미경(transmission electron microscope, TEM)을 이용하여 촬영한 이미지이다.
도 8을 참조하면, 소자 분리 영역(ISO) 사이에 다수의 활성 영역들(A1)이 도 4에 도시된 배열에 유사하게 배치되어 있다. 또 상기 다수의 활성 영역들(A1)을 가로질러 게이트 구조체들(110)이 제 2 방향(X축 방향)으로 연장된다. 상기 게이트 구조체들(110)의 폭은 길이 방향의 위치에 따라 일정하지 않으며 변화한다. 특히, 상기 게이트 구조체들(110)의 폭은 활성 영역들(A1)과 중첩되는 부분에서 더 넓은 폭을 갖고, 소자 분리 영역(ISO)에서는 더 좁은 폭을 갖는다.
또 상기 게이트 구조체들(110)의 폭은 길이 방향의 위치에 따라 점진적으로 변화하는 것을 알 수 있다.
도 9a 내지 도 9d는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 나타낸 측단면도들이다.
도 9a를 참조하면, 기판(101)에 활성 영역(A1)과 소자 분리 영역(ISO)을 정의한다. 상기 활성 영역(A1)을 이루는 기판과 소자 분리 영역(ISO)에 대해서는 도 5를 참조하여 상세하게 설명하였으므로 여기서는 상세한 설명을 생략한다.
상기 소자 분리 영역(ISO)을 형성하기 위하여 상기 기판(101)에 리세스를 형성할 수 있다. 상기 리세스는 마스크 패턴을 형성한 후 이방성 식각 공정을 수행함으로써 형성될 수 있다. 그 후 상기 리세스 내에 갭필 산화막을 형성한 후 평탄화할 수 있다. 상기 갭필 산화막은 고밀도 플라스마(HDP) 산화막, TEOS (tetraethyl orthosilicate), PE-TEOS (plasma enhanced TEOS), O3-TEOS, USG (undoped silicate glass), PSG (phospho silicate glass), BSG (borosilicate glass), BPSG(borophosphosilicate glass), FSG(fluoride silicate glass), SOG(spin on glass), TOSZ (tonen silazene) 또는 이들의 조합으로 이루어질 수 있다.
도 9b를 참조하면, 일 방향으로 연장되는 게이트 트렌치들(GT1, GT2, GT3, GT4)을 형성한다. 상기 게이트 트렌치들(GT1, GT2, GT3, GT4)은 포토리소그래피 방법으로 형성될 수 있다.
상기 게이트 트렌치들(GT1, GT2, GT3, GT4)은 소자 분리 영역(ISO)과 활성 영역(A1)을 관통하여 일 방향으로 연장될 수 있다. 상기 게이트 트렌치들(GT1, GT2, GT3, GT4)의 연장 방향은 상기 활성 영역(A1)의 장축 방향에 수직일 수도 있고, 비스듬하게 기울어질 수도 있다.
상기 게이트 트렌치들(GT1, GT2, GT3, GT4)은 실질적으로 동일한 폭을 가질 수 있다.
도 9c를 참조하면, 상기 활성 영역(A1)에서 상기 게이트 트렌치들(GT2, GT3)을 확장한다. 상기 게이트 트렌치들(GT2, GT3)은 확장된 폭을 가질수 있다.
상기 활성 영역(A1)에서 상기 게이트 트렌치들을 확장하기 위하여 상기 활성 영역(A1)에서 상기 게이트 트렌치들에 대하여 습식 식각을 수행할 수 있다. 상기 습식 식각은 소자 분리 영역(ISO)은 식각하지 않거나 충분히 느리게 식각시키면서 활성 영역(A1)을 이루는 실리콘(silicon)은 충분히 빠르게 식각시킬 수 있는 식각제를 이용하여 수행될 수 있다.
상기 식각제는 예를 들면 실리콘 산화물은 식각하지 않거나 충분히 느리게 식각시키면서 실리콘(Si)은 충분히 빠르게 식각시킬 수 있는 것이 선택될 수 있다.
일부 실시예들에 있어서, 상기 식각제는 수산화암모늄(NH4OH), 과산화수소(H2O2), 및 물(H2O)의 혼합 용액일 수 있다. 다른 일부 실시예들에 있어서, 상기 식각제는 염산(HCl), 과산화수소(H2O2), 및 물(H2O)의 혼합 용액일 수 있다. 또 다른 일부 실시예들에 있어서, 상기 식각제는 황산(H2SO4), 과산화수소(H2O2), 및 물(H2O)의 혼합 용액일 수 있다. 각 성분들의 함량은 필요에 따라 적절히 조절될 수 있다.
일부 실시예들에 있어서, 상기 식각제는 예를 들면, SC1, SC2, APM(ammonium peroxide mixture), SPM(sulfuric acid peroxide mixture), HPM(hydrochloric peroxide mixture), ADM(ammonia deionized mixture), 또는 이들의 조합일 수 있다. 그러나 식각제가 이들에 한정되는 것은 아니다.
일부 실시예들에 있어서, 상기 식각제는 약 60℃ 내지 약 90℃의 온도에서 약 1분 내지 약 30분 동안 상기 활성 영역(A1)과 접촉될 수 있다.
도 10은 식각제로 확장된 활성 영역(A1)을 나타낸 사시도이다. 도 10을 참조하면, 소자 분리 영역(ISO) 및 그에 매립된 활성 영역(A1)을 통과하여 게이트 트렌치들(GT2, GT3)이 연장될 수 있다.
상기 게이트 트렌치들(GT2, GT3)은 상기 활성 영역(A1) 이외의 부분에서 제 5 트렌치 폭(TWa)을 갖고 활성 영역(A1)에서는 상기 제 5 트렌치 폭(TWa)보다 더 큰 제 6 트렌치 폭(TWb)을 가질 수 있다.
특히, 상기 활성 영역(A1)에서 상기 게이트 트렌치들(GT2, GT3)은 오목한 내측 표면을 가질 수 있다. 식각제에 의한 등방성 식각은 화학 반응을 기초로 이루어질 수 있다. 화학 반응의 속도는 여러 변수에 의하여 영향을 받을 수 있으며, 반응물의 농도도 이러한 변수들 중의 하나이다.
상기 활성 영역(A1)의 노출된 측벽은 식각제에 의하여 등방적으로 부분 제거될 수 있다. 특정 이론에 의하여 한정되는 것은 아니나, 상기 활성 영역(A1)의 노출된 측벽의 수평 방향 가운데 부분은 물질 전달이 원활하게 일어나서 식각제의 농도가 수평 방향 가장자리 부분에 비하여 더 높고, 그에 따라 등방적인 식각 반응이 보다 활발하게 일어날 수 있다. 그에 따라 상기 활성 영역(A1)의 노출된 측벽의 수평 방향 가운데 부분은 더 많이 제거되어 오목한 측벽 프로파일을 가질 수 있다.
위에서 설명한 바와 같이 상기 식각제는 소자 분리 영역(ISO)과 활성 영역(A1)에 대하여 식각 속도의 차이가 발생하도록 선택되므로, 상기 활성 영역(A1)이 식각되는 동안에도 소자 분리 영역(ISO)은 식각되지 않거나 미미한 정도로만 식각될 수 있다.
상기 활성 영역(A1)에서 상기 게이트 트렌치들(GT2, GT3)이 갖는 상기 제 6 트렌치 폭(TWb)은 소자 분리 영역(ISO)에서 상기 게이트 트렌치들(GT2, GT3)이 갖는 상기 제 5 트렌치 폭(TWa)의 약 110% 내지 약 140%일 수 있다. 상기 제 5 트렌치 폭(TWa)과 상기 제 6 트렌치 폭(TWb)은 각각 소자 분리 영역(ISO)과 활성 영역(A1)에서의 길이 방향에 따라 변화할 수 있다. 일부 실시예들에 있어서, 상기 제 5 트렌치 폭(TWa)과 상기 제 6 트렌치 폭(TWb)은 각각 소자 분리 영역(ISO)과 활성 영역(A1)에서의 길이 방향에 따른 평균값에 의하여 대표될 수 있다.
다시 도 9c를 참조하면, 활성 영역의 게이트 트렌치들(GT2, GT3)은 그에 이웃하여 소자 분리 영역(ISO)을 통과하는 다른 게이트 트렌치들(GT1, GT4)에 비하여 더 넓은 폭을 갖는다. 식각제에 의하여 활성 영역의 게이트 트렌치들(GT2, GT3)의 좌우폭이 확장되기 때문에 활성 영역(A1)의 게이트 트렌치들(GT2, GT3)의 깊이도 미미하게나마 더 깊어질 수 있다.
다만, 상기 게이트 트렌치들(GT1, GT2, GT3, GT4)은 높은 종횡비를 갖는 구조이기 때문에 측방향의 폭의 확장에 비하여 종방향의 깊이의 증가는 그 크기도 크지 않을 뿐만 아니라 전체 게이트 트렌치의 형상에 미치는 영향도 미미하다.
도 9d를 참조하면, 상기 게이트 트렌치들(GT1, GT2, GT3, GT4) 내에 게이트 유전막(120)을 형성하고, 그 위에 하부 게이트 라인(110M), 상부 게이트 라인(110P), 및 캡핑층(110K)을 포함하는 게이트 구조체(110A, 110B, 110C, 110D)를 형성할 수 있다.
상기 게이트 유전막(120)은 활성 영역(A1)의 열산화, 또는 유전물질의 증착에 의하여 형성될 수 있다. 상기 활성 영역(A1)의 열산화는 활성 영역(A1)을 산화 분위기에서 가열함으로써 이루어질 수 있다. 상기 유전 물질의 증착은, 예를 들면 CVD, 원자층 증착(atomic layer deposition, ALD), 또는 물리 기상 증착(physical vapor deposition, PVD) 등의 방법에 의하여 수행될 수 있으며 특별히 한정되지 않는다. 가능한 게이트 유전막(120)의 물질은 도 4 및 도 5를 참조하여 설명하였으므로 여기서는 중복되는 설명을 생략한다.
상기 게이트 구조체(110A, 110B, 110C, 110D)는 상기 물질막들, 즉, 게이트 유전막(120), 하부 게이트 라인(110M), 상부 게이트 라인(110P), 및 캡핑층(110K)을 위한 물질막을 각각 형성한 후 이들 각각을 에치백함으로써 형성될 수 있다.
일부 실시예들에 있어서, 상기 게이트 유전막(120)을 형성하기에 앞서 이방성 식각을 통해 소자 분리 영역(ISO)을 부분적으로 제거할 수 있다. 상기 이방성 식각에 의하여 도 6에 도시된 바와 같은 반도체 소자가 얻어질 수 있다. 구체적으로, 상기 소자 분리 영역(ISO)을, 특히 상기 소자 분리 영역(ISO)의 게이트 트렌치들(GT1, GT2, GT3, GT4)의 바닥 부분을 일부 제거하면 활성 영역(A1)의 게이트 트렌치들(GT1, GT2, GT3, GT4)의 바닥 부분이 상부를 향하여 상대적으로 돌출될 수 있다. 그런 다음 게이트 구조체(110A, 110B, 110C, 110D)를 형성하면, 상기 게이트 구조체(110A, 110B, 110C, 110D)가 활성 영역(A1)을 통과할 때 활성 영역(A1)을 부분적으로 감싸면서 측벽 접촉 부분(SDL)(도 6 참조)과 접촉하기 때문에 반도체 소자의 입장에서는 보다 넓은 채널폭(channel width)을 얻을 수 있다.
게이트 구조체들(110A, 110B, 110C, 110D)을 형성한 후, 상기 게이트 구조체(110B, 110C)의 일측에서 상기 활성 영역(A1)들과 전기적으로 연결된 다이렉트 콘택(DC) 및 비트라인(BL)을 형성할 수 있다. 또한 상기 게이트 구조체(110B, 110C)의 타측에서 상기 활성 영역(A1)들과 전기적으로 연결된 커패시터(CAP)를 형성할 수 있다(도 5 참조). 상기 커패시터(CAP)는 층간 절연막(IL1) 및 그를 관통하는 베리드 콘택(BC)을 통하여 상기 활성 영역(A1)들과 전기적으로 연결될 수 있다.
이상에서 살펴본 바와 같이 본 발명의 실시예들에 대해 상세히 기술되었지만, 본 발명이 속하는 기술분야에 있어서 통상의 지식을 가진 사람이라면, 첨부된 청구 범위에 정의된 본 발명의 정신 및 범위를 벗어나지 않으면서 본 발명을 여러 가지로 변형하여 실시할 수 있을 것이다. 따라서 본 발명의 앞으로의 실시예들의 변경은 본 발명의 기술을 벗어날 수 없을 것이다.
A1: 활성 영역
CAP: 커패시터
GT1, GT2, GT3, GT4: 게이트 트렌치
IL1: 층간 절연막
ISO: 소자 분리 영역
SDL: 측벽 접촉 부분
101: 기판
110, 110A, 110B, 110C, 110D: 게이트 구조체
110K: 캡핑층
110M: 하부 게이트 라인
110P: 상부 게이트 라인
120: 게이트 유전막
180: 하부 전극
181: 유전막
182: 상부 전극

Claims (20)

  1. 제 1 방향으로 연장되는 복수의 활성 영역들과 상기 복수의 활성 영역들을 전기적으로 서로 분리하는 소자 분리 영역을 포함하는 기판;
    상기 복수의 활성 영역과 상기 소자 분리 영역을 가로질러 연장되는 게이트 트렌치;
    상기 게이트 트렌치 내에서 상기 게이트 트렌치를 따라 연장되는 게이트 구조체; 및
    상기 활성 영역에서 상기 게이트 트렌치와 상기 게이트 구조체 사이에 형성된 게이트 유전막;
    을 포함하고,
    상기 게이트 구조체는 상기 활성 영역에서 제 1 방향으로 제 1 폭을 갖고 상기 소자 분리 영역에서 제 1 방향으로 상기 제 1 폭과 상이한 제 2 폭을 갖는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 제 1 폭이 상기 제 2 폭보다 더 큰 것을 특징으로 하는 반도체 소자.
  3. 제 2 항에 있어서,
    상기 게이트 트렌치는 상기 활성 영역에서 오목한 측벽 프로파일을 포함하고,
    상기 제 1 폭은 상기 활성 영역에서 제 1 방향으로 갖는 폭의 평균값이고,
    상기 제 2 폭은 상기 소자 분리 영역에서 제 1 방향으로 갖는 폭의 평균값인 것을 특징으로 하는 반도체 소자.
  4. 제 3 항에 있어서,
    상기 제 1 폭은 상기 제 2 폭의 약 110% 내지 약 140%인 것을 특징으로 하는 반도체 소자.
  5. 제 3 항에 있어서,
    상기 게이트 구조체는 상기 활성 영역 내에서 상기 게이트 트렌치의 오목한 측벽 프로파일에 대응하여 볼록한 측벽 프로파일을 갖는 것을 특징으로 하는 반도체 소자.
  6. 제 3 항에 있어서,
    상기 게이트 구조체는 제 1 방향의 폭이 길이 방향의 위치(longitudinal position)에 따라 점진적으로(gradually) 증가 또는 감소하는 것을 특징으로 하는 반도체 소자.
  7. 제 1 항에 있어서,
    상기 게이트 트렌치는 상기 활성 영역에서 제 1 방향으로 제 1 트렌치 폭을 갖고 상기 소자 분리 영역에서 제 1 방향으로 상기 제 1 트렌치 폭과 상이한 제 2 트렌치 폭을 갖는 것을 특징으로 하는 반도체 소자.
  8. 제 7 항에 있어서,
    상기 제 1 트렌치 폭이 상기 제 2 트렌치 폭보다 더 큰 것을 특징으로 하는 반도체 소자.
  9. 제 1 항에 있어서,
    상기 게이트 구조체의 일측에서 상기 활성 영역과 전기적으로 연결된 커패시터; 및
    상기 게이트 구조체의 타측에서 상기 활성 영역과 전기적으로 연결된 비트 라인;
    을 더 포함하는 것을 특징으로 하는 반도체 소자.
  10. 제 1 항에 있어서,
    상기 게이트 트렌치가 상기 활성 영역에서 갖는 깊이는 상기 게이트 트렌치가 상기 소자 분리 영역에서 갖는 깊이와 실질적으로 동일한 것을 특징으로 하는 반도체 소자.
  11. 제 1 항에 있어서,
    상기 게이트 트렌치가 상기 활성 영역에서 갖는 깊이는 상기 게이트 트렌치가 상기 소자 분리 영역에서 갖는 깊이보다 더 작은 것을 특징으로 하는 반도체 소자.
  12. 제 1 방향으로 연장되는 복수의 활성 영역들과 상기 복수의 활성 영역들을 전기적으로 서로 분리하는 소자 분리 영역을 포함하는 기판;
    상기 복수의 활성 영역과 상기 소자 분리 영역을 가로질러 연장되는 게이트 트렌치;
    상기 게이트 트렌치 내에서 상기 게이트 트렌치를 따라 연장되는 게이트 구조체; 및
    상기 활성 영역에서 상기 게이트 트렌치와 상기 게이트 구조체 사이에 형성된 게이트 유전막;
    을 포함하고,
    상기 게이트 구조체는 제 1 방향의 폭이 길이 방향의 위치(longitudinal position)에 따라 점진적으로(gradually) 증가 또는 감소하는 것을 특징으로 하는 반도체 소자.
  13. 제 12 항에 있어서,
    상기 게이트 구조체는 상기 활성 영역에서 상기 제 1 방향의 폭의 최대값을 갖는 것을 특징으로 하는 반도체 소자.
  14. 제 12 항에 있어서,
    상기 게이트 구조체는 상기 활성 영역에서 볼록한 측벽 프로파일을 갖는 것을 특징으로 하는 반도체 소자.
  15. 제 14 항에 있어서,
    상기 게이트 구조체는 상기 활성 영역에서 멀어질수록 더 좁은 제 1 방향의 폭을 갖는 것을 특징으로 하는 반도체 소자.
  16. 제 1 방향으로 연장되는 복수의 활성 영역들과 상기 복수의 활성 영역들을 전기적으로 서로 분리하는 소자 분리 영역을 포함하는 기판;
    상기 복수의 활성 영역과 상기 소자 분리 영역을 가로질러 연장되고 서로 이웃하는 제 1 게이트 트렌치 및 제 2 게이트 트렌치;
    상기 제 1 게이트 트렌치 및 상기 제 2 게이트 트렌치 내에서 각각 연장되는 제 1 게이트 구조체 및 제 2 게이트 구조체; 및
    상기 복수의 활성 영역에서 상기 제 1 게이트 트렌치 및 상기 제 2 게이트 트렌치와 상기 제 1 게이트 구조체 및 상기 제 2 게이트 구조체 사이에 각각 형성된 게이트 유전막들;
    을 포함하고,
    상기 제 1 게이트 구조체와 상기 제 2 게이트 구조체 사이의 상기 제 1 방향으로의 거리가 길이 방향의 위치(longitudinal position)에 따라 점진적으로 변화하는 것을 특징으로 하는 반도체 소자.
  17. 제 16 항에 있어서,
    상기 제 1 게이트 구조체와 상기 제 2 게이트 구조체는 공통의 활성 영역을 통과할 때 제 1 거리를 갖고 이격되고,
    상기 제 1 게이트 구조체와 상기 제 2 게이트 구조체는 이들 중 하나가 활성 영역을 통과하고 다른 하나가 소자 분리 영역을 통과할 때 제 2 거리를 갖고 이격되고,
    상기 제 1 거리가 상기 제 2 거리보다 작은 것을 특징으로 하는 반도체 소자.
  18. 기판에 제 1 방향으로 연장되는 복수의 활성 영역들과 상기 복수의 활성 영역들을 전기적으로 서로 분리하는 소자 분리 영역을 형성하는 단계;
    상기 복수의 활성 영역과 상기 소자 분리 영역을 가로질러 연장되는 게이트 트렌치를 형성하는 단계;
    상기 복수의 활성 영역의 상기 게이트 트렌치를 확장하는 단계;
    상기 복수의 활성 영역의 상기 게이트 트렌치 내측 표면에 게이트 유전막을 형성하는 단계; 및
    상기 게이트 트렌치 내에 게이트 구조체를 형성하는 단계;
    를 포함하는 반도체 소자의 제조 방법.
  19. 제 18 항에 있어서,
    상기 게이트 트렌치를 확장하는 단계는 상기 복수의 활성 영역의 상기 게이트 트렌치를 습식 식각함으로써 수행되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  20. 제 19 항에 있어서,
    상기 습식 식각은 SC1, SC2, APM(ammonium peroxide mixture), SPM(sulfuric acid peroxide mixture), HPM(hydrochloric peroxide mixture), ADM(ammonia deionized mixture), 또는 이들의 조합에 의하여 수행되는 것을 특징으로 하는 반도체 소자의 제조 방법.
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11502163B2 (en) * 2019-10-23 2022-11-15 Nanya Technology Corporation Semiconductor structure and fabrication method thereof
EP3955296A4 (en) * 2020-05-18 2022-09-07 Changxin Memory Technologies, Inc. SEMICONDUCTOR STRUCTURE AND METHOD FOR FORMING IT
US11437481B2 (en) * 2020-06-30 2022-09-06 Nanya Technology Corporation Semiconductor device with T-shaped buried gate electrode and method for forming the same
TWI749727B (zh) * 2020-08-24 2021-12-11 力晶積成電子製造股份有限公司 動態隨機存取記憶體及其形成方法
US11469234B2 (en) 2020-11-13 2022-10-11 Nanya Technology Corporation Semiconductor device having reduced contact resistance between access transistors and conductive features and method of manufacturing the same
US11521974B2 (en) * 2020-11-16 2022-12-06 Nanya Technology Corporation Memory device with different types of capacitors and method for forming the same
CN114695355A (zh) 2020-12-29 2022-07-01 长鑫存储技术有限公司 半导体结构以及半导体结构的形成方法
US11967531B2 (en) 2020-12-29 2024-04-23 Changxin Memory Technologies, Inc. Semiconductor structure and forming method thereof
CN114695353B (zh) * 2020-12-29 2023-10-13 长鑫存储技术有限公司 半导体结构及其形成方法
KR20220131227A (ko) * 2021-03-18 2022-09-27 창신 메모리 테크놀로지즈 아이엔씨 반도체 구조의 제조 방법 및 반도체 구조
US20220352040A1 (en) * 2021-04-30 2022-11-03 Changxin Memory Technologies, Inc. Manufacturing method and measurement method of semiconductor structure, and semiconductor structure
CN115274835B (zh) * 2021-04-30 2024-05-21 长鑫存储技术有限公司 半导体结构的制备方法、测量方法及半导体结构
TWI779627B (zh) * 2021-05-25 2022-10-01 南亞科技股份有限公司 半導體結構與其形成方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100498476B1 (ko) 2003-01-11 2005-07-01 삼성전자주식회사 리세스 채널 ｍｏｓｆｅｔ 및 그 제조방법
KR100513306B1 (ko) 2003-10-29 2005-09-07 삼성전자주식회사 티자형 리세스드 게이트를 갖는 반도체 장치 및 그 제조방법
KR100549008B1 (ko) 2004-03-17 2006-02-02 삼성전자주식회사 등방성식각 기술을 사용하여 핀 전계효과 트랜지스터를제조하는 방법
KR20060062358A (ko) 2004-12-03 2006-06-12 삼성전자주식회사 리세스 채널 트랜지스터를 갖는 반도체 장치의 제조 방법
KR20070003062A (ko) 2005-06-30 2007-01-05 주식회사 하이닉스반도체 리세스 채널을 갖는 반도체 소자의 제조 방법
KR100724575B1 (ko) 2006-06-28 2007-06-04 삼성전자주식회사 매립 게이트전극을 갖는 반도체소자 및 그 형성방법
US7612406B2 (en) 2006-09-08 2009-11-03 Infineon Technologies Ag Transistor, memory cell array and method of manufacturing a transistor
KR100811373B1 (ko) 2006-09-08 2008-03-07 주식회사 하이닉스반도체 노광 마스크 및 이를 이용한 반도체 소자의 제조 방법
KR100830579B1 (ko) * 2006-10-19 2008-05-21 삼성전자주식회사 비휘발성 메모리 장치 및 그 형성 방법
KR20100121101A (ko) * 2009-05-08 2010-11-17 삼성전자주식회사 리세스 채널을 갖는 메모리 소자 및 이의 제조방법
KR102003004B1 (ko) * 2012-09-12 2019-07-23 삼성전자주식회사 매립 게이트를 포함하는 반도체 소자 및 그 제조 방법
US9704871B2 (en) 2014-09-18 2017-07-11 Micron Technology, Inc. Semiconductor device having a memory cell and method of forming the same
KR102450577B1 (ko) * 2016-08-12 2022-10-11 삼성전자주식회사 반도체 소자
CN108257957A (zh) * 2016-12-29 2018-07-06 联华电子股份有限公司 半导体结构及其制作方法

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