KR20070003062A - 리세스 채널을 갖는 반도체 소자의 제조 방법 - Google Patents

리세스 채널을 갖는 반도체 소자의 제조 방법 Download PDF

Info

Publication number
KR20070003062A
KR20070003062A KR1020050058791A KR20050058791A KR20070003062A KR 20070003062 A KR20070003062 A KR 20070003062A KR 1020050058791 A KR1020050058791 A KR 1020050058791A KR 20050058791 A KR20050058791 A KR 20050058791A KR 20070003062 A KR20070003062 A KR 20070003062A
Authority
KR
South Korea
Prior art keywords
recess
channel
line width
gate
isolation region
Prior art date
Application number
KR1020050058791A
Other languages
English (en)
Inventor
노일철
김춘환
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020050058791A priority Critical patent/KR20070003062A/ko
Publication of KR20070003062A publication Critical patent/KR20070003062A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1037—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure and non-planar channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
    • H01L29/66621—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation using etching to form a recess at the gate location

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

리세스 채널을 갖는 반도체 소자의 제조 방법이 제공된다. 리세스 채널을 갖는 반도체 소자의 제조 방법은 반도체 기판 상의 일부 영역을 식각하여 소자분리영역 리세스를 형성하는 단계, 소자분리영역 리세스를 절연물로 채워 소자분리영역과 활성영역을 분리해주는 단계, 및 소자분리영역 사이의 활성영역을 식각하여 제1 선폭을 가지는 리세스를 형성하고, 소자분리영역 상에 제1 선폭보다 작은 제2 선폭을 가지는 리세스를 형성하는 단계를 포함한다.
반도체 소자, 리세스

Description

리세스 채널을 갖는 반도체 소자의 제조 방법{Method for fabricating semiconductor device having recess channel}
도 1은 종래의 리세스채널을 갖는 반도체 소자의 제조방법에서의 문제점을 설명하기 위한 전자주사현미경(SEM) 사진이다.
도 2a 내지 도 2c는 본 발명의 실시예에 따른 리세스 채널을 갖는 반도체 소자의 제조 방법을 설명하기 위한 공정 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
200: 반도체 기판 210: 소자분리영역 리세스
215: 소자분리영역 220: 활성영역 게이트 채널용 리세스
230: 소자분리영역 게이트 채널용 리세스
본 발명은 리세스 채널을 갖는 반도체 소자의 제조 방법에 관한 것으로서, 보다 상세하게는 반도체 소자, 특히 리세스 게이트 라인을 가지는 반도체 소자에 있어서 필드옥사이드에서 발생하는 이상 산화현상을 방지하기 위한 리세스 채널을 갖는 반도체 소자의 제조 방법에 관한 것이다.
최근 집적회로 반도체 소자의 집적도가 증가하고 디자인룰(design rule)이 급격히 감소함에 따라 트랜지스터의 안정적인 동작을 확보하는데 어려움이 증가되고 있다. 예를 들어, 집적회로소자의 디자인 룰이 축소됨에 따라 게이트의 폭이 감소되고 있어 트랜지스터의 채널길이가 급격하게 감소하고 있으며, 이에 따라 단채널 효과(short channel effect)가 빈번하게 발생하고 있다.
이러한 단채널 효과로 인하여 트랜지스터의 소스(source)와 드레인(drain) 간에 펀치쓰루(punch-through)가 심각하게 발생하고 있으며, 이러한 펀치쓰루는 트랜지스터 소자의 오동작의 주요 원인으로 인식되고 있다.
이러한 단채널 효과의 극복을 위해서 결국 디자인 룰의 축소에도 불구하고 채널의 길이를 보다 더 확보하는 방법들이 다양하게 연구되고 있다. 특히 제한된 게이트 선폭을 유지하면서 채널의 길이를 보다 확장시켜 주는 구조로서, 반도체 기판을 리세스(recess)하고 이러한 리세스 영역을 게이트 구조로 채택하여 유효채널길이(effective channel length)를 보다 연장시키는 리세스된 채널을 갖는 모스 트랜지스터를 형성하고자 하는 시도가 많이 이루어지고 있다.
도 1은 종래의 리세스채널을 갖는 반도체 소자의 제조방법에서의 문제점을 설명하기 위한 전자주사현미경(SEM) 사진이다.
도 1을 참조하면, 트렌치 소자분리막(110)에 의해 한정되는 활성영역을 갖는 반도체 기판(100)의 활성영역에 리세스된 채널을 구현하기 위하여, 반도체(100) 기판을 일정깊이로 식각하여 트렌치(120)를 형성한다. 다음에 전면에 게이트 절연막(130)을 형성하고, 트렌치(120)가 매립되도록 게이트도전막(140)을 전면에 형성한다. 다음에 게이트 도전막(140) 위에 금속실리사이드막(150) 및 절연성 하드마스크막(미도시)을 순차적으로 형성하고, 통상의 게이트 패터닝을 수행하여 리세스 채널을 갖는 게이트 스택을 형성한다. 이와 같은 리세스 채널을 갖는 게이트 구조에 있어서, 채널은 트렌치(120)의 프로파일(profile)을 따라, 즉 트렌치(120)의 바닥 및 측벽을 따라 형성되게 되므로, 게이트 스택의 선폭에 비해서 더 길게 확장된 길이를 갖게 된다.
그런데 이와 같은 종래의 리세스 게이트 형성방법에 있어서, 게이트 도전막(140)의 두께가 충분하지 않은 경우, 게이트 도전막(140)의 상부 프로파일은, 도면에서 "A"로 나타낸 바와 같이, 그루브(groove)를 갖는 형태로 이루어지며, 그 결과 후속의 금속실리사이드막(150), 예컨대 스텝 커버리지(step coverage)가 좋지 않은 텅스텐실리사이드(WSix)을 형성하는데 있어서, 도면에서 "B"로 나타낸 바와 같이, 심(seam)이 발생하여 소자의 신뢰성을 떨어뜨린다는 문제가 발생한다.
특히 리세스채널 형성 후 후속의 습식세정공정에 의해 소자분리영역 상부에서의 그루브의 폭과 깊이는 더 깊어지며, 따라서 이 부분에서의 심(seam)은 사선방향으로 만들어지게 된다.
이와 같이 금속실리사이드막(150)에 심이 발생하게 되면, 후속의 산화공정, 예컨대 게이트패터닝을 위한 식각 데미지를 치유하기 위한 게이트 라이트 산화 (gate light oxidation) 공정시, 심에 가까운 측벽에서 금속실리사이드막(150)의 이상산화(abnormal oxidation)가 발생하며, 이 이상산화는 게이트마스크의 미스얼라인(misalign)과 결합하여 후속의 랜딩플러그 콘택(landing plug contact) 공정에서의 숏(short)과 같은 여러가지 문제들을 야기할 수 있다.
이와 같은 문제를 방지하기 위해서는, 게이트도전막(140)을 두껍게 형성하고 금속실리사이드막(150)을 형성하기 전에 평탄화공정을 수행하여야 한다. 그런데 평탄화공정, 예컨대 화학적기계적평탄화(CMP; Chemical Mechanical Planarization) 공정을 수행하게 되면, 공정수가 증가할뿐더러, 남아있는 게이트도전막(140)의 두께가 웨이퍼의 위치별로 편차를 나타낸다는 문제가 발생한다. 이와 같은 편차는 후속의 게이트 패터닝을 위한 식각 공정시 일부 얇은 두께의 게이트도전막(140)이 과도하게 제거되어 반도체기판(100)이 어택(attack) 받는 문제를 야기한다.
본 발명이 이루고자 하는 기술적 과제는 그루브 형태의 상부 프로파일을 갖는 게이트도전막 위에 금속 실리사이드막을 형성하는 과정에서 심(seam)으로 인한 이상산화를 방지할 수 있는 리세스 채널을 갖는 반도체 소자의 제조 방법을 제공하는데에 있다.
본 발명이 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기의 기술적 과제를 해결하기 위한 본 발명의 실시예에 따른 리세스 채널을 갖는 반도체 소자의 제조 방법은 반도체 기판 상의 일부 영역을 식각하여 소자분리영역 리세스를 형성하는 단계, 소자분리영역 리세스를 절연물로 채워 소자분리영역과 활성영역을 분리해주는 단계, 및 소자분리영역 사이의 활성영역을 식각하여 제1 선폭을 가지는 리세스를 형성하고, 소자분리영역 상에 제1 선폭보다 작은 제2 선폭을 가지는 리세스를 형성하는 단계를 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 첨부 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성요소를 지칭한다.
또한, 도면에서 층과 막 또는 영역들의 크기 두께는 명세서의 명확성을 위하여 과장되어 기술된 것이며, 어떤 막 또는 층이 다른 막 또는 층의 "상에" 형성된다라고 기재된 경우, 상기 어떤 막 또는 층이 상기 다른 막 또는 층의 위에 직접 존재할 수도 있고, 그 사이에 제3의 다른 막 또는 층이 개재될 수도 있다.
도 2a 내지 도 2c는 본 발명의 실시예에 따른 리세스 채널을 갖는 반도체 소자의 제조 방법을 설명하기 위한 공정 단면도이다.
본 발명의 실시예에 따른 리세스 채널을 갖는 반도체 소자를 제조하기 위해서는 먼저, 도 2a에 도시된 바와 같이 반도체 기판(200)의 일부 영역을 식각하여 소자분리영역 리세스(210)를 형성한다.
소자분리영역 리세스(210)를 형성하기 위해서는 반도체 기판(200)상에 버퍼링막(미도시), 하드마스크막(미도시) 및 포토레지스트 패턴(미도시)을 형성하고, 포토레지스트 패턴을 식각마스크로 하드마스크막을 먼저 식각하여 하드마스크막 패턴을 형성한 후, 하드마스크막 패턴을 식각마스크로 버퍼링막과 반도체 기판(200)의 일부영역을 식각하여 소자분리영역 리세스(210)를 형성한다.
다음으로, 소자분리영역 리세스(210)를 절연물질, 구체적으로 산화물로 채워 소자분리영역(Isolation; 215)을 완성한다.
소자분리영역(215)은 화학기상증착법을 이용하여 일반적으로 형성되며, CMP를 통해 마무리 된다.
다음으로, 도 2c에 도시된 바와 같이 식각공정을 통하여 게이트 채널용 리세스(recess)를 형성한다.
이를 보다 구체적으로 설명하면. 게이트 채널용 리세스는 소자분리영역(215) 사이의 반도체 기판(200) 활성영역에 형성되고, 또한 소자분리영역(215)에도 형성된다.
활성영역에 형성되는 게이트 채널용 리세스(220)는 제1 선폭(C)을 가진다. 이때 제1 선폭(C)의 구체적인 수치는 정해질 필요없으며 실제 소자를 형성함에 있어서 집적도(integrity)에 따라 결정된다.
도 2c 상에는 활성영역 상에 게이트 채널용 리세스(220)는 모두 2개 형성되어 있다.
소자분리영역(215) 상에 형성되는 게이트 채널용 리세스(230)는 제1 선폭(C)보다 작은 제2 선폭(D)를 갖는다. 또한, 깊이도 활성영역에 형성되는 게이트 채널용 리세스(220) 보다 더 얕게 형성된다.
이와 같이 제2 선폭(D)을 제1 선폭(C) 보다 작게 형성하는 이유는 동일한 선폭(pitch)을 갖도록 형성하게 되면 이상산화(abnormal oxidation) 현상으로 인해 게이트 라인간 공간을 감소시키게 되어 후속 게이트간에 혹은 랜딩플러그콘택(LPC) 간 분리를 위한 산화물 갭필공정중 보이드가 발생하는데, 이를 제거하기 위하여 활성영역과 소자분리영역의 게이트 채널용 리세스 패턴의 선폭을 다르게 해주는 것이다.
즉, 소자분리영역에서 게이트 채널용 리세스(230)의 선폭을 활성영역에서 게이트 채널용 리세스(220)의 선폭보다 좁게 패터닝(patterning) 한 후 식각공정을 실시하여 궁극적으로 활성영역과 소자분리영역의 게이트 채널용 리세스의 폭을 동일한 선폭이 갖도록 해주는 것이다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였으나, 본 발명은 상기 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
본 발명의 실시예에 따른 리세스 채널을 갖는 반도체 소자의 제조 방법에 의하면 심(seam) 현상으로 인해 발생하는 이상산화(abnormal oxidation) 현상을 방지하여 후속의 층간절연막 형성 공정에서 나쁜 영향을 주는 스페이싱(spacing) 감소현상을 억제함으로써 랜딩플러그 콘택간 또는 게이트간의 공간에서 발생되는 보이드(void)를 방지하여 소자의 수율이 저하되는 것을 방지할 수 있다.

Claims (1)

  1. 반도체 기판 상의 일부 영역을 식각하여 소자분리영역 리세스를 형성하는 단계;
    상기 소자분리영역 리세스를 절연물로 채워 소자분리영역과 활성영역을 분리해주는 단계; 및
    상기 소자분리영역 사이의 상기 활성영역을 식각하여 제1 선폭을 가지는 리세스를 형성하고, 상기 소자분리영역 상에 상기 제1 선폭보다 작은 제2 선폭을 가지는 리세스를 형성하는 단계를 포함하는 리세스 채널을 갖는 반도체 소자의 제조 방법.
KR1020050058791A 2005-06-30 2005-06-30 리세스 채널을 갖는 반도체 소자의 제조 방법 KR20070003062A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020050058791A KR20070003062A (ko) 2005-06-30 2005-06-30 리세스 채널을 갖는 반도체 소자의 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050058791A KR20070003062A (ko) 2005-06-30 2005-06-30 리세스 채널을 갖는 반도체 소자의 제조 방법

Publications (1)

Publication Number Publication Date
KR20070003062A true KR20070003062A (ko) 2007-01-05

Family

ID=37869965

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050058791A KR20070003062A (ko) 2005-06-30 2005-06-30 리세스 채널을 갖는 반도체 소자의 제조 방법

Country Status (1)

Country Link
KR (1) KR20070003062A (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100971419B1 (ko) * 2008-04-18 2010-07-21 주식회사 하이닉스반도체 리세스드 게이트를 구비한 반도체소자의 제조 방법
US11177264B2 (en) 2018-11-26 2021-11-16 Samsung Electronics Co., Ltd. Semiconductor devices including a gate structure having multiple widths

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100971419B1 (ko) * 2008-04-18 2010-07-21 주식회사 하이닉스반도체 리세스드 게이트를 구비한 반도체소자의 제조 방법
US11177264B2 (en) 2018-11-26 2021-11-16 Samsung Electronics Co., Ltd. Semiconductor devices including a gate structure having multiple widths

Similar Documents

Publication Publication Date Title
US20170222018A1 (en) Self-aligned bottom up gate contact and top down source-drain contact structure in the premetallization dielectric or interlevel dielectric layer of an integrated circuit
US7119412B2 (en) Semiconductor device and method for manufacturing the same
KR100668838B1 (ko) 반도체 소자의 게이트 형성방법
US8722511B2 (en) Reduced topography in isolation regions of a semiconductor device by applying a deposition/etch sequence prior to forming the interlayer dielectric
US20150214234A1 (en) Semiconductor device and method for fabricating the same
US6667204B2 (en) Semiconductor device and method of forming the same
US20070145491A1 (en) Semiconductor device and method of manufacture
KR20100008942A (ko) 반도체 소자 및 그 제조 방법
US6974999B2 (en) Semiconductor device and method of manufacturing the same
KR20070003062A (ko) 리세스 채널을 갖는 반도체 소자의 제조 방법
KR20070001590A (ko) 반도체 소자의 리세스 게이트 형성방법
KR100945870B1 (ko) 반도체 소자의 다층 배선 형성 방법
KR100982959B1 (ko) 반도체 소자의 제조 방법
US20220384615A1 (en) Method for manufacturing metal gate
KR20100079753A (ko) 반도체 소자의 제조 방법
KR20060117804A (ko) 반도체소자의 리세스게이트 형성방법
KR100677990B1 (ko) 반도체 소자의 제조 방법
KR20090072299A (ko) 반도체 소자의 제조 방법
JP2006202928A (ja) 半導体装置の製造方法
KR100939429B1 (ko) 반도체 소자 및 이의 제조 방법
KR101024754B1 (ko) 반도체 소자 및 그 형성 방법
KR100564120B1 (ko) 반도체 소자의 버팅 콘택 형성방법
KR100608328B1 (ko) 반도체 소자의 제조방법
KR20000027911A (ko) 반도체 장치의 콘택 형성 방법
KR20070069755A (ko) 반도체 소자의 제조방법

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination