CN111223862A - 半导体装置及制造其的方法 - Google Patents

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Abstract

提供了半导体装置以及制造其的方法。半导体装置包括基底，基底包括在一方向上纵向延伸的多个有源区和使所述多个有源区彼此电隔离的隔离区。半导体装置包括延伸穿过所述多个有源区和隔离区的栅极沟槽。半导体装置包括在栅极沟槽中延伸的栅极结构。半导体装置包括在所述多个有源区中的每个中位于栅极沟槽和栅极结构之间的栅极介电层。栅极结构在所述多个有源区中的每个有源区中具有在所述方向上的第一宽度，并且在隔离区中具有在所述方向上的不同于第一宽度的第二宽度。

Description

半导体装置及制造其的方法
本申请要求于2018年11月26日在韩国知识产权局提交的第10-2018-0147680号韩国专利申请的权益，该韩国专利申请的公开内容通过引用全部包含于此。
技术领域
本公开涉及半导体装置。
背景技术
随着半导体装置的尺寸减小，元件之间的距离缩短，由此，会出现问题。例如，在存储器装置中，两条相邻信号线之间发生干扰的可能性会随着装置尺寸的减小而增大。
发明内容
本发明构思提供了一种具有适当的操作特性和高可靠性的半导体装置。
本发明构思提供了一种制造具有适当的操作特性和高可靠性的半导体装置的方法。
根据本发明构思的一些实施例，提供了一种半导体装置，半导体装置包括基底，基底包括可以在一方向上纵向延伸的多个有源区和可以使所述多个有源区彼此电隔离的隔离区。半导体装置可以包括延伸穿过所述多个有源区和隔离区的栅极沟槽。半导体装置可以包括在栅极沟槽中延伸的栅极结构。半导体装置可以包括在所述多个有源区中的每个中位于栅极沟槽和栅极结构之间的栅极介电层。此外，栅极结构可以在所述多个有源区中的每个有源区中具有在所述方向上的第一宽度，并且可以在隔离区中具有在所述方向上的不同于第一宽度的第二宽度。
根据本发明构思的一些实施例，提供了一种半导体装置，半导体装置包括基底，基底包括可以在第一方向上纵向延伸的多个有源区和可以使所述多个有源区彼此电隔离的隔离区。半导体装置可以包括延伸穿过所述多个有源区和隔离区的栅极沟槽。半导体装置可以包括在栅极沟槽中延伸的栅极结构。半导体装置可以包括在所述多个有源区中的每个中位于栅极沟槽和栅极结构之间的栅极介电层。此外，栅极结构在第一方向上的宽度可以基于栅极结构的长度位置逐渐增大或减小。
根据本发明构思的一些实施例，提供了一种半导体装置，半导体装置包括基底，基底包括在一方向上纵向延伸的多个有源区和可以使所述多个有源区彼此电隔离的隔离区。半导体装置可以包括均延伸穿过多个有源区和隔离区的第一栅极沟槽和第二栅极沟槽。第一栅极沟槽可以与第二栅极沟槽相邻。半导体装置可以包括分别在第一栅极沟槽和第二栅极沟槽中延伸的第一栅极结构和第二栅极结构。半导体装置可以包括在所述多个有源区中位于第一栅极沟槽和第一栅极结构之间的第一栅极介电层。半导体装置可以包括在所述多个有源区中位于第二栅极沟槽和第二栅极结构之间的第二栅极介电层。此外，第一栅极结构和第二栅极结构之间在所述方向上的距离可以基于第一栅极结构和第二栅极结构中的每个的长度位置而变化。
根据本发明构思的一些实施例，提供了一种制造半导体装置的方法。所述方法可以包括在基底上形成在一方向上纵向延伸的多个有源区和使所述多个有源区彼此电隔离的隔离区。所述方法可以包括形成延伸穿过所述多个有源区和隔离区的栅极沟槽。所述方法可以包括在所述多个有源区中的每个有源区中扩大栅极沟槽。所述方法可以包括在所述多个有源区中的每个有源区中在栅极沟槽的内表面上形成栅极介电层。此外，所述方法可以包括在栅极沟槽中形成栅极结构。
附图说明
通过以下结合附图的详细描述，将更清楚地理解本发明构思的实施例，在附图中：
图1是示出根据一些实施例的集成电路装置的示意性构造的平面图；
图2是用于描绘包括动态随机存取存储器(DRAM)的集成电路装置的示例构造的框图；
图3是示出根据一些实施例的集成电路装置的示意性构造的平面图；
图4是用于描绘图3中所示的存储器单元阵列区域的主要元件的平面布局；
图5是用于描绘根据一些实施例的半导体装置的主要元件的图，图5是示出沿图4的线V-V'截取的剖面的一些元件的剖视图；
图6是用于描绘根据一些实施例的半导体装置的主要元件的图；
图7是示出根据一些实施例的半导体装置中的多个有源区和栅极结构的平面图；
图8是通过用扫描电子显微镜(SEM)拍摄根据一些实施例制造的半导体装置而获得的图像；
图9A至图9D是示出根据一些实施例的制造半导体装置的方法的侧面剖视图；以及
图10是示出通过蚀刻剂扩大的有源区的透视图。
具体实施方式
在下文中，将参照附图详细地描述示例实施例。同样的附图标记表示同样的元件，并且可以省略它们的重复描述。
图1是示出根据一些实施例的集成电路装置10的示意性构造的平面图。
集成电路装置10可以包括第一区域22、围绕第一区域22的第二区域24以及包括设置在第一区域22和第二区域24之间的接口区域26的基底12。
基底12可以包括例如以硅(Si)或锗(Ge)等为例的半导体材料，或者可以包括选自SiGe、碳化硅(SiC)、砷化镓(GaAs)、砷化铟(InAs)和磷化铟(InP)中的至少一种化合物半导体。基底12可以包括导电区域(例如，杂质掺杂阱或杂质掺杂结构)。
在一些实施例中，第一区域22可以是集成电路装置10的存储器单元区域。在一些实施例中，第一区域22可以是动态随机存取存储器(DRAM)的存储器单元区域。第一区域22可以包括具有晶体管和电容器的单位存储器单元，或者具有开关元件和可变电阻器的单位存储器单元。
第二区域24可以是核心区域或外围电路区域。用于驱动第一区域22的存储器单元的外围电路可以设置在第二区域24中。
多条导线和多个绝缘结构可以设置在接口区域26中，多条导线被安装为使第一区域22和第二区域24之间能电连接，多个绝缘结构用于使第一区域22与第二区域24绝缘。
图2是用于描绘包括DRAM的集成电路装置的示例构造的框图。
参照图2，在集成电路装置10中，第一区域22可以是DRAM的存储器单元区域，第二区域24可以是DRAM的外围电路区域。第一区域22可以包括存储器单元阵列22A。在存储器单元阵列22A中，用于存储数据的多个存储器单元可以在行方向和列方向上布置。所述多个存储器单元可以均包括单元电容器和存取晶体管。存取晶体管的栅极可以连接到在行方向上布置的多条字线中的对应的字线，存取晶体管的源极和漏极中的一个可以连接到在列方向上布置的互补位线或位线，并且源极和漏极中的另一个可以连接到单元电容器。
第二区域24可以包括行解码器52、感测放大器54、列解码器56、自刷新控制电路58、命令解码器60、模式寄存器设定/扩展模式寄存器设定(MRS/EMRS)电路62、地址缓冲器64和数据输入/输出电路66。
感测放大器54可以感测和放大存储器单元的数据，并且可以将放大的数据存储在存储器单元中。感测放大器54可以实现为连接在位线和互补位线之间的交叉耦合放大器，位线和互补位线均包括在存储器单元阵列22A中。
通过数据输入/输出电路66输入的数据DQ可以基于地址信号ADD写入存储器单元阵列22A中。基于地址信号ADD从存储器单元阵列22A读取的数据DQ可以通过数据输入/输出电路66输出到集成电路装置10外部的目的地。地址信号ADD可以被输入到地址缓冲器64，用于指定将要在其中写入或从其读取数据的存储器单元。地址缓冲器64可以临时存储从集成电路装置10外部的源输入的地址信号ADD。
行解码器52可以解码包括在从地址缓冲器64输出的地址信号ADD中的行地址，用于指定与将要向其输入或从其输出数据的存储器单元连接的字线。即，在数据写入或读取模式下，行解码器52可以解码从地址缓冲器64输出的行地址以启用对应的字线。此外，在自刷新模式下，行解码器52可以解码从地址计数器生成的行地址以启用对应的字线。
列解码器56可以解码包括在从地址缓冲器64输出的地址信号ADD中的列地址，用于指定与要向其输入或从其输出数据的存储器单元连接的位线。存储器单元阵列22A可以从由行地址和列地址指定的存储器单元输出数据，或者可以在该存储器单元中写入数据。
命令解码器60可以接收从集成电路装置10外部的源施加的命令信号CMD，并且可以解码命令信号CMD以在内部生成解码的命令信号(例如，自刷新进入命令或自刷新退出命令)。
MRS/EMRS电路62可以响应于MRS/EMRS命令和地址信号ADD来设定内部模式寄存器，以指定集成电路装置10的操作模式。
在一些实施例中，集成电路装置10还可以包括用于产生时钟信号的时钟电路和接收从集成电路装置10外部的源施加的源电压以产生内部电压或使内部电压分压的电源电路。
自刷新控制电路58可以响应于从命令解码器60输出的命令来控制集成电路装置10的自刷新操作。命令解码器60可以包括地址计数器、定时器和核心电压发生器。响应于从命令解码器60输出的自刷新进入命令，地址计数器可以生成用于指定要自刷新的行地址的行地址信号，并且可以将生成的行地址信号施加到行解码器52。地址计数器可以响应于从命令解码器60输出的自刷新退出命令而结束计数操作。
图3是示出根据一些实施例的集成电路装置70的示意性构造的平面图。在图1和图3中，同样的附图标记指示同样的元件，因此，在图3中可以省略它们的详细描述。
参照图3，集成电路装置70可以包括多个第一区域22。多个第一区域22中的每个可以被第二区域24围绕，并且接口区域26在第一区域22和第二区域24之间。在集成电路装置70中，多个第一区域22中的每个可以是DRAM的存储器单元阵列区域MCA，并且第二区域24可以是DRAM的外围电路区域。
在多个第一区域22中，存储器单元阵列区域MCA可以包括上面参照图2描述的存储器单元阵列22A。多个第一区域22中的每个可以被接口区域26围绕。
第二区域24可以包括子字线驱动器块SWD、感测放大器块S/A和结合块CJT。在第二区域24中，多个子字线驱动器块SWD可以在存储器单元阵列区域MCA的字线方向上布置，并且多个感测放大器块S/A可以在存储器单元阵列区域MCA的位线方向上布置。多个位线感测放大器可以设置在每个感测放大器块S/A中。结合块CJT可以设置在每个子字线驱动器块SWD与对应的感测放大器块S/A相交的点处。用于驱动位线感测放大器的多个电力驱动器和多个接地驱动器可以交替地布置在结合块CJT中。
在一些实施例中，还可以在第二区域24中设置诸如输入/输出电路和反相器链的外围电路。
图4是用于描绘图3中所示的存储器单元阵列区域MCA的主要元件的平面布局。
参照图4，存储器单元阵列区域MCA可以包括多个有源区A1。多个有源区A1可以设置为包括在第一方向(W轴方向)上延伸(即，纵向延伸)的长轴。多个有源区A1中的一些有源区A1可以在与第一方向(W轴方向)相交的第二方向(X轴方向)上布置成一行。多个有源区A1中的其它有源区A1可以在第三方向(Y轴方向)上布置成一行。
多条字线WL可以在第二方向(X轴方向)上平行地延伸穿过多个有源区A1。多条位线BL可以设置在多条字线WL上，并且可以在与第二方向(X轴方向)相交的第三方向(Y轴方向)上平行地延伸。多条位线BL中的每条位线BL可以通过直接接触件DC连接到对应的有源区A1。
多个掩埋接触件BC可以设置在多条位线BL中的两条相邻的位线BL之间。多个掩埋接触件BC可以在第二方向(X轴方向)和第三方向(Y轴方向)上大致布置成一行。在一些实施例中，多个着放垫可以设置在多个掩埋接触件BC上。多个掩埋接触件BC中的每个和对应的着放垫可以将设置在对应的位线BL上的电容器的底部电极连接到对应的有源区A1。多个着放垫中的每个可以布置成与对应的掩埋接触件BC部分地叠置。
图5是用于描绘根据一些实施例的半导体装置的主要元件的图，图5是示出沿图4的线V-V'截取的剖面的一些元件的剖视图。
参照图4和图5，可以设置基底101，基底101可以包括多个有源区A1和将多个有源区A1电隔离的隔离区ISO。
基底101可以包括体硅基底、绝缘体上硅(SOI)基底、锗基底、绝缘体上锗(GOI)基底、硅锗基底或通过执行选择性外延生长(SEG)获得的外延薄膜基底。
基底101的每个有源区A1可以具有条形形状，并且每个有源区A1的长轴可以在第一方向(W轴方向)上延伸，该第一方向是相对于多条字线WL和多条位线BL的延伸方向的斜方向。
隔离区ISO可以围绕多个有源区A1并且可以将多个有源区A1彼此电隔离。隔离区ISO可以包括高密度等离子体(HDP)氧化物、正硅酸乙酯(TEOS)、等离子体增强TEOS(PE-TEOS)、O3-TEOS、未掺杂的硅酸盐玻璃(USG)、磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼磷硅酸盐玻璃(BPSG)、氟硅酸盐玻璃(FSG)、旋涂玻璃(SOG)、东燃硅氮烷(tonen silazene，TOSZ)或其组合。
多个栅极沟槽(例如，第一栅极沟槽至第四栅极沟槽)GT1至GT4可以设置为延伸穿过多个有源区A1和隔离区ISO。多个栅极沟槽GT1至GT4可以在其长度方向上延伸，并且可以交替地穿过多个有源区A1和隔离区ISO。如图4中所示，多个栅极沟槽GT1至GT4可以通过沿其长度方向延伸并交替地穿过多个有源区A1和隔离区ISO而具有在第一方向(W轴方向)上的不同的宽度。
在图5中，第一栅极沟槽GT1和第四栅极沟槽GT4可以穿过隔离区ISO，第二栅极沟槽GT2和第三栅极沟槽GT3可以穿过对应的有源区A1。然而，本领域普通技术人员可以理解的是，在使第一栅极沟槽GT1至第四栅极沟槽GT4延伸的工艺中，第一栅极沟槽GT1和第四栅极沟槽GT4可以基于其长度位置同时或独立地穿过对应的有源区A1，第二栅极沟槽GT2和第三栅极沟槽GT3可以基于其长度位置同时或独立地穿过隔离区ISO。
第二栅极沟槽GT2和第三栅极沟槽GT3可以穿过对应的有源区A1以具有在第一方向(W轴方向)上的第一沟槽宽度TW1。此外，第一栅极沟槽GT1和第四栅极沟槽GT4可以穿过隔离区ISO以具有在第一方向(W轴方向)上的第二沟槽宽度TW2。
第一沟槽宽度TW1可以大于第二沟槽宽度TW2。在一些实施例中，第一沟槽宽度TW1可以是第二沟槽宽度TW2的大约100％至大约140％(或大约110％至大约140％)。
如果第二沟槽宽度TW2反而比第一沟槽宽度TW1窄太多(例如，如果第一沟槽宽度TW1显著大于第二沟槽宽度TW2的大约140％)，则分别设置在栅极沟槽GT1至GT4中的多个栅极结构(例如，第一栅极结构至第四栅极结构)110A至110D的电阻会增大，导致半导体装置的性能降低。
此外，当第二沟槽宽度TW2具有与第一沟槽宽度TW1相同或类似的尺寸时，分别设置在栅极沟槽GT1至GT4中的栅极结构110A至110D之间的电干扰会增大，导致半导体装置的可靠性降低。
在每个有源区A1中，栅极介电层120可以设置在栅极沟槽GT1至GT4中的每个的内表面上。栅极介电层120可以包括氧化硅、氮氧化硅、氧化物/氮化物/氧化物(ONO)膜或具有高于氧化硅的介电常数的介电常数的高k介电膜。高k介电膜可以具有大约10至大约25的介电常数，并且例如可以包括氧化铪(HfO2)、氧化铝(Al2O3)、氧化铪铝(HfAlO3)、氧化钽(Ta2O3)或氧化钛(TiO2)。
在一些实施例中，栅极介电层120的至少一部分可以通过对每个有源区A1进行热氧化来获得。然而，本发明构思不限于此。
在通过沉积形成栅极介电层120的情况下，栅极介电层120可以在隔离区ISO中设置在栅极沟槽GT1至GT4中的每个的内表面上。
栅极结构110A至110D可以分别设置在栅极沟槽GT1至GT4中。栅极结构110A至110D中的每个可以包括下栅极线110M、上栅极线110P和覆盖上栅极线110P的盖层110K。
下栅极线110M可以包括例如导电金属或导电金属的导电氮化物。在一些实施例中，下栅极线110M可以包括钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)、钨(W)、氮化钨(WN)、氮化钛硅(TiSiN)、氮化钨硅(WSiN)或其组合。然而，本发明构思不限于此。
上栅极线110P可以包括例如掺杂的多晶硅。然而，本发明构思不限于此。
盖层110K可以包括氮化硅、氮氧化硅、氧化硅或其组合。
栅极结构110A至110D中的每个可以延伸穿过多个有源区A1及隔离区ISO。栅极结构110A至110D中的每个可以在其长度方向上延伸，并且可以交替地穿过多个有源区A1和隔离区ISO。如图4中所示，多个栅极结构110A至110D可以通过在其长度方向上延伸并且交替地穿过多个有源区A1和隔离区ISO而具有在第一方向(W轴方向)上的不同的宽度。
在图5中，第一栅极结构110A和第四栅极结构110D可以穿过隔离区ISO，第二栅极结构110B和第三栅极结构110C可以穿过有源区A1。然而，本领域普通技术人员可以理解的是，在使第一栅极结构110A至第四栅极结构110D延伸的工艺中，第一栅极结构110A和第四栅极结构110D可以基于其长度位置同时或独立地穿过对应的有源区A1，第二栅极结构110B和第三栅极结构110C可以基于其长度位置同时或独立地穿过隔离区ISO。
第二栅极结构110B和第三栅极结构110C可以穿过对应的有源区A1以具有在第一方向(W轴方向)上的第一宽度W1。此外，第一栅极结构110A和第四栅极结构110D可以穿过隔离区ISO以具有在第一方向(W轴方向)上的第二宽度W2。第一宽度W1是栅极结构110A至110D在有源区A1中的每个有源区A1中在第一方向上的多个宽度的平均值，第二宽度W2是栅极结构110A至110D在隔离区ISO中在第一方向上的多个宽度的平均值。
第一宽度W1可以大于第二宽度W2。在一些实施例中，第一宽度W1可以是第二宽度W2的大约110％至大约140％。
如果第二宽度W2反而比第一宽度TW窄太多(例如，如果第一宽度W1显著大于第二宽度W2的大约140％)，则多个栅极结构110A至110D的电阻会增大，导致半导体装置的性能降低。
此外，当第二宽度W2具有与第一宽度W1相同或类似的尺寸时，栅极结构110A至110D之间的电干扰会增大，导致半导体装置的可靠性降低。
穿过公共有源区A1的两个栅极结构(例如，均示出在图5中的第二栅极结构110B和第三栅极结构110C)可以彼此分开第一距离GD1。此外，穿过公共有源区A1的栅极结构和与其相邻的不穿过公共有源区A1的另一栅极结构(例如，均示出在图5中的第二栅极结构110B和第一栅极结构110A)可以彼此分开第二距离GD2。在一些实施例中，第一距离GD1可以小于第二距离GD2。
随着半导体装置的尺寸减小，与半导体装置相邻经过半导体装置的导线的电流会影响半导体装置的操作，并且因此，半导体装置和经过半导体装置的导线之间的距离会大大减小，从而能够降低装置可靠性。在图4和图5的示例中，到穿过隔离区ISO的栅极结构的距离(例如，第二距离GD2)可以大于在每个有源区A1中的两个栅极结构之间的距离(例如，第一距离GD1)，因此，可以减小栅极结构之间的电干扰的可能性，从而增强装置可靠性。
在一些实施例中，栅极沟槽GT1至GT4的下端可以设置在基本同一水平上。栅极沟槽GT1至GT4的在所述多个有源区A1中的每个中的第一深度基本等于栅极沟槽GT1至GT4的在隔离区ISO中的第二深度。
多个源/漏区SD可以设置在多个有源区A1的上表面附近。
此外，在对应的有源区A1中，位线BL可以在不同于第一方向(W轴方向)的方向上延伸。在一些实施例中，位线BL可以在与字线WL(即，栅极结构)沿其延伸的第二方向(X轴方向)交叉的第三方向(Y轴方向)上延伸。因此，栅极结构110A至110D可以包括对应的字线WL，字线WL可以均在一个或更多个有源区A1中具有第一部分，第一部分在第一方向(W轴方向)上比隔离区ISO中的第二部分宽。
位线BL可以通过直接接触件DC连接到对应的有源区A1。
直接接触件DC可以包括接触半导体层。在一些实施例中，接触半导体层可以包括掺杂有P型掺杂剂或N型掺杂剂的多晶硅。例如，直接接触件DC可以包括以在大约1×1020cm-3至大约9×1020cm-3的范围内选择的掺杂浓度掺杂的多晶硅层。
位线BL可以包括第一导电层131、设置在第一导电层131上的第二导电层132以及覆盖第一导电层131和第二导电层132中的每个的侧表面的间隔件SP。
第一导电层131可以包括半导体层，并且可以接触直接接触件DC的上表面。第一导电层131可以具有比直接接触件DC的接触半导体层的掺杂浓度高的掺杂浓度。在一些实施例中，第一导电层131可以包括掺杂有P型掺杂剂或N型掺杂剂的多晶硅。第一导电层131可以掺杂具有与包括在直接接触件DC中的掺杂剂的导电类型相同的导电类型的掺杂剂。例如，第一导电层131可以包括以在大约2×1020cm-3至大约9×1021cm-3的范围内选择的掺杂浓度掺杂的多晶硅层。
第二导电层132可以包括TiSiN、TiN、TaN、氮化钴(CoN)、金属、金属硅化物或其组合。金属和其硅化物可以包括钨(W)、钼(Mo)、金(Au)、铜(Cu)、铝(Al)、镍(Ni)或钴(Co)。第二导电层132可以包括单层，或者可以包括堆叠的两层或更多层。在一些实施例中，第二导电层132可以包括具有TiSiN的下层和具有W且设置在下层上的上层。
间隔件SP可以包括氧化物、氮化物、空气间隔件或其组合。空气间隔件可以包括在制造半导体装置的工艺中出现的空气或其他气体。
对应的有源区A1可以通过掩埋接触件BC连接到电容器CAP。
掩埋接触件BC可以包括导电材料，并且例如可以包括掺杂多晶硅、金属材料和导电金属氮化物中的至少一种。例如，掩埋接触件BC可以包括W和氮化钨(WxN1-x)。
掩埋接触件BC可以设置在层间绝缘层IL1中。层间绝缘层IL1可以包括例如通过化学气相沉积(CVD)工艺形成的氧化硅膜。
电容器CAP可以包括底部电极180、介电层181和顶部电极182。
底部电极180和顶部电极182可以均包括杂质掺杂的半导体材料(例如，掺杂的多晶硅)、导电金属氮化物(例如，氮化钛、氮化钽或氮化钨)、金属(例如，钌、铱、钛或钽)和导电金属化合物(例如，氧化铱)中的至少一种。
介电层181可以包括单层，该单层包括选自金属氧化物(例如，HfO2、氧化锆(ZrO2)、Al2O3、氧化镧(La2O3)、Ta2O3或TiO2)和介电材料(例如，钛酸锶(SrTiO3(STO))、钛酸锶钡((Ba,Sr)TiO3(BST))、BaTiO3、锆钛酸铅(PZT)或具有钙钛矿结构的钛酸铅镧锆(PLZT)的材料或者可以包括它们的组合。
图6是用于描绘根据一些实施例的半导体装置的主要元件的图，图6可以对应于沿图4的线V-V'截取的剖面表面。
在第二栅极结构110B和第三栅极结构110C以及第一栅极沟槽GT1和第四栅极沟槽GT4中的每个的接触有源区A1的下端的水平方面，图6中所示的半导体装置可以与图5中所示的半导体装置具有差异。因此，在下文中，将主要描述差异，并且可以省略对图6的元件和图5的元件的重复描述。
在有源区A1中，栅极沟槽(例如，图6中的第二栅极沟槽GT2或第三栅极沟槽GT3)可以相对于隔离区ISO的底表面具有第一水平LV1。此外，隔离区ISO中的栅极沟槽(例如，图6中的第一栅极沟槽GT1或第四栅极沟槽GT4)可以相对于隔离区ISO的底表面具有第二水平LV2。第二水平LV2可以低于第一水平LV1。换言之，穿过隔离区ISO的第一栅极沟槽GT1或第四栅极沟槽GT4的深度可以比穿过有源区A1的第二栅极沟槽GT2或第三栅极沟槽GT3的深度深。
这可能是因为穿过有源区A1的第二栅极结构110B或第三栅极结构110C部分地围绕有源区A1，接触侧壁接触部分SDL，并且穿过有源区A1。
图7是示出根据一些实施例的半导体装置中的多个有源区A1和栅极结构110的平面图。
参照图7，栅极结构110可以在第二方向(X轴方向)上延伸穿过多个有源区A1。图7中所示的栅极结构110可以具有与其中每个栅极结构具有直线的侧轮廓的图4不同的弯曲的侧轮廓。
具体地，栅极结构110可以具有在有源区A1中凸地突出的侧轮廓110VX。在一些实施例中，栅极结构110在第一方向(W轴方向)上的宽度可以在远离有源区A1的方向上减小。在一些实施例中，栅极结构110在第一方向上的宽度可以在有源区A1中具有其最高值。
栅极结构110可以在有源区A1中的第一有源区A11中具有在第一方向(W轴方向)上的第一平均宽度WA1，并且在其中栅极结构110在其长度方向上朝向有源区A1中的第二有源区A12延伸的实施例中，栅极结构110在第一方向上的宽度可以逐渐变化。在一些实施例中，在其中栅极结构110在其长度方向上从第一有源区A11延伸到第二有源区A12的实施例中，栅极结构110在第一方向上的宽度可以逐渐减小。这里，栅极结构110在第一方向上的宽度的“逐渐减小”可以不表示栅极结构110在第一方向上的宽度相对于第一有源区A11和第二有源区A12之间的总长度逐渐减小。
栅极结构110在第一方向上的宽度可以从第一有源区A11减小特定的尺寸，然后，随着栅极结构110变得更接近第二有源区A12，栅极结构110在第一方向上的宽度可以再次增大。在一些实施例中，栅极结构110在第一方向上的宽度的减小和增大可以在第一有源区A11和第二有源区A12之间重复一次或更多次。
此外，栅极结构110可以在第二有源区A12中具有在第一方向上的第二平均宽度WA2，并且在其中栅极结构110在其长度方向上朝向第一有源区A11延伸的实施例中，栅极结构110在第一方向上的宽度可以逐渐变化。第一平均宽度WA1可以与第二平均宽度WA2相同或不同。
栅极结构110可以在隔离区ISO中具有第三平均宽度WA3。第一平均宽度WA1可以是第三平均宽度WA3的大约110％至大约140％。如果第一平均宽度WA1反而比第三平均宽度WA3大太多(例如，基本高于第三平均宽度WA3的140％)，则电阻会过度增大，并且由此，装置性能会降低。另一方面，当第一平均宽度WA1与第三平均宽度WA3相同或类似时，两个相邻的栅极结构110之间的电干扰会增大，并且由此，半导体装置的可靠性会降低。
此外，两个相邻的栅极结构110可以在第一方向上彼此分开第一距离GD，并且第一距离GD可以基于两个相邻的栅极结构110在长度方向上的位置而逐渐变化。如这里关于两个栅极沟槽GT(或两个栅极结构110)所使用的，术语“相邻”意指两个栅极沟槽GT(或两个栅极结构110)之间没有插置其它的栅极沟槽GT(或没有插置其它的栅极结构110)。
再次参照图7，栅极沟槽GT可以在第二方向(X轴方向)上延伸穿过多个有源区A1。图7中所示的栅极沟槽GT可以具有与其中每个栅极沟槽具有直线的侧轮廓的图4不同的弯曲的侧轮廓。
栅极沟槽GT可以在第一有源区A11中具有在第一方向(W轴方向)上的第一沟槽平均宽度TWA1，并且在其中栅极沟槽GT在其长度方向上朝向第二有源区A12延伸的实施例中，栅极沟槽GT在第一方向上的宽度可以逐渐变化。在一些实施例中，在其中栅极沟槽GT在其长度方向上从第一有源区A11延伸到第二有源区A12的实施例中，栅极沟槽GT在第一方向上的宽度可以逐渐减小。这里，栅极沟槽GT在第一方向上的宽度的“逐渐减小”可以不表示栅极沟槽GT在第一方向上的宽度相对于第一有源区A11和第二有源区A12之间的总长度逐渐减小。
栅极沟槽GT在第一方向上的宽度可以从第一有源区A11减小特定的尺寸，然后，随着栅极沟槽GT变得更接近第二有源区A12，栅极沟槽GT在第一方向上的宽度可以再次增大。在一些实施例中，栅极沟槽GT在第一方向上的宽度的减小和增大可以在第一有源区A11和第二有源区A12之间重复一次或更多次。
此外，栅极沟槽GT可以在第二有源区A12中具有在第一方向上的第二沟槽平均宽度TWA2，并且在其中栅极沟槽GT在其长度方向上朝向第一有源区A11延伸的实施例中，栅极沟槽GT在第一方向上的宽度可以逐渐变化。第一沟槽平均宽度TWA1可以与第二沟槽平均宽度TWA2相同或不同。
栅极沟槽GT可以在隔离区ISO中具有第三沟槽平均宽度TWA3。第一沟槽平均宽度TWA1可以是第三沟槽平均宽度TWA3的大约110％至大约140％。如果第一沟槽平均宽度TWA1反而比第三沟槽平均宽度TWA3大太多(例如，基本高于第三沟槽平均宽度TWA3的140％)，则电阻会过度增大，并且由此，装置性能会降低。另一方面，当第一沟槽平均宽度TWA1与第三沟槽平均宽度TWA3相同或类似时，两个相邻的栅极结构110之间的电干扰会增大，并且由此，半导体装置的可靠性会降低。
在一些实施例中，在有源区A1中，栅极沟槽GT的凹部可以对应于栅极结构110的凸部A1CC。即，在有源区A1中，栅极结构110可以基于栅极沟槽GT的凹进形状而具有凸出形状。在这种情况下，栅极介电层120可以设置在栅极结构110和栅极沟槽GT之间。
图8是通过用扫描电子显微镜(SEM)拍摄根据一些实施例制造的半导体装置而获得的图像。
参照图8，多个有源区A1可以与图4中所示的布置类似地布置在隔离区ISO中。此外，多个栅极结构110可以在第二方向(X轴方向)上延伸穿过多个有源区A1。每个栅极结构110的宽度可以不是恒定的，并且可以基于其长度位置而变化。具体地，每个栅极结构110可以在与有源区A1叠置的部分中具有较宽的宽度，并且可以在隔离区ISO中具有较窄的宽度。
此外，可以看出，每个栅极结构110的宽度基于其长度位置而逐渐变化。
图9A至图9D是示出根据一些实施例的制造半导体装置的方法的侧面剖视图。
参照图9A，可以在基底101上限定有源区A1和隔离区ISO。上面已经参照图5描述了隔离区ISO和包括有源区A1的基底101，因此，可以省略对它们的详细描述的重复。
可以在基底101中形成用于形成隔离区ISO的凹部。可以形成掩模图案，然后，可以通过执行各向异性蚀刻工艺来形成凹部。随后，可以在凹部中形成间隙填充氧化物层并使其平坦化。间隙填充氧化物层可以包括HDP氧化物、TEOS、PE-TEOS、O3-TEOS、USG、PSG、BSG、BPSG、FSG、SOG、TOSZ或其组合。
参照图9B，可以将多个栅极沟槽GT1至GT4形成为在一个方向上延伸。可以通过光刻工艺形成栅极沟槽GT1至GT4。
栅极沟槽GT1至GT4可以穿过隔离区ISO和有源区A1并且可以在一个方向上延伸。栅极沟槽GT1至GT4中的每个的延伸方向可以垂直于有源区A1的长轴方向，或者可以斜地倾斜。
栅极沟槽GT1至GT4可以具有基本相同的宽度。
参照图9C，在有源区A1中，可以形成/扩大栅极沟槽GT2和GT3。栅极沟槽GT2和GT3可以均具有扩大的宽度。
为了扩大有源区A1中的栅极沟槽GT1至GT4，可以对有源区A1中的栅极沟槽GT1至GT4执行湿法蚀刻工艺。可以通过使用不蚀刻隔离区ISO或非常慢地蚀刻隔离区ISO并且非常快地蚀刻包括在有源区A1中的硅的蚀刻剂来执行湿法蚀刻工艺。
蚀刻剂可以是例如不蚀刻氧化硅或者非常慢地蚀刻氧化硅并且非常快地蚀刻硅的蚀刻剂。
在一些实施例中，蚀刻剂可以是氢氧化铵(NH4OH)、双氧水(H2O2)和水(H2O)的混合溶液。在一些实施例中，蚀刻剂可以是盐酸(HCl)、H2O2和H2O的混合溶液。在一些实施例中，蚀刻剂可以是硫酸(H2SO4)、H2O2和H2O的混合溶液。可以根据情况来调整每个组分的含量。
在一些实施方案中，蚀刻剂可以是例如SC1、SC2、氨过氧化氢混合物(APM)、硫酸过氧化氢混合物(SPM)、盐酸过氧化氢混合物(HPM)或其组合。然而，蚀刻剂不限于此。
在一些实施例中，蚀刻剂可以在大约60℃至大约90℃的温度下接触有源区A1大约1分钟至大约30分钟。
图10是示出通过蚀刻剂扩大的有源区的透视图。参照图10，多个栅极沟槽GT2和GT3可以穿过隔离区ISO和掩埋在隔离区ISO中的有源区A1，并且可以延伸。
栅极沟槽GT2和GT3可以均在除有源区A1之外的部分中具有第五沟槽宽度TWa，并且可以均具有大于第五沟槽宽度TWa的第六沟槽宽度TWb。
具体地，在有源区A1中，栅极沟槽GT2和GT3可以均具有内凹表面。可以基于化学反应来执行使用蚀刻剂的各向同性蚀刻工艺。化学反应的速度会受到各种变量的影响，并且反应物的浓度可以是各种变量中的一个。
可以通过蚀刻剂部分地并各向同性地去除有源区A1的暴露的侧壁。图10中所示的示例不限于特定理论。可以在有源区A1的暴露的侧壁的水平方向中心部分中顺利地执行材料的转移，并且因此，有源区A1的暴露的侧壁的水平方向中心部分中的蚀刻剂的浓度可以高于有源区A1的暴露的侧壁的水平方向边缘部分中的蚀刻剂的浓度，从而可以更顺利地执行各向同性蚀刻反应。因此，有源区A1的暴露的侧壁的水平方向中心部分可以被更多地去除，并且因此可以具有凹进的侧壁轮廓。
如上所述，可以从各种材料中选择蚀刻剂，使得相对于隔离区ISO和有源区A1发生蚀刻速度差，并且因此，当有源区A1被蚀刻时，隔离区ISO可以不被蚀刻或者可以被轻微蚀刻。
有源区A1中的栅极沟槽GT2和GT3中的每个的第六沟槽宽度TWb可以是隔离区ISO中的栅极沟槽GT2和GT3中的每个的第五沟槽宽度TWa的大约110％至大约140％。第五沟槽宽度TWa和第六沟槽宽度TWb中的每个可以在隔离区ISO和有源区A1中基于长度方向而变化。在一些实施例中，在隔离区ISO和有源区A1中，第五沟槽宽度TWa和第六沟槽宽度TWb中的每个可以通过基于长度方向的平均值表示。
再次参照图9C，有源区A1的栅极沟槽GT2和GT3均可以具有比穿过隔离区ISO的栅极沟槽GT1和GT4中的每个的宽度宽的宽度。有源区A1的栅极沟槽GT2和GT3中的每个的横向宽度(即，在第一方向(W轴方向)上的宽度)可以通过蚀刻剂扩大，因此，有源区A1的栅极沟槽GT2和GT3中的每个的深度可以轻微加深(在竖直/Z轴方向上)。
然而，栅极沟槽GT1至GT4可以具有拥有高的高宽比的结构，并且因此，与横向宽度的扩大相比，纵向深度的增大不会大，并且会非常轻微地影响每个栅极沟槽的形状。
参照图9D，可以在栅极沟槽GT1至GT4中的每个中形成栅极介电层120，并且可以在栅极介电层120上形成多个栅极结构110A至110D，多个栅极结构110A至110D均包括下栅极线110M、上栅极线110P和盖层110K。
可以通过对有源区A1执行热氧化或对介电材料执行沉积来形成栅极介电层120。可以通过在氧化气氛下加热有源区A1来执行有源区A1的热氧化。可以通过CVD工艺、原子层沉积(ALD)工艺或物理气相沉积(PVD)工艺来执行介电材料的沉积，但介电材料的沉积不限于此。上面已经参照图4和图5描述了栅极介电层120的材料，因此，可以省略其重复描述。
可以形成材料层(例如，栅极介电层120、下栅极线110M、上栅极线110P和盖层110K)，然后，通过对每种材料执行回蚀工艺，可以形成栅极结构110A至110D。
在一些实施例中，在形成栅极介电层120之前，可以通过各向异性蚀刻工艺部分地去除隔离区ISO。可以通过各向异性蚀刻工艺提供图6中所示的半导体装置。详细地，当去除隔离区ISO的一部分(具体地，隔离区ISO中的栅极沟槽GT1至GT4中的每个的底部的一部分)时，有源区A1中的栅极沟槽GT1至GT4中的每个的底部的一部分可以朝向上部相对地突出。随后，当形成栅极结构110A至110D时，半导体装置可以具有较宽的沟道宽度，因为栅极结构110A至110D部分地围绕有源区A1并且在穿过有源区A1时接触侧壁接触部分SDL(见图6)。
在形成栅极结构110A至110D之后，可以形成直接接触件DC和位线BL，直接接触件DC和位线BL在栅极结构110B和110C中的每个的一侧上/与所述一侧相邻的第一位置处电连接到有源区A1。此外，可以形成电容器CAP，电容器CAP在栅极结构110B和110C中的每个的另一侧(例如，相对侧)上/与所述另一侧相邻的第二位置处电连接到所述有源区A1(见图5)。电容器CAP可以通过层间绝缘层IL1和穿过层间绝缘层IL1的掩埋接触件BC电连接到有源区A1。
根据制造根据一些实施例的半导体装置的方法，可以提供具有适当的操作特性和高可靠性的半导体装置。
尽管已经参照本发明构思的示例实施例具体示出并描述了本发明构思，但是将理解的是，在不脱离下面权利要求的范围的情况下，可以在其中做出形式和细节上的各种改变。

Claims (25)

1.一种半导体装置，所述半导体装置包括：
基底，包括在一方向上纵向延伸的多个有源区和使所述多个有源区彼此电隔离的隔离区；
栅极沟槽，延伸穿过所述多个有源区和隔离区；
栅极结构，在栅极沟槽中延伸；以及
栅极介电层，在所述多个有源区中的每个有源区中位于栅极沟槽和栅极结构之间，
其中，栅极结构在所述多个有源区中的每个有源区中具有在所述方向上的第一宽度，并且在隔离区中具有在所述方向上的不同于第一宽度的第二宽度。
2.根据权利要求1所述的半导体装置，其中，第一宽度大于第二宽度。
3.根据权利要求2所述的半导体装置，其中，第一宽度为第二宽度的110％至140％。
4.根据权利要求2所述的半导体装置，
其中，栅极沟槽包括在所述多个有源区中的每个有源区中的凹进的侧壁轮廓，
其中，第一宽度是在所述多个有源区中的每个有源区中在所述方向上的多个宽度的平均值，以及
其中，第二宽度是在隔离区中在所述方向上的多个宽度的平均值。
5.根据权利要求4所述的半导体装置，其中，在所述多个有源区中的每个有源区中，栅极结构基于在所述多个有源区中的每个有源区中的栅极沟槽的凹进的侧壁轮廓而具有凸出的侧壁轮廓。
6.根据权利要求3所述的半导体装置，其中，栅极结构在所述方向上的宽度基于栅极结构的长度位置逐渐增大或减小。
7.根据权利要求1所述的半导体装置，其中，栅极沟槽在所述多个有源区中的每个有源区中具有在所述方向上的第一沟槽宽度，并且在隔离区中具有在所述方向上的不同于第一沟槽宽度的第二沟槽宽度。
8.根据权利要求7所述的半导体装置，其中，第一沟槽宽度大于第二沟槽宽度。
9.根据权利要求1所述的半导体装置，所述半导体装置还包括：
电容器，在与栅极结构的第一侧相邻的第一位置处电连接到所述多个有源区中的一个有源区；以及
位线，在与栅极结构的第二侧相邻的第二位置处电连接到所述多个有源区中的所述一个有源区，第二侧与第一侧相对。
10.根据权利要求1所述的半导体装置，其中，栅极沟槽的在所述多个有源区中的每个有源区中的第一深度等于栅极沟槽的在隔离区中的第二深度。
11.根据权利要求1所述的半导体装置，其中，栅极沟槽的在所述多个有源区中的每个有源区中的第一深度比栅极沟槽的在隔离区中的第二深度浅。
12.一种半导体装置，所述半导体装置包括：
基底，包括在第一方向上纵向延伸的多个有源区和使所述多个有源区彼此电隔离的隔离区；
栅极沟槽，延伸穿过所述多个有源区和隔离区；
栅极结构，在栅极沟槽中延伸；以及
栅极介电层，在所述多个有源区中的每个有源区中位于栅极沟槽和栅极结构之间，
其中，栅极结构在第一方向上的宽度基于栅极结构的长度位置逐渐增大或减小。
13.根据权利要求12所述的半导体装置，
其中，栅极结构包括字线，字线包括：
第一部分，位于所述多个有源区中的一个或更多个有源区中；以及
第二部分，位于隔离区中，以及
其中，在第一方向上，字线的第一部分比字线的第二部分宽。
14.根据权利要求12所述的半导体装置，其中，栅极结构在所述多个有源区中的每个有源区中具有凸出的侧壁轮廓。
15.根据权利要求14所述的半导体装置，
其中，在隔离区中，栅极结构的宽度沿第二方向远离所述多个有源区中的一个有源区减小，以及
其中，第二方向与第一方向相交。
16.一种半导体装置，所述半导体装置包括：
基底，包括在一方向上纵向延伸的多个有源区和使所述多个有源区彼此电隔离的隔离区；
第一栅极沟槽和第二栅极沟槽，均延伸穿过所述多个有源区和隔离区，第一栅极沟槽与第二栅极沟槽相邻；
第一栅极结构和第二栅极结构，分别在第一栅极沟槽和第二栅极沟槽中延伸；
第一栅极介电层，在所述多个有源区中位于第一栅极沟槽和第一栅极结构之间；以及
第二栅极介电层，在所述多个有源区中位于第二栅极沟槽和第二栅极结构之间，
其中，第一栅极结构和第二栅极结构之间在所述方向上的距离基于第一栅极结构和第二栅极结构中的每个的长度位置而变化。
17.根据权利要求16所述的半导体装置，其中，第一栅极结构和第二栅极结构之间在所述方向上的距离基于第一栅极结构和第二栅极结构中的每个的长度位置而逐渐变化。
18.根据权利要求17所述的半导体装置，
其中，在第一栅极结构和第二栅极结构穿过所述多个有源区中的第一有源区处，第一栅极结构和第二栅极结构在所述方向上彼此分开第一距离，
其中，在第一栅极结构穿过所述多个有源区中的第二有源区并且第二栅极结构穿过隔离区处，第一栅极结构和第二栅极结构在所述方向上彼此分开第二距离，以及
其中，第一距离短于第二距离。
19.根据权利要求16所述的半导体装置，其中，第一栅极沟槽和第二栅极沟槽中的每个在所述多个有源区中的每个有源区中的第一最低水平等于或高于第一栅极沟槽和第二栅极沟槽中的每个在隔离区中的第二最低水平。
20.根据权利要求16所述的半导体装置，所述半导体装置还包括：
第三栅极沟槽，延伸穿过隔离区并穿过所述多个有源区中的第一有源区，第二栅极沟槽延伸穿过第一有源区；以及
第三栅极结构，在第三栅极沟槽中延伸，
其中，第一栅极结构和第二栅极结构之间在所述方向上的距离包括第一距离，第一栅极结构的一部分和第二栅极结构的一部分在所述多个有源区中的第二有源区中彼此间隔开第一距离，以及
其中，第三栅极结构的在隔离区中的部分与第一栅极结构的在所述多个有源区中的第二有源区中的部分在所述方向上间隔开比第一距离长的第二距离。
21.一种制造半导体装置的方法，所述方法包括：
在基底上形成在一方向上纵向延伸的多个有源区和使所述多个有源区彼此电隔离的隔离区；
形成延伸穿过所述多个有源区和隔离区的栅极沟槽；
在所述多个有源区中的每个有源区中扩大栅极沟槽；
在所述多个有源区中的每个有源区中在栅极沟槽的内表面上形成栅极介电层；以及
在栅极沟槽中形成栅极结构。
22.根据权利要求21所述的方法，其中，扩大栅极沟槽的步骤包括使栅极沟槽在所述多个有源区中的每个有源区中在所述方向上的第一宽度扩大为大于栅极沟槽在隔离区中在所述方向上的第二宽度。
23.根据权利要求21所述的方法，其中，通过在所述多个有源区中的每个有源区中对栅极沟槽进行湿法蚀刻来执行扩大栅极沟槽的步骤。
24.根据权利要求23所述的方法，其中，通过SC1、SC2、氨过氧化氢混合物APM、硫酸过氧化氢混合物SPM、盐酸过氧化氢混合物HPM或其组合来执行湿法蚀刻。
25.根据权利要求21所述的方法，所述方法还包括：
形成多个电容器，所述多个电容器分别在与栅极结构的第一侧相邻的第一位置处电连接到所述多个有源区；以及
形成多条位线，所述多条位线分别在与栅极结构的第二侧相邻的第二位置处电连接到所述多个有源区，第二侧与第一侧相对。
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