KR20080082158A - 반도체 소자의 제조방법 - Google Patents

반도체 소자의 제조방법 Download PDF

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Abstract

본 발명의 반도체 소자의 제조방법은 반도체 소자의 채널 트렌치를 형성하기 위한 식각 공정을 이방성 식각 및 등방성 식각을 순차적으로 수행하여 상기 트렌치들 간의 경계에 형성되는 각을 완화시켜 완성된 채널 트렌치 내벽을 완만하게 형성함으로써 트랜지스터의 채널을 확장시키면서도 전계가 집중되는 현상을 완화 또는 방지하여 반도체 소자의 신뢰성을 향상시킬 수 있다.
트랜지스터, 채널, 단 채널 효과, SRCAT

Description

반도체 소자의 제조방법{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}
도 1 내지 7은 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도들이다.
도 8 내지 13은 본 발명의 다른 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도들이다.
<도면의 주요부분에 대한 부호의 설명>
100, 200 : 반도체 기판 102, 202 : 소자 분리막
105, 205 : 마스크 패턴 110, 210 : 제1 트렌치
115 : 스페이서막 120 : 스페이서
130, 230 : 제2 트렌치 140, 240 : 제3 트렌치
150, 250 : 채널 트렌치 160, 260 : 게이트 절연막
165 : 제1 도전막 165a, 265a : 제1 도전 패턴
170 : 제2 도전막 170a, 270a : 제2 도전 패턴
175 : 캐핑막 175a, 275a : 캐핑 패턴
177, 277 : 게이트 스페이서 215 : 제1 스페이서막
220 : 제1 스페이서 225 : 제2 스페이서막
227 : 제2 스페이서 245 : 제4 트렌치
본 발명은 반도체 소자의 제조방법에 관한 것으로 더욱 상세하게는 리세스된 채널 어레이를 포함하는 반도체 소자의 제조방법에 관한 것이다.
반도체 소자가 고집적화됨에 따라, 상기 반도체 소자를 구성하고 있는 단위 구성요소들 중 하나인 트랜지스터의 크기가 축소되고 있다. 그러나, 상기 트랜지스터(transistor)의 크기가 축소되면서 반도체 소자에 문제점들이 발생하고 있다.
상기 문제점들 중 하나는 통상적인 트랜지스터의 소오스/드레인 영역 사이에 형성되는 채널 영역의 길이가 감소되는 단채널 효과(short channel effect)이다. 상기 채널 영역의 길이가 감소되면, 펀치쓰루(punch-through), 드레인 기인 배리어 강하(Drain Induced Barrier Lowering:DIBL) 및 문턱 아래 변동(subthreshold swing)이 발생할 수 있다. 또한, 구동 전류량이 감소 되어, 트랜지스터의 동작 속도가 저하될 수 있다. 상기 채널 영역의 길이가 감소 됨에 따라 문턱전압(threshold voltage)이 급격하게 감소하게 되어, 오프 상태에서도 상기 트랜지스터의 누설전류가 발생할 수 있다.
상기 단채널 효과를 방지하기 위한 방법으로써 리세스된 채널 어레이 트랜지스터(Recessed Channel Array Transistor:RCAT)가 제시되었다. 상기 리세스된 채널 어레이 트랜지스터는 반도체 기판에 리세스된 영역을 형성하고, 상기 리세스된 영역 상에 게이트 패턴을 형성함으로써, 상기 리세스된 영역의 측벽과 바닥을 모두 채널 영역으로 사용하는 것이다. 상기 리세스된 영역을 형성하기 위해, 상기 반도체 기판은 이방성 식각된다. 이로써, 상기 리세스된 영역은 통상의 소자 분리막이 위치하는 트렌치와 같이 바닥과 측벽이 거의 직각을 이룬다. 이때, 게이트 절연막을 형성하기 위한 열산화 공정이 수행되면, 상기 바닥과 측벽이 만나는 모서리에 열산화막이 잘 자라지 않을 수 있다. 따라서, 상기 모서리에 전계가 집중되어 누설전류가 발생할 가능성이 커진다.
이를 해결하기 위해 제안된 구조로 구형 리세스된 채널 어레이 트랜지스터 (Spherical Recessed Channel Array Transistor:SRCAT)가 있다. 상기 구형 리세스된 채널 어레이 트랜지스터를 형성하기 위해, 반도체기판의 활성영역 내에 통상의 방법에 의해 사각 트렌치가 형성된다. 상기 사각 트렌치의 하부를 등방성 식각하여 구형의 트렌치를 형성함으로써, 채널 트렌치가 형성된다. 상기 채널 트렌치의 내벽에 게이트 유전막이 형성된다. 이후, 상기 게이트 유전막 상에 상기 채널 트렌치를 매립하는 게이트 전극이 형성된다. 이때, 상기 구형의 트렌치는 상기 사각 트렌치 보다 급격히 확장된 폭을 갖기 때문에, 상기 구형의 트렌치 및 상기 사각 트렌치의 경계가 여전히 직각에 가까운 각을 이룬다. 따라서, 게이트 유전막의 두께는 상기 직각 영역에 얇게 형성된다. 결과적으로, 전계 집중 효과(electric field clouding effect)에 의해 누설전류가 발생하여 반도체 소자의 신뢰성이 저하될 수 있다.
따라서, 상기 문제점을 해결하기 위한 본 발명의 목적은 반도체 소자의 신뢰 성이 개선된 반도체 소자의 제조방법을 제공하는 것이다.
상기 목적을 달성하기 위한 본 발명의 반도체 소자의 제조방법은 반도체 기판에 제 1 트렌치를 형성하는 단계, 상기 제 1 트렌치 바닥의 가장자리에 제 2 트렌치를 형성하는 단계, 상기 제 1 트렌치 및 상기 제 2 트렌치 하부에 상기 제1 트렌치 및 상기 제2 트렌치와 연결되는 제 3 트렌치를 형성하여 채널 트렌치를 완성하는 단계, 상기 채널 트렌치 내에 게이트 절연막을 형성하는 단계 및 상기 채널 트렌치를 매립하는 게이트 전극을 형성하는 단계를 포함한다.
일 실시예에 따르면, 상기 제 2 및 제 3 트렌치는 단면이 원형의 프로파일을 가질 수 있다.
다른 실시예에 따르면, 상기 제 2 및 제 3 트렌치는 등방성 식각에 의해 형성될 수 있다.
또 다른 실시예에 따르면, 상기 제 2 트렌치를 형성하는 단계는 상기 제 1 트렌치 내에 상기 제 1 트렌치 바닥의 가장자리를 노출하는 스페이서를 형성하는 단계 및 상기 가장자리에 노출된 상기 반도체 기판을 식각하는 단계를 포함할 수 있다. 또 다른 실시예에 따르면, 상기 스페이서를 형성하는 단계는 상기 제 1 트렌치 바닥의 가장자리에서 상대적으로 얇도록, 상기 제 1 트렌치 및 상기 반도체 기판 상에 절연막을 형성하는 단계 및 상기 절연막을 이방성 식각하는 단계를 포함할 수 있다. 또 다른 실시예에 따르면, 상기 제 3 트렌치를 형성하는 단계는 상기 제 1 트렌치의 바닥에 있는 상기 스페이서를 제거하는 단계 및 상기 제 2 트렌치와 연 결되는 완곡한 곡면을 갖도록 상기 제 1 트렌치의 바닥에 노출된 상기 반도체 기판을 등방성 식각하는 단계를 포함할 수 있다.
또한, 상기 목적을 달성하기 위한 본 발명의 반도체 소자의 제조방법은 반도체 기판을 이방성 식각하여 제 1 트렌치를 형성하는 단계, 상기 제 1 트렌치 바닥의 상기 반도체 기판을 등방성 식각하여, 상기 제1 트렌치 하부에 상기 제1 트렌치와 연결되는 제 2 트렌치를 형성하는 단계, 상기 제 2 트렌치 바닥의 상기 반도체 기판을 이방성 식각하여 제 3 트렌치를 형성하는 단계, 상기 제 3 트렌치에 노출된 상기 반도체 기판을 등방성 식각하여, 상기 제2 트렌치 하부에 상기 제2 트렌치와 연결되는 제 4 트렌치를 형성하여 채널 트렌치를 완성하는 단계, 상기 채널 트렌치 내에 게이트 절연막을 형성하는 단계 및 상기 채널 트렌치를 매립하는 게이트 전극을 형성하는 단계를 포함한다.
일 실시예에 다르면, 상기 제3 트렌치를 형성하는 단계는 상기 제1 트렌치 및 상기 제2 트렌치가 형성된 반도체 기판 상에 균일하게 스페이서막을 형성하는 단계, 상기 스페이서막을 이방성 식각하여 상기 제2 트렌치 바닥의 반도체 기판을 노출시키는 스페이서를 형성하는 단계 및 상기 스페이서를 이용하여 상기 제2 트렌치 바닥에 노출된 반도체 기판을 얇게 이방성 식각하는 단계를 포함할 수 있다. 다른 실시예에 따르면, 상기 채널 트렌치를 완성하는 단계는 상기 제 3 트렌치를 등방성 식각하여 상기 제 2 트렌치와 연결되는 완곡한 곡면을 갖도록 상기 제4 트렌치가 형성될 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설 명하기로 한다. 그러나, 본 발명은 하기 실시예들에 한정되지 않고 다른 형태로 구체화될 수 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록, 그리고, 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확하게 하기 위해 과장된 것이다. 명세서 전반적으로 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
도 1 내지 7을 참조하여, 본 발명의 일 실시예에 따른 반도체 소자의 제조방법이 설명된다.
도 1을 참조하면, 반도체 기판(100)이 제공된다. 예컨대, 상기 반도체 기판(100)은 실리콘 웨이퍼일 수 있다. 상기 반도체 기판(100)에는 소자 분리막(102)에 의해 활성 영역(미도시)이 정의되어 있다. 예컨대, 상기 소자 분리막(102)은 통상의 STI(Shallow Trench Isolation) 공정에 의해 형성될 수 있다.
상기 반도체 기판(100)에 채널 영역을 한정하도록 마스크 패턴(105)이 형성된다. 상기 마스크 패턴(105)은 상기 반도체 기판(100)을 일부 노출시킨다. 예컨대, 상기 마스크 패턴(105)은 MTO(Middle Temperature Oxide)와 같은 단단한 막질의 산화막 패턴이거나 포토레지스트 패턴일 수 있다. 상기 마스크 패턴(105)을 이용하여 상기 반도체 기판(100)을 이방성 식각하여 제1 트렌치(110)가 형성된다. 예컨대, 상기 이방성 식각은 건식 식각일 수 있다.
상기 제1 트렌치(110)를 포함하여 상기 반도체 기판(100)에 스페이서막(115)이 형성된다. 상기 스페이서막(115)은 반도체 기판보다 식각 선택비가 낮은 물질을 포함하는 것이 바람직하다. 상기 스페이서막(115)은 다른 영역보다 상기 제1 트렌치(110) 바닥의 가장자리 영역(A)에 얇게 형성되거나 형성되지 않는 것이 바람직하다. 예컨대, 상기 스페이서막(115)은 PECVD(Plasma Enhanced Chemical Vapor Deposition) 방식의 실리콘 산화 질화막일 수 있다.
도 2를 참조하면, 상기 스페이서막(115)은 이방성 식각된다. 따라서, 상기 마스크 패턴(105)상의 상기 스페이서막(115)은 제거된다. 이때, 상기 제1 트렌치(110)의 단차에 의해 상기 제1 트렌치(110) 바닥의 상기 스페이서막(115)은 완전히 식각되지 않을 수 있다. 그러나, 상대적으로 두께가 얇은 상기 제1 트렌치(110) 바닥의 가장자리 영역(A)의 스페이서막이 제거되어 상기 제1 트렌치(110)의 내벽 및 바닥에 스페이서(120)가 형성된다. 상기 제1 트렌치(110) 내벽의 스페이서막도 일부 식각될 수 있으나, 다른 영역에 비해 그 양이 상대적으로 적다.
도 3을 참조하면, 상기 스페이서(120)를 이용하여 상기 가장자리 영역(A)에 노출된 반도체 기판(100)을 선택적으로 식각한다. 예컨대, 상기 식각은 상기 반도체 기판에 대해 높은 선택비를 갖고 수행되어 상기 식각 공정 동안 상기 제1 트렌치의 측벽은 보호될 수 있다. 이때, 상기 반도체 기판(100)은 등방성 식각되어 상기 가장자리 영역(A)과 연결되는 제2 트렌치(130)가 형성된다. 예컨대, 상기 등방성 식각은 습식시각일 수 있으며, 상기 제2 트렌치(130)는 등방성 식각에 의해 원형의 단면을 가질 수 있다.
도 4를 참조하면, 상기 제1 트렌치(110) 바닥의 스페이서(120)가 선택적으로 제거된다. 예컨대, 상기 스페이서(120)는 이방성 식각에 의해 제거될 수 있다. 따 라서, 상기 제1 트렌치(110) 바닥의 상기 반도체 기판(100)이 노출된다. 상기 노출된 반도체 기판(100) 및 상기 제2 트렌치(130)에 대해 등방성 식각이 수행되어 제3 트렌치(140)가 형성된다. 따라서, 제1 , 2 및 3 트렌치를 포함하는 채널 트렌치(150)가 완성된다.
상기 제1 트렌치는 제1 폭(W1)을 갖는다. 상기 채널 트렌치가 완성되어 연결된 상기 제2 트렌치는 상기 제1 폭(W1)보다 넓은 제2 폭(W2)을 갖는다. 또한, 상기 제3 트렌치는 상기 제2 폭(W2)보다 넓은 제3 폭(W3)을 갖는다. 즉, 상기 제3 트렌치를 형성하기 위해, 등방성 식각이 수행되면, 상기 제2 트렌치의 하부가 일부 식각되면서 상기 제1 트렌치 및 상기 제2 트렌치간의 경계가 완곡해질 수 있다. 또한, 상기 제2 트렌치(130) 및 상기 제3 트렌치(140)가 식각에 의해 연결되면서, 상기 제2 트렌치(130) 및 상기 제3 트렌치(140)의 곡면이 서로 맞닿아 완곡한 곡면을 이룰 수 있다. 따라서, 상기 제1 트렌치(110)로부터 상기 제3 트렌치(140)까지 점직적으로 폭이 증가하여 상기 제1 트렌치(110)에서 상기 제3 트렌치(140)까지 연결되는 경계부분의 맞닿는 각도가 완만해질 수 있다. 통상적인 방법에 의하면, 이방성 식각에 의해 형성된 트렌치의 바닥에 대해 등방성 식각이 수행되면, 반경이 이방성 식각에 의해 형성된 트렌치 보다 큰 트렌치가 형성되어 트렌치간 경계에 거의 수직에 가까운 각도가 형성되어 전계가 집중되는 현상이 발생되기 쉽다. 그러나, 본 발명과 같이, 이방성 식각에 의해 제1 트렌치를 형성한 후, 상기 제1 트렌치 바닥의 가장자리 영역에 대해서만 등방성 식각에 의해 제2 트렌치가 형성되면, 반경이 작은 트렌치가 형성될 수 있다. 또한, 상기 제2 트렌치 및 상기 제1 트 렌치에 의해 노출된 상기 반도체 기판에 대해 등방성 식각을 다시 수행하면, 상기 제2 트렌치와 연결되는 제3 트렌치가 형성되어 상기 제2 트렌치의 곡면이 연장되는 효과가 발생하여 트렌치간의 경계에 형성되는 각도가 완만해질 수 있다. 결과적으로 완성된 채널 트렌치에 전계가 집중되는 현상이 완화 또는 방지될 수 있다.
도 5를 참조하면, 상기 채널 트렌치가 완성되면, 상기 스페이서 및 상기 마스크 패턴이 동시에 또는 순차적으로 제거된다. 따라서, 상기 반도체 기판이 노출된다. 상기 채널 트렌치(150)를 포함하여 상기 노출된 반도체 기판(100) 상에 게이트 절연막(160)이 콘포멀하게 형성된다. 상기 게이트 절연막(160)은 열산화 공정에 의한 열산화막일 수 있다. 이때, 상기 제2 트렌치 및 제3 트렌치가 원형이므로 전체적으로 상기 채널 트렌치의 하부 영역의 형태가 완만한 곡선일 수 있다. 따라서, 상기 게이트 절연막(160)이 균일한 두께로 형성될 수 있으므로, 후속에 반도체 소자가 작동할 때 전계의 집중 및 누설전류 발생이 예방될 수 있다.
도 6을 참조하면, 상기 게이트 절연막(160)이 형성된 상기 반도체 기판(100)의 전면에 제 1 도전막(165)이 형성된다. 상기 제1 도전막(165)은 상기 게이트 절연막(160)이 형성된 상기 채널 트렌치(150)를 매립한다. 예컨대, 상기 제 1 도전막(165)은 불순물이 도핑된 폴리실리콘일 수 있다. 상기 제 1 도전막(165) 상에 제 2 도전막(170) 및 캐핑막(175)이 차례로 적층된다. 예컨대, 상기 제 2 도전막(170)은 금속물질을 함유한 막으로써, 텅스텐을 포함할 수 있다. 예컨대, 상기 캐핑막(175)은 실리콘질화막일 수 있다.
도 7을 참조하면, 상기 캐핑막(175), 상기 제 2 도전막(170) 및 상기 제 1 도전막(165)을 차례로 패터닝하여, 제 1 도전 패턴(165a), 제 2 도전 패턴(170a) 및 캐핑 패턴(175a)으로 이루어진 게이트 전극이 형성된다. 상기 게이트 전극의 측벽에는 게이트 스페이서(177)가 부가적으로 형성될 수 있으며, 이를 이온 주입 마스크로 이용하여 이온주입 공정을 진행하여 상기 반도체 기판(100)에 소오스/드레인 영역(미도시)이 형성될 수 있다. 따라서, 상기 게이트 전극 및 소오스/드레인 영역을 포함하는 트랜지스터가 구동할 때 형성되는 채널 영역은 상기 채널 트렌치를 따라 연장된다. 따라서, 상기 채널 트렌치의 확장된 면적만큼 채널 영역이 증가하여 단 채널 효과를 방지할 수 있다. 뿐만 아니라, 상기 채널 트렌치는 전체적으로 완만한 곡면을 이루므로 게이트 절연막이 균일하여 전계가 집중되는 형상도 방지될 수 있다.
도 8 내지 13을 참조하여, 본 발명의 다른 실시예에 따른 반도체 소자의 제조방법이 설명된다.
도 8을 참조하면, 소자 분리막(202)에 의해 활성 영역(미도시)이 정의되어 있는 반도체 기판(200)이 제공된다. 상기 반도체 기판(200)에 상기 반도체 기판(200)을 일부 노출시키는 마스크 패턴(205)이 형성된다. 상기 마스크 패턴(205)을 이용하여 상기 반도체 기판(200)을 이방성 식각하여 제1 트렌치(210)가 형성된다. 상기 제1 트렌치(210)를 포함하여 상기 반도체 기판(200)에 컨포멀하게 제1 스페이서막(215)이 형성된다. 상기 스페이서막(215)은 상기 반도체 기판보다 식각 선택비가 낮은 물질을 포함하는 것이 바람직하다. 예컨대, 상기 제1 스페이서막(215)은 질화막, 산화막 또는 실리콘 산화 질화막일 수 있다.
도 9를 참조하면, 상기 제1 스페이서막(215)은 이방성 식각된다. 따라서, 상기 반도체 기판(200)의 상부면 및 상기 제1 트렌치(210) 바닥의 상기 제1 스페이서막(215)은 제거되고 상기 제1 트렌치(210)의 내벽에 제1 스페이서(220)가 형성된다. 상기 제1 스페이서(220)를 이용하여 상기 제1 트렌치 바닥에 노출된 반도체 기판(200)을 선택적으로 식각한다. 이때, 상기 반도체 기판(200)은 등방성 식각되어 상기 제1 트렌치(210)와 연결되는 제2 트렌치(230)가 형성된다. 예컨대, 상기 등방성 식각은 습식식각일 수 있으며, 상기 제2 트렌치(230)는 등방성 식각에 의해 원형 프로파일의 단면을 가질 수 있다. 이때, 상기 제2 트렌치를 형성하기 위한 공정이 장시간 수행되면, 상기 제2 트렌치 및 상기 제1 트렌치의 경계가 수직에 가까워질 수 있으므로 가급적 얕게 식각하는 것이 바람직하다.
도 10을 참조하면, 상기 제1 스페이서(220)가 제거된다. 따라서, 상기 제1 트렌치(210) 및 제2 트렌치(230)가 노출된다. 상기 노출된 제1 트렌치(210) 및 제2 트렌치(230)를 포함하여 상기 마스크 패턴(205) 상에 제2 스페이서막(225)이 콘포멀하게 형성된다. 상기 제2 스페이서막은 상기 반도체 기판보다 식각 선택비가 낮은 물질을 포함하는 것이 바람직하다. 예컨대, 상기 제2 스페이서막은 산화막, 질화막 또는 실리콘 산화 질화막일 수 있다.
도 11을 참조하면, 상기 제2 스페이서막(225)에 대해 이방성 식각을 수행함으로써, 상기 마스크 패턴(205) 상의 제2 스페이서막(225) 및 상기 제2 트렌치 바닥의 제2 스페이서막(225)이 선택적으로 제거되어 제2 스페이서(227)가 형성된다. 상기 제2 스페이서(227)를 이용하여, 상기 제2 트렌치 바닥에 노출된 반도체 기판 을 이방성 식각함으로써, 제3 트렌치(240)가 형성된다. 상기 제3 트렌치(240)는 상기 제2 트렌치 바닥에 노출된 반도체 기판을 얕게 식각하는 것이 바람직하다.
도 12를 참조하면, 상기 제3 트렌치(240)에 의해 노출된 반도체 기판(200)을 등방성 식각함으로써 상기 제2 트렌치(230)와 연결되는 제4 트렌치(245)가 형성된다. 따라서, 채널 트렌치(250)가 완성된다.
상기 제1 트렌치(210)는 제1 폭(W1)을 갖는다. 상기 채널 트렌치(250)가 완성되어 연결된 상기 제2 트렌치(230)는 상기 제1 폭(W1)보다 넓은 제2 폭(W2)을 갖는다. 또한, 상기 제4 트렌치(245)는 상기 제2 폭(W2)보다 넓은 제3 폭(W3)을 갖는다. 즉, 상기 제4 트렌치(245)는 상기 제3 트렌치를 등방성 식각하여 형성되므로 상기 제3 트렌치의 측벽 및 바닥이 동시에 확장될 수 있다. 이때, 상기 제2 트렌치 하부가 식각에 의해 확장될 수 있으므로 상기 제2 스페이서가 일부 식각될 수 있다. 결과적으로 상기 제2 트렌치로부터 상기 제4 트렌치까지 내벽이 연결되어 완만한 곡면을 이룰 수 있으므로, 상기 제1 트렌치부터 상기 제4 트렌치까지 점직적으로 폭이 증가하여 각 트렌치가 연결되는 부분의 각도가 완만한 채널 트렌치가 형성될 수 있다. 결과적으로 완성된 채널 트렌치에 전계가 집중되는 현상이 완화 또는 방지될 수 있다.
도 13을 참조하면, 상기 채널 트렌치(250)가 완성되면, 상기 제2 스페이서 및 상기 마스크 패턴이 동시에 또는 순차적으로 제거된다. 따라서, 상기 반도체 기판이 노출된다. 상기 채널 트렌치(250)를 포함하여 상기 노출된 반도체 기판(200) 상에 게이트 절연막(260)이 콘포멀하게 형성된다. 상기 게이트 절연막(260)은 열산 화 공정에 의한 열산화막일 수 있다. 이때, 상기 채널 트렌치(260)가 전체적으로 완만한 곡선일 수 있으므로, 상기 게이트 절연막(260)이 균일한 두께로 형성되어, 후속에 반도체 소자가 작동할 때 전계의 집중 및 누설전류 발생이 예방될 수 있다. 앞서 설명한 바와 같이 도전물질들을 도포하고 패터닝함으로써, 제 1 도전 패턴(265a), 제 2 도전 패턴(270a) 및 캐핑 패턴(275a)으로 이루어진 게이트 전극이 형성된다. 상기 게이트 전극의 측벽에는 게이트 스페이서(277)가 부가적으로 형성될 수 있으며, 이를 이온 주입 마스크로 이용하여 이온주입 공정을 진행하여 상기 반도체 기판(200)에 소오스/드레인 영역(미도시)이 형성될 수 있다. 따라서, 상기 게이트 전극 및 소오스/드레인 영역을 포함하는 트랜지스터가 구동할 때 형성되는 채널 영역은 상기 채널 트렌치를 따라 연장된다. 따라서, 상기 채널 트렌치의 확장된 면적만큼 채널 영역이 증가하여 단 채널 효과를 방지할 수 있다. 뿐만 아니라, 상기 채널 트렌치는 전체적으로 완만한 곡면을 이루므로 게이트 절연막이 균일하여 전계가 집중되는 형상도 방지될 수 있다.
본 발명의 반도체 소자의 제조방법에 의하면, 구형 리세스된 채널 어레이 트랜지스터를 형성함에 있어서, 채널 트렌치를 복수의 식각 공정에 통해 형성한다. 따라서, 상기 채널 트렌치 내에 형성되는 각진 부분을 완화시켜 전계가 집중되는 것을 방지할 수 있다. 결과적으로, 반도체 소자의 신뢰성을 향상시킬 수 있다.

Claims (9)

  1. 반도체 기판에 제 1 트렌치를 형성하는 단계;
    상기 제 1 트렌치 바닥의 가장자리에 제 2 트렌치를 형성하는 단계;
    상기 제 1 트렌치 및 상기 제 2 트렌치 하부에 상기 제1 트렌치 및 상기 제2 트렌치와 연결되는 제 3 트렌치를 형성하여 채널 트렌치를 완성하는 단계;
    상기 채널 트렌치 내에 게이트 절연막을 형성하는 단계; 및
    상기 채널 트렌치를 매립하는 게이트 전극을 형성하는 단계를 포함하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 제 2 및 제 3 트렌치는 단면이 원형의 프로파일을 갖는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제 1 항에 있어서,
    상기 제 2 및 제 3 트렌치는 등방성 식각에 의해 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제 1 항에 있어서,
    상기 제 2 트렌치를 형성하는 단계는:
    상기 제 1 트렌치 내에 상기 제 1 트렌치 바닥의 가장자리를 노출하는 스페이서를 형성하는 단계; 및
    상기 가장자리에 노출된 상기 반도체 기판을 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제 4 항에 있어서,
    상기 스페이서를 형성하는 단계는:
    상기 제 1 트렌치 바닥의 가장자리에서 상대적으로 얇도록, 상기 제 1 트렌치 및 상기 반도체 기판 상에 절연막을 형성하는 단계; 및
    상기 절연막을 이방성 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  6. 제 5 항에 있어서,
    상기 제 3 트렌치를 형성하는 단계는:
    상기 제 1 트렌치의 바닥의 상기 스페이서를 제거하는 단계; 및
    상기 제 2 트렌치와 연결되는 완곡한 곡면을 갖도록 상기 제 1 트렌치의 바닥에 노출된 상기 반도체 기판을 등방성 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  7. 반도체 기판을 이방성 식각하여 제 1 트렌치를 형성하는 단계;
    상기 제 1 트렌치 바닥의 상기 반도체 기판을 등방성 식각하여, 상기 제1 트렌치 하부에 상기 제1 트렌치와 연결되는 제 2 트렌치를 형성하는 단계;
    상기 제 2 트렌치 바닥의 상기 반도체 기판을 이방성 식각하여 제 3 트렌치를 형성하는 단계;
    상기 제 3 트렌치에 노출된 상기 반도체 기판을 등방성 식각하여, 상기 제2 트렌치 하부에 상기 제2 트렌치와 연결되는 제 4 트렌치를 형성하여 채널 트렌치를 완성하는 단계;
    상기 채널 트렌치 내에 게이트 절연막을 형성하는 단계; 및
    상기 채널 트렌치를 매립하는 게이트 전극을 형성하는 단계를 포함하는 반도체 소자의 제조방법.
  8. 제 7 항에 있어서,
    상기 제3 트렌치를 형성하는 단계는:
    상기 제1 트렌치 및 상기 제2 트렌치가 형성된 반도체 기판 상에 균일하게 스페이서막을 형성하는 단계;
    상기 스페이서막을 이방성 식각하여 상기 제2 트렌치 바닥의 반도체 기판을 노출시키는 스페이서를 형성하는 단계; 및
    상기 스페이서를 이용하여 상기 제2 트렌치 바닥에 노출된 반도체 기판을 이방성 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  9. 제 8 항에 있어서,
    상기 채널 트렌치를 완성하는 단계는:
    상기 제 3 트렌치를 등방성 식각하여 상기 제 2 트렌치와 연결되는 완곡한 곡면을 갖도록 상기 제4 트렌치가 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
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