KR20080000980A - 벌브 타입의 리세스 채널을 갖는 반도체 소자의 제조방법 - Google Patents

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Abstract

본 발명의 벌브 타입의 리세스 채널을 갖는 반도체 소자의 제조방법은, 반도체 기판 내에 제1 트렌치를 형성하는 단계; 플로우 특성을 가지는 유동성 막으로 상기 제1 트렌치를 매립하는 단계; 열처리를 수행하여 유동성 막을 치밀화시키는 단계; 유동성막과 산화막과의 식각 선택비가 큰 식각용액으로 유동성막을 식각하여 제1 트렌치 하단부에 평평한 바닥면을 형성하는 단계; 제1 트렌치 측벽에 스페이서막을 형성하는 단계; 제1 트렌치 상에 남아 있는 유동성막을 제거하는 단계; 스페이서막을 배리어막으로 식각을 수행하여 제1 트렌치 하단부에 구형의 제2 트렌치를 형성하여, 제1 트렌치 및 제2 트렌치로 이루어지는 벌브 타입의 리세스 채널용 트렌치를 형성하는 단계; 및 벌브 타입의 리세스 채널용 트렌치와 중첩하는 게이트 스택을 형성하는 단계를 포함한다.
유동성 막, 벌브

Description

벌브 타입의 리세스 채널을 갖는 반도체 소자의 제조방법{Method for manufacturing semiconductor device having bulb-type recessed channel}
도 1은 종래 기술에 따른 벌브 타입의 리세스 채널을 갖는 반도체 소자를 개략적으로 나타내보인 도면이다.
도 2는 벌브 타입의 리세스용 트렌치를 설명하기 위해 나타내보인 셈(SEM) 사진이다.
도 3 내지 도 9는 본 발명의 실시예에 따른 벌브 타입의 리세스 채널을 갖는 반도체 소자의 제조방법을 설명하기 위하여 나타내 보인 도면들이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 반도체 기판 108 : 유동성 막
116 : 벌브 타입의 리세스 채널용 트렌치
본 발명은 반도체 소자에 관한 것으로서, 보다 상세하게는 벌브 타입의 리세스 채널을 갖는 반도체 소자의 제조방법에 관한 것이다.
최근 집적회로 반도체소자의 집적도가 증가하고 디자인 룰(design rule)이 급격하게 감소함에 따라 트랜지스터의 안정적인 동작을 확보하는데 어려움이 증대되고 있다. 특히 반도체 소자의 디자인 룰이 70nm급 이하로 감소함에 따라 트랜지스터의 사이즈 또한 줄어들면서 셀 문턱전압(Vt)과 리프레시(refresh) 특성 마진이 한계점에 이르고 있다.
이에 따라 디자인 룰의 증가 없이 유효채널의 길이를 보다 더 확보하는 방법들이 다양하게 연구되고 있다. 이와 같이 유효 채널의 길이를 확보하는 방법 가운데 제한된 게이트선폭에 대해 채널의 길이를 보다 확장시켜 주는 구조로서, 2단계의 식각공정을 이용하여 벌브 타입(bulb type)의 리세스 채널을 갖는 반도체소자를 형성하여 채널의 길이를 보다 연장시키려는 시도가 이루어지고 있다.
도 1은 종래 기술에 따른 벌브 타입의 리세스 채널을 갖는 반도체 소자를 개략적으로 나타내보인 도면이다. 그리고 도 2는 벌브 타입의 리세스용 트렌치를 설명하기 위해 나타내보인 셈(SEM) 사진이다.
도 1을 참조하면, 벌브 타입의 리세스 채널을 갖는 반도체 소자는 소자분리막(12)에 의해 활성 영역이 설정된 반도체 기판(10) 내에 목(neck) 형상으로 이루어지는 상단부(20a)와 구(sphere) 형상으로 이루어지는 하단부(20b)를 포함하는 벌브 타입의 리세스 채널(20)이 배치된다. 그리고 상기 벌브 타입의 리세스 채널(20)과 중첩하여 게이트 절연막(14) 및 게이트 전극(16)을 포함하는 게이트 스택(18)이 배치되어 있다.
이러한 벌브 타입의 리세스 채널(20)은, 2단계로 식각 공정을 나누어 실시함으로써 구현된다. 이와 같은 2단계 식각은 상단부의 임계치수(CD; Critical Dimension)는 동일하게 유지하면서 하단부는 구(sphere) 형상으로 형성함으로써 유효 채널 길이를 증가시키는 것으로 이해될 수 있다.
한편, 하단부를 구 형태로 구현하기 위한 식각과정에서 스페이서막으로 산화막(HTO; High Thermal Oxide)을 이용하고 있다. 이러한 스페이서막은 1단계 식각을 진행한 다음에 목(neck) 형상의 상단부 내에 스페이서용 물질, 예컨대 산화막을 증착한 후, 상기 산화막을 선택적으로 식각하여 목(neck) 형상의 상단부의 측벽에만 스페이서막을 남기고, 상단부의 바닥면은 스페이서막을 제거하는 것으로 구현된다.
그런데 상단부의 목(neck)을 형성하는 과정에서 혼(horn) 등을 조절하기 위하여 유 형태(U-type)의 굴곡을 가진 형태로 식각되면, 상단부 내에 스페이서용 물질이 컨포멀(conformal)하게 증착된다. 이후 상단부의 측벽에만 스페이서막을 남기기 위해 식각을 실시하면, 상단부 바닥 면이 평평하지 않으므로 상단부의 바닥면의 스페이서용 물질을 제거하기 위한 오픈 마진(open margin)이 통상적으로 충분하지 않다. 그렇게 되면, 이후 하단부를 구(sphere) 형태로 구현하기 위한 식각과정에서 바닥면에 남아있는 스페이서용 물질이 배리어막으로 작용하면서 도 2에 도시한 바와 같이, 구 형상의 하단부 형성이 어렵게 된다.
이와 같이 하단부가 구 형상으로 형성되지 않으면, 유효 채널 길이는 급격하게 감소하게 되어 단채널 마진 감소에 따른 LtRAS(Long time RAS) 불량, 즉 낮은 전압에서 채널이 형성되는 것에 의해 문턱 전압의 감소가 발생하는 현상 등이 발생하게 되고, 소자의 특성이 열화하게 된다.
본 발명이 이루고자 하는 기술적 과제는, 벌브 타입의 리세스 채널을 형성하는 과정에서 상단부 바닥 면을 평평하게 형성해 오픈 마진(open margin)을 증가시켜 잔류 스페이서용 물질에 의해 구 형상의 하단부를 형성할 수 있는 벌브 타입의 리세스 채널을 갖는 반도체 소자의 제조방법을 제공하는데 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 벌브 타입의 리세스 채널을 갖는 반도체 소자의 제조방법은, 반도체 기판 내에 제1 트렌치를 형성하는 단계; 플로우 특성을 가지는 유동성 막으로 상기 제1 트렌치를 매립하는 단계; 열처리를 수행하여 상기 유동성 막을 치밀화시키는 단계; 상기 유동성막과 산화막과의 식각 선택비가 큰 식각용액으로 상기 유동성막을 식각하여 상기 제1 트렌치 하단부에 평평한 바닥면을 형성하는 단계; 상기 제1 트렌치 측벽에 스페이서막을 형성하는 단계; 상기 제1 트렌치 상에 남아 있는 유동성막을 제거하는 단계; 상기 스페이서막을 배리어막으로 식각을 수행하여 상기 제1 트렌치 하단부에 구형의 제2 트렌치를 형성하여, 상기 제1 트렌치 및 제2 트렌치로 이루어지는 벌브 타입의 리세스 채널용 트렌치를 형성하는 단계; 및 상기 벌브 타입의 리세스 채널용 트렌치와 중첩하는 게이트 스택을 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 있어서, 상기 제1 트렌치를 형성하는 단계는, 반도체 기판 위에 트렌치가 형성되는 영역을 노출시키는 하드마스크막 패턴을 형성하는 단계; 및 상기 하드마스크막 패턴을 마스크로 식각을 진행하여 제1 트렌치를 형성하는 단계를 포함할 수 있다.
상기 하드마스크막 패턴은, 패드산화막, 패드질화막 또는 다결정 실리콘막을 포함하는 것이 바람직하다.
상기 유동성 막은 스핀 온 절연막(SOD)을 포함하는 것이 바람직하다.
상기 식각용액은 불소(F)계 식각용액을 포함할 수 있다.
상기 스페이서막은 고온열산화막(HTO), LPTEOS 산화막을 포함하여 이루어진다.
상기 제2 트렌치는 등방성 식각을 이용하여 형성할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명하고자 한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다.
도 3 내지 도 9는 본 발명의 실시예에 따른 벌브 타입의 리세스 채널을 갖는 반도체 소자의 제조방법을 설명하기 위하여 나타내 보인 도면들이다.
도 3을 참조하면, 반도체 기판(100) 상에 활성 영역을 설정하는 트렌치 소자분리막(102)을 형성한다. 구체적으로, 패드산화막 및 패드질화막을 순차적으로 증착한 다음 선택적으로 제거하여 반도체 기판(100)의 소자분리영역을 노출시킨다. 계속해서 노출된 반도체 기판의 소자분리영역을 식각하여 일정 깊이를 갖는 트렌치를 형성한다. 다음에 트렌치가 매립되도록 전면에 매립절연막을 형성하고, 평탄화 공정을 수행한 후 패드질화막 및 패드산화막을 순차적으로 제거하여 트렌치 소자분리막(102)을 형성한다.
다음에 반도체 기판(100)의 활성 영역을 선택적으로 노출시키는 하드마스크막 패턴(104)을 형성한다. 이러한 하드마스크막 패턴(104)은 포토레지스트를 도포하고, 포토리소그래피(photo lithography)를 이용하여 형성할 수 있다. 이때, 하드마스크막 패턴(104)은 질화막, 산화막 또는 다결정 실리콘(polysilicon)을 이용하여 형성할 수도 있다. 이러한 하드마스크막 패턴(104)은 벌브 타입의 리세스 채널을 형성하기 위해 라인(line) 형태로 형성할 수 있다.
도 4를 참조하면, 하드마스크막 패턴(104)을 식각 마스크로 노출된 반도체 기판(100)의 활성 영역을 식각하여 제1 트렌치(106)를 형성한다. 여기서 제1 트렌치(106)는 벌브(bulb) 타입의 리세스 채널의 목(neck)부분에 해당한다. 이때, 제1 트렌치(106)는 이후 형성될 벌브의 크기를 고려하여 적당한 깊이로 형성하는 것이 바람직하다.
도 5를 참조하면, 제1 트렌치(106)를 포함하는 반도체 기판(100) 상에 플로우 특성을 가지는 유동성 막(108)을 증착하여 제1 트렌치(106)를 매립한다. 여기서 플로우 특성을 가지는 유동성 막(108)은 스핀 온 절연막(SOD; Spin On Dielectric)을 포함하여 형성하는 것이 바람직하다.
다음에 플로우 특성을 가지는 유동성 막(108), 예를 들어 스핀 온 절연막(SOD)에 열처리(annealing)를 이용한 큐어링(curing)을 수행하여 상기 유동성 막(108)을 치밀화한다.
도 6을 참조하면, 제1 트렌치(106)의 바닥 면에 유동성 막(108)의 일부분을 남기기 위해 유동성 막(108)을 선택적으로 제거한다.
구체적으로, 유동성 막(108)과 산화막과의 식각선택비가 큰 식각용액을 이용한 습식 식각(wet etch)을 수행하여 제1 트렌치(106) 바닥면에만 유동성 막(108)을 남기고 제거한다. 여기서 식각용액은 유동성 막과 산화막과의 식각선택비가 큰 식각용액, 예를 들어 불소(F)계 식각용액을 이용하는 것이 바람직하다. 여기서 불소(F)계 식각용액은 불산(HF)으로 사용할 수도 있다.
이러한 식각용액을 이용할 경우, 산화막과의 식각선택비가 큰 불소(F)계 식각용액의 특성에 의해 트렌치 소자분리막(102)의 손실을 최소화하면서 유동성 막(108)만 선택적으로 제거할 수 있다. 또한, 유동성 막(108)은 건식식각(dry etch)을 이용하여 제거할 수도 있다. 이때, 제1 트렌치(106)의 바닥 면에 남아 있는 유동성 막(108'), 예를 들어 스핀 온 절연막(SOD)의 두께는 이후 형성되는 구(sphere)의 모양을 결정하는 중요한 요인이 된다. 다음에 제1 트렌치(106) 상부의 하드마스크막 패턴(104)은 스트립(strip) 공정을 통해 제거한다.
도 7을 참조하면, 제1 트렌치(106)의 바닥면에 남아 있는 유동성 막(108')및 반도체 기판(100) 전면에 스페이서용 산화막(110)을 증착한다. 여기서 스페이서용 산화막(110)은 고온열산화막(HTO; High Thermal Oxide), LPTEOS(Low Pressure TEOS)산화막 또는 저압의 화학적기상증착법(LPCVD)을 이용한 산화막으로 형성할 수 있다.
도 8을 참조하면, 스페이서용 산화막(110)을 선택적으로 제거하여 제1 트렌 치(106) 측벽에 스페이서막(112)을 형성한다.
구체적으로, 스페이서용 산화막(110) 상에 건식식각을 이용하여 제1 트렌치(106)의 측벽에만 스페이서막(112)을 남기고, 제1 트렌치(106) 바닥면의 유동성 막(108')은 제거한다.
다음에 유동성 막(108')과 산화막과의 식각선택비가 큰 식각용액, 예컨대 불소(F)계 식각용액을 이용한 습식 식각(wet etch)을 수행하여 제1 트렌치(106) 바닥면에 남아 있는 유동성 막(108')을 모두 제거한다. 이때, 제1 트렌치(106) 측벽에 배치된 스페이서막(112)은 제거되지 않고, 바닥면의 유동성 막(108')만 모두 제거되도록 타겟(target)을 설정하는 것이 바람직하다.
도 9를 참조하면, 제1 트렌치(106) 측벽 및 상부에 배치된 스페이서막(122)을 배리어막으로 한 식각공정을 수행하여 제1 트렌치(106) 하단부에 구(sphere) 형상의 제2 트렌치(114)를 형성하여, 상기 제1 트렌치(106) 및 제2 트렌치(114)로 이루어지는 벌브 타입의 리세스 채널용 트렌치(116)를 형성한다. 여기서 제2 트렌치(114)는 등방성 식각(Isotropic etch)을 이용하여 형성할 수 있다.
도 10을 참조하면, 활성 영역의 표면에, 비록 도면에 도시하지는 않았지만, 문턱 전압 조절을 이온 주입 과정에서 패드(pad)로 사용될 문턱 전압 스크린(Vt screen) 산화막을 산화 과정으로 형성하고, 웰(well) 및 채널(channel) 이온 주입을 수행한다. 이후에, 스크린 산화막 등을 제거하고, 노출된 활성 영역 표면에 게이트 산화막(118)을 유전막으로 형성한다.
다음에 게이트 산화막(118) 상에 게이트 스택(126)을 형성한다.
구체적으로, 게이트 산화막(118) 위에 게이트 도전막(120)을 증착하고, 금속 실리사이드막(122)을 금속층의 증착 및 열처리를 통해서 형성한다. 계속해서 금속 실리사이드막(122) 위에 실리콘 질화막을 포함하는 게이트 하드마스크막(124)을 형성한다. 다음에 게이트 패터닝을 위한 선택적 식각 과정을 수행하여 게이트 스택(126)을 형성한다.
본 발명에 따른 벌브 타입의 리세스 채널을 갖는 반도체 소자의 제조방법은, 플로우 특성을 가지는 유동성 막을 이용하여 제1 트렌치의 바닥면을 평평하게 함으로써 벌브 타입의 리세스 채널을 형성하기 위한 식각 과정에서 제1 트렌치 바닥면의 스페이서막을 완전히 제거할 수 있다. 이에 따라 2단계 식각시 식각 배리어막으로 작용하는 스페이서막을 완전히 제거할 수 있어 구 형상의 제2 트렌치가 형성되지 않는 현상을 방지할 수 있다. 따라서 구 형상의 제2 트렌치가 형성되지 않아 발생할 수 있는 LtRAS(Long time RAS) 불량에 의해 소자의 특성이 열화되는 것을 방지할 수 있다.
지금까지 설명한 바와 같이, 본 발명에 따른 벌브 타입의 리세스 채널을 갖는 반도체 소자의 제조방법에 의하면, 플로우 특성을 가지는 유동성 막을 이용하여 제1 트렌치의 바닥면을 평평하게 함으로써 제1 트렌치 바닥면의 스페이서막을 완전히 제거할 수 있다.
이에 따라 식각 배리어막으로 작용된 스페이서막을 완전히 제거할 수 있어 구 형상의 제2 트렌치가 형성되지 않는 현상을 방지할 수 있다. 따라서 LtRAS(Long time RAS) 불량에 의해 소자의 특성이 열화되는 것을 방지할 수 있다.

Claims (7)

  1. 반도체 기판 내에 제1 트렌치를 형성하는 단계;
    플로우 특성을 가지는 유동성 막으로 상기 제1 트렌치를 매립하는 단계;
    열처리를 수행하여 상기 유동성 막을 치밀화시키는 단계;
    유동성막과 산화막과의 식각 선택비가 큰 식각용액으로 상기 유동성막을 식각하여 상기 제1 트렌치 하단부에 평평한 바닥면을 형성하는 단계;
    상기 제1 트렌치 측벽에 스페이서막을 형성하는 단계;
    상기 제1 트렌치 상에 남아 있는 유동성막을 제거하는 단계;
    상기 스페이서막을 배리어막으로 식각을 수행하여 상기 제1 트렌치 하단부에 구형의 제2 트렌치를 형성하여, 상기 제1 트렌치 및 제2 트렌치로 이루어지는 벌브 타입의 리세스 채널용 트렌치를 형성하는 단계; 및
    상기 벌브 타입의 리세스 채널용 트렌치와 중첩하는 게이트 스택을 형성하는 단계를 포함하는 것을 특징으로 하는 벌브 타입의 리세스 채널을 포함하는 반도체 소자의 형성방법.
  2. 제1항에 있어서, 상기 제1 트렌치를 형성하는 단계는,
    반도체 기판 위에 트렌치가 형성되는 영역을 노출시키는 하드마스크막 패턴을 형성하는 단계; 및
    상기 하드마스크막 패턴을 마스크로 식각을 진행하여 제1 트렌치를 형성하는 단계를 포함하는 것을 특징으로 하는 벌브 타입의 리세스 채널을 포함하는 반도체 소자의 형성방법.
  3. 제2항에 있어서,
    상기 하드마스크막 패턴은, 패드산화막, 패드질화막 또는 다결정 실리콘막을 포함하는 것을 특징으로 하는 벌브 타입의 리세스 채널을 포함하는 반도체 소자의 형성방법.
  4. 제1항에 있어서,
    상기 유동성 막은 스핀 온 절연막(SOD)을 포함하는 것을 특징으로 하는 벌브 타입의 리세스 채널을 포함하는 반도체 소자의 형성방법.
  5. 제1항에 있어서,
    상기 식각용액은 불소(F)계 식각용액을 포함하는 것을 특징으로 하는 벌브 타입의 리세스 채널을 포함하는 반도체 소자의 형성방법.
  6. 제1항에 있어서,
    상기 스페이서막은 고온열산화막(HTO), LPTEOS 산화막을 포함하는 것을 특징으로 하는 벌브 타입의 리세스 채널을 포함하는 반도체 소자의 형성방법.
  7. 제1항에 있어서,
    상기 제2 트렌치는 등방성 식각을 이용하여 형성하는 것을 특징으로 하는 벌브 타입의 리세스 채널을 포함하는 반도체 소자의 형성방법.
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* Cited by examiner, † Cited by third party
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KR100950760B1 (ko) * 2008-04-23 2010-04-05 주식회사 하이닉스반도체 반도체 소자의 배선 형성방법
TWI704674B (zh) * 2019-09-04 2020-09-11 華邦電子股份有限公司 半導體元件及其製造方法

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