KR100560816B1 - 핀-펫을 구비하는 반도체 소자 및 그 제조 방법 - Google Patents

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Abstract

핀-펫을 구비하는 반도체 소자 및 그 제조 방법을 제공한다. 이 반도체 소자는 반도체기판, 반도체기판 상에 형성되는 복수개의 핀-펫들 및 핀-펫들을 연결하는 배선 구조체를 구비한다. 상기 핀-펫은 활성 패턴, 게이트 절연막 및 게이트 전극을 구비하되, 활성 패턴은 상면부 및 측면부를 가지면서 소오스 영역, 드레인 영역 및 소오스 영역과 드레인 영역 사이에 배치되는 채널 영역을 구비한다. 또한, 게이트 절연막은 활성 패턴의 상면부 및 측면부에 형성되고, 게이트 전극은 채널 영역을 덮는 게이트 절연막 상에서 활성 패턴을 가로지르도록 배치된다. 이때, 인접하는 두 개의 게이트 전극들 사이에 배치된 불순물 영역들 중에서 동일한 활성 패턴 내에 형성되는 불순물 영역들은 하나의 배선 구조체에 함께 연결된다.

Description

핀-펫을 구비하는 반도체 소자 및 그 제조 방법{Semiconductor Device Having Fin Field Effect Transistor And Method Of Fabricating The Same}
도 1은 본 발명의 바람직한 실시예에 따른 핀-펫 트랜지스터를 구비하는 반도체 소자를 설명하기 위한 평면도이다.
도 2 내지 도 10은 본 발명의 바람직한 실시예에 따른 핀-펫 트랜지스터를 구비하는 반도체 소자의 제조 방법을 설명하기 위한 공정단면도들이다.
도 11은 본 발명의 바람직한 실시예에 따른 핀-펫 트랜지스터를 구비하는 반도체 소자를 설명하기 위한 사시도이다.
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로서, 특히 핀-펫 소자 및 그 제조 방법에 관한 것이다.
전계 효과 트랜지스터(field effect transistor, FET)는 통상적으로 활성영역(active region), 상기 활성영역의 상부를 지나는 게이트 전극(gate electrode) 및 상기 게이트 전극 옆쪽의 활성영역에 형성되는 소오스 및 드레인 전극들(source/drain electrodes)을 포함한다. 상기 게이트 전극 아래에는 (FET가 턴온(turn on)가 될 때) 전하들이 이동하는 통로가 되는 채널 영역(channel region)이 형성된다. 결과적으로, 상기 채널 영역은 상기 소오스 전극과 상기 드레인 전극 사이의 활성영역을 의미한다.
한편, 반도체 소자가 고집적화됨에 따라, 게이트 전극 및 활성 영역의 폭들은 감소하는 추세에 있다. 하지만, 상기 게이트 전극의 폭이 감소할 경우, 상술한 FET의 구조에서는 상기 채널 영역의 길이(length, 즉, 소오스 영역 및 드레인 영역 사이의 간격)도 더불어 감소하기 때문에, 드레인 유도 장벽 감소(drain induced barrier lowering, DIBL) 또는 펀치 쓰루(punch-through) 등과 같은 쇼트 채널 효과(short channel effect, SCE)가 나타날 수 있다. 또한, 상기 활성 영역의 폭이 감소할 경우, 상기 채널 영역의 폭(즉, 상기 활성영역에 접하는 게이트 전극의 길이)도 더불어 감소하여, 트랜지스터의 문턱 전압을 상승시키는 좁은 폭 효과(narrow width effect)가 나타날 수 있다.
상기 쇼트 채널 효과 및 상기 좁은 폭 효과는 본질적으로 상기 게이트 전극의 전압이 상기 채널 영역의 전자적 상태(electronic state)를 완전하게 제어하지 못하기 때문에 발생한다. 이에 따라, 상기 채널의 전자적 상태를 보다 완전하게 제어할 수 있도록 수직한 채널 영역(vertical channel region)을 갖는 핀-펫(fin field effect transistor, fin-FET)이 미국특허번호 4,979,014에서 제안되었다. 이러한 핀-펫은 게이트 전극이 채널 영역을 3면에서 제어하기 때문에, 상기 쇼트 채널 효과 및 좁은 폭 효과를 개선하는데 보다 큰 효과를 갖는다.
이에 더하여, 상기 핀-펫에서 전류는 채널 영역의 3면을 통해 흐를 수 있기 때문에, 일반적인 평판형 모오스 트랜지스터(planar MOS transistor)에 비해 우수한 전송 전류(drive current)의 특성을 갖는다. 하지만, 최근의 고집적화 추세에 따르면, 반도체 소자를 구성하는 트랜지스터가 더욱 우수한 온/오프 특성을 갖는 것이 필요하다. 이를 위해서는 보다 우수한 전송 전류 특성을 갖는 트랜지스터를 개발하는 것이 필요하다.
본 발명이 이루고자 하는 기술적 과제는 전송 전류 특성이 우수한 트랜지스터를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 전송 전류 특성이 우수한 트랜지스터를 구비하는 반도체 소자의 제조 방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 마스크 스페이서를 이용하여 폐곡선을 이루는 활성 패턴을 형성하는 단계를 포함하는 반도체 소자의 제조 방법을 제공한다. 이 방법은 반도체기판 상에 복수개의 보조 패턴들을 형성하고, 상기 보조 패턴들의 측벽에 마스크 스페이서들을 형성하고, 상기 보조 패턴들을 제거한 후, 상기 마스크 스페이서들을 식각 마스크로 사용하여 상기 반도체기판을 이방성 식각함으로써 상면부 및 측면부를 가지면서 폐곡선을 형성하는 복수개의 활성 패턴들을 형성하는 단계를 포함한다. 이후, 상기 마스크 스페이서들을 제거하여 상기 활성 패턴들의 상면부를 노출시키고, 상기 활성 패턴들의 상면부 및 측면부에 게이트 절연막을 형성한 후, 상기 활성 패턴들을 가로지르면서 상기 게이트 절연막 의 소정영역을 덮는 복수개의 게이트 전극들을 형성한다.
이때, 상기 보조 패턴은 상기 마스크 스페이서 및 상기 반도체기판에 대하여 식각 선택성을 갖는 물질이고,상기 마스크 스페이서는 상기 보조 패턴 및 상기 반도체기판에 대하여 식각 선택성을 갖는 물질인 것이 바람직하다. 예를 들면, 상기 보조 패턴은 실리콘 산화막이고, 상기 마스크 스페이서는 실리콘 질화막을 포함하는 물질막으로 이루어질 수 있다. 또한, 상기 게이트 절연막은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, Al2O3, AlxSiyOz, (Ba,Sr)TiO3, BeAl2O4, CeO2, CeHfO4, CoTiO3, Si3N4, EuAlO3, HfO2, Hf silicate, La2O3, LaAlO3, LaScO3, La2SiO5 , MaAl2O4, NdAlO3, PrAlO3, SmAlO3, SrTiO3 , Ta2O5, TiO2, Y2O3, YxSiy Oz, ZrO2, Zr silicate, Zr-Al-O 및 (Zr,Sn)TiO4 중에서 선택된 적어도 한가지 물질로 형성할 수 있다.
본 발명의 실시예들에 따르면, 상기 활성 패턴들을 형성한 후, 상기 활성 패턴들 사이의 하부 공간을 채우는 하부 소자분리막을 형성하는 단계를 더 포함할 수 있다. 이때, 상기 마스크 스페이서를 제거하는 단계는 상기 하부 소자분리막에 대해 식각 선택성을 갖는 식각 레서피를 사용하여 실시한다. 또한, 상기 게이트 절연막은 상기 하부 소자분리막보다 상부에 노출된 상기 활성 패턴의 상면부 및 측면부에 형성된다. 상기 게이트 전극들은 상기 하부 소자분리막의 상부 및 상기 게이트 절연막의 상부를 지나도록 형성된다.
또한, 상기 게이트 전극들을 형성한 후, 상기 게이트 전극들의 옆쪽에 배치 된 상기 활성 패턴들 내에 불순물 영역들을 형성하고, 상기 불순물 영역들이 형성된 결과물의 전면에 상기 게이트 전극들 사이의 공간을 채우는 층간절연막을 형성한 후, 상기 층간절연막을 관통하여 상기 게이트 전극들 및 상기 불순물 영역들에 전기적으로 접속하는 배선 구조체들을 형성하는 단계를 더 포함할 수도 있다. 이때, 인접하는 두 개의 게이트 전극들 사이에 배치된 불순물 영역들 중에서, 동일한 활성 패턴 내에 형성되는 불순물 영역들은 하나의 배선 구조체에 의해 함께 연결된다.
상기 다른 기술적 과제를 달성하기 위하여, 본 발명은 두개의 채널 영역을 갖는 트랜지스터를 구비하는 반도체 소자를 제공한다. 이 반도체 소자는 반도체기판, 상기 반도체기판 상에 형성되는 복수개의 핀-펫들 및 상기 핀-펫들을 연결하는 배선 구조체를 구비한다. 이때, 상기 핀-펫은 활성 패턴, 게이트 절연막 및 게이트 전극을 구비한다. 상기 활성 패턴은 상기 반도체기판의 상부에 배치되어 상면부 및 측면부를 갖는다. 또한, 상기 활성 패턴은 소오스 영역, 드레인 영역 및 상기 소오스 영역과 상기 드레인 영역 사이에 배치되는 채널 영역을 구비한다. 상기 게이트 절연막은 상기 활성 패턴의 상면부 및 측면부에 형성되고, 상기 게이트 전극은 상기 채널 영역을 덮는 상기 게이트 절연막 상에서 상기 활성 패턴을 가로지르도록 배치된다. 또한, 상기 배선 구조체는 적어도 두 개의 활성 패턴들의 소오스 영역 또는 드레인 영역에 동시에 접속한다.
본 발명에 따르면, 상기 한 개의 핀-펫을 구성하는 채널 영역의 수는 적어도 둘이다.
본 발명의 또다른 실시예에 따르면, 상기 반도체 장치는 인접하는 두 개의 게이트 전극들 사이에 배치된 불순물 영역들 중에서, 동일한 활성 패턴 내에 형성되는 불순물 영역들은 하나의 배선 구조체에 의해 함께 연결된다. 예를 들면, 한 개의 활성 패턴의 상부에는 두 개의 게이트 전극들이 배치됨으로써, 상기 한 개의 활성 패턴에는 네 개의 불순물 영역들이 형성된다. 이때, 상기 두 개의 게이트 전극들 사이에 배치되는 두 개의 불순물 영역들은 한 개의 배선 구조체에 의해 함께 연결된다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한 층이 다른 층 또는 기판 상에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다.
도 1은 본 발명의 바람직한 일 실시예를 설명하기 위한 평면도이고, 도 2 내지 도 10은 이 실시예에 따른 핀-펫 트랜지스터를 구비하는 반도체 소자의 제조 방법을 설명하기 위한 공정단면도들이다. 도 2 내지 도 10에서 참조번호 "a" 및 "b"는 도 1의 I-I' 및 II-II'을 따라 보여지는 단면을 도시한다. 한편, 도 1 내지 도 10을 통해 설명되는 본 발명의 실시예는 디램 소자의 셀 트랜지스터에 적용되는 실 시예이다. 하지만, 본 발명에서 개시되는 핀-펫은 다른 다양한 반도체 소자에서도 사용될 수 있다는 점에서, 본 발명의 기술적 사상이 여기에서 설명하는 실시예에만 한정되는 것은 아니다.
도 1 내지 도 2를 참조하면, 반도체기판(100)의 소정영역 상부에 복수개의 보조 패턴들(110)을 형성한다. 상기 보조 패턴들(110)의 양측벽에 마스크막을 형성한 후, 상기 보조 패턴들(110)의 상부면이 노출될 때까지 상기 마스크막을 이방성 식각한다. 이에 따라, 상기 보조 패턴들(110)의 양측벽에는 폐곡선을 형성하는 마스크 스페이서들(130)이 형성된다.
상기 보조 패턴(110)의 두께는 상기 마스크 스페이서(130)의 높이를 결정하고, 상기 마스크막의 두께는 상기 마스크 스페이서(130)의 폭을 결정한다. 이때, 상기 마스크 스페이서(130)의 폭은 (후속 공정을 통해) 활성 패턴의 폭을 결정한다는 점에서, 매우 엄밀하게 제어되어야 한다. 이를 위해, 상기 마스크막은 두께 조절이 용이한 원자층 증착 또는 화학기상증착의 기술을 사용하여 형성하는 것이 바람직하다. 또한, 본 발명의 실시예들에 따르면, 상기 보조 패턴(110)의 두께는 대략 100nm이고, 상기 마스크막의 두께는 대략 10 내지 100nm로 형성된다.
상기 마스크 스페이서(130)는 상기 반도체기판(100) 및 상기 보조 패턴(110)에 대해 식각 선택성을 가질 수 있는 물질로 형성한다. 또한, 상기 보조 패턴(110)은 상기 반도체기판(100)에 대해 식각 선택성을 가질 수 있는 물질로 형성한다. 본 발명의 실시예들에 따르면, 상기 보조 패턴(110)은 실리콘 산화막으로 형성하고, 상기 마스크 스페이서(130)는 실리콘 질화막으로 형성한다. 이때, 실리콘 질화막으 로 이루어지는 상기 마스크 스페이서(130)가 상기 반도체기판(100)과 직접 접촉함으로써 유발될 수도 있는 스트레스를 완화하기 위해, 상기 마스크막을 형성하기 전에 상기 보조 패턴들(110) 사이에 노출된 반도체기판의 상부면에 실리콘 산화막으로 이루어지는 패드막(120)을 형성할 수도 있다. 본 발명의 실시예들에 따르면, 상기 패드막(120)은 실리콘 열산화 공정을 사용하여 대략 10 nm의 두께로 형성된다.
도 1, 도 3 및 도 4를 참조하면, 상기 보조 패턴(110)을 선택적으로 제거하여 상기 반도체기판(100)의 상부면을 노출시킨다. 상기 보조 패턴(110)을 제거하는 공정은 상기 마스크 스페이서(130)의 식각을 최소화하기 위해, 불소(F)를 포함하는 식각 레서피를 사용하여 실시하는 것이 바람직하다. 이에 따라, 상술한 것처럼 상기 보조 패턴(110)과 동일하게 실리콘 산화막으로 형성되는 상기 패드막(120)이 함께 식각되어, 패드막 패턴(125)을 형성할 수도 있다. 상기 패드막 패턴(125)은 상기 마스크 스페이서(130)와 상기 활성 패턴(200) 사이에 개재된다. 이 경우, 도 3에 도시된 것처럼, 상기 마스크 스페이서(130) 주변의 반도체기판(100)이 노출된다.
이어서, 상기 마스크 스페이서(130)를 식각 마스크로 사용하여 상기 노출된 반도체기판(100)을 소정의 깊이로 이방성 식각한다. 이에 따라, 상기 마스크 스페이서(130)들의 아래에는 트랜지스터의 활성영역으로 사용될, 활성 패턴들(200)이 형성된다. 상술한 것처럼, 상기 활성 패턴들(200)의 폭은 상기 마스크 스페이서의 폭 또는 상기 마스크막의 두께와 동일하다. 또한, 상기 마스크 스페이서들(130)이 폐곡선을 형성하기 때문에, 마찬가지로 상기 활성 패턴들(200) 역시 폐곡선을 형성 한다. 즉, 상기 활성 패턴들(200)은 도 1에서 도시된 것처럼, 두 개의 고리 모양을 형성한다.
이어서, 상기 활성 패턴들(200) 사이의 공간(즉, 트렌치(105))의 내벽에 제 1 산화막(140)을 형성한다. 상기 제 1 산화막(140)은 상기 트렌치(105)의 내벽을 열산화시키어 형성한 열산화막인 것이 바람직하다. 상기 열산화 공정에 의해, 상기 트렌치(105)를 형성하는 동안 발생하는 식각 손상은 치유될 수도 있다. 또한, 상기 제 1 산화막(140)은 후속 마스크 스페이서(130)를 제거하기 위한 공정에서 상기 활성 패턴(200)이 손상되는 것을 예방한다.
이에 더하여, 본 발명의 다른 실시예들에 따르면, 상기 제 1 산화막(140)이 형성된 결과물의 전면을 덮는 라이너막(도시하지 않음)을 더 형성할 수도 있다. 상기 라이너막은 실리콘 질화막으로 형성하는 것이 바람직하다. 이에 따라, 후속 공정에서 불순물들이 상기 활성 패턴(200)으로 침투하는 것은 예방된다.
도 1, 도 5 및 도 6을 참조하면, 상기 제 1 산화막(140)이 형성된 결과물의 전면에 제 1 소자분리막(150)을 형성한다. 상기 제 1 소자분리막(150)은 고밀도 플라즈마 산화막 또는 TEOS 등과 같은 실리콘 산화막으로 형성하는 것이 바람직하다. 이어서, 상기 마스크 스페이서(130)가 노출될 때까지 상기 제 1 소자분리막(150)을 평탄화 식각한다. 이에 따라, 상기 트렌치(105)는 상기 제 1 소자분리막(150)에 의해 완전히 채워진다. 이 단계에서, 상기 평탄화 식각 공정은 화학-기계적 연마 기술을 사용하여 상기 마스크 스페이서(130) 및 상기 제 1 소자분리막(150)의 상부면이 노출될 때까지 실시하는 것이 바람직하다.
이후, 상기 노출된 제 1 소자분리막(150)을 리세스하여, 상기 트렌치(105)의 하부 영역을 채우는 하부 소자분리막(155)을 형성한다. 상기 제 1 소자분리막(150)을 리세스하는 공정은 습식 식각 공정을 사용하여 실시하고, 바람직하게는 상기 마스크 스페이서(130) 및 상기 라이너막을 식각 저지막으로 사용한다. 이에 따라, 상기 활성 패턴(200)에 대한 식각 손상을 최소화할 수 있다.
도 1 및 도 7을 참조하면, 상기 하부 소자분리막(155)을 형성한 후, 상기 마스크 스페이서(130), 상기 패드막 패턴(125)을 차례로 제거한다. 본 발명의 실시예들에 따르면, 이 과정에서 상기 제 1 산화막(140)도 함께 제거되고, 더불어 상기 하부 소자분리막(155)의 상부면도 리세스될 수 있다. 따라서, 이러한 리세스 깊이를 고려하여, 상기 하부 소자분리막(155)의 두께를 결정하는 것이 바람직하다. 이러한 제거 공정의 결과로서, 상기 하부 소자분리막(155)의 상부로 돌출된 상기 활성 패턴(200)의 표면은 노출된다.
상기 노출된 활성 패턴(200)의 표면에 게이트 절연막(160)을 형성한다. 상기 게이트 절연막(160)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, Al2O3, AlxSiyOz, (Ba,Sr)TiO3, BeAl2O4, CeO 2, CeHfO4, CoTiO3, Si3N4, EuAlO3, HfO2, Hf silicate, La2O3, LaAlO3, LaScO3, La2SiO5 , MaAl2O4, NdAlO3, PrAlO3, SmAlO3, SrTiO 3, Ta2O5, TiO2, Y2O3, YxSiyO z, ZrO2, Zr silicate, Zr-Al-O 및 (Zr,Sn)TiO4 중에서 선택된 적어도 한가지 물질로 형성할 수 있다. 디램 소자에 관한 실시예에 따르면, 상기 게이트 절연막(160)은 실리콘 산화막 또는 상술한 고유전막들 중의 한가지일 수 있고, SONOS 또는 MONOS형 플래시 메모리 소자에 관한 실시예들에 따르면, 상기 게이트 절연막(160)은 차례로 적층된 실리콘 산화막, 실리콘 질화막 및 실리콘 산화막으로 형성될 수 있다.
도 1 및 도 8을 참조하면, 상기 게이트 절연막(160)이 형성된 결과물 상에 게이트막(도시하지 않음)을 형성한 후, 이를 패터닝하여 상기 활성 패턴들(200)을 가로지르는 게이트 전극들(171)을 형성한다. 본 발명의 실시예들에 따르면, 상기 게이트 전극(170)은 차례로 적층된 게이트 도전 패턴(171) 및 캐핑 패턴(172)으로 이루어질 수 있다. 상기 게이트 도전 패턴(171)은 다결정 실리콘, 텅스텐, 텅스텐 실리사이드, 코발트 실리사이드, 구리 및 텅스텐 질화막 중에서 선택된 적어도 한가지 물질일 수 있다. 본 발명의 다른 실시예에 따르면, 상기 게이트 도전 패턴(171)은 적어도 두 층의 도전막으로 이루어지고, 이들 도전막 사이에는 실리콘 산화막 및 실리콘 질화막 중의 적어도 한가지로 이루어지는 게이트 층간절연막(도시하지 않음)이 개재될 수도 있다.
도 1 및 도 9를 참조하면, 상기 게이트 전극(170)이 형성된 결과물 상에 스페이서 절연막을 형성한 후, 이를 이방성 식각하여 게이트 스페이서들(180)을 형성한다. 상기 게이트 스페이서들(180)은 "b"영역에 도시된 것처럼, 상기 활성 패턴(200)의 측면에도 형성될 수 있다. 이어서, 상기 게이트 전극(170) 및 상기 게이트 스페이서들(180)을 마스크로 사용하는 불순물 주입 공정을 실시하여, 상기 활성 패턴(200)에 불순물 영역들(205)을 형성한다. 상기 게이트 스페이서들(180)을 형성하기 전에, 상기 게이트 전극(170)을 마스크로 사용하는 저농도의 불순물 주입 공정이 더 실시될 수도 있다. 이 경우, 상기 불순물 영역은 LDD 구조를 갖고, 핀-펫의 소오스 및 드레인 영역을 형성한다.
상기 불순물 영역들(205)이 형성된 결과물 상에 랜딩 패드들(210)을 형성한다. 상기 랜딩 패드들(210)은 다결정 실리콘으로 형성되고, 상기 게이트 스페이서(180)를 주형으로 이용하는 자기 정렬 콘택(self-align contact) 공정이 사용될 수도 있다. 또한, 본 발명의 일 실시예에 따르면, 도시된 것처럼, 상기 게이트 스페이서(180)가 형성된 결과물 상에 상기 게이트 스페이서들(180) 사이의 공간을 채우는 제 2 소자분리막(190)을 형성할 수 있다. 상기 제 2 소자분리막(190)은 상기 랜딩 패드(210)를 형성하기 위한 식각 공정에서의 식각 부담을 줄이는데 기여할 수 있다.
한편, 본 발명에 따르면, 한 개의 활성 패턴(200)에는 두 개의 게이트 전극들(170)이 걸쳐진다. 이때, 상기 활성 패턴(200)은 폐곡선을 형성하기 때문에, 도 1에 도시된 것처럼, 상기 활성 패턴(200)은 4부분으로 나누어진다. 상기 불순물 영역들(205)은 상기 나누어진 활성 패턴(200)에 형성된다. 따라서, 상기 두 개의 게이트 전극들(170) 사이에는 두 개의 불순물 영역들(205)이 형성되고, 상기 게이트 전극들(170)의 바깥쪽에 각각 한 개씩의 불순물 영역이 형성된다. 디램 소자에 관한 실시예에 따르면, 상기 랜딩 패드(210)는 상기 두 개의 게이트 전극들(170) 사이에 배치되는 두 개의 불순물 영역들(205)에 동시에 접속한다.
도 1 및 도 10을 참조하면, 상기 랜딩 패드들(210)이 형성된 결과물 상에 제 1 층간절연막(220)을 형성한다. 이어서, 상기 제 1 층간절연막(220)을 관통하는 비 트 라인 콘택 플러그(222)를 형성한 후, 상기 제 1 층간절연막(220) 상에 상기 비트 라인 콘택 플러그(222)에 접속하는 비트 라인(224)을 형성한다. 이어서 상기 비트 라인(224)이 형성된 결과물을 덮는 제 2 층간절연막(226)을 형성한 후, 상기 제 2 층간절연막(226) 및 상기 제 1 층간절연막(220)을 관통하여 상기 랜딩 패드(210)에 접하는 콘택 플러그(228)를 형성한다.
이어서, 상기 콘택 플러그(228)에 접하는 실린더 모양의 커패시터 하부 전극(230)을 상기 제 2 층간절연막(226) 상에 형성한 후, 그 결과물 상에 커패시터 유전막(240) 및 커패시터 상부 전극(250)을 형성한다. 상기 커패시터 하부 전극(230), 커패시터 유전막(240) 및 커패시터 상부 전극(250)을 형성하는 단계는 통상적인 디램 소자의 셀 커패시터 제조 공정을 이용하여 형성할 수 있다.
도 11은 본 발명의 바람직한 실시예에 따른 반도체 소자를 설명하기 위한 사시도이다.
도 1 및 도 11을 참조하면, 반도체기판(100)의 소정영역 상부에 복수개의 활성 패턴들(200)이 배치된다. 상기 활성 패턴들(200)은 폐곡선을 형성한다. 상기 활성 패턴들(200) 사이의 하부 공간은 하부 소자분리막(155)에 의해 채워진다. 상기 하부 소자분리막(155)은 실리콘 산화막으로 이루어지고, 상기 하부 소자분리막(155)과 상기 반도체기판(100) 그리고 상기 하부 소자분리막(155)과 상기 활성 패턴(200) 사이에는 열산화막(도시하지 않음) 또는 질화막 라이너(도시하지 않음)가 더 배치될 수도 있다.
상기 하부 소자분리막(155)의 상부면 위로 돌출된 활성 패턴(200)의 표면에 는 게이트 절연막(160)이 형성된다. 상기 게이트 절연막(160)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, Al2O3, AlxSiyOz, (Ba,Sr)TiO3, BeAl2O4, CeO2, CeHfO4, CoTiO3, Si3N4, EuAlO3, HfO2, Hf silicate, La2O3, LaAlO3, LaScO3, La2SiO5 , MaAl2O4, NdAlO3, PrAlO3, SmAlO3, SrTiO3 , Ta2O5, TiO2, Y2O3, YxSiy Oz, ZrO2, Zr silicate, Zr-Al-O 및 (Zr,Sn)TiO4 중에서 선택된 적어도 한가지 물질일 수 있다. SONOS 또는 MONOS형 플래시 메모리 소자에 관한 실시예의 경우, 상기 게이트 절연막(160)은 차례로 적층된 실리콘 산화막, 실리콘 질화막 및 실리콘 산화막일 수도 있다.
상기 하부 소자분리막(155)의 상부에는 상기 활성 패턴(200)을 가로지르는 게이트 전극들(170)이 배치된다. 상기 게이트 전극들(170)은 상기 게이트 절연막(160)을 사이에 두고 상기 활성 패턴(200)의 돌출된 부분과 접한다. 이에 따라, 상기 게이트 전극(170)에 의해 제어되는 트랜지스터의 채널 영역은 상기 활성 패턴(200)의 상부면과 양쪽 측면들에서, 즉 3면에서 형성된다. 이에 따라, 본 발명에 따른 트랜지스터는 보다 우수한 전송 전류 특성을 갖는다.
이에 더하여, 본 발명의 실시예에 따르면, 상기 활성패턴(200)은 두 개의 게이트 전극들(170)이 가로지른다. 또한, 상기 활성 패턴(200)은 폐곡선을 이루기 때문에, 하나의 게이트 전극(170)은 한 개의 활성 패턴(200)을 두 번 가로지른다. 이에 따라, 상기 한 개의 활성 패턴(200)은 4부분의 영역들로 나누어지고, 이들 4부분의 영역들에는 불순물 영역들(205)이 형성된다. 즉, 상기 불순물 영역들(205)은 상기 게이트 전극들(170) 옆쪽의 활성 패턴(200) 내에 형성된다.
본 발명에 따르면, 인접하는 두 개의 게이트 전극들(170) 사이에 배치되되, 동일한 활성 패턴(200) 내에 형성되는 불순물 영역들(205)은 하나의 배선 구조체(210, 222)에 연결된다. 이에 따라, 하나의 트랜지스터는 집적도에서의 손실없이 두 개의 채널 영역을 갖게 되어, 보다 우수한 전송 전류 특성을 갖는다.
본 발명에 따르면, 스페이서를 이용하여 활성 패턴들을 형성한 후, 게이트 절연막을 사이에 두고 상기 활성 패턴들의 상면부 및 양쪽 측면부에 대향하는 게이트 전극을 형성한다. 이때, 상기 스페이서는 보조 패턴을 이용하여 자기 정렬적으로 형성되기 때문에, 상기 활성 패턴은 폐곡선을 이룬다.
이에 따라, 하나의 게이트 전극은 동일한 활성 패턴을 두 곳에서 교차한다. 그 결과, 본 발명에 따른 트랜지스터의 채널 영역의 폭은 통상적인 평판 트랜지스터에 비해서는 4배 이상, 통상적인 핀-펫에 비해서는 두 배 가량 증가하여, 보다 우수한 전송 전류 특성을 갖는 트랜지스터를 제조하는 것이 가능하다.

Claims (11)

  1. 반도체기판 상에 복수개의 보조 패턴들을 형성하는 단계;
    상기 보조 패턴들의 측벽에 마스크 스페이서들을 형성하는 단계;
    상기 보조 패턴들을 제거하는 단계;
    상기 마스크 스페이서들을 식각 마스크로 사용하여 상기 반도체기판을 이방성 식각함으로써, 상면부 및 측면부를 가지면서 폐곡선을 형성하는 복수개의 활성 패턴들을 형성하는 단계;
    상기 마스크 스페이서들을 제거하여 상기 활성 패턴들의 상면부를 노출시키는 단계;
    상기 활성 패턴들의 상면부 및 측면부에 게이트 절연막을 형성하는 단계; 및
    상기 활성 패턴들을 가로지르면서 상기 게이트 절연막의 소정영역을 덮는 복수개의 게이트 전극들을 형성하는 단계를 포함하는 핀-펫 소자의 제조 방법.
  2. 제 1 항에 있어서,
    상기 보조 패턴은 상기 마스크 스페이서 및 상기 반도체기판에 대하여 식각 선택성을 갖는 물질이고,
    상기 마스크 스페이서는 상기 보조 패턴 및 상기 반도체기판에 대하여 식각 선택성을 갖는 물질인 것을 특징으로 하는 핀-펫 소자의 제조 방법.
  3. 제 2 항에 있어서,
    상기 보조 패턴은 실리콘 산화막이고, 상기 마스크 스페이서는 실리콘 질화막을 포함하는 물질막으로 이루어지는 것을 특징으로 하는 핀-펫 소자의 제조 방법.
  4. 제 1 항에 있어서,
    상기 게이트 절연막은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, Al2O3, AlxSiyOz, (Ba,Sr)TiO3, BeAl 2O4, CeO2, CeHfO4, CoTiO3, Si3N4 , EuAlO3, HfO2, Hf silicate, La2O3, LaAlO3, LaScO3, La2SiO5 , MaAl2O4, NdAlO3, PrAlO3, SmAlO3, SrTiO3, Ta2O5, TiO2, Y2O3, Yx SiyOz, ZrO2, Zr silicate, Zr-Al-O 및 (Zr,Sn)TiO4 중에서 선택된 적어도 한가지 물질로 형성하는 것을 특징으로 하는 핀-펫 소자의 제조 방법.
  5. 제 1 항에 있어서,
    상기 활성 패턴들을 형성한 후,
    상기 활성 패턴들 사이의 하부 공간을 채우는 하부 소자분리막을 형성하는 단계를 더 포함하되,
    상기 마스크 스페이서를 제거하는 단계는 상기 하부 소자분리막에 대해 식각 선택성을 갖는 식각 레서피를 사용하여 실시하고,
    상기 게이트 절연막은 상기 하부 소자분리막보다 상부에 노출된 상기 활성 패턴의 상면부 및 측면부에 형성되고,
    상기 게이트 전극들은 상기 하부 소자분리막의 상부 및 상기 게이트 절연막의 상부를 지나도록 형성되는 것을 특징으로 하는 핀-펫 소자의 제조 방법.
  6. 제 1 항 또는 제 5 항에 있어서,
    상기 게이트 전극들을 형성한 후,
    상기 게이트 전극들의 옆쪽에 배치된 상기 활성 패턴들 내에 불순물 영역들을 형성하는 단계;
    상기 불순물 영역들이 형성된 결과물의 전면에, 상기 게이트 전극들 사이의 공간을 채우는 층간절연막을 형성하는 단계; 및
    상기 층간절연막을 관통하여, 상기 게이트 전극들 및 상기 불순물 영역들에 전기적으로 접속하는 배선 구조체들을 형성하는 단계를 포함하되,
    인접하는 두 개의 게이트 전극들 사이에 배치된 불순물 영역들 중에서, 동일한 활성 패턴 내에 형성되는 불순물 영역들은 하나의 배선 구조체에 의해 함께 연결되는 것을 특징으로 하는 핀-펫 소자의 제조 방법.
  7. 반도체기판;
    상기 반도체기판 상에 형성되는 복수개의 핀-펫들; 및
    상기 핀-펫들을 연결하는 배선 구조체를 구비하되,
    상기 핀-펫은 상기 반도체기판의 상부에 배치되어 상면부 및 측면부를 가지면서 소오스 영역, 드레인 영역 및 상기 소오스 영역과 상기 드레인 영역 사이에 배치되는 채널 영역을 구비하는 활성 패턴, 상기 활성 패턴의 상면부 및 측면부에 형성되는 게이트 절연막, 그리고 상기 채널 영역을 덮는 상기 게이트 절연막 상에서 상기 활성 패턴을 가로지르면서 게이트 전극을 구비하는 것을 특징으로 하고,
    하나의 배선 구조체는 인접하는 두 개의 게이트 전극들 사이에 배치된 불순물 영역들 중에서, 동일한 활성 패턴 내에 형성되는 불순물 영역들을 함께 연결하는 것을 특징으로 하는 핀-펫 소자.
  8. 제 7 항에 있어서,
    상기 한 개의 핀-펫에 포함된 활성 패턴의 수는 적어도 둘인 것을 특징으로 하는 핀-펫 소자.
  9. 반도체기판의 소정영역 상에 배치되되, 상면부 및 측면부를 가지면서 폐곡선을 형성하는 복수개의 활성 패턴들;
    상기 활성 패턴들의 상면부 및 측면부에 형성되는 게이트 절연막;
    상기 활성 패턴들을 가로지르면서 상기 게이트 절연막의 소정 영역을 덮는 복수개의 게이트 전극들;
    상기 게이트 전극들 옆쪽의 상기 활성 패턴들 내에 형성되는 불순물 영역들; 및
    상기 불순물 영역들 및 상기 게이트 전극들에 각각 접속하는 배선 구조체들을 포함하되,
    인접하는 두 개의 게이트 전극들 사이에 배치된 불순물 영역들 중에서, 동일한 활성 패턴 내에 형성되는 불순물 영역들은 하나의 배선 구조체에 의해 함께 연결되는 것을 특징으로 하는 핀-펫 소자.
  10. 제 9 항에 있어서,
    한 개의 활성 패턴의 상부에는 두 개의 게이트 전극들이 배치됨으로써, 상기 한 개의 활성 패턴에는 네 개의 불순물 영역들이 형성되되, 상기 두 개의 게이트 전극들 사이에 배치되는 두 개의 불순물 영역들은 한 개의 배선 구조체에 의해 함께 연결되는 것을 특징으로 하는 핀-펫 소자.
  11. 제 9 항에 있어서,
    상기 게이트 절연막은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, Al2O3, AlxSiyOz, (Ba,Sr)TiO3, BeAl 2O4, CeO2, CeHfO4, CoTiO3, Si3N4 , EuAlO3, HfO2, Hf silicate, La2O3, LaAlO3, LaScO3, La2SiO5 , MaAl2O4, NdAlO3, PrAlO3, SmAlO3, SrTiO3, Ta2O5, TiO2, Y2O3, Yx SiyOz, ZrO2, Zr silicate, Zr-Al-O 및 (Zr,Sn)TiO4 중에서 선택된 적어도 한가지 물질로 형성하는 것을 특징으로 하는 핀-펫 소자.
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