KR20060062358A - 리세스 채널 트랜지스터를 갖는 반도체 장치의 제조 방법 - Google Patents
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Abstract
리세스 채널 트랜지스터를 갖는 반도체 장치의 제조 방법에 관한 것으로서 우선, 반도체 기판에 상기 게이트 절연막 상에 상기 리세스들을 완전히 매립하는 게이트 전극막을 형성한다. 상기 게이트 전극막 상에 상기 리세스들과 미스 얼라인된 하드 마스크 패턴들을 형성한다. 상기 하드 마스크 패턴들을 이용하여 상기 리세스들의 제1 측면 상부가 노출되는 게이트 전극 패턴들을 형성한다. 상기 게이트 전극 패턴들 및 하드 마스트 패턴들 양 측벽에, 상기 리세스의 제1 측면 상부를 매립하도록 스페이서들을 형성한다. 다음에, 게이트 전극 패턴들 양측의 기판 아래에 제1 및 제2 불순물 영역을 형성한다. 상기 공정에 의해 반도체 장치를 형성하면 셰도우 효과에 의한 리프레쉬 특성 열화를 최소화시킬 수 있다.
Description
도 1은 종래의 구조의 리세스 트랜지스터를 나타내는 단면도이다.
도 2 내지 도 6은 본 발명의 일 실시예에 따른 반도체 장치의 리세스 트랜지스터를 형성하는 방법을 설명하기 위한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 반도체 기판 100a : 필드 영역
114 : 게이트용 리세스 116 : 게이트 절연막
140a : 게이트 전극 패턴 150a : 하드 마스크 패턴
160 : 스페이서 170a : 제1 불순물 영역
170b : 제2 불순물 영역 204 : 비트 라인
210 : 커패시터
본 발명은 반도체 메모리 장치의 제조 방법에 관한 것으로서, 보다 상세하게는 리세스 채널 트랜지스터를 포함하는 반도체 장치의 제조 방법에 관한 것이다.
반도체 장치가 고집적화됨에 따라, MOS 트랜지스터의 게이트 전극의 게이트 길이는 매우 감소되고 있으며, 상기 이웃하는 게이트 전극들 간의 간격도 매우 감소되고 있다.
전통적인 플레너(planar)형 게이트를 갖는 트랜지스터는 게이트 길이가 감소되면 트랜지스터의 채널 길이 역시 줄어든다. 상기 트랜지스터의 채널 길이가 작아지면, 채널 영역에서의 전계나 전위에 미치는 소오스 및 드레인의 영향이 현저해져, 정션의 누설전류 증가 및 소오스/드레인의 펀치 쓰루우 발생 등의 문제가 더욱 심화된다.
상기한 문제들을 최소화시키기 위하여 최근에는 리세스 채널을 갖는 트랜지스터 구조가 제안되고 있다. 상기 리세스 채널 트랜지스터의 경우 상기 게이트 전극의 수평 면적은 증가시키지 않으면서도 물리적으로 게이트 전극의 채널의 길이를 증가시킬 수 있는 장점이 있다.
도 1은 종래의 구조의 리세스 트랜지스터를 나타내는 단면도이다.
도 1을 참조하면, 상기 리세스 채널 트랜지스터의 경우에는 기판 상에 형성되는 부분의 상부 게이트 전극 패턴(14)이 리세스 내에 형성되는 부분의 하부 게이트 전극 패턴(12)에 비해 넓은 폭을 갖게된다. 때문에, 소오스/드레인 영역(18)을 형성할 시에 상기 리세스(20)와 상부 게이트 전극 패턴(14)사이의 기판(10a)에는 쉐도우 효과에 의해 트랩 사이트를 확보하지 못하게 되는 경우가 빈번하게 발생하게 된다. 이 경우에는, 반도체 장치(즉 디램 장치)의 리프레쉬 특성이 열화되어 동작 불량이 발생하게 된다.
따라서, 본 발명의 목적은 리프레쉬 특성이 향상되는 반도체 장치의 제조 방법을 제공하는데 있다.
상기한 본 발명의 목적을 달성하기 위한 일 실시예에 따른 반도체 장치의 제조 방법에 있어서, 먼저 게이트 형성용 리세스들을 갖는 기판 상에 게이트 절연막을 형성한다. 상기 게이트 절연막 상에 상기 리세스들을 완전히 매립하는 게이트 전극막을 형성한다. 상기 게이트 전극막 상에 상기 리세스들과 미스 얼라인된 하드 마스크 패턴들을 형성한다. 상기 하드 마스크 패턴들을 이용하여 상기 리세스들의 제1 측면 상부가 노출되는 게이트 전극 패턴들을 형성한다. 상기 게이트 전극 패턴들 및 하드 마스트 패턴들 양 측벽에, 상기 리세스의 제1 측면 상부를 매립하도록 스페이서들을 형성한다. 다음에, 상기 게이트 전극 패턴들 양측의 기판 아래에 제1 및 제2 불순물 영역을 형성한다.
상기와 같이, 리세스 채널 게이트를 형성함으로서 쇼트 채널 효과를 최소화할 수 있다. 또한, 상기 제1 및 제2 불순물 중 어느 하나의 불순물 영역에는 상기 스페이서가 기판 표면을 거의 덮고 있지 않기 때문에 쉐도우 효과가 전혀 발생되지 않는다. 때문에, 상기 쉐도우 효과가 발생되지 않는 불순물 영역에 커패시터를 형성함으로서 리프레쉬 특성을 향상시킬 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
도 2 내지 도 6은 본 발명의 일 실시예에 따른 반도체 장치의 리세스 트랜지스터를 형성하는 방법을 설명하기 위한 단면도들이다.
도 2를 참조하면, 반도체 기판(100)의 상부에 통상적인 트렌치 소자 분리 공정을 수행하여 액티브 영역 및 필드 영역(100a)을 정의한다.
상기 기판(100)에 리세스 게이트 형성 영역을 정의하기 위한 마스크 패턴(도시안됨)들을 형성한다. 이어서, 상기 마스크 패턴들을 이용하여 기판(100)을 선택적으로 식각함으로서 게이트용 리세스(114)들을 형성한다.
상기 게이트용 리세스(114)들의 측면, 저면 및 기판(100) 상부면에 게이트 절연막(116)을 형성한다. 상기 게이트 절연막(116)은 열산화 공정에 의하여 형성될 수 있다.
이어서, 상기 게이트용 리세스(114)들 내부를 완전히 매립하면서 상기 게이트 절연막(116) 상에 게이트 전극막(140)을 형성한다. 상기 게이트 전극막(140)은 도전막들을 적층시켜 형성할 수 있다. 구체적으로, 상기 게이트 전극막(140)은 상기 리세스용 게이트들을 완전히 매립하도록 폴리실리콘막(125)을 형성하고 상기 폴리실리콘막(125) 상에 텅스텐막 또는 텅스텐 실리사이드막(135)을 형성함으로서 완성할 수 있다.
이어서, 상기 게이트 전극막(140) 상에 실리콘 질화물로서 하드 마스크막(150)을 형성한다.
도 3을 참조하면, 상기 하드 마스크막(150) 상에, 게이트 전극을 패터닝하기 위한 포토레지스트 패턴(도시안됨)을 형성한다. 이 때, 상기 포토레지스트 패턴은 상기 게이트용 리세스와 고의로 미스 얼라인되도록 형성한다.
이어서, 상기 포토레지스트 패턴을 식각 마스크로 하여 상기 하드 마스크막(150)을 식각함으로서 하드 마스크 패턴(150a)을 형성한다. 상기 하드 마스크 패턴(150a)은 상기 게이트용 리세스(114)와 미스 얼라인되어 있다. 상기 포토레지스트 패턴을 제거한다.
다음에, 상기 하드 마스크 패턴(150a)을 식각 마스크로 하여 상기 게이트 전극막을 식각함으로서 게이트 전극 패턴(140a)들을 형성한다.
그런데, 상기 하드 마스크 패턴(150a)이 미스 얼라인되어 있기 때문에, 상기 게이트 전극 패턴(140a)은 상기 게이트용 리세스(114)들의 제1 측면 상부를 일부 노출시키면서 형성된다. 즉, 상기 게이트 전극 패턴(140a)의 제1 측면은 기판 상에 위치하지만, 이에 대향하는 제2 측면은 게이트용 리세스(114) 내부에 위치하게 된다. 또한, 상기 제2 측면 부위에는 상기 기판 상부면 및 게이트용 리세스(114)의 제1측면을 노출시키는 홈(152)이 위치하게 된다.
도 4를 참조하면, 상기 게이트 전극 패턴(140a), 하드 마스크 패턴(150a) 및 기판(100) 상에 실리콘 질화물을 증착시켜 스페이서막(도시안됨)을 형성한다. 상기 스페이서막은 상기 게이트용 리세스(114)의 제1 측면 부위의 홈(152)이 매립되도록 형성한다.
다음에, 상기 스페이서막을 이방성 식각함으로서 상기 노출된 게이트 전극 패턴(140a) 및 하드 마스크 패턴(150a) 측벽에 스페이서(160)를 형성한다. 상기 스페이서(160)는 상기 게이트용 리세스(114)의 제1 측면 부위의 홈(152)을 매립하는 형상을 갖는다.
상기와 같이 공정을 수행하면, 상기 게이트 전극 패턴(140a)이 상기 게이트용 리세스(116)와 고의로 미스얼라인되어 있기 때문에 상기 게이트 전극 패턴(140a)의 제2 측면과 인접한 부위에는 상대적으로 기판(100)이 더 많이 노출되어 있게 된다.
도 5를 참조하면, 상기 노출된 기판(100) 하부로 불순물을 도핑시켜 제1 및 제2 불순물 영역(170a, 170b)을 형성한다.
이하에서는, 상기 제1 불순물 영역(170a)은 상기 게이트 전극 패턴(140a)의 제2 측면과 인접한 기판 부위에 형성되고, 상기 제2 불순물 영역(170b)은 상기 게이트 전극 패턴(140a)의 제1 측면과 인접한 기판 부위에 형성되는 것으로 하여 설명한다.
상기와 같이, 불순물 영역을 형성하는 경우에, 상기 제1 불순물 영역(170a)에서는 상기 스페이서(160)에 의해 기판이 거의 가려지지(cover) 않기 때문에 쉐도우 효과가 거의 발생되지 않는다. 그러므로, 상기 제1 불순물 영역(170a)의 전 영역에서 고농도의 불순물이 균일하게 도핑될 수 있다.
도 6을 참조하면, 상기 제1 및 제2 불순물 영역(170a, 170b) 상에 각 불순물 영역들과 전기적으로 연결되는 패드 전극(200)이 포함되는 제1 층간 절연막(202)을 형성한다.
다음에, 상기 제1 층간 절연막(202) 상에 제2 불순물 영역(170b)과 전기적으로 연결되는 비트 라인(204)을 형성한다.
또한, 상기 제1 층간 절연막(202) 상에 상기 제1 불순물 영역(170a)과 전기적으로 연결되는 콘택 플러그(206)가 포함되는 제2 층간 절연막(208)을 형성한다.
다음에, 상기 제2 층간 절연막(208) 상에 상기 콘택 플러그(206)와 접속하는 커패시터(210)를 형성함으로서 디램 장치를 완성한다.
상술한 바와 같이 상기 스페이서에 의한 쉐도우 효과가 거의 발생되지 않은 제1 불순물 영역을 형성하는 경우에는, 통상적으로 GIDL(Gate Induces Drain Leakage)라고 불리는 상기 제1 불순물 영역과 기판 간의 누설 전류가 거의 발생되지 않게 된다. 때문에, 상기 제1 불순물 영역과 접속하도록 커패시터를 형성하는 경우에는 리프레쉬 특성을 향상시킬 수 있다.
상술한 바와 같이 본 발명에 의하면, 트랜지스터의 게이트 전극을 리세스 채널을 가지도록 형성함으로서 쇼트 채널 효과를 최소화할 수 있다. 또한, 셰도우 효과에 의해 발생하는 누설 전류를 최소화시킬 수 있어 반도체 장치의 리프레쉬 특성을 향상시킬 수 있다. 이로 인해, 반도체 장치의 동작 특성을 향상시키고 신뢰성을 높힐 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
Claims (3)
- 게이트 형성용 리세스들을 갖는 기판 상에 게이트 절연막을 형성하는 단계;상기 게이트 절연막 상에 상기 리세스들을 완전히 매립하는 게이트 전극막을 형성하는 단계;상기 게이트 전극막 상에 상기 리세스들과 미스 얼라인된 하드 마스크 패턴들을 형성하는 단계;상기 하드 마스크 패턴들을 이용하여 상기 리세스들의 제1 측면 상부가 노출되는 게이트 전극 패턴들을 형성하는 단계;상기 게이트 전극 패턴들 및 하드 마스트 패턴들 양 측벽에, 상기 리세스의 제1 측면 상부를 매립하도록 스페이서들을 형성하는 단계; 및게이트 전극 패턴들 양측의 기판 아래에 제1 및 제2 불순물 영역을 형성하는 단계를 수행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제1항에 있어서, 상기 제1 불순물 영역은 상기 게이트 전극 패턴에서 상기 리세스의 제1 측면과 인접한 면의 일측에 구비되고, 상기 제1 불순물 영역 상에 상기 제1 불순물 영역과 전기적으로 연결되는 커패시터를 형성하는 공정을 더 수행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제2항에 있어서, 상기 제2 불순물 영역은 상기 제1 불순물 영역과 대향하게 위치하고, 상기 제2 불순물 영역 상에 상기 제2 불순물 영역과 전기적으로 연결되는 커패시터를 형성하는 공정을 더 수행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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