KR20150099119A - 수직형 트랜지스터를 갖는 씨모스 이미지 센서 및 그 제조 방법 - Google Patents

수직형 트랜지스터를 갖는 씨모스 이미지 센서 및 그 제조 방법 Download PDF

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Abstract

제1 활성 영역 및 제2 활성 영역을 구분 및 정의하는 제1 소자 분리막을 가진 기판, 상기 기판의 내부에 배치되고 상기 제1 소자 분리막과 수직으로 중첩하는 포토다이오드, 상기 포토다이오드와 수직으로 중첩하도록 상기 제1 활성 영역 내에 배치되고, 상기 기판의 표면으로부터 상기 내부로 연장하는 전송 게이트 전극, 및 상기 제1 활성 영역 내에 형성된 플로팅 확산 영역을 포함하는 씨모스 이미지 센서가 설명된다.

Description

수직형 트랜지스터를 갖는 씨모스 이미지 센서 및 그 제조 방법{CMOS image sensor having vertical transistor and method of fabricating the same}
본 발명은 수직형 트랜지스터를 갖는 씨모스 이미지 센서 및 그 제조 방법에 관한 것이다.
최근 정보통신 산업 발달과 전자기기의 디지털 화에 따라 디지털 카메라, 캠코더, 휴대폰, PCS(personal communication system), 게임기기, 경비용 카메라, 의료용 마이크로 카메라 등 다양한 분야에서 성능이 향상된 이미지 센서들이 사용 되고 있다. 이미지 센서는 광학적 영상을 전기적 신호로 변환시키는 포토 다이오드와 함께 포토 다이오드에서 감지된 신호를 신호 처리 회로에 전달하기 위한 트랜지스터들, 예를 들어 전송 트랜지스터, 리셋 트랜지스터, 센싱 트랜지스터 등을 포함한다. 반도체 소자가 고집적화됨에 따라 이미지 센서도 고집적화고 있다. 고집적화에 의하여 화소들 각각의 크기가 작아져, 이미지 래그 발생 위험도 커질 수 있다.
본 발명이 해결하고자 하는 과제는 수직형 트랜지스터를 갖는 씨모스 이미지 센서를 제공하는 것이다.
본 발명이 해결하고자 하는 과제는 수직 트랜지스터를 갖는 씨모스 이미지 센서를 제조하는 방법을 제공하는 것이다.
본 발명의 일 실시예에 의한 씨모스 이미지 센서는 제1 활성 영역 및 제2 활성 영역을 구분 및 정의하는 제1 소자 분리막을 가진 기판, 상기 기판의 내부에 배치되고 상기 제1 소자 분리막과 수직으로 중첩하는 포토다이오드, 상기 포토다이오드와 수직으로 중첩하도록 상기 제1 활성 영역 내에 배치되고, 상기 기판의 표면으로부터 상기 내부로 연장하는 전송 게이트 전극, 및 상기 제1 활성 영역 내에 형성된 플로팅 확산 영역을 포함할 수 있다.
상기 전송 게이트 전극은 상기 기판의 표면으로부터 상기 내부로 연장하는 매립부, 및 상기 기판의 표면으로부터 돌출하는 돌출부를 포함할 수 있다.
상기 매립부가 상면이 평평한 에지부를 갖도록 상기 돌출부의 적어도 일 측면이 리세스될 수 있다.
상기 씨모스 이미지 센서는 상기 돌출부의 측면 상에 형성된 전송 게이트 스페이서를 더 포함할 수 있다.
상기 전송 게이트 스페이서의 최하단부는 상기 기판의 상기 표면보다 낮게 위치할 수 있다.
상기 돌출부는 상기 제1 소자 분리막 상으로 수평으로 연장할 수 있다.
상기 기판의 내부에 위치한 상기 전송 게이트의 상부 에지가 상기 기판의 상기 표면보다 낮게 위치할 수 있다.
상기 기판과 상기 전송 게이트 사이에 개재된 전송 게이트 절연막을 더 포함할 수 있다.
상기 전송 게이트 절연막의 상단부는 상기 기판의 상기 표면보다 낮게 위치할 수 있다.
상기 전송 게이트 전극의 최하단부는 상기 제1 소자 분리막의 최하단부보다 낮게 위치할 수 있다.
상기 포토다이오드는 상기 제1 활성 영역의 일부 및 상기 제2 활성 영역의 일부와 수직으로 중첩할 수 있다.
상기 씨모스 이미지 센서는 상기 제1 활성 영역을 정의하는 제2 소자 분리막을 더 포함할 수 있다.
상기 플로팅 확산 영역의 일 측면은 상기 전송 게이트 전극과 인접하고, 타 측면은 상기 제2 소자 분리막과 접할 수 있다.
상기 씨모스 이미지 센서는 상기 제2 활성 영역 상에 배치된 플라나 형태의 리셋 게이트 전극, 및 상기 리셋 게이트 전극과 인접한 상기 기판 내에 형성된 소오스/드레인 영역들을 더 포함할 수 있다.
상기 소오스/드레인 영역의 일부는 상기 제1 소자 분리막과 접하고 및 상기 포토다이오드와 부분적으로 중첩할 수 있다.
상기 전송 게이트 전극은 상기 플로팅 확산 영역 상으로 연장하지 않을 수 있다.
본 발명의 일 실시예에 의한 씨모스 이미지 센서는 기판 내에 상기 기판의 표면과 이격되도록 배치된 포토다이오드, 및 상기 포토다이오드와 수직으로 중첩하도록 상기 기판 내에 상기 기판의 표면과 인접하도록 배치된 소자 분리막, 전송 게이트 전극 및 플로팅 확산 영역을 포함할 수 있다.
상기 전송 게이트 전극은 상기 기판의 상기 표면으로부터 상기 기판의 내부로 연장하는 매립부를 포함할 수 있다.
상기 전송 게이트 전극과 상기 플로팅 확산 영역은 수직으로 중첩하지 않을 수 있다.
상기 소자 분리막은 제1 활성 영역 및 제2 활성 영역을 정의할 수 있다.
상기 전송 게이트 전극 및 상기 플로팅 확산 영역은 상기 제1 활성 영역 내에 배치될 수 있다.
상기 씨모스 이미지 센서는 상기 포토다이오드와 수직으로 중첩하지 않고 상기 플로팅 확산 영역의 일부와 접하는 다른 소자 분리막을 더 포함할 수 있다.
기타, 본 발명의 구체적인 사항들은 본문 내에서 보다 상세하게 설명될 것이다.
본 발명의 기술적 사상에 의한 씨모스 이미지 센서는 플로팅 확산 영역 상으로 수직형 전송 게이트가 연장되지 않음으로써, 전송 게이트와 플로팅 확산영역 사이에 논 유니폼(non-uniform)한 전기장(electric field)이 발생하는 것을 억제하여 이미지 래그(image lag)을 줄일 수 있다.
도 1은 본 발명의 기술적 사상의 일 실시예에 따른 씨모스 이미지 센서에 포함된 단위 화소의 등가회로도이다.
도 2는 본 발명의 기술적 사상의 일 실시예에 따른 씨모스 이미지 센서에 포함된 단위 화소의 개략적인 레이아웃이다.
도 3a 내지 3c는 본 발명의 기술적 사상의 실시예들에 따른 씨모스 이미지 센서들을 설명하는 도 2의 Ⅰ-Ⅰ'을 따라 절단한 종단면도들이다.
도 4a 내지 도 6d는 본 발명의 기술적 사상의 다양한 실시예들에 따른 씨모스 이미지 센서들을 형성하는 방법들을 설명하기 위하여 도 2의 Ⅰ-Ⅰ'을 따라 절단한 단면도들이다.
도 7는 본 발명의 기술적 사상의 일 실시예에 의한 이미지 센서를 포함하는 전자장치를 도시한 블록도이다.
도 8 내지 도 12는 본 발명의 기술적 사상의 실시예들에 의한 이미지 센서가 적용된 멀티미디어 장치들 이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)" 은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다. 어떤 막(또는 층)이 다른 막(또는 층) 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막(또는 층) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 막(또는 층)이 개재될 수 도 있다. 또한, 도면들에 있어서, 구성들의 크기 및 두께 등은 명확성을 위하여 과장된 것이다. 또한, 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 영역, 막들(또는 층들) 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어 들은 단지 어느 소정 영역 또는 막(또는 층)을 다른 영역 또는 막(또는 층)과 구별시키기 위해서 사용되었을 뿐이다. 여기에 설명되고 예시되는 각 실시예는 그것의 상보적인 실시예도 포함한다. 본 명세서에서 '및/또는'이란 표현은 전후에 나열된 구성요소들 중 적어도 하나를 포함하는 의미로 사용된다.
명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 따라서, 동일한 참조 부호 또는 유사한 참조 부호들은 해당 도면에서 언급 또는 설명되지 않았더라도, 다른 도면을 참조하여 설명될 수 있다. 또한, 참조 부호가 표시되지 않았더라도, 다른 도면들을 참조하여 설명될 수 있다.
도 1은 본 발명의 기술적 사상의 일 실시예에 따른 씨모스 이미지의 단위 화소의 등가 회로도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 씨모스 이미지 센서의 단위 화소는 포토 다이오드(PD), 전송 트랜지스터(Tt, transfer transistor), 리셋 트랜지스터(Tr, reset transistor), 센싱 트랜지스터(Ts, sensing transistor), 및 액세스 트랜지스터(Ta, access transistor)를 포함할 수 있다.
상기 포토 다이오드(PD)의 일 단자는 상기 전송 트랜지스터(Tt)의 소오스(source)와 연결될 수 있고, 및 상기 포토 다이오드(PD)의 타 단자는 접지될 수 있다.
상기 전송 트랜지스터(Tt)의 드레인(drain)은 플로팅 확산 영역(FD)과 연결될 수 있다.
상기 리셋 트랜지스터(Tr)의 소오스가 상기 플로팅 확산 영역(FD)과 연결될 수 있고, 및 상기 리셋 트랜지스터(Tr)의 드레인은 전원 전압(Vdd)과 연결될 수 있다.
상기 센싱 트랜지스터(Ts)의 게이트가 상기 플로팅 확산 영역(FD)과 연결될 수 있고, 상기 센싱 트랜지스터(Ts)의 드레인은 상기 전원 전압(Vdd)과 연결될 수 있다. 상기 센싱 트랜지스터(Ts)의 소오스는 상기 액세스 트랜지스터(Ta; access transistor)의 드레인과 연결될 수 있다.
상기 액세스 트랜지스터(Ta)의 소오스는 출력 포트(Po)와 연결될 수 있고, 상기 액세스 트랜지스터(Ta)의 게이트는 입력 포트(Pi)와 연결될 수 있다.
상기 포토다이오드(PD)에서 생성된 전하들은 상기 전송 트랜지스터(Tt)에 의해 상기 플로팅 확산 영역(FD)으로 전송, 축적될 수 있다. 상기 플로팅 확산 영역(FD)에 축적된 전하들은 상기 센싱 트랜지스터(Ts)의 상기 게이트에 인가되어 상기 센싱 트랜지스터(Ts)를 턴온시킬 수 있다. 상기 전하들의 양에 따라 상기 센싱 트랜지스터(Ts)는 상기 액세스 트랜지스터(Ta)로 전원 전압(Vdd)을 공급할 수 있다. 상기 입력 포트(Pi)에 턴온 전압이 상기 액세스 트랜지스터(Ta)의 게이트에 인가되면, 상기 액세스 트랜지스터(Ta)가 턴온되어, 상기 센싱 트랜지스터(Ts)의 상기 게이트에 인가되는 전하들의 양에 따른 전기적 신호가 상기 출력 포트(Po)로 출력될 수 있다. 이후, 상기 리셋 트랜지스터(Tr)가 턴온되면 상기 플로팅 확산 영역(FD)이 전원 전압(Vdd)으로 차지될 수 있다. 상기 입력 포트(Pi), 상기 전송 트랜지스터(Tt)의 게이트 및 상기 리셋 트랜지스터(Tr)의 게이트에 인가되는 전압은 전원 전압(Vdd)과 동일한 전압이 인가될 수 있다.
도 2는 본 발명의 기술적 사상의 일 실시예에 따른 씨모스 이미지 센서에 포함된 단위 화소의 개략적인 레이아웃이다.
도 2를 참조하면, 본 발명의 일 실시예에 따른 씨모스 이미지 센서는 제1 활성 영역(105a) 및 제2 활성 영역(105b)을 포함할 수 있다. 상기 씨모스 이미지 센서는 상기 제1 활성 영역(105a) 내에 배치된 전송 게이트 전극(120) 및 플로팅 확산 영역(FD)을 포함할 수 있다. 상기 씨모스 이미지 센서는 상기 제2 활성 영역(105b) 내에 배치된 리셋 게이트 전극(130), 센싱 게이트 전극(140), 및 액세스 게이트 전극(150)을 포함할 수 있다. 상기 씨모스 이미지 센서는 상기 제1 활성 영역(105a) 및 상기 제2 활성 영역(105b)과 중첩하는 포토다이오드(PD)를 포함할 수 있다.
도 3a 내지 3c는 본 발명의 기술적 사상의 실시예들에 따른 다양한 씨모스 이미지 센서들을 설명하는 도 2의 Ⅰ-Ⅰ'을 따라 절단한 종단면도들이다.
도 3a 내지 3c를 참조하면, 본 발명의 기술적 사상의 실시예들에 따른 씨모스 이미지 센서들(10a, 10b, 10c)은 기판(100) 내에 소자 분리막들(101a, 101b)로 구분 및 정의되는 제1 활성 영역(105a) 및 제2 활성 영역(105b)을 포함할 수 있다. 예를 들어, 제1 소자 분리막(101a)은 상기 제1 활성 영역(105a)과 상기 제2 활성 영역(105b)을 구분할 수 있다. 제2 소자 분리막(101b)은 상기 제1 활성 영역(105a)과 접(abut)하도록 감쌀 수 있다.
상기 씨모스 이미지 센서들(10a, 10b, 10c)은 상기 제1 활성 영역(105a) 내에 배치된 전송 게이트 전극(120) 및 플로팅 확산 영역(FD)을 포함할 수 있다. 상기 씨모스 이미지 센서들(10a, 10b, 10c)은 상기 제2 활성 영역(105b) 상에 배치된 리셋 게이트 전극(130)을 포함할 수 있다. 상기 씨모스 이미지 센서들(10a, 10b, 10c)은 상기 기판(100)의 깊은 영역에 배치된 포토다이오드(PD)를 포함할 수 있다. 상기 포토다이오드(PD)는 n형으로 도핑되어 상기 기판(100)과 PN접합을 형성할 수 있다.
상기 기판(100)은 단 결정 실리콘 웨이퍼, SOI(silicon on insulator) 웨이퍼, 또는 반도체 에피택시얼 층 중 어느 하나를 포함할 수 있다.
상기 소자 분리막들(101a, 101b)은 STI(shallow trench isolation) 형태를 가질 수 있다. 따라서, 상기 소자 분리막들(101a, 101b)은 분리 트렌치 및 상기 분리 트렌치 내부를 채우는 소자 분리 절연물을 포함할 수 있다. 상기 소자 분리 절연물은 실리콘 산화물을 포함할 수 있다.
상기 플로팅 확산 영역(FD)은 상기 전송 게이트 전극(120)과 상기 제2 소자 분리막(101b) 사이에 형성될 수 있다. 상기 플로팅 확산 영역(FD)은 상기 기판의 표면과 접(abut)할 수 있다. 상기 플로팅 확산 영역(FD)의 일 측면은 상기 전송 게이트 전극(120)의 일 측면과 인접(adjacent)할 수 있고, 및 타 측면은 상기 제2 소자 분리막(101b)과 접(abut)할 수 있다.
상기 플로팅 확산 영역(FD)은 상기 포토다이오드(PD)와 부분적으로 수직으로 중첩할 수 있다. 상기 플로팅 확산 영역(FD)은 n형 도펀트들을 포함할 수 있다. 상기 전송 게이트 전극(120), 상기 포토다이오드(PD) 및 상기 플로팅 확산 영역(FD)은 상기 전송 트랜지스터(Tt)를 형성할 수 있다. 상기 포토다이오드(PD)은 상기 전송 트랜지스터(Tt)의 소오스에 해당할 수 있고, 및 상기 플로팅 확산 영역(FD)은 상기 전송 트랜지스터(Tt)의 드레인에 해당할 수 있다.
도 3a 및 3b를 참조하면, 상기 전송 게이트(120)는 상기 기판(100) 내부로 연장하는 매립부(120a) 및 상기 기판(100)의 상기 표면 위로 돌출한 돌출부(120b)를 포함할 수 있다. 상기 매립부(120a)는 게이트 트렌치(107) 내부를 채울 수 있다. 상기 게이트 트렌치(107) 내부에서, 상기 매립부(120a)와 상기 기판(101) 사이에 전송 게이트 절연막(119)이 개재될 수 있다. 수직형 채널이 상기 포토다이오드(PD)와 상기 플로팅 확산 영역(FD) 사이에 상기 게이트 트렌치(107) 측벽 및 바닥을 따라 기판(100) 내에 형성될 수 있다. 상기 매립부(120a)가 평평한 상면을 가진 코너부들 또는 에지부들을 가질 수 있도록 상기 돌출부(120b)는 측면이 트리밍 또는 측 방향으로 리세스될 수 있다. 상기 매립부(120a)의 상부 코너부들 또는 상부 에지부들은 상기 기판(100)의 표면보다 낮게 위치할 수 있다. 상기 전송 게이트 절연막(119)의 상단부들은 상기 기판(100)의 표면보다 낮게 위치할 수 있다. 상기 전송 게이트 전극(120)의 상기 돌출부(120b)의 양 측벽들 상에 전송 게이트 스페이서(125)가 형성될 수 있다. 상기 전송 게이트 스페이서(125)의 하단부들은 상기 전송 게이트 트렌치(107)의 내부를 부분적으로 채우도록 상기 기판(100)의 표면 보다 낮게 위치할 수 있다. 상기 전송 게이트 스페이서(125)는 실리콘 산화물 또는 실리콘 질화물 같은 절연물을 포함할 수 있다.
도 3a를 참조하면, 상기 돌출부(120b)의 최대 수평 폭이 상기 매립부(120a)의 최대 수평 폭 보다 작도록 상기 전송 게이트 전극(120)의 상기 돌출부(120b)의 양 측벽들은 트리밍된 모양을 가질 수 있다.
도 3b를 참조하면, 상기 돌출부(120b)의 일부는 상기 기판(100)의 표면 및 상기 제1 소자 분리막(101a)의 일부 상으로 수평으로 연장할 수 있다. 상기 돌출부(120b)의 최대 수평 폭은 상기 매립부(120a)의 최대 수평 폭 보다 클 수 있다.
도 3c를 참조하면, 상기 전송 게이트 전극(120)은 상기 게이트 트렌치(107) 내에 완전히 매립될 수 있다. 상기 전송 게이트 전극(120)의 상면은 상기 기판(100)의 표면보다 낮게 위치할 수 있다. 본 실시예에서, 도 3a 및 3b의 상기 전송 게이트 스페이서(125)가 생략될 수 있다.
다시, 도 3a 내지 3c를 참조하면, 상기 리셋 게이트 전극(130)은 상기 기판(100) 상에 배치된 플라나 형태를 가질 수 있다. 상기 리셋 게이트 전극(130)과 상기 제2 활성 영역(105b)의 상기 기판(100) 사이에 리셋 게이트 절연막(129)가 개재될 수 있다. 상기 리셋 게이트 절연막(129)은 상기 전송 게이트 절연막(119)와 동일한 물질을 포함할 수 있다. 상기 리셋 게이트(130)의 측벽들 상에 리셋 게이트 스페이서(135)가 배치될 수 있다. 상기 리셋 게이트 스페이서(135)는 상기 전송 게이트 스페이서(125)와 동일한 물질을 포함할 수 있다. 상기 리셋 게이트(130)의 측벽에 인접한 상기 기판(100) 내에 소오스/드레인 영역들(131)이 배치될 수 있다. 상기 소오스/드레인 영역들(131) 중 일부는 상기 포토다이오드(PD)와 부분적으로 중첩할 수 있다. 상기 소오스/드레인 영역들(131) 중 상기 일부는 상기 포토다이오드(PD)와 중첩하는 상기 제1 소자 분리막(101a)과 접(abut)할 수 있다.
상기 전송 게이트 전극(120)의 최하단부는 상기 소자 분리막들(101a, 101b)의 최하단부들보다 낮게 위치할 수 있다. 예를 들어, 상기 전송 게이트 전극(120)과 상기 포토다이오드(PD)의 간격이 상기 제1 소자 분리막(101a)과 상기 포토다이오드(PD)의 간격보다 작을 수 있다.
상기 기판(100) 상에 상기 전송 게이트 전극(120) 및 상기 리셋 게이트 전극(130)을 덮는 층간 절연막(160)이 형성될 수 있다. 상기 층간 절연막(160)은 실리콘 산화물을 포함할 수 있다.
상기 층간 절연막(160)을 수직으로 관통하여 상기 전송 게이트 전극(120)과 연결되는 전도성 비아 플러그(165) 및 금속 배선(170)이 배치될 수 있다.
본 발명의 기술적 사상에 의한 다양한 씨모스 이미지 센서들의 상기 전송 게이트 전극들(120)은 상기 플로팅 확산 영역(FD)과 수직으로 중첩하지 않도록 상기 플로팅 확산 영역(FD) 상으로 연장하지 않는다. 따라서, 상기 전송 게이트 전극(120)과 상기 플로팅 확산 영역(FD) 사이에 불균일한 전기장(electric field)이 발생하는 것이 방지될 수 있으므로, 이미지 래그(image lag)가 감소될 수 있다.
도 4a 내지 도 4h는 본 발명의 기술적 사상의 일 실시예에 따른 씨모스 이미지 센서를 형성하는 방법을 설명하기 위하여 도 2의 Ⅰ-Ⅰ'을 따라 절단한 단면도들이다.
도 4a를 참조하면, 본 발명의 일 실시예에 따른 씨모스 이미지 센서를 형성하는 방법은 기판(100)을 준비하고, 이온 주입 공정을 수행하여 상기 기판(100) 내에 매립된 포토다이오드(PD)를 형성하는 것을 포함할 수 있다. 상기 이온 주입 공정은 상기 기판(100) 상에 제1 이온 주입 마스크(M1)를 형성하고, 상기 제1 이온 주입 마스크(M1)를 이용하는 고 에너지 이온 주입 공정을 수행하여 상기 기판(100) 내의 깊은 영역에 n형 도펀트를 주입하는 것을 포함할 수 있다. 상기 기판(100)은 실리콘 웨이퍼이거나 SOI(silicon on insulator) 기판 또는 반도체 에피택시얼 성장 층 중 어느 하나일 수 있다. 상기 제1 이온 주입 마스크(M1)는 포토레지스트를 포함할 수 있다. 이후, 상기 제1 이온 주입 마스크(M1)는 제거될 수 있다.
도 4b를 참조하면, 상기 방법은, STI(shallow trench isolation) 공정을 수행하여 상기 기판(100) 내에 제1 소자 분리막(101a) 및 제2 소자 분리막(101b)을 형성하는 것을 포함할 수 있다. 상기 STI 공정은 상기 기판(100) 내에 분리 트렌치들을 형성하고, 상기 분리 트렌치들의 내부를 실리콘 산화물 같은 절연 물질로 채우는 것을 포함할 수 있다. 상기 제1 소자 분리막(101a)은 상기 포토다이오드(PD)와 수직으로 중첩할 수 있다. 상기 제1 소자 분리막(101a)과 상기 제2 소자 분리막(101b)은 레이아웃 또는 상면도에서 물질적으로 연속하도록 일체화(unified)될 수 있다.
도 4c를 참조하면, 상기 방법은 트렌치 식각 공정을 수행하여 게이트 트렌치(107)를 형성하는 것을 포함할 수 있다. 상기 트렌치 식각 공정은 상기 기판(100) 상에 트렌치 마스크(103)를 형성하고, 상기 트렌치 마스크(103)을 식각 마스크로 이용하여 상기 기판(100)을 식각하는 것을 포함할 수 있다. 상기 트렌치 마스크(103)는 포토레지스트를 포함할 수 있다. 상기 트렌치 식각 공정은 고전력 라디오 주파수(RF)를 사용하는 건식 플라즈마 식각 공정을 수행하는 것을 포함할 수 있다. 상기 게이트 트렌치(107)는 상기 소자 분리막들(101a, 101b)보다 깊을 수 있다. 상기 게이트 트렌치(107)는 상기 포토다이오드(PD)와 수직으로 중첩할 수 있다. 상기 게이트 트렌치(107)의 바닥 면은 상기 포토다이오드(PD)와 이격될 수 있다. 이후, 상기 트렌치 마스크(103)는 제거될 수 있다.
도 4d를 참조하면, 상기 방법은 산화 공정 및/또는 증착 공정을 수행하여 상기 기판(100) 상에 상기 게이트 트렌치(107)를 채우는 게이트 절연막(109) 및 게이트 도전막(110)을 형성하는 것을 포함할 수 있다. 상기 게이트 절연막(109)은, 예를 들어, 산화 공정을 수행하여 상기 기판(100) 및 상기 게이트 트렌치(107)의 측벽들 및 바닥 상에 컨포멀하게 형성될 수 있다. 상기 게이트 절연막(109)은 열 산화 공정을 통하여 산화된 실리콘 산화물을 포함할 수 있다. 상기 게이트 도전막(110)은 증착 공정 등을 통하여 상기 게이트 트렌치(107)를 채우도록 상기 게이트 절연막(109) 상에 전면적으로 형성될 수 있다. 상기 게이트 도전막(110)은 폴리실리콘 같은 전도체를 포함할 수 있다.
도 4e를 참조하면, 상기 방법은 상기 게이트 도전막(110) 상에 게이트 마스크(113a, 113b)를 형성하는 것을 더 포함할 수 있다. 상기 게이트 마스크(113a, 113b)는 제1 게이트 마스크(113a) 및 제2 게이트 마스크(113b)를 포함할 수 있다. 상기 제1 게이트 마스크(113a)는 상기 게이트 트렌치(107)와 중첩할 수 있다. 상기 게이트 마스크(113a, 113b)는 포토레지스트를 포함할 수 있다.
도 4f를 참조하면, 상기 방법은 상기 게이트 마스크(113a, 113b)를 식각 마스크로 이용하는 패터닝 공정을 수행하여 상기 게이트 도전막(110)과 상기 게이트 절연막(109)을 연속적으로 식각하여 전송 게이트 전극(120) 및 전송 게이트 절연막(119), 및 리셋 게이트 전극(130) 및 리셋 게이트 절연막(129)을 형성하는 것을 포함할 수 있다. 상기 제1 게이트 마스크(113a)는 상기 전송 게이트 전극(120) 및 상기 전송 게이트 절연막(119)을 정의할 수 있고, 및 상기 제2 게이트 마스크(113b)는 상기 리셋 게이트 전극(130) 및 상기 리셋 게이트 절연막(129)을 정의할 수 있다.
상기 전송 게이트 전극(120)은 상기 게이트 트렌치(107) 내에 매립된 매립부(120a) 및 상기 기판(100)의 표면보다 높은 돌출부(120b)를 포함할 수 있다. 상기 전송 게이트 전극(120)의 상기 매립부(120a)의 상부 코너부들 또는 상부 에지부들은 상기 기판(100)의 표면보다 낮게 리세스될 수 있다. 상기 돌출부(120b)의 최대 수평 폭은 상기 매립부(120a)의 최대 수평 폭 보다 작을 수 있다.
상기 전송 게이트 절연막(119)은 상기 게이트 트렌치(107)의 측벽들과 상기 전송 게이트 전극(120)의 상기 매립부(120a)의 사이에 형성될 수 있다. 상기 전송 게이트 절연막(119)의 상단부는 상기 기판(100)의 표면보다 낮게 리세스될 수 있다. 다른 실시예에서, 상기 리셋 게이트 전극(130) 및 상기 리셋 게이트 절연막(129)은 도 1 및 도 2를 참조하여, 상기 센싱 트랜지스터(Ts)의 상기 센싱 게이트 전극(140), 및 센싱 게이트 절연막 또는 상기 액세스 트랜지스터(Ta)의 상기 액세스 게이트 전극(150) 및 액세스 게이트 절연막 일 수 있다.
이후, 상기 게이트 마스크(113a, 113b)는 제거될 수 있다.
도 4g를 참조하면, 상기 방법은 기판(100) 상에 제2 이온 주입 마스크(M2)를 형성하고, 상기 제2 이온 주입 마스크(123)를 이용하는 이온 주입 공정을 수행하여 플로팅 확산 영역(FD) 및 소오스/드레인 영역들(131)을 형성하는 것을 포함할 수 있다. 상기 제2 이온 주입 마스크(M2)는 전송 게이트 전극(120)의 일부 및 상기 포토다이오드(PD)와 중첩하는 상기 기판(100)의 표면의 일부를 덮을 수 있다. 상기 제2 이온 주입 마스크(M2)는 포토레지스트를 포함할 수 있다. 상기 플로팅 확산 영역(FD) 및 상기 소오스/드레인 영역들(131)이 형성된 후, 상기 제2 이온 주입 마스크(123)는 제거될 수 있다.
도 4h를 참조하면, 상기 방법은 스페이서 공정을 수행하여 상기 전송 게이트 전극(120) 및 상기 리셋 게이트 전극(130)의 측벽들 상에 전송 게이트 스페이서(125) 및 리셋 게이트 스페이서(135)를 형성하는 것을 포함할 수 있다. 상기 스페이서 공정은 상기 기판(100) 상에 스페이서 절연막을 전면적으로 증착하고, 상기 기판(100)의 상면이 노출되도록 상기 스페이서 절연막을 에치-백하는 것을 포함할 수 있다.
이후, 도 3a를 참조하면, 상기 방법은 상기 기판(100) 상에 층간 절연막(160)을 전면적으로 증착하고, 상기 층간 절연막(160)을 수직으로 관통하여 상기 전송 게이트 전극(120)의 상기 돌출부(120b)와 전기적으로 연결되는 비아 플러그(165) 및 금속 배선(170)을 형성하는 것을 포함할 수 있다.
도 5a 내지 5d는 본 발명의 기술적 사상의 일 실시예에 따른 씨모스 이미지 센서를 형성하는 방법을 설명하기 위하여 도 2의 Ⅰ-Ⅰ'을 따라 절단한 단면도들이다.
도 5a를 참조하면, 상기 방법은 도 4a 내지 4e를 참조하여 설명된 공정들을 수행하여, 상기 게이트 마스크(113a, 113b)를 형성하는 것을 포함할 수 있다. 상기 제1 게이트 마스크(113a)는 상기 포토다이오드(PD)와 중첩하는 상기 제1 소자 분리막(101a)과 부분적으로 중첩할 수 있다.
도 5b를 참조하면, 상기 방법은 도 4f를 더 참조하여, 상기 게이트 마스크(113a, 113b)를 식각 마스크로 이용하는 패터닝 공정을 수행하여 상기 게이트 도전막(110)과 상기 게이트 절연막(109)을 연속적으로 식각하여 전송 게이트 전극(120) 및 전송 게이트 절연막(119), 및 리셋 게이트 전극(130) 및 리셋 게이트 절연막(129)을 형성하는 것을 포함할 수 있다. 상기 전송 게이트 전극(120)의 상기 돌출부(120b)의 일부는 상기 기판(100) 및 상기 제1 소자 분리막(101a) 상으로 수평으로 연장할 수 있다. 다른 말로, 상기 전송 게이트 전극(120)의 상기 돌출부(120b)의 일부는 상기 포토다이오드(PD)와 중첩하는 상기 기판(100)의 표면 및 상기 제1 소자 분리막(101a)의 일부를 덮을 수 있다. 이후, 상기 게이트 마스크(113a, 113b)는 제거될 수 있다.
도 5c를 참조하면, 상기 방법은 도 4g를 더 참조하여, 기판(100) 상에 제2 이온 주입 마스크(M2)를 형성하고, 상기 제2 이온 주입 마스크(123)를 이용하는 이온 주입 공정을 수행하여 플로팅 확산 영역(FD) 및 소오스/드레인 영역들(131)을 형성하는 것을 포함할 수 있다. 이후, 상기 제2 이온 주입 마스크(M2)는 제거될 수 있다.
도 5d를 참조하면, 상기 방법은 도 4h를 더 참조하여, 스페이서 공정을 수행하여 상기 전송 게이트 전극(120) 및 상기 리셋 게이트 전극(130)의 측벽들 상에 전송 게이트 스페이서(125) 및 리셋 게이트 스페이서(135)를 형성하는 것을 포함할 수 있다.
이후, 도 3b를 참조하면, 상기 방법은 상기 기판(100) 상에 층간 절연막(160)을 전면적으로 증착하고, 상기 층간 절연막(160)을 수직으로 관통하여 상기 전송 게이트 전극(120)의 상기 돌출부(120b)와 전기적으로 연결되는 비아 플러그(165) 및 금속 배선(170)을 형성하는 것을 포함할 수 있다.
도 6a 내지 6d는 본 발명의 기술적 사상의 일 실시예에 따른 씨모스 이미지 센서를 형성하는 방법을 설명하기 위하여 도 2의 Ⅰ-Ⅰ'을 따라 절단한 단면도들이다.
도 6a를 참조하면, 상기 방법은 도 4a 내지 4e를 참조하여 설명된 공정들을 수행하여, 상기 게이트 마스크(113)를 형성하는 것을 포함할 수 있다. 도 4e 및 도 5a와 비교하여, 상기 제1 게이트 마스크(113a)가 생략되었다.
도 6b를 참조하면, 상기 방법은 도 4f를 더 참조하여, 상기 게이트 마스크(113)를 식각 마스크로 이용하는 패터닝 공정을 수행하여 상기 게이트 도전막(110)과 상기 게이트 절연막(109)을 연속적으로 식각하여 전송 게이트 전극(120) 및 전송 게이트 절연막(119), 및 리셋 게이트 전극(130) 및 리셋 게이트 절연막(129)을 형성하는 것을 포함할 수 있다. 상기 전송 게이트 전극(120)은 상기 게이트 트렌치(107) 내부에 국한(confined) 또는 매립될 수 있다. 예를 들어, 상기 전송 게이트 전극(120)의 상면 및 상기 전송 게이트 절연막(119)의 상단부는 상기 기판(100)의 표면보다 낮게 리세스될 수 있다. 이후, 상기 게이트 마스크(113)는 제거될 수 있다.
도 6c를 참조하면, 상기 방법은 도 4g를 더 참조하여, 기판(100) 상에 제2 이온 주입 마스크(M2)를 형성하고, 상기 제2 이온 주입 마스크(123)를 이용하는 이온 주입 공정을 수행하여 플로팅 확산 영역(FD) 및 소오스/드레인 영역들(131)을 형성하는 것을 포함할 수 있다. 이후, 상기 제2 이온 주입 마스크(M2)는 제거될 수 있다.
도 6d를 참조하면, 상기 방법은 도 4h를 더 참조하여, 스페이서 공정을 수행하여 상기 전송 게이트 전극(120) 및 상기 리셋 게이트 전극(130)의 측벽들 상에 전송 게이트 스페이서(125) 및 리셋 게이트 스페이서(135)를 형성하는 것을 포함할 수 있다.
이후, 도 3c를 참조하면, 상기 방법은 상기 기판(100) 상에 층간 절연막(160)을 전면적으로 증착하고, 상기 층간 절연막(160)을 수직으로 관통하여 상기 전송 게이트 전극(120)과 전기적으로 연결되는 비아 플러그(165) 및 금속 배선(170)을 형성하는 것을 포함할 수 있다.
상기 전송 게이트 전극(120)이 상기 플로팅 확산 영역(FD)과 중첩하지 않으므로, 상기 전송 게이트 전극(120)과 상기 플로팅 확산 영역(FD) 사이에 불균일한 전기장(electric field)의 발생이 방지되어 이미지 래그(image lag)를 줄일 수 있는 씨모스 이미지 센서를 완성할 수 있다.
도 7은 본 발명의 기술적 사상의 일 실시예에 의한 이미지 센서를 포함하는 전자 장치를 도시한 블록도이다. 상기 전자 장치는 퍼스널 컴퓨터, 디지털 카메라 또는 모바일 장치일 수 있다. 도 7을 참조하면, 상기 전자 장치는 이미지 센서(200), 프로세서(300), 메모리(400), 디스플레이 디바이스(500) 및 버스(600)를 포함할 수 있다. 도 7에 도시한 바와 같이, 상기 이미지 센서(200)는 상기 프로세서(300)의 제어에 응답하여 외부의 영상 정보를 캡쳐(capture)할 수 있다. 상기 프로세서(300)는 캡쳐된 영상 정보를 상기 버스(600)를 통하여 상기 메모리(400)에 저장할 수 있다. 상기 프로세서(300)는 상기 메모리(400)에 저장된 영상 정보를 상기 디스플레이 디바이스(500)로 출력할 수 있다. 상기 이미지 센서(200)는 본 발명의 기술적 사상의 다양한 실시예들에 의한 씨모스 이미지 센서들(10a, 10b, 10c) 중 어느 하나를 포함할 수 있다.
도 8 내지 도 12는 본 발명의 기술적 사상의 실시예들에 의한 씨모스 이미지 센서를 포함하는 멀티미디어 장치의 예들을 보여준다. 본 발명의 다양한 실시예들에 따른 씨모스 이미지 센서들(10a, 10b, 10c)은 이미지 촬영 기능을 구비한 다양한 멀티미디어 장치들에 포함될 수 있다. 예를 들어, 본 발명의 실시예들에 따른 씨모스 이미지 센서들(10a, 10b, 10c)은 도 8에 도시된 바와 같이 모바일 폰 또는 스마트 폰(2000)에 적용될 수 있고, 도 9에 도시된 바와 같이 태블릿 또는 스마트 태블릿(3000)에 포함될 수 있다. 또한, 본 발명의 실시예들에 따른 씨모스 이미지 센서들(10a, 10b, 10c)은 도 10에 도시된 바와 같이 노트북 컴퓨터(4000)에 적용될 수 있고, 도 11에 도시된 바와 같이 스마트 텔레비전(5000)에 적용될 수 있다. 본 발명의 실시예들에 따른 씨모스 이미지 센서들(10a, 10b, 10c)은 도 12에 도시된 바와 같이 디지털 카메라 또는 디지털 캠코더(6000)에 적용될 수 있다.
이상, 본 발명의 바람직한 실시 예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당 업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
10a, 10b, 10c: 씨모스 이미지 센서
100: 기판 103: 트렌치 마스크
105a: 제1 활성 영역 105b: 제2 활성 영역
107: 채널 트렌치 109: 게이트 절연막
110: 게이트 도전막 113a, 113b: 게이트 마스크
119: 전송 게이트 절연막 120: 전송 게이트 전극
125: 전송 게이트 스페이서 129: 리셋 게이트 절연막
130: 리셋 게이트 전극 131: 소오스/드레인 영역
135: 리셋 게이트 스페이서 160: 층간 절연막
165: 비아 플러그 170: 금속 배선
PD: 포토다이오드 M1: 제1 이온 주입 마스크
M2: 제2 이온 주입 마스크

Claims (10)

  1. 제1 활성 영역 및 제2 활성 영역을 구분 및 정의하는 제1 소자 분리막을 가진 기판;
    상기 기판의 내부에 배치되고 상기 제1 소자 분리막과 수직으로 중첩하는 포토다이오드;
    상기 포토다이오드와 수직으로 중첩하도록 상기 제1 활성 영역 내에 배치되고, 상기 기판의 표면으로부터 상기 내부로 연장하는 전송 게이트 전극; 및
    상기 제1 활성 영역 내에 형성된 플로팅 확산 영역을 포함하는 씨모스 이미지 센서.
  2. 제1항에 있어서,
    상기 전송 게이트 전극은 상기 기판의 표면으로부터 상기 내부로 연장하는 매립부; 및
    상기 기판의 표면으로부터 돌출하는 돌출부를 포함하는 씨모스 이미지 센서.
  3. 제2항에 있어서,
    상기 매립부가 상면이 평평한 에지부를 갖도록 상기 돌출부의 적어도 일 측면이 리세스되는 씨모스 이미지 센서.
  4. 제3항에 있어서,
    상기 돌출부의 측면 상에 형성된 전송 게이트 스페이서를 더 포함하고,
    상기 전송 게이트 스페이서의 최하단부는 상기 기판의 상기 표면보다 낮게 위치하는 씨모스 이미지 센서.
  5. 제2항에 있어서,
    상기 돌출부는 상기 제1 소자 분리막 상으로 수평으로 연장하는 씨모스 이미지 센서.
  6. 제1항에 있어서,
    상기 기판의 내부에 위치한 상기 전송 게이트의 상부 에지가 상기 기판의 상기 표면보다 낮게 위치하는 씨모스 이미지 센서.
  7. 제1항에 있어서,
    상기 포토다이오드는 상기 제1 활성 영역의 일부 및 상기 제2 활성 영역의 일부와 수직으로 중첩하는 씨모스 이미지 센서.
  8. 제1항에 있어서,
    상기 제1 활성 영역을 정의하는 제2 소자 분리막을 더 포함하고, 및 및
    상기 플로팅 확산 영역의 일 측면은 상기 전송 게이트 전극과 인접하고, 타 측면은 상기 제2 소자 분리막과 접하는 씨모스 이미지 센서.
  9. 제1항에 있어서,
    상기 제2 활성 영역 상에 배치된 플라나 형태의 리셋 게이트 전극, 및 상기 리셋 게이트 전극과 인접한 상기 기판 내에 형성된 소오스/드레인 영역들을 더 포함하고, 및
    상기 소오스/드레인 영역의 일부는 상기 제1 소자 분리막과 접하고 및 상기 포토다이오드와 부분적으로 중첩하는 씨모스 이미지 센서.
  10. 제1항에 있어서
    상기 전송 게이트 전극은 상기 플로팅 확산 영역 상으로 연장하지 않는 씨모스 이미지 센서.
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