KR20220030494A - 이미지 센서 - Google Patents

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KR20220030494A
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하현지
이승욱
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삼성전자주식회사
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Abstract

본 발명의 실시예들에 따른 이미지 센서는 서로 대향하는 제1 면 및 제2 면을 갖는 기판, 상기 기판은 상기 제1 면에 인접하는 소자 분리 패턴, 및 상기 제2 면에 인접하는 광전 변환 영역들을 각각 포함하는 단위 화소 영역들을 포함하고; 상기 기판 내에 제공되어 상기 단위 화소 영역들을 정의하는 화소 분리 패턴, 상기 화소 분리 패턴은 상기 소자 분리 패턴을 관통하고; 상기 단위 화소 영역들 상에 각각 제공되는 불순물 영역, 상기 불순물 영역은 상기 소자 분리 패턴의 일 측에 인접하고; 상기 제1 면 상에 제공되는 게이트 전극; 및 상기 게이트 전극 및 상기 불순물 영역 사이에 제공되는 보조 분리 패턴을 포함하되, 상기 보조 분리 패턴의 하면은 상기 소자 분리 패턴의 하면과 상이한 레벨에 위치할 수 있다.

Description

이미지 센서 {Image sensor}
본 발명은 이미지 센서에 관한 것으로써, 더욱 상세하게는 보조 분리 패턴을 포함하는 이미지 센서에 관한 것이다.
이미지 센서는 광학 영상(optical image)을 전기적 신호로 변환하는 소자이다. 이미지 센서는 CCD(charge couple device)형 및 CMOS(complementary metal oxide semiconductor)형으로 분류될 수 있다. CMOS형 이미지 센서는 CIS(CMOS image sensor)라고 약칭된다. 상기 CIS는 2차원적으로 배열된 복수 개의 단위 화소 영역들을 구비한다. 단위 화소 영역들 각각은 포토다이오드(photodiode)를 포함한다. 포토다이오드는 입사되는 광을 전기 신호로 변환해주는 역할을 한다.
본 발명이 해결하고자 하는 과제는 설계의 자유도가 향상된 이미지 센서를 제공하는 것에 있다.
본 발명의 실시예들에 따르면, 이미지 센서는 서로 대향하는 제1 면 및 제2 면을 갖는 기판, 상기 기판은 상기 제1 면에 인접하는 소자 분리 패턴, 및 상기 제2 면에 인접하는 광전 변환 영역들을 각각 포함하는 단위 화소 영역들을 포함하고; 상기 기판 내에 제공되어 상기 단위 화소 영역들을 정의하는 화소 분리 패턴, 상기 화소 분리 패턴은 상기 소자 분리 패턴을 관통하고; 상기 단위 화소 영역들 상에 각각 제공되는 불순물 영역, 상기 불순물 영역은 상기 소자 분리 패턴의 일 측에 인접하고; 상기 제1 면 상에 제공되는 게이트 전극; 및 상기 게이트 전극 및 상기 불순물 영역 사이에 제공되는 보조 분리 패턴을 포함하되, 상기 보조 분리 패턴의 하면은 상기 소자 분리 패턴의 하면과 상이한 레벨에 위치할 수 있다.
본 발명의 실시예들에 따르면, 이미지 센서는 서로 대향하는 제1 면 및 제2 면을 갖되 복수 개의 단위 화소 영역들을 포함하는 기판, 상기 단위 화소 영역 각각은 상기 제1 면에 인접하는 플로팅 확산 영역 및 상기 제2 면에 인접하는 광전 변환 영역을 포함하고; 상기 기판의 상부에 제공되어 상기 제1 면에 인접하는 소자 분리 패턴; 상기 기판 및 상기 소자 분리 패턴을 관통하며, 상기 단위 화소 영역들을 정의하는 화소 분리 패턴; 상기 기판의 상기 상부 내에 제공되어 상기 소자 분리 패턴의 일 측에 인접하는 불순물 영역; 및 상기 불순물 영역 및 상기 플로팅 확산 영역 사이에 제공되어 제1 방향으로 연장되는 제1 보조 분리 패턴을 포함하되, 상기 단위 화소 영역들은 각각 상기 기판의 상부에 제공되어 상기 제1 방향으로 서로 이격된 제1 활성 패턴 및 제2 활성 패턴을 포함하고, 상기 제1 및 제2 활성 패턴들 사이의 상기 소자 분리 패턴의 상기 제1 면에서의 최소 너비는 상기 보조 분리 패턴의 상기 제1 면에서의 최소 너비보다 클 수 있다.
본 발명의 실시예들에 따르면, 이미지 센서는 서로 대향하는 제1 면 및 제2 면을 갖는 기판, 상기 기판은 화소 어레이 영역, 광학 블랙 영역 및 패드 영역을 포함하며, 상기 화소 어레이 영역은 단위 화소 영역들을 포함하고; 상기 기판 내에 제공되어 상기 단위 화소 영역들을 정의하는 화소 분리 패턴, 상기 화소 분리 패턴은 제1 분리 패턴 및 상기 제1 분리 패턴과 상기 기판 사이에 개재되는 제2 분리 패턴을 포함하고; 상기 단위 화소 영역들 내에 각각 제공되며, 상기 제2 면에 인접하는 광전 변환 영역; 상기 단위 화소 영역들 내에 각각 제공되며, 상기 제1 면에 인접하는 불순물 영역 및 플로팅 확산 영역; 상기 불순물 영역 또는 상기 플로팅 확산 영역 중 어느 하나의 일 측에 제공되는 소자 분리 패턴, 상기 화소 분리 패턴은 상기 소자 분리 패턴을 관통하고; 상기 기판의 상기 제1 면 상의 게이트 전극; 상기 게이트 전극과 상기 기판 사이에 개재되는 게이트 유전막; 상기 게이트 전극의 상면 및 측벽 상에 제공되는 게이트 스페이서; 상기 기판의 상기 제1 면 상에 제공되고, 절연층 및 상기 절연층 내의 배선들을 포함하는 배선층; 상기 기판 내에 제공되고, 상기 게이트 전극 및 상기 불순물 영역 사이에 제공되어 제 1 방향으로 연장되는 보조 분리 패턴; 상기 기판의 상기 제2 면 상에 제공되는 반사 방지막; 상기 반사 방지막의 하면 상의 후면 절연층; 상기 후면 절연층의 하면 상의 컬러 필터; 및 상기 컬러 필터의 하면 상의 마이크로 렌즈를 포함하되, 상기 보조 분리 패턴의 하면은 상기 소자 분리 패턴의 하면과 상이한 레벨에 위치할 수 있다.
본 발명에 따르면, 소자 분리 패턴과 상이한 공정으로 형성되는 보조 분리 패턴이 접지 영역과 게이트 전극 사이에 제공될 수 있다. 이에 따라, 설계의 자유도가 향상된 이미지 센서가 제공될 수 있다.
도 1은 본 발명의 실시예들에 따른 이미지 센서의 회로도이다.
도 2는 본 발명의 실시예들에 따른 이미지 센서를 나타낸 평면도이다.
도 3은 도 2의 I-I'선을 따라 자른 단면도이다.
도 4는 도 2의 M 영역을 확대 도시한 평면도이다.
도 5a 내지 도 5c는 도 4의 A-A'선, B-B'선, 및 C-C'선을 따라 자른 단면도들이다.
도 5d는 도 5a의 N 영역을 확대 도시한 단면도이다.
도 6은 본 발명의 실시예들에 따른 이미지 센서를 나타낸 평면도이다.
도 7은 도 6의 A-A'선을 따라 자른 단면도이다.
도 8a 내지 도 8g는 본 발명의 실시예들에 따른 이미지 센서의 제조 방법을 설명하기 위한 것으로, 도 4의 A-A'선을 따라 자른 단면도들이다.
도 9a는 본 발명의 실시예들에 따른 이미지 센서를 설명하기 위한 것으로, 도 4의 A-A'선을 따라 자른 단면도이다.
도 9b는 도 9a의 N' 영역을 확대 도시한 단면도이다.
도 10a 내지 도 10c는 본 발명의 실시예들에 따른 이미지 센서의 제조방법을 설명하기 위한 것으로, 도 4의 A-A'선을 따라 자른 단면도들이다.
도 11a는 본 발명의 실시예들에 따른 이미지 센서를 설명하기 위한 것으로, 도 4의 A-A'선을 따라 자른 단면도이다.
도 11b는 도 11a의 N'' 영역을 확대 도시한 단면도이다.
도 12a 및 도 12b는 본 발명의 실시예들에 따른 이미지 센서의 제조방법을 설명하기 위한 것으로, 도 4의 A-A'선을 따라 자른 단면도들이다.
도 13a 내지 도 13c는 본 발명의 실시예들에 따른 이미지 센서를 나타낸 단면도들이다.
도 14는 본 발명의 실시예들에 따른 이미지 센서를 나타낸 단면도이다.
도 15는 본 발명의 실시예들에 따른 이미지 센서의 회로도이다.
도 16은 본 발명의 실시예들에 따른 이미지 센서를 나타낸 것으로, 도 2의 M 영역을 확대 도시한 평면도이다.
도 17은 본 발명의 실시예들에 따른 이미지 센서를 설명하기 위한 것으로, 도 16의 A-A'선을 따라 자른 단면도이다.
도 1은 본 발명의 실시예들에 따른 이미지 센서의 회로도이다.
도 1을 참조하면, 이미지 센서의 단위 화소 영역들은 광전 변환 영역들(PD1, PD2), 전송 트랜지스터(TX), 소스 팔로워 트랜지스터(SX), 리셋 트랜지스터(RX), 듀얼 컨버젼 트랜지스터(DCX) 및 선택 트랜지스터(AX)를 포함할 수 있다. 전송 트랜지스터(TX), 소스 팔로워 트랜지스터(SX), 리셋 트랜지스터(RX), 듀얼 컨버젼 트랜지스터(DCX) 및 선택 트랜지스터(AX)는 각각 전송 게이트(TG), 소스 팔로워 게이트(SF), 리셋 게이트(RG), 듀얼 컨버젼 게이트(DCG) 및 선택 게이트(SEL)를 포함할 수 있다.
광전 변환 영역들(PD1, PD2)은 n형 불순물 영역과 p형 불순물 영역을 포함하는 포토다이오드일 수 있다. 플로팅 확산 영역(FD)은 전송 트랜지스터들(TX)의 드레인으로 기능할 수 있다. 플로팅 확산 영역(FD)은 듀얼 컨버젼 트랜지스터(DCX)의 소스로 기능할 수 있다. 플로팅 확산 영역(FD)은 상기 소스 팔로워 트랜지스터(SX, source follower transistor)의 소스 팔로워 게이트(SF)와 전기적으로 연결될 수 있다. 소스 팔로워 트랜지스터(SX)는 선택 트랜지스터(AX, selection transistor)에 연결될 수 있다.
이미지 센서의 동작을 도 1을 참조하여 설명하면 다음과 같다. 먼저, 빛이 차단된 상태에서 상기 리셋 트랜지스터(RX)의 드레인과 상기 소스 팔로워 트랜지스터(SX)의 드레인에 전원전압(VDD)을 인가하고 상기 리셋 트랜지스터(RX) 및 듀얼 컨버젼 트랜지스터(DCX)를 턴 온(turn-on)시켜 플로팅 확산 영역(FD)에 잔류하는 전하들을 방출시킨다. 그 후, 리셋 트랜지스터(RX)를 오프(OFF)시키고, 외부로부터의 빛을 광전 변환 영역들(PD1, PD2)에 입사시키면, 광전 변환 영역들(PD1, PD2) 각각에서 전자-정공 쌍이 생성된다. 정공은 광전 변환 영역들(PD1, PD2)의 p형 불순물 영역으로, 전자는 n형 불순물 영역으로 이동하여 축적된다. 전송 트랜지스터들(TX)을 온(ON) 시키면, 이러한 전자 및 정공과 같은 전하는 플로팅 확산 영역(FD)으로 전달되어 축적된다. 축적된 전하량에 비례하여 상기 소스 팔로워 트랜지스터(SX)의 게이트 바이어스가 변하여, 소스 팔로워 트랜지스터(SX)의 소스 전위의 변화를 초래하게 된다. 이때 선택 트랜지스터(AX)를 온(ON) 시키면, 컬럼 라인으로 전하에 의한 신호가 읽히게 된다.
배선 라인이 전송 게이트(TG), 소스 팔로워 게이트(SF), 듀얼 컨버젼 게이트(DCG), 리셋 게이트(RG) 및 선택 게이트(SEL) 중 적어도 하나와 전기적으로 연결될 수 있다. 배선 라인은 리셋 트랜지스터(RX)의 드레인 또는 소스 팔로워 트랜지스터(SX)의 드레인에 전원전압(VDD)을 인가하도록 구성될 수 있다. 배선 라인은 선택 트랜지스터(AX)와 연결된 컬럼 라인을 포함할 수 있다. 배선 라인은 후술할 배선들일 수 있다.
도 1에서 광전 변환 영역들(PD1, PD2)이 하나의 플로팅 확산 영역(FD)을 전기적으로 공유하는 형태를 예시하고 있지만, 본 발명의 실시예들이 이에 한정되는 것은 아니다. 예를 들어, 하나의 단위 화소 영역이 광전 변환 영역들(PD1, PD2) 중 어느 하나와 플로팅 확산 영역(FD) 및 4개의 트랜지스터들(TX, RX, AX, SX)을 구비할 수 있고, 리셋 트랜지스터(RX), 소스 팔로워 트랜지스터(SX), 또는 선택 트랜지스터(AX)는 이웃하는 단위 화소 영역들에 의해 서로 공유될 수 있다. 또한, 하나의 플로팅 확산 영역(FD)을 전기적으로 공유하는 광전 변환 영역들(PD1, PD2)의 개수도 이에 한정되는 것은 아니다. 이에 따라, 이미지 센서의 집적도가 향상될 수 있다.
도 2는 본 발명의 실시예들에 따른 이미지 센서를 나타낸 평면도이다. 도 3은 도 2의 I-I'선을 따라 자른 단면도이다.
도 2 및 도 3을 참조하면, 이미지 센서는 센서 칩(1000) 및 로직 칩(2000)을 포함할 수 있다. 센서 칩(1000)은 광전 변환층(10), 제1 배선층(20), 및 광 투과층(30)을 포함할 수 있다. 광전 변환층(10)은 제1 기판(100), 화소 분리 패턴(150), 소자 분리 패턴(103) 및 제1 기판(100) 내에 제공된 광전 변환 영역들(110)을 포함할 수 있다. 외부에서 입사된 광은 광전 변환 영역들(110)에서 전기적 신호로 변환될 수 있다.
제1 기판(100)은 평면적 관점에서 화소 어레이 영역(AR), 광학 블랙 영역(OB), 및 패드 영역(PAD)을 포함할 수 있다. 화소 어레이 영역(AR)은 평면적 관점에서 제1 기판(100)의 센터 부분에 배치될 수 있다. 화소 어레이 영역(AR)은 복수의 단위 화소 영역들(PX)을 포함할 수 있다. 단위 화소 영역들(PX)은 입사광(incident light)으로부터 광전 신호를 출력할 수 있다. 단위 화소 영역들(PX)은 열들 및 행들을 이루며, 2차원 적으로 배열될 수 있다. 열들은 제1 방향(D1)과 나란할 수 있다. 행들은 제2 방향(D2)과 나란할 수 있다. 본 명세서에서, 제1 방향(D1)은 제1 기판(100)의 제1 면(100a)에 평행할 수 있다. 제2 방향(D2)은 제1 기판(100)의 제1 면(100a)에 평행하고, 제1 방향(D1)과 교차할 수 있다. 제3 방향(D3)은 제1 기판(100)의 제1 면(100a)과 실질적으로 수직할 수 있다.
패드 영역(PAD)은 제1 기판(100)의 엣지 부분에 제공되고, 평면적 관점에서 화소 어레이 영역(AR)을 둘러쌀 수 있다. 제2 패드 단자들(83)이 패드 영역(PAD) 상에 제공될 수 있다. 제2 패드 단자들(83)은 단위 화소 영역들(PX)에서 발생한 전기적 신호를 외부로 출력할 수 있다. 또는 외부의 전기적 신호 또는 전압은 제2 패드 단자들(83)을 통해 단위 화소 영역들(PX)로 전달될 수 있다. 패드 영역(PAD)이 제1 기판(100)의 엣지 부분에 배치되므로, 제2 패드 단자들(83)이 외부와 용이하게 접속할 수 있다.
옵티컬 블랙 영역(OB)은 제1 기판(100)의 화소 어레이 영역(AR) 및 패드 영역(PAD) 사이에 배치될 수 있다. 옵티컬 블랙 영역(OB)은 화소 어레이 영역(AR)을 평면적 관점에서 둘러쌀 수 있다. 옵티컬 블랙 영역(OB)은 복수 개의 더미 영역들(111)을 포함할 수 있다. 더미 영역(111)에서 발생된 신호는 이후 공정 노이즈를 제거하는 정보로 사용될 수 있다. 이하, 도 4 내지 도 5d를 참조하여, 이미지 센서의 화소 어레이 영역(AR)에 대하여 보다 상세하게 설명한다.
도 4는 도 2의 M 영역을 확대 도시한 평면도이다. 도 5a 내지 도 5c는 도 4의 A-A'선, B-B'선, 및 C-C'선을 따라 자른 단면도들이다. 도 5d는 도 5a의 N 영역을 확대 도시한 단면도이다.
도 4 및 도 5a 내지 도 5c를 참조하면, 이미지 센서는 광전 변환층(10), 게이트 전극들(TG, RG, DCG, SEL, SF), 제1 배선층(20), 및 광 투과층(30)을 포함할 수 있다. 광전 변환층(10)은 제1 기판(100), 화소 분리 패턴(150), 및 소자 분리 패턴(103)을 포함할 수 있다.
제1 기판(100)은 서로 대향하는 제1 면(100a) 및 제2 면(100b)을 가질 수 있다. 빛은 제1 기판(100)의 제2 면(100b)으로 입사될 수 있다. 제1 배선층(20)은 제1 기판(100)의 제1 면(100a) 상에 배치될 수 있고, 광 투과층(30)은 제1 기판(100)의 제2 면(100b) 상에 배치될 수 있다. 제1 기판(100)은 반도체 기판 또는 SOI(silicon on insulator) 기판일 수 있다. 반도체 기판은 예를 들어, 실리콘 기판, 게르마늄 기판, 또는 실리콘-게르마늄 기판을 포함할 수 있다. 제1 기판(100)은 제1 도전형의 불순물을 포함할 수 있다. 예를 들어, 제1 도전형의 불순물은 알루미늄(Al), 붕소(B), 인듐(In) 및/또는 갈륨(Ga)과 같은 p형 불순물을 포함할 수 있다.
제1 기판(100)은 화소 분리 패턴(150)에 의해 정의된 복수 개의 단위 화소 영역들(PX)을 포함할 수 있다. 복수 개의 단위 화소 영역들(PX)은, 서로 교차하는 제1 방향(D1) 및 제2 방향(D2)을 따라 매트릭스 형태로 배열될 수 있다. 제1 기판(100)은 광전 변환 영역들(110)을 포함할 수 있다. 광전 변환 영역들(110)이 제1 기판(100) 내에서 상기 단위 화소 영역들(PX)에 각각 제공될 수 있다. 광전 변환 영역들(110)은 도 1의 광전 변환 영역들(PD1, PD2)과 동일한 기능 및 역할을 수행할 수 있다. 광전 변환 영역들(110)은 제1 기판(100) 내에 제2 도전형의 불순물로 도핑된 영역일 수 있다. 제2 도전형의 불순물은 제1 도전형의 불순물과 반대되는 도전형을 가질 수 있다. 제2 도전형의 불순물은 인, 비소, 비스무스, 및/또는 안티몬과 같은 n형 불순물을 포함할 수 있다. 일 예로, 광전 변환 영역들(110)은 제1 기판(100)의 제2 면(100b)과 인접할 수 있다. 광전 변환 영역들(110)은 제1 면(100a)보다 제2 면(100b)에 더 가깝게 배치될 수 있다. 다른 예로, 광전 변환 영역들(110)은 제1 기판(100)의 제1 면(100a)과 인접할 수 있다. 광전 변환 영역들(110)은 제2 면(100b)보다 제1 면(100a)에 더 가깝게 배치될 수 있다. 일 예로, 각각의 광전 변환 영역들(110)은, 제1 면(100a)에 인접한 제1 영역과 제2 면(100b)에 인접한 제2 영역을 포함할 수 있다. 광전 변환 영역(110)의 상기 제1 영역과 상기 제2 영역 간에 불순물 농도 차이를 가질 수 있다. 이에 따라, 광전 변환 영역(110)은 제1 기판(100)의 제1 면(100a)과 제2 면(100b) 사이에서 포텐셜 기울기를 가질 수 있다. 다른 예로, 광전 변환 영역(110)은 제1 기판(100)의 제1 면(100a)과 제2 면(100b) 사이에서 포텐셜 기울기를 가지지 않을 수 있다.
제1 기판(100)과 광전 변환 영역(110)은 포토다이오드를 구성할 수 있다. 즉, 제1 도전형의 제1 기판(100)과 제2 도전형의 광전 변환 영역(110) 간의 p-n 접합(p-n junction)에 의해 포토다이오드가 구성될 수 있다. 포토다이오드를 구성하는 광전 변환 영역(110)은, 입사광의 세기에 비례하여 광전하를 생성 및 축적할 수 있다.
도 4를 참조하면, 화소 분리 패턴(150)이 제1 기판(100) 내에 제공되며, 단위 화소 영역들(PX)을 정의할 수 있다. 예를 들어, 화소 분리 패턴(150)은 제1 기판(100)의 단위 화소 영역들(PX) 사이에 제공될 수 있다. 평면적 관점에서, 화소 분리 패턴(150)은 격자 구조를 가질 수 있다. 평면적 관점에서, 화소 분리 패턴(150)은 단위 화소 영역들(PX) 각각을 완전히 둘러쌀 수 있다. 화소 분리 패턴(150)은 제1 트렌치(TR1) 내에 제공될 수 있다. 제1 트렌치(TR1)는 제1 기판(100)의 제1 면(100a)으로부터 리세스될 수 있다. 화소 분리 패턴(150)은 제1 기판(100)의 제1 면(100a)으로부터 제2 면(100b)을 향해 연장될 수 있다. 화소 분리 패턴(150)은 깊은 소자 분리(deep trench isolation; DTI)막일 수 있다. 화소 분리 패턴(150)은 제1 기판(100)을 관통할 수 있다. 화소 분리 패턴(150)의 수직적 높이는 제1 기판(100)의 수직적 두께와 실질적으로 동일할 수 있다. 일 예로, 화소 분리 패턴(150)의 너비는 제1 기판(100)의 제1 면(100a)으로부터 제2 면(100b)으로 갈수록 점점 감소할 수 있다. 화소 분리 패턴(150)의 제1 면(100a)에서의 너비는 제1 너비(W1)이고, 화소 분리 패턴(150)의 제2 면(100b)에서의 너비는 제2 너비(W2)일 수 있다. 즉, 제1 너비(W1)는 제2 너비(W2)보다 클 수 있다.
화소 분리 패턴(150)은 제1 분리 패턴(151), 제2 분리 패턴(153), 및 캐핑 패턴(155)을 포함할 수 있다. 제1 분리 패턴(151)은 제1 트렌치(TR1)의 측벽을 따라 제공될 수 있다. 제1 분리 패턴(151)은 일 예로, 실리콘계 절연 물질(예를 들어, 실리콘 질화물, 실리콘 산화물, 및/또는 실리콘 산화질화물) 및/또는 고유전 물질(예를 들어, 하프늄 산화물 및/또는 알루미늄 산화물)을 포함할 수 있다. 다른 예로, 제1 분리 패턴(151)은 복수의 층들을 포함하고, 상기 층들은 서로 다른 물질을 포함할 수 있다. 제1 분리 패턴(151)은 제1 기판(100)보다 낮은 굴절률을 가질 수 있다. 이에 따라, 제1 기판(100)의 단위 화소 영역들(PX) 사이에 크로스토크 현상이 방지 또는 감소할 수 있다.
제2 분리 패턴(153)은 제1 분리 패턴(151) 내에 제공될 수 있다. 예를 들어, 제2 분리 패턴(153)의 측벽은 제1 분리 패턴(151)에 의해 둘러싸일 수 있다. 제1 분리 패턴(151)은 제2 분리 패턴(153) 및 제1 기판(100) 사이에 개재될 수 있다. 제2 분리 패턴(153)은 제1 분리 패턴(151)에 의해 제1 기판(100)과 이격될 수 있다. 이에 따라, 이미지 센서 동작 시, 제2 분리 패턴(153)이 제1 기판(100)과 전기적으로 분리될 수 있다. 제2 분리 패턴(153)은 결정질 반도체 물질, 예를 들어, 다결정 실리콘을 포함할 수 있다. 일 예로, 제2 분리 패턴(153)은 도펀트를 더 포함할 수 있고, 상기 도펀트는 제1 도전형의 불순물 또는 제2 도전형의 불순물을 포함할 수 있다. 예를 들어, 제2 분리 패턴(153)은 도핑된 다결정 실리콘을 포함할 수 있다. 다른 예로, 제2 분리 패턴(153)은 도핑되지 않은(undoped) 결정질 반도체 물질을 포함할 수 있다. 예를 들어, 제2 분리 패턴(153)은 도핑되지 않은 다결정 실리콘을 포함할 수 있다. “도핑되지 않은”이라는 용어는 의도적인 도핑 공정을 수행하지 않을 것을 의미할 수 있다. 상기 도펀트는 n형 도펀트 및 p형 도펀트를 포함할 수 있다.
캐핑 패턴(155)이 제2 분리 패턴(153)의 상면 상에 제공될 수 있다. 캐핑 패턴(155)은 제1 기판(100)의 제1 면(100a)에 인접하게 배치될 수 있다. 캐핑 패턴(155)의 상면은 제1 기판(100)의 제1 면(100a)과 공면(coplanar)을 이룰 수 있다. 캐핑 패턴(155)의 하면은 제2 분리 패턴(153)의 상면과 실질적으로 동일할 수 있다. 캐핑 패턴(155)은 비전도성 물질을 포함할 수 있다. 일 예로, 캐핑 패턴(155)은 실리콘계 절연물질(예를 들어, 실리콘 질화물, 실리콘 산화물, 및/또는 실리콘 산화질화물) 및/또는 고유전 물질(예를 들어, 하프늄 산화물 및/또는 알루미늄 산화물)을 포함할 수 있다. 이에 따라, 화소 분리 패턴(150)은 단위 화소 영역들(PX) 각각으로 입사되는 입사광에 의해 생성된 광전하들이 랜덤 드리프트(random drift)에 의해 인접하는 단위 화소 영역들(PX)로 입사되는 것을 방지할 수 있다. 즉, 화소 분리 패턴(150)은 단위 화소 영역들(PX) 간의 크로스토크(crosstalk) 현상을 방지할 수 있다.
소자 분리 패턴(103)이 제1 기판(100) 내에 제공될 수 있다. 예를 들어, 소자 분리 패턴(103)은 제2 트렌치(TR2) 내에 제공될 수 있다. 제2 트렌치(TR2)는 제1 기판(100)의 제1 면(100a)으로부터 리세스될 수 있다. 소자 분리 패턴(103)은 얕은 소자 분리(shallow trench isolation; STI)막일 수 있다. 소자 분리 패턴(103)은 제1 활성 패턴들(ACT1), 제2 활성 패턴들(ACT2), 제3 활성 패턴들(ACT3) 및 제4 활성 패턴들(ACT4)을 정의할 수 있다. 소자 분리 패턴(103)의 하면은 제1 기판(100) 내에 제공될 수 있다. 소자 분리 패턴(103)의 너비는 제1 기판(100)의 제1 면(100a)에서 제2 면(100b)으로 갈수록 점점 감소할 수 있다. 소자 분리 패턴(103)의 하면은 광전 변환 영역들(100)과 수직적으로 이격될 수 있다. 화소 분리 패턴(150)은 소자 분리 패턴(103)의 일부와 중첩될 수 있다. 소자 분리 패턴(103)의 적어도 일부는 화소 분리 패턴(150)의 상부 측벽 상에 배치되며, 화소 분리 패턴(150)의 상부 측벽과 접할 수 있다. 소자 분리 패턴(103)의 측벽과 하면 및 화소 분리 패턴(150)의 측벽은 계단형 구조를 가질 수 있다. 소자 분리 패턴(103)의 깊이는 화소 분리 패턴(150)의 깊이보다 작을 수 있다. 일 예로, 소자 분리 패턴(103)의 깊이는 2500 옹스트롬 내지 3000 옹스트롬일 수 있다. 소자 분리 패턴(103)은 실리콘계 절연 물질을 포함할 수 있다. 일 예로, 소자 분리 패턴(103)은 실리콘 질화물, 실리콘 산화물, 및/또는 실리콘 산화질화물을 포함할 수 있다. 다른 예로, 소자 분리 패턴(103)은 복수의 층들을 포함하고, 상기 층들은 서로 다른 물질을 포함할 수 있다.
각각의 단위 화소 영역들(PX)은, 소자 분리 패턴(103)에 의해 정의되는 제1 활성 패턴(ACT1)을 포함할 수 있다. 제1 활성 패턴(ACT1)은 'L'자 형태의 평면적 형상을 가질 수 있다. 각각의 단위 화소 영역들(PX)은 제2 활성 패턴(ACT2)을 포함할 수 있다. 제2 활성 패턴들(ACT2)은 제1 방향(D1)으로 연장되는 라인 형태를 가질 수 있다. 각각의 단위 화소 영역들(PX)은 제3 활성 패턴(ACT3) 또는 제4 활성 패턴(ACT4)을 포함할 수 있다. 제3 활성 패턴(ACT3) 및 제4 활성 패턴(ACT4)은 소자 분리 패턴(103)에 의해 정의될 수 있다. 평면적 관점에서, 제3 및 제4 활성 패턴들(ACT3, ACT4) 각각은 단위 화소 영역들(PX)의 가장자리 영역에 배치될 수 있다. 각각의 제3 및 제4 활성 패턴들(ACT3, ACT4)은 제2 방향(D2)으로 연장되는 라인 형태를 가질 수 있다. 그러나, 제1 내지 제4 활성 패턴들(ACT1, ACT2, ACT3, ACT4)의 평면적 형상이 도 4에 나타난 형태로 한정되는 것은 아니며, 다양하게 변경될 수 있다.
앞서 도 1을 참조하여 설명한 전송 트랜지스터(TX), 소스 팔로워 트랜지스터(SX), 리셋 트랜지스터(RX), 듀얼 컨버젼 트랜지스터(DCX) 및 선택 트랜지스터(AX)가 제1 기판(100)의 제1 면(100a) 상에 제공될 수 있다. 전송 트랜지스터(TX)가 단위 화소 영역들(PX) 각각의 제1 활성 패턴(ACT1) 상에 제공될 수 있다. 전송 트랜지스터(TX)는 광전 변환 영역(110)과 전기적으로 연결될 수 있다. 전송 트랜지스터(TX)는, 제1 활성 패턴(ACT1) 상의 전송 게이트(TG) 및 플로팅 확산 영역(FD)을 포함할 수 있다. 전송 게이트(TG)는 제1 기판(100)의 제1 면(100a) 상에 제공된 제1 부분(TGa)과 상기 제1 부분(TGa)으로부터 제1 기판(100) 내로 연장되는 제2 부분(TGb)을 포함할 수 있다. 제1 부분(TGa)의 제2 방향(D2)으로의 최대 너비는 제2 부분(TGb)의 제2 방향(D2)으로의 최대 너비보다 더 작을 수 있다. 전송 게이트(TG)와 제1 기판(100) 사이에 게이트 유전막(GI)이 개재될 수 있다. 게이트 유전막(GI)은 제2 부분(TGb)의 하면 및 측벽들을 따라 연장될 수 있다. 플로팅 확산 영역(FD)은 전송 게이트(TG)의 일 측에 인접할 수 있다. 플로팅 확산 영역(FD)은 제1 활성 패턴(ACT1) 내에 위치할 수 있다. 플로팅 확산 영역(FD)은 제1 기판(100)과 반대인 제2 도전형(예를 들어, n형)을 가질 수 있다.
게이트 전극들(TG, SEL, SF, DCG, RG)이 제1 기판(100)의 제1 면(100a) 상에 제공될 수 있다. 게이트 전극들(TG, SEL, SF, DCG, RG)은 전송 게이트(TG), 선택 게이트(SEL), 소스 팔로워 게이트(SF), 듀얼 컨버젼 게이트(DCG), 및 리셋 게이트(RG)를 포함할 수 있다. 소스 팔로워 트랜지스터(SX) 및 선택 트랜지스터(AX)가 단위 화소 영역들(PX)의 제3 활성 패턴들(ACT3) 상에 제공될 수 있다. 소스 팔로워 트랜지스터(SX)는 제3 활성 패턴(ACT3) 상의 소스 팔로워 게이트(SF)를 포함할 수 있고, 선택 트랜지스터(AX)는 선택 게이트(SEL)를 포함할 수 있다. 단위 화소 영역들(PX)의 제4 활성 패턴들(ACT4) 상에 리셋 트랜지스터(RX) 및 듀얼 컨버젼 트랜지스터(DCX)가 제공될 수 있다. 리셋 트랜지스터(RX)는 제4 활성 패턴(ACT4) 상의 리셋 게이트(RG)를 포함할 수 있고, 듀얼 컨버젼 트랜지스터(DCX)는 듀얼 컨버젼 게이트(DCG)를 포함할 수 있다. 전송 게이트(TG), 선택 게이트(SEL), 소스 팔로워 게이트(SF), 듀얼 컨버젼 게이트(DCG), 및 리셋 게이트(RG) 각각과 제1 기판(100) 사이에 게이트 유전막(GI)이 개재될 수 있다. 게이트 전극들(TG, SEL, SF, DCG, RG) 각각의 상면 및 측벽 상에 게이트 스페이서(GS)가 제공될 수 있다. 게이트 스페이서(GS)는 일 예로, 실리콘 질화물, 실리콘 탄화 질화물, 또는 실리콘 산화 질화물을 포함할 수 있다.
각각의 단위 화소 영역들(PX)은 제1 기판(100) 내에 제공되는 제1 불순물 영역(160)을 포함할 수 있다. 제1 불순물 영역(160)은 제1 기판(100)의 제1 면(100a)에 인접할 수 있다. 제1 불순물 영역(160)은 제1 기판(100)의 상부에 제공될 수 있다. 제1 불순물 영역(160)은 제2 활성 패턴(ACT2) 내에 위치할 수 있다. 제1 불순물 영역(160)은 소자 분리 패턴(103)의 일 측에 인접할 수 있다. 플로팅 확산 영역(FD)은 전송 게이트(TG)의 일 측에 제공되고, 제1 불순물 영역(160)은 전송 게이트(TG)의 타 측에 제공될 수 있다. 제1 불순물 영역(160)의 바닥면은 광전 변환 영역(110)과 이격될 수 있다. 제1 불순물 영역(160)은 도핑된 영역일 수 있다. 제1 불순물 영역(160)은 일 예로, 제1 기판(100)과 동일한 제1 도전형(예를 들어, p형)을 가질 수 있다. 제1 불순물 영역(160)은 접지(GND) 영역일 수 있다.
각각의 단위 화소 영역들(PX)은 보조 분리 패턴(170)을 포함할 수 있다. 보조 분리 패턴(170)이 제1 기판(100) 내에 제공될 수 있다. 보조 분리 패턴(170)은 제1 기판(100)의 상부에 제공될 수 있다. 예를 들어, 보조 분리 패턴(170)은 제7 트렌치(TR7) 내에 제공될 수 있다. 제7 트렌치(TR7)는 제1 기판(100)의 제1 면(100a)으로부터 리세스될 수 있다. 보조 분리 패턴(170)은 싱글 디퓨전 브레이크(single diffusion break; SDB)막일 수 있다. 보조 분리 패턴(170)은 제1 기판(100)의 제1 면(100a)으로부터 제2 면(100b)을 향해 연장될 수 있다. 보조 분리 패턴(170)의 너비는 제1 기판(100)의 제1 면(100a)으로부터 제2 면(100b)으로 갈수록 점점 감소할 수 있다. 보조 분리 패턴(170)의 하면은 광전 변환 영역(100)과 수직적으로 이격될 수 있다.
보조 분리 패턴(170)은 실리콘계 절연 물질을 포함할 수 있다. 일 예로, 보조 분리 패턴(170)은 실리콘 질화물, 실리콘 산화물, 및/또는 실리콘 산화질화물을 포함할 수 있다. 상기 실리콘계 절연 물질은 탄소(C)를 더 함유할 수 있다. 다른 예로, 보조 분리 패턴(170)은 복수의 층들을 포함하고, 상기 층들은 서로 다른 물질을 포함할 수 있다. 보조 분리 패턴(170)의 밀도는 소자 분리 패턴(103)의 밀도보다 클 수 있다. 보조 분리 패턴(170)의 산소(O)의 농도 및/또는 질소(N)의 농도는, 소자 분리 패턴(103)의 산소(O)의 농도 및/또는 질소(N)의 농도와 상이할 수 있다.
보조 분리 패턴(170)은 제1 보조 분리 패턴(170a)을 포함할 수 있다. 제1 보조 분리 패턴(170a)은 전송 게이트(TG) 및 제1 불순물 영역(160) 사이에 제공될 수 있다. 제1 보조 분리 패턴(170a)은 전송 게이트(TG) 및 제1 불순물 영역(160) 각각의 일 측에 인접할 수 있다. 제1 보조 분리 패턴(170a)은 전송 게이트(TG) 및 제1 불순물 영역(160) 사이에 개재될 수 있다. 전송 게이트(TG) 및 제1 불순물 영역(160)은 제1 보조 분리 패턴(170a)에 의해 이격될 수 있다. 제1 활성 패턴(ACT1) 및 제2 활성 패턴(ACT2)은 소자 분리 패턴(103) 및 제1 보조 분리 패턴(170a)에 의해 정의될 수 있다.
제1 보조 분리 패턴(170a)이 전송 게이트(TG) 및 제1 불순물 영역(160) 사이에 제공됨으로써, 전송 게이트(TG)와 제1 불순물 영역(160) 사이의 전기장으로 인해 발생하는 화이트 스팟(white spot)을 줄일 수 있다. 또한, 후술하겠지만 제1 보조 분리 패턴(170a)은 소자 분리 패턴(103)과 상이한 공정으로 형성되어 이미지 센서의 설계 자유도를 향상시킬 수 있다.
도 4 및 도 5b를 참조하면, 제1 보조 분리 패턴(170a)은 평면적 관점에서, 제1 방향(D1)으로 연장될 수 있다. 구체적으로, 제1 보조 분리 패턴(170a)은 전송 게이트(TG)와 제1 불순물 영역(160) 사이에서 제1 방향(D1)으로 연장될 수 있다. 제1 보조 분리 패턴(170a)은 소자 분리 패턴(103) 및 화소 분리 패턴(150) 각각과 제1 방향(D1)으로 서로 인접할 수 있다.
도 4 및 도 5c를 참조하면, 제4 활성 패턴(ACT4) 상의 리셋 트랜지스터(RX)는 리셋 게이트(RG) 및 제2 불순물 영역(DR)을 포함할 수 있다. 제2 불순물 영역(DR)은 제1 기판(100)의 제1 면(100a)에 인접할 수 있다. 제2 불순물 영역(DR)은 제1 기판(100)의 상부에 제공될 수 있다. 제2 불순물 영역(DR)은 소자 분리 패턴(103)의 일 측에 인접할 수 있다. 제2 불순물 영역(DR)은 제3 활성 패턴(ACT3) 및 제4 활성 패턴(ACT4) 내에 제공될 수 있다. 제2 불순물 영역(DR)의 바닥면은 광전 변환 영역(110)과 이격될 수 있다. 제2 불순물 영역(DR)은 도핑된 영역일 수 있다. 제2 불순물 영역(DR)은 일 예로, 제1 기판(100)과 반대인 제2 도전형(예를 들어, n형)을 가질 수 있다.
제2 활성 패턴(ACT2)과 제3 활성 패턴(ACT3) 사이, 제1 활성 패턴(ACT1) 과 제3 활성 패턴(ACT) 사이, 제2 활성 패턴(ACT2)과 제4 활성 패턴(ACT) 사이, 및 제1 활성 패턴(ACT1)과 제4 활성 패턴(ACT4) 사이에 소자 분리 패턴(103)이 제공될 수 있다. 제1 불순물 영역(160) 및 제2 불순물 영역(DR) 사이에 소자 분리 패턴(103)이 제공될 수 있다.
단위 화소 영역들(PX) 상의 활성 패턴들 사이에 제공된 소자 분리 패턴(103)의 제1 면(100a)에서의 최소 너비는 제3 너비(W3)일 수 있다. 제3 너비(W3)는 제2 활성 패턴(ACT2)과 제3 활성 패턴(ACT3) 사이, 및 제1 활성 패턴(ACT1) 과 제3 활성 패턴(ACT3) 사이에 제공된 소자 분리 패턴(103)의 제1 면(100a)에서의 최소 너비일 수 있다. 제3 너비(W3)는 제2 활성 패턴(ACT2)과 제4 활성 패턴(ACT) 사이, 및 제1 활성 패턴(ACT1)과 제4 활성 패턴(ACT4) 사이에 제공된 소자 분리 패턴(103)의 최소 너비일 수 있다.
제1 보조 분리 패턴(170a)의 제1 면(100a)에서의 최소 너비는 제4 너비(W4)일 수 있다. 여기서, 제4 너비(W4)는 제3 너비(W3)보다 작을 수 있다. 일 예로, 제3 너비(W3)는 750 옹스트롬 내지 1000 옹스트롬일 수 있고, 제4 너비(W4)는 120 옹스트롬 내지 600 옹스트롬일 수 있다.
도 4, 도 5a 및 도 5d를 참조하면, 소자 분리 패턴(103)의 하면은 제1 레벨(LV1)에 위치할 수 있다. 보조 분리 패턴(170)의 하면은 제2 레벨(LV2)에 위치할 수 있다. 제1 레벨(LV1) 및 제2 레벨(LV2)은 서로 상이한 레벨에 위치할 수 있다. 일 예로, 제2 레벨(LV2)은 제1 레벨(LV1)보다 더 높은 레벨에 위치할 수 있다. 다른 예로, 제2 레벨(LV2)은 제1 레벨(LV1)보다 더 낮은 레벨에 위치할 수 있다. 보조 분리 패턴(170)의 깊이는 소자 분리 패턴(103)의 깊이보다 더 얕을 수 있다.
후술하겠지만, 보조 분리 패턴(170)은 소자 분리 패턴(103)과 상이한 공정으로 형성될 수 있다. 또한, 보조 분리 패턴(170)은 소자 분리 패턴(103)에 비해 그 너비가 작게 형성될 수 있다. 결과적으로, 이미지 센서의 설계 및 공정 제약이 줄어들 수 있다.
제1 배선층(20)은 절연층들(221, 222, 223, 224), 배선들(212, 213), 비아들(215), 및 콘택들(CT)을 포함할 수 있다. 절연층들(221, 222, 223, 224)은 제1 절연층(221), 제2 절연층(222), 제3 절연층(223) 및 제4 절연층(224)을 포함할 수 있다. 제1 절연층(221)은 제1 기판(100)의 제1 면(100a)을 덮을 수 있다. 제2 절연층(222)은 제1 절연층(221) 상에 제공될 수 있다. 제1 및 제2 절연층들(221, 222)은 배선들(212, 213) 및 제1 기판(100)의 제1 면(100a) 사이에 제공되어, 게이트 전극들(TG, SEL, SF, RG, DCG)을 덮을 수 있다. 제3 절연층(223)은 제2 절연층(222) 상에 제공될 수 있고, 제4 절연층(224)은 제3 절연층(223) 상에 제공될 수 있다. 제1 내지 제4 절연층들(221, 222, 223, 224)은 비전도성 물질을 포함할 수 있다. 예를 들어, 제1 내지 제4 절연층들(221, 222, 223, 224)은 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 산화질화물과 같은 실리콘계 절연물질을 포함할 수 있다.
배선들(212, 213)이 제2 절연층(222) 상에 제공될 수 있다. 배선들(212, 213)은 콘택들(CT)을 통해 전송 트랜지스터들(TX), 소스 팔로워 트랜지스터들(SX), 리셋 트랜지스터들(RX), 듀얼 컨버젼 트랜지스터들(DCX) 및 선택 트랜지스터들(AX)과 수직적으로 연결될 수 있다. 배선들(212, 213)은 콘택들(CT)을 통해 플로팅 확산 영역(FD) 및 제1 불순물 영역(160)과 수직적으로 연결될 수 있다. 콘택들(CT)은 제1 및 제2 절연층들(221, 222)을 관통할 수 있다. 게이트 전극들(TG, SEL, SF, RG, DCG)에 대응되는 콘택들(CT)은 게이트 스페이서(GS)를 관통할 수 있다. 광전 변환 영역들(110)에서 변환된 전기적 신호는 제1 배선층(20)에서 신호 처리될 수 있다. 배선들(212, 213)의 배열은 광전 변환 영역들(110)의 배열과 관계없이 배치될 수 있으며 도시된 배열에 한정되지 않고, 다양하게 변경될 수 있다. 배선들(212, 213)은 제1 배선들(212) 및 제2 배선들(213)을 포함할 수 있다. 제1 배선들(212)은 제3 절연층(223) 내에 제공될 수 있다. 제2 배선들(213)은 제4 절연층(224) 내에 제공될 수 있다. 비아들(215)이 제3 및 제4 절연층들(223, 224) 내에 제공될 수 있다. 비아들(215)은 제1 및 제2 배선들(212, 213)을 전기적으로 연결할 수 있다. 제1 및 제2 배선들(212, 213), 비아들(215), 및 콘택들(CT)은 금속 물질을 포함할 수 있다. 일 예로, 제1 및 제2 배선들(212, 213), 비아들(215), 및 콘택들(CT)은 구리(Cu)를 포함할 수 있다.
광 투과층(30)은 컬러 필터들(303) 및 마이크로 렌즈들(307)을 포함할 수 있다. 광 투과층(30)은 외부에서 입사되는 광을 집광 및 필터링하여, 광을 광전 변환층(10)으로 제공할 수 있다.
구체적으로, 제1 기판(100)의 제2 면(100b) 상에 컬러 필터들(303) 및 마이크로 렌즈들(307)이 제공될 수 있다. 컬러 필터들(303)이 단위 화소 영역들(PX) 상에 각각 배치될 수 있다. 마이크로 렌즈들(307)이 컬러 필터들(303) 상에 각각 배치될 수 있다. 제1 기판(100)의 제2 면(100b)과 컬러 필터들(303) 사이에 반사 방지막(132) 및 제1 및 제2 절연막들(134, 136)이 배치될 수 있다. 반사 방지막(132)은 제1 기판(100)의 제2 면(100b)으로 입사되는 광이 광전 변환 영역들(110)에 원활히 도달할 수 있도록 광의 반사를 방지할 수 있다. 컬러 필터들(303)과 마이크로 렌즈들(307) 사이에 제3 절연막(305)이 배치될 수 있다.
컬러 필터들(303)은 원색 컬러 필터들(primary color filter)을 포함할 수 있다. 컬러 필터들(303)은 서로 다른 색을 갖는 제1 내지 제3 컬러 필터들을 포함할 수 있다. 일 예로, 제1 내지 제3 컬러 필터들은 각각 녹색, 적색 및 청색의 컬러 필터들을 포함할 수 있다. 제1 내지 제3 컬러 필터들은 각각 녹색, 적색 및 청색의 컬러 필터들을 포함할 수 있다. 제1 내지 제3 컬러 필터들은 베이어 패턴(bayer pattern) 방식으로 배열될 수 있다. 다른 예로, 제1 내지 제3 컬러 필터들은 시안(cyan), 마젠타(magenta) 또는 황색(yellow) 등과 같은 다른 컬러를 포함할 수도 있다.
마이크로 렌즈들(307)은 단위 화소 영역들(PX)로 입사되는 빛을 집광시킬 수 있도록 볼록한 형태를 가질 수 있다. 평면적 관점에서, 마이크로 렌즈들(307)은 광전 변환 영역들(110)과 각각 중첩될 수 있다.
도 6은 본 발명의 실시예들에 따른 이미지 센서를 나타낸 평면도이다. 도 7은 도 6의 A-A'선을 따라 자른 단면도이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 6 및 도 7을 참조하면, 각각의 단위 화소 영역들(PX) 상에 복수 개의 보조 분리 패턴들(170)이 제공될 수 있다. 보조 분리 패턴들(170)은 제1 보조 분리 패턴(170a) 및 제2 보조 분리 패턴(170b)을 포함할 수 있다.
평면적 관점에서, 제2 보조 분리 패턴(170b)은 제2 활성 패턴(ACT2)과 제3 활성 패턴(ACT3) 사이, 및 제2 활성 패턴(ACT2)과 제4 활성 패턴(ACT4) 사이에 제공될 수 있다. 제2 보조 분리 패턴(170b)은 제1 불순물 영역(160)과 제2 불순물 영역(DR)을 전기적으로 분리시킬 수 있다. 즉, 제2 보조 분리 패턴(170b)은 제1 불순물 영역(160)과 리셋 트랜지스터(RX)를 전기적으로 분리시킬 수 있다. 또는, 제2 보조 분리 패턴(170b)은 제1 불순물 영역(160)과 선택 트랜지스터(AX)를 전기적으로 분리시킬 수 있다. 보조 분리 패턴(170)은 이와 같이, 전기적으로 분리가 필요한 위치에 소자 분리 패턴(103) 대신 제공될 수 있다.
도 8a 내지 도 8g는 본 발명의 실시예들에 따른 이미지 센서의 제조 방법을 설명하기 위한 것으로, 도 4의 A-A'선을 따라 자른 단면도들이다. 도 8a 내지 도 8g를 설명하는 데 있어서, 도 4를 함께 참조한다.
도 3 및 도 8a를 참조하면, 서로 대향하는 제1 면(100a) 및 제2 면(100b)을 갖는 제1 기판(100)이 준비될 수 있다. 제1 기판(100)은 화소 어레이 영역(AR), 광학 블랙 영역(OB), 및 패드 영역(PAD)을 포함할 수 있다. 제1 기판(100)은 제1 도전형(예를 들어, p형)의 불순물을 포함할 수 있다. 일 예로, 제1 기판(100)은 제1 도전형 벌크(bulk) 실리콘 기판 상에 제1 도전형 에피택셜층이 형성된 기판일 수 있다. 다른 예로, 제1 기판(100)은 제1 도전형의 웰을 포함하는 벌크 기판일 수 있다.
제1 기판(100)의 제1 면(100a) 상에 제2 트렌치(TR2)를 형성할 수 있다. 제2 트렌치(TR2)를 형성하는 것은 제1 기판(100)의 제1 면(100a) 상에 마스크 패턴(MP)을 형성하는 것, 및 마스크 패턴(MP)을 이용하여 제1 면(100a) 상에 식각 공정을 수행하는 것을 포함할 수 있다.
도 8b를 참조하면, 제1 기판(100)의 제1 면(100a) 상에 제1 트렌치(TR1)가 형성될 수 있다. 제1 트렌치(TR1)를 형성하기에 앞서, 제1 기판(100)의 제1 면(100a) 상에 예비 소자 분리 패턴(103p)이 형성될 수 있다. 예비 소자 분리 패턴(103p)은 제1 기판(100)의 제1 면(100a) 상에 증착 공정을 수행하여 형성될 수 있다. 예비 소자 분리 패턴(103p)은 제2 트렌치(TR2)를 완전히 채울 수 있고, 마스크 패턴(MP)을 덮을 수 있다. 예비 소자 분리 패턴(103p)의 상면은 제1 기판(100)의 제1 면(100a)에 비해 높은 레벨에 형성될 수 있다. 예비 소자 분리 패턴(103p) 상에 제1 마스크(미도시)를 형성하고, 예비 소자 분리 패턴(103p) 및 제1 기판(100)을 이방성 식각하여 제1 트렌치(TR1)를 형성할 수 있다. 제1 트렌치(TR1)의 바닥면(TR1b)은 제1 기판(100)의 제2 면(100b)보다 높은 레벨에 위치할 수 있다. 예비 소자 분리 패턴(103p)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 산화질화물을 포함할 수 있다.
제1 트렌치(TR1)의 형성 후, 제1 트렌치(TR1)의 내측벽을 콘포말하게 덮는 제1 예비 분리 패턴(151p)은 제1 트렌치(TR1)의 내벽 및 예비 소자 분리 패턴(103p)의 상면을 덮을 수 있다. 제1 예비 분리 패턴(151p)은 제1 트렌치(TR1)가 형성된 제1 기판(100) 상에 절연 물질을 증착하여 형성될 수 있다. 제1 예비 분리 패턴(151p)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 산화질화물을 포함할 수 있다.
제2 예비 분리 패턴(153p)이 제1 예비 분리 패턴(151p) 상에 형성될 수 있다. 제2 예비 분리 패턴(153p)은 제1 예비 분리 패턴(151p)이 형성된 제1 기판(100) 상에 증착 공정을 수행하여 형성될 수 있다. 제2 예비 분리 패턴(153p)은 제1 트렌치(TR1)의 내측벽 상의 제1 예비 분리 패턴(151p)을 덮을 수 있고, 예비 소자 분리 패턴(103p)의 상면을 덮을 수 있다. 제2 예비 분리 패턴(153p)은 예를 들어, 폴리 실리콘을 포함할 수 있다.
도 8c를 참조하면, 제1 식각 공정이 수행되어 제2 예비 분리 패턴(153p)의 상부가 제거되어 제2 분리 패턴(153)이 형성될 수 있다. 이에 따라, 제1 예비 분리 패턴(151p)의 일부가 외부로 노출될 수 있다. 상기 제1 식각 공정은 제2 분리 패턴(153)이 예비 소자 분리 패턴(103p)의 하면보다 낮은 레벨에 배치될 때까지 수행될 수 있다.
일 실시예에 따르면, 상기 제1 식각 공정이 수행된 후, 제2 분리 패턴(153) 상에 도핑 공정이 수행될 수 있다. 상기 도핑 공정은 예를 들어, 빔 라인 이온 주임(beam line ion implantation) 공정 또는 플라즈마 도핑 공정(PLAD)일 수 있다. 플라즈마 도핑 공정의 경우, 소스 물질이 기체 상태로 공정 챔버 안에 공급될 수 있다. 상기 소스 물질을 플라즈마 이온화한 후, 제1 기판(100)이 로딩되는 정전척(미도시)에 고전압의 바이어스를 인가하여, 이온화된 소스 물질들이 제2 분리 패턴(153) 속으로 주입될 수 있다. 플라즈마 도핑은 상대적으로 매우 깊은 위치에서도 균일한 도핑을 구현할 수 있으며, 도핑 처리 속도를 향상시킬 수 있다. 빔 라인 이온 주입 공정의 경우, 제1 트렌치(TR1)의 폭이 상대적으로 깊고 좁기 때문에, 제2 분리 패턴(153) 상에 수직 깊이에 따라 균일하게 도핑하는 것이 어려울 수 있다. 이에 따라, 빔 라인 이온 주입 공정에 의해 도핑 공정을 수행하는 경우, 제2 분리 패턴(153)은 불순물 농도가 수직 깊이에 따라 달라질 수 있다. 제2 분리 패턴(153)에 음의 전압이 인가되면, 이미지 센서의 암전류 특성이 개선될 수 있다.
제1 기판(100)의 전면을 덮고 제1 트렌치(TR1)의 상부를 채우는 예비 캐핑 패턴(155p)이 형성될 수 있다. 예비 캐핑 패턴(155p)을 형성하는 것은 제1 기판(100)의 제1 면(100a) 상에 증착 공정을 수행하는 것을 포함할 수 있다. 예비 캐핑 패턴(155p)은 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 산화질화물을 포함할 수 있다.
도 8d를 참조하면, 캐핑 패턴(155) 및 소자 분리 패턴(103)이 형성될 수 있다. 캐핑 패턴(155) 및 소자 분리 패턴(103)을 형성하는 것은 제1 기판(100)의 제1 면(100a) 상에 평탄화 공정을 수행하는 것을 포함할 수 있다. 일 예로, 마스크 패턴(MP)은 평탄화 공정 이후 제거될 수 있다. 이로써, 제1 기판(100)의 제1 면(100a)의 손상이 방지될 수 있다. 도시되지는 않았지만, 평탄화 공정이 완료됨으로써 도 4를 참조하여 설명한 제3 활성 패턴(ACT3) 및 제4 활성 패턴(ACT4)이 형성될 수 있다.
도 8e를 참조하면, 각각의 단위 화소 영역들(PX) 내에 불순물을 도핑하여, 광전 변환 영역들(110)이 각각 형성될 수 있다. 광전 변환 영역들(110)은, 상기 제1 도전형(예를 들어, p형)과 다른 제2 도전형(예를 들어, n형)을 가질 수 있다. 제1 기판(100)의 일부를 제거하는 박막화 공정을 수행하여, 제1 기판(100)의 수직적 두께를 감소시킬 수 있다. 박막화 공정은 제1 기판(100)의 제2 면(100b)을 그라인딩(grinding) 또는 연마(polishing)하는 것, 및 이방성 또는 등방성 식각하는 것을 포함할 수 있다. 제1 기판(100)을 박막화하기 위해 제1 기판(100)의 상하가 반전될 수 있다. 그라인딩(grinding) 또는 연마(polishing) 공정에 의해 제1 기판(100)의 일부가 제거될 수 있으며, 이어서, 이방성 또는 등방성 식각 공정을 수행하여 잔류하는 제1 기판(100)의 표면 결함들이 제거될 수 있다.
제1 기판(100)의 제2 면(100b)에 대한 박막화 공정을 수행함에 따라 제1 분리 패턴(151) 및 제2 분리 패턴(153)의 하면들(151b, 153b)이 노출될 수 있다. 제1 분리 패턴(151) 및 제2 분리 패턴(153)의 하면들(151b, 153b)은 제1 기판(100)의 제2 면(100b)과 실질적으로 동일한 레벨에 위치할 수 있다.
제1 기판(100)의 제1 면(100a) 상에 제7 트렌치(TR7)가 형성될 수 있다. 제7 트렌치(TR7)를 형성하는 것은, 제1 기판(100)의 제1 면(100a) 상에 제2 마스크(미도시)를 형성하는 것, 및 제1 기판(100)을 이방성 식각하여 제7 트렌치(TR7)를 형성하는 것을 포함할 수 있다. 제7 트렌치(TR7) 형성 이후, 보조 분리 패턴(170)이 제7 트렌치(TR7)를 채울 수 있다. 보조 분리 패턴(170)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 산화질화물을 포함할 수 있다.
소자 분리 패턴(103) 및 제1 보조 분리 패턴(170a)에 의해 제1 활성 패턴(ACT1) 및 제2 활성 패턴(ACT2)이 정의될 수 있다. 제1 활성 패턴(ACT1) 및 제2 활성 패턴(ACT2)은 제1 보조 분리 패턴(170a)에 의해 서로 이격될 수 있다. 도시되지는 않았지만, 도 6 및 도 7을 참조하여 설명한 제2 보조 분리 패턴(170b)이 추가적으로 형성될 수도 있다.
단위 화소 영역들(PX) 상의 활성 패턴들 사이에 제공된 소자 분리 패턴(103)의 제1 면(100a)에서의 최소 너비는 제3 너비(W3)일 수 있다. 제1 보조 분리 패턴(170a)의 제1 면(100a)에서의 최소 너비는 제4 너비(W4)일 수 있다. 제3 너비(W3)는 제4 너비(W4)보다 클 수 있다. 일 예로, 제3 너비(W3)는 750 옹스트롬 내지 1000 옹스트롬일 수 있다. 소자 분리 패턴(103)의 하면의 레벨은 제1 레벨(LV1)에 위치할 수 있다. 보조 분리 패턴(170)의 하면의 레벨은 제2 레벨(LV2)에 위치할 수 있다. 제1 레벨(LV1)은 제2 레벨(LV2)과 서로 상이한 레벨에 위치할 수 있다. 일 예로, 제1 레벨(LV1)은 제2 레벨(LV2)보다 낮은 레벨에 위치할 수 있다. 다른 예로, 제1 레벨(LV1)은 제2 레벨(LV2)보다 높은 레벨에 위치할 수 있다.
앞서 설명한 것과 같이, 보조 분리 패턴(170)은 소자 분리 패턴(103)과 상이한 공정으로 형성될 수 있다. 소자 분리 패턴을 기판 상부에 형성하고 불순물을 주입하는 경우, 소자 분리 패턴의 너비 및 불순물 주입 영역의 너비로 인한 설계 상의 제약이 존재할 수 있다. 그러나, 본 발명의 실시예들에 따르면 소자 분리 패턴이 형성되는 위치에 상대적으로 작은 너비를 갖는 보조 분리 패턴이 형성되어 설계의 자유도가 향상될 수 있고, 이미지 센서의 집적도가 증가할 수 있다.
도 8f를 참조하면, 제1 활성 패턴(ACT1) 상에 전송 게이트(TG)가 형성될 수 있다. 전송 게이트(TG)는 제1 보조 분리 패턴(170a)의 일 측에 인접할 수 있다. 전송 게이트(TG)는 제1 기판(100)의 제1 면(100a) 상에 제공되는 제1 부분(TGa) 및 제1 부분(TGa)으로부터 제1 기판(100) 내로 연장되는 제2 부분(TGb)을 포함할 수 있다. 제1 부분(TGa)의 최대 너비는 제2 부분(TGb)의 최대 너비보다 작을 수 있다. 제1 기판(100) 및 전송 게이트(TG) 사이에 게이트 유전막(GI)이 개재될 수 있다. 게이트 유전막(GI)은 제2 부분(TGb)의 측벽 및 하면을 따라 연장될 수 있다. 게이트 스페이서(GS)가 전송 게이트(TG) 상에 형성될 수 있다. 게이트 스페이서(GS)는 제1 부분(TGa)의 상면 및 측벽을 덮을 수 있다. 게이트 스페이서(GS)는 일 예로, 실리콘 질화물, 실리콘 탄화 질화물, 또는 실리콘 산화 질화물을 포함할 수 있다.
도 8g를 참조하면, 제1 기판(100)의 제1 면(100a) 상에 불순물이 주입되어 제1 불순물 영역(160) 및 플로팅 확산 영역(FD)이 각각 형성될 수 있다. 상기 불순물을 주입하는 것은 제3 마스크(미도시)를 이용하여 수행될 수 있다. 구체적으로, 상기 불순물 주입 공정은 제1 기판(100)의 제1 면(100a) 상에 제3 마스크를 형성하는 것, 및 상기 제3 마스크를 이용하여 상기 불순물을 제1 기판(100)의 제1 면(100a) 상에 주입하는 것을 포함할 수 있다. 상기 불순물은 제1 불순물 영역(160) 및 플로팅 확산 영역(FD) 내에서 도펀트로 기능할 수 있다. 제1 불순물 영역(160)은 제1 도전형(예를 들어, p형)의 불순물을 포함할 수 있다. 플로팅 확산 영역(FD)은 제2 도전형(예를 들어, n형)의 불순물을 포함할 수 있다. 소자 분리 패턴(103)은 플로팅 확산 영역(FD) 또는 제1 불순물 영역(160) 중 적어도 어느 하나의 일 측에 인접할 수 있다. 일 예로, 제1 불순물 영역(160) 및 플로팅 확산 영역(FD)은 순차적으로 형성될 수 있다. 플로팅 확산 영역(FD)은 제1 활성 패턴(ACT1) 내에 형성되고, 제1 불순물 영역(160)은 제2 활성 패턴(ACT2) 내에 형성될 수 있다.
도시되지는 않았지만, 제3 활성 패턴 및 제4 활성 패턴 상에 제2 불순물 영역이 형성될 수 있다. 제2 불순물 영역은 일 예로, 제2 도전형(예를 들어, n형)을 가질 수 있다.
결과적으로, 제1 활성 패턴(ACT1) 상에 전송 트랜지스터(TX)가 형성될 수 있다. 도시되지는 않았지만, 제3 활성 패턴 상에 소스 팔로워 트랜지스터 및 선택 트랜지스터가 형성될 수 있으며, 제4 활성 패턴 상에 리셋 트랜지스터 및 듀얼 컨버젼 트랜지스터가 형성될 수 있다.
도 5a를 다시 참조하면, 제1 기판(100)의 제1 면(100a) 상에 제1 배선층(20)이 형성될 수 있다. 구체적으로, 제1 절연층(221) 및 제2 절연층(222)이 제1 기판(100)의 제1 면(100a) 상에 형성될 수 있다. 제1 및 제2 절연층들(221, 222)은 제1 기판(100)의 제1 면(100a) 상에 형성된 전송 트랜지스터(TX), 소스 팔로워 트랜지스터, 리셋 트랜지스터, 듀얼 컨버젼 트랜지스터 및 선택 트랜지스터를 덮도록 형성될 수 있다.
제1 및 제2 절연층들(221, 222)을 관통하는 콘택들(CT)이 형성될 수 있다. 콘택들(CT)은 제1 불순물 영역(160), 게이트 전극들, 및 플로팅 확산 영역(FD) 중 적어도 어느 하나와 접속할 수 있다. 게이트 전극들에 대응되는 콘택들(CT)은 게이트 스페이서(GS)를 관통할 수 있다.
제2 절연층(222)의 상면 상에 제1 배선들(212)이 형성될 수 있다. 제2 절연층(222) 상에 제3 절연층(223)이 형성될 수 있다. 제3 절연층(223)은 제1 배선들(212)의 상면 및 측벽을 덮을 수 있다. 제3 절연층(223)을 관통하는 비아들(215)이 형성될 수 있다. 비아들(215)은 후술할 제2 배선들(213)과 제1 배선들(212)을 전기적으로 연결할 수 있다. 제3 절연층(223) 상에 제2 배선들(213)이 형성될 수 있다. 제3 절연층(223) 상에 제4 절연층(224)이 형성될 수 있다. 제4 절연층(224)은 제2 배선들(213)의 상면 및 측벽을 덮을 수 있다. 제4 절연층(224)을 관통하는 비아들(215)이 형성될 수 있다. 제1 내지 제4 절연층들은 일 예로, 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 산화질화물과 같은 실리콘계 절연물질을 포함할 수 있다. 제1 및 제2 배선들(212, 213), 비아들(215) 및 콘택들(CT)은 금속 물질 일 예로, 구리(Cu)를 포함할 수 있다.
제1 기판(100)의 제2 면(100b) 상에 반사 방지막(132), 제1 절연막(134) 및 제2 절연막(136)이 순차적으로 형성될 수 있다. 단위 화소 영역들(PX) 상에 컬러 필터들(303)이 각각 형성될 수 있다. 컬러 필터들(303) 상에 제3 절연막(305)이 형성될 수 있다. 제3 절연막(305) 상에 마이크로 렌즈들(307)이 단위 화소 영역들(PX)과 중첩되도록 각각 형성될 수 있다.
도 3을 다시 참조하면, 이미지 센서는 회로 칩(2000)을 더 포함할 수 있다. 회로 칩(2000)은 센서 칩(1000) 상에 적층될 수 있다. 회로 칩(2000)은 제2 기판(40) 및 제2 배선층(45)을 포함할 수 있다. 제2 배선층(45)은 제1 배선층(20) 및 제2 기판(40) 사이에 개재될 수 있다.
광학 블랙 영역(OB)에서 제1 기판(100) 상에 제1 연결 구조체(50), 제1 패드 단자(81), 및 벌크 컬러 필터(90)가 제공될 수 있다. 제1 연결 구조체(50)는 제1 차광 패턴(51), 제1 절연 패턴(53), 및 제1 캐핑 패턴(55)을 포함할 수 있다. 제1 차광 패턴(51)이 제1 기판(100)의 제2 면(100b) 상에 제공될 수 있다. 제1 차광 패턴(51)은 제2 면(100b) 상의 제2 절연막(136)을 덮되, 제3 트렌치(TR3) 및 제4 트렌치(TR4)의 내벽을 콘포말하게 덮을 수 있다. 제1 차광 패턴(51)은 광전 변환층(10) 및 제1 배선층(20), 및 제2 배선층(45)을 관통하여 광전 변환층(10) 및 제1 배선층(20)을 전기적으로 연결할 수 있다. 보다 구체적으로, 제1 차광 패턴(51)은 제1 배선층(20) 내의 배선들 및 광전 변환층(10) 내의 화소 분리 패턴(150)과 접촉할 수 있다. 이에 따라, 제1 연결 구조체(50)는 제1 배선층(20) 내의 배선들과 전기적으로 연결될 수 있다. 제1 차광 패턴(51)은 광학 블랙 영역(OB) 내로 입사되는 빛을 차단할 수 있다.
제1 패드 단자(81)가 제3 트렌치(TR3)의 내부에 제공되어 제3 트렌치(TR3)의 나머지 부분을 채울 수 있다. 제1 패드 단자(81)는 금속 물질, 예를 들어, 알루미늄을 포함할 수 있다. 제1 패드 단자(81)는 화소 분리 패턴(150), 보다 구체적으로는 제2 분리 패턴(153)과 연결될 수 있다. 이에 따라, 제1 패드 단자(81)를 통해 화소 분리 패턴(150)에 음의 전압을 인가할 수 있다.
제1 절연 패턴(53)이 제1 차광 패턴(51) 상에 제공되어, 제4 트렌치(TR4)의 나머지 부분을 채울 수 있다. 제1 절연 패턴(53)은 광전 변환층(10) 및 제1 배선층(20)을 관통할 수 있다. 제1 절연 패턴(53) 상에 제1 캐핑 패턴(55)이 제공될 수 있다. 제1 캐핑 패턴(55)이 제1 절연 패턴(53) 상에 제공될 수 있다. 제1 캐핑 패턴(55)은 캐핑 패턴(157)과 동일한 물질을 포함할 수 있다.
벌크 컬러 필터(90)가 제1 패드 단자(81), 제1 차광 패턴(51), 및 제1 캐핑 패턴(55) 상에 제공될 수 있다. 벌크 컬러 필터(90)는 제1 패드 단자(81), 제1 차광 패턴(51), 및 제1 캐핑 패턴(55)을 덮을 수 있다. 제1 보호막(71)이 벌크 컬러 필터(90) 상에 제공되어 벌크 컬러 필터(90)를 덮을 수 있다.
제1 기판(100)의 광학 블랙 영역(OB)에 광전 변환 영역(110') 및 더미 영역(111)이 제공될 수 있다. 상기 광전 변환 영역(110')은 예를 들면, 제1 도전형과 다른 제2 도전형(예를 들어, n형)의 불순물로 도핑될 수 있다. 광전 변환 영역(110')은 도 5a에서 설명한 광전 변환 영역(110)과 유사한 구조를 갖지만, 빛을 받아 전기적 신호를 발생시키는 동작을 수행하지 않을 수 있다. 더미 영역(111)은 불순물로 도핑되지 않는 영역일 수 있다. 광전 변환 영역(110') 및 더미 영역(111)에서 발생된 신호는 이후 공정 노이즈를 제거하는 정보로 사용될 수 있다.
패드 영역(PAD)에서, 제1 기판(100) 상에 제2 연결 구조체(60), 제2 패드 단자(83), 및 제2 보호막(73)이 제공될 수 있다. 제2 연결 구조체(60)는 제2 차광 패턴(61), 제2 절연 패턴(63), 및 제2 캐핑 패턴(65)을 포함할 수 있다.
제2 차광 패턴(61)이 제1 기판(100)의 제2 면(100b) 상에 제공될 수 있다. 보다 구체적으로, 제2 차광 패턴(61)은 제2 면(100b) 상의 제2 절연막(136)을 덮되, 제5 트렌치(TR5) 및 제6 트렌치(TR6)의 내벽을 콘포말하게 덮을 수 있다. 제2 차광 패턴(61)은 광전 변환층(10), 제1 배선층(20) 및 제2 배선층(45)의 일부를 관통할 수 있다. 보다 구체적으로, 제2 차광 패턴(61)은 제2 배선층(45) 내의 배선들(231, 232)과 접촉할 수 있다. 제2 차광 패턴(61)은 금속 물질 예를 들어, 텅스텐(W)을 포함할 수 있다.
제2 패드 단자(83)가 제5 트렌치(TR5)의 내부에 제공될 수 있다. 제2 패드 단자(83)는 제2 차광 패턴(61) 상에 제공되어 제5 트렌치(TR5)의 나머지 부분을 채울 수 있다. 제2 패드 단자(83)는 금속 물질 예를 들어, 알루미늄을 포함할 수 있다. 제2 패드 단자(83)는 이미지 센서 소자와 외부 사이의 전기적 연결 통로 역할을 할 수 있다. 제2 절연 패턴(63)이 제6 트렌치(TR6)의 나머지 부분을 채울 수 있다. 제2 절연 패턴(63)은 광전 변환층(10) 및 제1 배선층(20)을 전부 또는 일부를 관통할 수 있다. 제2 캐핑 패턴(65)이 제2 절연 패턴(63) 상에 제공될 수 있다. 제2 캐핑 패턴(65)은 캐핑 패턴(157)과 동일한 물질을 포함할 수 있다. 제2 보호막(73)이 제2 차광 패턴(61)의 일부 및 제2 캐핑 패턴(65)을 덮을 수 있다.
제2 패드 단자(83)를 통해 인가된 전류는 제2 차광 패턴(61), 제2 배선층(45) 내의 배선들(231, 232), 및 제1 차광 패턴(51)을 통해 화소 분리 패턴(150)으로 흐를 수 있다. 광전 변환 영역들(110, 110') 및 더미 영역(111)으로부터 발생한 전기적 신호는 제1 배선층(20)의 배선들, 제2 배선층(45) 내의 배선들(231, 232), 제2 차광 패턴(61), 및 제2 패드 단자(83)를 통해 외부로 전송될 수 있다.
도 9a는 본 발명의 실시예들에 따른 이미지 센서를 설명하기 위한 것으로, 도 4의 A-A'선을 따라 자른 단면도이다. 도 9b는 도 9a의 N' 영역을 확대 도시한 단면도이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다. 도 9a 및 도 9b의 설명에 있어서, 도 4를 함께 참조한다.
도 9a 및 도 9b를 참조하면, 제1 보조 분리 패턴(170a)은 제1 절연층(221)을 관통하여 제1 기판(100) 내로 연장될 수 있다. 제1 보조 분리 패턴(170a)은 게이트 스페이서(GS)와 인접할 수 있다. 제1 보조 분리 패턴(170a)의 상면은 게이트 스페이서(GS)의 상면과 실질적으로 공면을 이룰 수 있다. 제1 보조 분리 패턴(170a)의 상면은 제1 절연층(221)의 상면과 실질적으로 공면을 이룰 수 있다.
소자 분리 패턴(103)의 하면은 제1 레벨(LV1)에 위치할 수 있다. 보조 분리 패턴(170)의 하면은 제2 레벨(LV2)에 위치할 수 있다. 제1 레벨(LV1) 및 제2 레벨(LV2)은 상이한 레벨에 위치할 수 있다. 일 예로, 제1 레벨(LV1)은 제2 레벨(LV2)보다 더 낮은 레벨에 위치할 수 있다. 다른 예로, 제1 레벨(LV1)은 제2 레벨(LV2)보다 더 높은 레벨에 위치할 수 있다.
단위 화소 영역들(PX) 상의 활성 패턴들 사이에 제공된 소자 분리 패턴(103)의 제1 면(100a)에서의 최소 너비는 제3 너비(W3)일 수 있다. 제1 보조 분리 패턴(170a)의 상면에서의 최소 너비는 제4 너비(W4)일 수 있다. 일 예로, 제3 너비(W3)는 제4 너비(W4)보다 클 수 있다. 제1 보조 분리 패턴(170a)의 제1 면(100a)에서의 최소 너비는 제4 너비(W4)보다 작을 수 있다.
도 10a 내지 도 10c는 본 발명의 실시예들에 따른 이미지 센서의 제조방법을 설명하기 위한 것으로, 도 4의 A-A'선을 따라 자른 단면도들이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 10a를 참조하면, 도 8d를 참조하여 설명한 공정 이후, 각각의 단위 화소 영역들(PX) 내에 불순물을 도핑하여, 광전 변환 영역들(110)이 형성될 수 있다. 광전 변환 영역들(110)은, 상기 제1 도전형(예를 들어, p형)과 다른 제2 도전형(예를 들어, n형)을 가질 수 있다. 제1 기판(100)의 일부를 제거하는 박막화 공정을 수행하여, 제1 기판(100)의 수직적 두께를 감소시킬 수 있다. 박막화 공정은 제1 기판(100)의 제2 면(100b)을 그라인딩(grinding) 또는 연마(polishing)하는 것, 및 이방성 또는 등방성 식각하는 것을 포함할 수 있다. 제1 기판(100)을 박막화하기 위해 제1 기판(100)의 상하가 반전될 수 있다. 그라인딩(grinding) 또는 연마(polishing) 공정에 의해 제1 기판(100)의 일부가 제거될 수 있으며, 이어서, 이방성 또는 등방성 식각 공정을 수행하여 잔류하는 제1 기판(100)의 표면 결함들이 제거될 수 있다.
제1 기판(100)의 제2 면(100b)에 대한 박막화 공정을 수행함에 따라 제1 분리 패턴(151) 및 제2 분리 패턴(153)의 하면들(151b, 153b)이 노출될 수 있다. 제1 분리 패턴(151) 및 제2 분리 패턴(153)의 하면들(151b, 153b)은 제1 기판(100)의 제2 면(100b)과 실질적으로 동일한 레벨에 위치할 수 있다.
제1 기판(100)의 제1 면(100a) 상에 불순물이 주입되어 제1 불순물 영역(160) 및 플로팅 확산 영역(FD)이 각각 형성될 수 있다. 상기 불순물을 주입하는 것은 제2 마스크(미도시)를 이용하여 수행될 수 있다. 구체적으로, 상기 불순물 주입 공정은 제1 기판(100)의 제1 면(100a) 상에 제2 마스크를 형성하는 것, 및 상기 제2 마스크를 이용하여 상기 불순물을 제1 기판(100)의 제1 면(100a) 상에 주입하는 것을 포함할 수 있다. 상기 불순물은 제1 불순물 영역(160) 및 플로팅 확산 영역(FD) 내에서 도펀트로 기능할 수 있다. 제1 불순물 영역(160)은 제1 도전형(예를 들어, p형)의 불순물을 포함할 수 있다. 플로팅 확산 영역(FD)은 제2 도전형(예를 들어, n형)의 불순물을 포함할 수 있다. 소자 분리 패턴(103)은 플로팅 확산 영역(FD) 또는 제1 불순물 영역(160) 중 적어도 어느 하나의 일 측에 인접할 수 있다. 일 예로, 제1 불순물 영역(160) 및 플로팅 확산 영역(FD)은 서로 다른 공정을 통하여 순차적으로 형성될 수 있다. 다시 말하면, 제1 불순물 영역(160) 및 플로팅 확산 영역(FD)은 동시에 형성되지 않을 수 있다.
도 10b를 참조하면, 전송 게이트(TG)가 제1 기판(100) 상에 형성될 수 있다. 보다 구체적으로, 전송 게이트(TG)는 제1 기판(100)의 제1 면(100a) 상에 형성되는 제1 부분(TGa) 및 제1 부분(TGa)으로부터 제1 기판(100) 내로 연장되는 제2 부분(TGb)을 포함할 수 있다. 전송 게이트(TG)는 플로팅 확산 영역(FD)의 일 측에 인접하도록 형성될 수 있다. 게이트 스페이서(GS)가 전송 게이트(TG) 상에 형성될 수 있다. 게이트 스페이서(GS)는 전송 게이트(TG)의 상면 및 측벽을 덮을 수 있다.
제1 기판(100)의 제1 면(100a) 상에 제1 절연층(221)이 형성될 수 있다. 제1 절연층(221)은 제1 기판(100)의 제1 면(100a), 게이트 스페이서(GS)의 상면 및 측벽을 덮을 수 있다. 제1 절연층(221)의 상면은 게이트 스페이서(GS)의 상면보다 더 높은 레벨에 위치할 수 있다.
도 10c를 참조하면, 제1 절연층(221)을 관통하여 제1 기판(100) 내부로 연장되는 제1 보조 분리 패턴(170a)이 형성될 수 있다. 제1 보조 분리 패턴(170a)은 자기 정렬적으로 형성될 수 있다. 즉, 제1 보조 분리 패턴(170a)은 전송 게이트(TG)를 이용하여 자기 정렬적으로 형성될 수 있다. 이에 따라, 제1 보조 분리 패턴(170a)의 정렬 불량(misalign)을 방지할 수 있다. 제1 보조 분리 패턴(170a)을 형성하는 것은 제1 절연층(221) 및 제1 기판(100)의 상부를 식각하여 제7 트렌치(TR7)를 형성하는 것, 및 상기 제7 트렌치(TR7)에 실리콘계 절연 물질을 채우는 것을 포함할 수 있다. 제1 보조 분리 패턴(170a)은 게이트 스페이서(GS)의 일 측에 인접할 수 있다. 제1 보조 분리 패턴(170a)은 제1 불순물 영역(160) 및 전송 게이트(TG) 사이에 형성될 수 있다.
제1 보조 분리 패턴(170a)을 형성한 후, 제1 절연층(221)에 대해 평탄화 공정이 수행될 수 있다. 상기 평탄화 공정은 게이트 스페이서(GS)의 상면이 노출될 때까지 수행될 수 있다.
이후, 도 5a를 참조하여 설명한 공정과 실질적으로 동일한 공정이 수행될 수 있다. 결과적으로, 도 9a 및 도 9b를 참조하여 설명한 이미지 센서가 제조될 수 있다.
설명한 것과 같이, 보조 분리 패턴(170)은 소자 분리 패턴(103)과 상이한 공정으로 형성될 수 있다. 다시 말하면, 보조 분리 패턴(170)은 불순물 주입 공정 이후 형성될 수 있다. 소자 분리 패턴을 기판 상부에 형성하고 불순물을 주입하는 경우, 소자 분리 패턴의 너비 및 불순물 주입 영역의 너비로 인한 설계 상의 제약이 존재할 수 있다. 그러나, 본 발명의 실시예들에 따르면 불순물 주입 공정 이후, 소자 분리 패턴이 형성되는 위치에 상대적으로 작은 너비를 갖는 보조 분리 패턴이 형성될 수 있다. 즉, 소자 분리 패턴이 형성되지 않은 기판 상부에 불순물 주입 공정이 수행되므로 설계의 자유도가 향상될 수 있고, 이미지 센서의 집적도가 증가할 수 있다.
도 11a는 본 발명의 실시예들에 따른 이미지 센서를 설명하기 위한 것으로, 도 4의 A-A'선을 따라 자른 단면도이다. 도 11b는 도 11a의 N'' 영역을 확대 도시한 단면도이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다. 도 11a 및 도 11b의 설명에 있어서, 도 4를 함께 참조한다.
도 11a 및 도 11b를 참조하면, 게이트 스페이서(GS)가 전송 게이트(TG) 상에 제공될 수 있다. 게이트 스페이서(GS)는 전송 게이트(TG)로부터 제1 불순물 영역(160)을 향해 제2 방향(D2)으로 연장될 수 있다. 일 예로, 게이트 스페이서(GS)는 제1 불순물 영역(160)과 수직적으로 중첩되지 않을 수 있다. 다른 예로, 게이트 스페이서(GS)의 일부는 제1 불순물 영역(160)과 수직적으로 중첩될 수 있다.
제1 보조 분리 패턴(170a)은 게이트 스페이서(GS)를 관통하여 제1 기판(100) 내로 연장될 수 있다. 보다 구체적으로, 제1 보조 분리 패턴(170a)은 제1 불순물 영역(160)과 전송 게이트(TG) 사이의 게이트 스페이서(GS)를 관통할 수 있다. 즉, 제1 보조 분리 패턴(170a)은 제1 불순물 영역(160)과 전송 게이트(TG) 사이에 제공될 수 있다. 제1 보조 분리 패턴(170a)은 게이트 스페이서(GS) 내에 제공될 수 있다. 제1 보조 분리 패턴(170a)의 상면은 게이트 스페이서(GS)의 상면과 실질적으로 공면을 이룰 수 있다. 제1 보조 분리 패턴(170a)의 상면은 제1 절연층(221)의 상면과 실질적으로 공면을 이룰 수 있다.
소자 분리 패턴(103)의 하면은 제1 레벨(LV1)에 위치할 수 있다. 보조 분리 패턴(170)의 하면은 제2 레벨(LV2)에 위치할 수 있다. 제1 레벨(LV1) 및 제2 레벨(LV2)은 상이한 레벨에 위치할 수 있다. 일 예로, 제1 레벨(LV1)은 제2 레벨(LV2)보다 더 낮은 레벨에 위치할 수 있다. 다른 예로, 제1 레벨(LV1)은 제2 레벨(LV2)보다 더 높은 레벨에 위치할 수 있다.
단위 화소 영역들(PX) 상의 활성 패턴들 사이에 제공된 소자 분리 패턴(103)의 제1 면(100a)에서의 최소 너비는 제3 너비(W3)일 수 있다. 제1 보조 분리 패턴(170a)의 상면에서의 최소 너비는 제4 너비(W4)일 수 있다. 일 예로, 제3 너비(W3)는 제4 너비(W4)보다 클 수 있다. 제1 보조 분리 패턴(170a)의 제1 면(100a)에서의 최소 너비는 제4 너비(W4)보다 작을 수 있다.
도 12a 및 도 12b는 본 발명의 실시예들에 따른 이미지 센서의 제조방법을 설명하기 위한 것으로, 도 4의 A-A'선을 따라 자른 단면도들이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 12a를 참조하면, 도 10a를 참조하여 설명한 공정 이후, 제1 기판(100)의 제1 면(100a) 상에 전송 게이트(TG)가 형성될 수 있다. 보다 구체적으로, 전송 게이트(TG)는 제1 기판(100)의 제1 면(100a) 상에 형성되는 제1 부분(TGa) 및 제1 부분(TGa)으로부터 제1 기판(100) 내로 연장되는 제2 부분(TGb)을 포함할 수 있다. 전송 게이트(TG)는 플로팅 확산 영역(FD)의 일 측에 인접하도록 형성될 수 있다.
전송 게이트(TG) 및 제1 불순물 영역(160) 사이에 더미 게이트(DG)가 형성될 수 있다. 더미 게이트(DG)는 제1 기판(100)의 제1 면(100a) 상에 형성될 수 있다. 더미 게이트(DG)의 너비는 제1 부분(TGa)의 너비보다 더 작게 형성될 수 있다.
게이트 스페이서(GS)가 전송 게이트(TG) 및 더미 게이트(DG) 상에 형성될 수 있다. 게이트 스페이서(GS)는 전송 게이트(TG)의 상면 및 측벽, 그리고 더미 게이트(DG)의 상면 및 측벽을 덮을 수 있다.
제1 기판(100)의 제1 면(100a) 상에 제1 절연층(221)이 형성될 수 있다. 제1 절연층(221)은 제1 기판(100)의 제1 면(100a), 게이트 스페이서(GS)의 상면 및 측벽을 덮을 수 있다. 제1 절연층(221)의 상면은 게이트 스페이서(GS)의 상면보다 더 높은 레벨에 위치할 수 있다.
도 12b를 참조하면, 제1 절연층(221) 및 게이트 스페이서(GS)를 관통하여 제1 기판(100) 내부로 연장되는 제1 보조 분리 패턴(170a)이 형성될 수 있다. 제1 보조 분리 패턴(170a)을 형성하는 것은 제1 절연층(221), 더미 게이트(DG) 및 제1 기판(100)의 상부를 식각하여 제7 트렌치(TR7)를 형성하는 것, 및 상기 제7 트렌치(TR7)에 실리콘계 절연 물질을 채우는 것을 포함할 수 있다. 다시 말하면, 더미 게이트(DG)의 식각 선택비를 이용하여 더미 게이트(DG)를 선택적으로 식각함으로써 제7 트렌치(TR7)를 형성할 수 있다. 이에 따라, 제1 보조 분리 패턴(170a)의 정렬 불량을 방지하고, 보다 작은 너비를 갖는 제1 보조 분리 패턴(170a)을 형성하는 것이 가능하다. 제1 보조 분리 패턴(170a)은 게이트 스페이서(GS) 내에 형성될 수 있다. 제1 보조 분리 패턴(170a)은 제1 불순물 영역(160) 및 전송 게이트(TG) 사이에 형성될 수 있다.
제1 보조 분리 패턴(170a)을 형성한 후, 제1 절연층(221)에 대해 평탄화 공정이 수행될 수 있다. 상기 평탄화 공정은 게이트 스페이서(GS)의 상면이 노출될 때까지 수행될 수 있다.
이후, 도 5a를 참조하여 설명한 공정과 실질적으로 동일한 공정이 수행될 수 있다. 결과적으로, 도 11a 및 도 11b를 참조하여 설명한 이미지 센서가 제조될 수 있다.
도 13a 내지 도 13c는 본 발명의 실시예들에 따른 이미지 센서를 나타낸 단면도들이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 13a를 참조하면, 화소 분리 패턴(150)이 제1 트렌치(TR1) 내에 제공될 수 있다. 제1 트렌치(TR1)는 제1 기판(100)의 제2 면(100b)으로부터 리세스될 수 있다. 화소 분리 패턴(150)의 하면에서의 너비(W2)는 화소 분리 패턴(150)의 상면에서의 너비(W1)보다 클 수 있다. 화소 분리 패턴(150)의 하면은 제2 면(100b)과 실질적으로 공면을 이룰 수 있다. 화소 분리 패턴(150)은 제1 기판(100)의 제2 면(100b)을 관통할 수 있다. 화소 분리 패턴(150)의 상면은 제1 기판(100) 내에 배치될 수 있다. 따라서, 화소 분리 패턴(150)은 제1 기판(100)의 제1 면(100a)과 수직적으로 이격될 수 있다. 화소 분리 패턴(150)은 도 5a를 참조하여 설명한 것과 달리, 제2 분리 패턴(153)을 포함하지 않을 수 있다. 화소 분리 패턴(150)은 결정질 반도체 물질, 예를 들어, 폴리 실리콘을 포함하지 않을 수 있다.
도핑 영역(120)이 제1 기판(100)의 제1 면(100a) 및 화소 분리 패턴(150) 사이에 개재될 수 있다. 도핑 영역(120)은 제1 도전형(예를 들어, p형)을 가질 수 있다. 도핑 영역(120)은 화소 분리 패턴(150)의 상면을 둘러쌀 수 있다.
본 실시예에 따른 이미지 센서는 앞서 설명한 예들과 실질적으로 동일한 방법에 의해 형성될 수 있다. 예를 들어, 이미지 센서는 도 8a 내지 도 8g를 참조하여 설명한 바와 실질적으로 동일한 방법에 의해 형성될 수 있다. 다만, 제1 도전형의 불순물이 제1 기판(100)의 제1 면(100a) 상에 더 주입되어, 도핑 영역(120)을 형성할 수 있다. 화소 분리 패턴(150)의 형성은 도 8e를 참조하여 설명한 박형화 공정 후, 수행될 수 있다. 화소 분리 패턴(150)을 형성하는 것은 제1 기판(100)의 제2 면(100b)에 대해 제1 트렌치(TR1)를 형성하는 것, 및 제1 트렌치(TR1) 내에 절연 물질을 채우는 것을 포함할 수 있다.
도 13b를 참조하면, 화소 분리 패턴(150)이 제1 트렌치(TR1) 내에 제공될 수 있다. 제1 트렌치(TR1)는 제1 기판(100)의 제2 면(100b)으로부터 리세스될 수 있다. 화소 분리 패턴(150)의 하면에서의 너비(W2)는 화소 분리 패턴(150)의 상면에서의 너비(W1)보다 클 수 있다.
소자 분리 패턴(103)이 제1 기판(100)의 제1 면(100a) 및 화소 분리 패턴(150) 사이에 제공될 수 있다. 즉, 도 13a를 참조하여 설명한 도핑 영역(120) 대신 소자 분리 패턴(103)이 제공될 수 있다. 소자 분리 패턴(103) 및 화소 분리 패턴(150)은 수직적으로 이격될 수 있다. 즉, 제1 기판(100)이 소자 분리 패턴(103) 및 화소 분리 패턴(150) 사이로 연장될 수 있다.
도 13c를 참조하면, 소자 분리 패턴(103)은 화소 분리 패턴(150)과 연결될 수 있다. 소자 분리 패턴(103)은 제1 기판(100)의 제1 면(100a) 및 화소 분리 패턴(150) 사이에 개재될 수 있다.
도 14는 본 발명의 실시예들에 따른 이미지 센서를 나타낸 단면도이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 14를 참조하면, 제1 기판(100)의 제1 면(100a) 상에 전송 게이트(TG)가 제공될 수 있다. 제1 기판(100)의 상부에 제1 소자 분리 패턴(103) 및 제2 소자 분리 패턴(105)이 제공될 수 있다. 제1 및 제2 소자 분리 패턴들(103, 105)은 제1 기판(100)의 제1 면(100a)에 인접할 수 있다. 제1 기판(100)의 상부에 제1 플로팅 확산 영역(FD1) 및 제2 플로팅 확산 영역(FD2)이 제공될 수 있다. 제1 및 제2 플로팅 확산 영역들(FD1, FD2)은 제1 활성 패턴 내에 제공될 수 있다. 제2 플로팅 확산 영역(FD2)은 제2 소자 분리 패턴(105)에 의해 제1 플로팅 확산 영역(FD1)과 서로 이격될 수 있다.
제1 기판(100)의 제2 면(100b) 상에는 제1 절연막(134)이 제공될 수 있다. 제1 절연막(134) 상에는 각각의 단위 화소 영역들(PX) 별로 컬러 필터들(303a, 303c)이 배치될 수 있다. 컬러 필터들(303a, 303c) 사이에서 제1 절연막(134) 상에 차광 패턴(133a)이 배치될 수 있다. 컬러 필터들(303a, 303c)의 측면, 하부면, 그리고 차광 패턴(133a)의 하부면은 제2 절연막(136)에 의해 덮일 수 있다. 컬러 필터들(303a, 303c) 사이의 공간은 저굴절 패턴(133b)으로 채워질 수 있다.
제2 절연막(136)과 저굴절 패턴(133b) 상에 제3 절연막(138)이 제공될 수 있다. 제3 절연막(138) 상에 단위 화소 영역들(PX) 별로 화소 전극(142)이 제공될 수 있다. 화소 전극들(142) 사이에는 절연 패턴(148)이 개재될 수 있다. 절연 패턴(148)은 일 예로, 실리콘 산화막 또는 실리콘 질화막을 포함할 수 있다. 화소 전극들(142) 상에는 제1 광전 변환층(110b)이 제공될 수 있다. 제1 광전 변환층(110b) 상에는 공통 전극(144)이 제공될 수 있다. 공통 전극(144) 상에는 패시베이션막(139)이 제공될 수 있다. 패시베이션막(139) 상에는 마이크로 렌즈들(307)이 제공될 수 있다.
화소 전극(142)과 공통 전극(144)은 ITO(indium tin oxide), IZO(indium zinc oxide), ZnO(zinc oxide), 및/또는 유기 투명 도전 물질을 포함할 수 있다. 제1 광전 변환층(110b)은 예를 들어, 유기 광전 변환층일 수 있다. 제1 광전 변환층(110b)은 p형 유기 반도체 물질 및 n형 유기 반도체 물질을 포함할 수 있고, p형 유기 반도체 물질과 n형 유기 반도체 물질은 p-n 접합을 형성할 수 있다. 또는, 제1 광전 변환층(110b)은 양자점(quantum dot) 또는 칼코게나이드(chalcogenide)를 포함할 수 있다.
화소 전극(142)은 비아 플러그(146)에 의해 화소 분리 패턴(150)과 전기적으로 연결될 수 있다. 보다 구체적으로, 화소 전극(142)은 화소 분리 패턴(150)의 제2 분리 패턴(153)과 전기적으로 연결될 수 있다. 비아 플러그(146)는 제3 절연막(138), 저굴절 패턴(133b), 제1 절연막(136), 차광 패턴(133a) 및 제1 절연막(134)을 관통하여 화소 분리 패턴(150)과 접할 수 있다. 비아 플러그(146)의 측벽은 비아 절연막(147)으로 덮일 수 있다. 화소 분리 패턴(150)은 제1 배선(212) 및 콘택들(CTa, CTb)에 의해 제2 플로팅 확산 영역(FD2)과 전기적으로 연결될 수 있다. 제1 콘택들(CTa)은 제1 불순물 영역(160), 전송 게이트(TG), 및 제1 및 제2 플로팅 확산 영역들(FD1, FD2) 중 적어도 어느 하나와 접속할 수 있다. 제2 콘택(CTb)은 제2 분리 패턴(155)과 접속할 수 있다. 제2 콘택(CTb)의 하면은 제1 콘택들(CTa)의 하면들보다 더 낮은 레벨에 위치할 수 있다.
도 15는 본 발명의 실시예들에 따른 이미지 센서의 회로도이다. 도 16은 본 발명의 실시예들에 따른 이미지 센서를 나타낸 것으로, 도 2의 M 영역을 확대 도시한 평면도이다. 도 17은 본 발명의 실시예들에 따른 이미지 센서를 설명하기 위한 것으로, 도 16의 A-A'선을 따라 자른 단면도이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 15 및 도 16을 참조하면, 앞서 설명한 실시예들과 달리 듀얼 컨버젼 트랜지스터(DCX)는 생략될 수 있다. 즉, 플로팅 확산 영역(FD)은 리셋 트랜지스터(RX)의 소스로 기능할 수 있다.
도 15 내지 도 17을 참조하면, 각각의 단위 화소 영역들(PX)은 보조 분리 패턴들(170)을 포함할 수 있다. 보조 분리 패턴들(170)은 제1 보조 분리 패턴(170a) 및 제3 보조 분리 패턴(170c)을 포함할 수 있다. 각각의 단위 화소 영역들(PX)은, 소자 분리 패턴(103) 및 제1 보조 분리 패턴(170a)에 의해 정의되는 제1 활성 패턴(ACT1) 및 제2 활성 패턴(ACT2)을 포함할 수 있다. 각각의 단위 화소 영역들(PX)은 제3 활성 패턴(ACT3) 및 제4 활성 패턴(ACT4), 또는 제5 활성 패턴(ACT5)을 포함할 수 있다. 제3 활성 패턴(ACT3) 및 제4 활성 패턴(ACT4)은 소자 분리 패턴(103) 및 제3 보조 분리 패턴(170c)에 의해 정의될 수 있다. 제5 활성 패턴(ACT5)은 소자 분리 패턴(103)에 의해 정의될 수 있다. 도시되지는 않았지만, 도 4를 참조하여 설명한 제2 보조 분리 패턴(170b)이 추가적으로 제공될 수 있다. 평면적 관점에서, 제2 보조 분리 패턴(170b)은 제2 활성 패턴(ACT2)과 제3 활성 패턴(ACT3) 사이, 및 제2 활성 패턴(ACT2)과 제5 활성 패턴(ACT5) 사이에 제공될 수 있다.
도 15를 참조하여 설명한 전송 트랜지스터(TX), 소스 팔로워 트랜지스터(SX), 리셋 트랜지스터(RX) 및 선택 트랜지스터(AX)가 제1 기판(100)의 제1 면(100a) 상에 제공될 수 있다. 전송 트랜지스터(TX)가 단위 화소 영역들(PX) 각각의 제1 활성 패턴(ACT1) 상에 제공될 수 있다.
선택 트랜지스터(AX)가 단위 화소 영역들(PX)의 제3 활성 패턴들(ACT3) 상에 제공될 수 있다. 리셋 트랜지스터(RX)가 단위 화소 영역들(PX)의 제4 활성 패턴들(ACT4) 상에 제공될 수 있다. 선택 트랜지스터(AX)는 제3 활성 패턴(ACT3) 상의 선택 게이트(SEL)를 포함할 수 있고, 리셋 트랜지스터(RX)는 제4 활성 패턴(ACT4) 상의 리셋 게이트(RG)를 포함할 수 있다. 단위 화소 영역들(PX)의 제5 활성 패턴들(ACT5) 상에 소스 팔로워 트랜지스터(SX)가 제공될 수 있다. 소스 팔로워 트랜지스터(SX)는 제5 활성 패턴(ACT5) 상의 소스 팔로워 게이트(SF)를 포함할 수 있다.
도 17을 참조하면, 선택 게이트(SEL) 및 리셋 게이트(RG) 각각의 상면 및 측벽 상에 게이트 스페이서(GS)가 제공될 수 있다. 선택 게이트(SEL) 및 리셋 게이트(RG) 각각의 양 측에 제2 불순물 영역(DR)이 제공될 수 있다. 제2 불순물 영역(DR)은 제2 도전형(예를 들어, n형)을 가질 수 있다.
평면적 관점에서, 선택 게이트(SEL) 및 리셋 게이트(RG) 사이에 제3 보조 분리 패턴(170c)이 제공될 수 있다. 선택 게이트(SEL) 및 리셋 게이트(RG) 사이의 제3 보조 분리 패턴(170c)은 제3 및 제4 활성 패턴들(ACT3, ACT4)을 정의할 수 있다. 제3 보조 분리 패턴(170c)은 제1 방향(D1)으로 연장될 수 있다. 제3 및 제4 활성 패턴들(ACT3, ACT4)은 제3 보조 분리 패턴(170c)에 의해 서로 이격될 수 있다. 제3 보조 분리 패턴(170c)의 일 측은 제2 불순물 영역(DR)과 인접할 수 있다. 제3 보조 분리 패턴(170c)의 하면은 소자 분리 패턴(103)의 하면과 상이한 레벨에 위치할 수 있다. 일 예로, 제3 보조 분리 패턴(170c)의 하면은 소자 분리 패턴(103)의 하면보다 높은 레벨에 위치할 수 있다.
도시되지는 않았지만 다른 예로, 제3 보조 분리 패턴(170c)은 도 9a 및 도 9b를 참조하여 설명한 것과 같이 게이트 스페이서(GS)의 일 측에 인접할 수 있다. 제3 보조 분리 패턴(170c)은 제1 절연층(221)을 관통하여 제1 기판(100) 내로 연장될 수 있다. 도시되지는 않았지만 또 다른 예로, 제3 보조 분리 패턴(170c)은 도 11a 및 도 11b를 참조하여 설명한 것과 같이, 선택 게이트(SEL) 및 리셋 게이트(RG) 사이의 더미 게이트 스페이서(미도시)를 관통할 수 있다. 더미 게이트 스페이서는 선택 게이트(SEL) 및 리셋 게이트(RG) 사이에서 제1 면(100a) 상에 추가적으로 제공될 수 있다. 제3 보조 분리 패턴(170c)은 선택 게이트(SEL) 및 리셋 게이트(RG) 사이의 더미 게이트 스페이서를 관통하여 제1 기판(100) 내로 연장될 수 있다. 더미 게이트 스페이서의 상면과 제3 보조 분리 패턴(170c)의 상면은 실질적으로 공면을 이룰 수 있다. 제3 보조 분리 패턴(170c)의 상면은 제1 절연층(221)의 상면과 실질적으로 공면을 이룰 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야의 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 서로 대향하는 제1 면 및 제2 면을 갖는 기판, 상기 기판은 상기 제1 면에 인접하는 소자 분리 패턴, 및 상기 제2 면에 인접하는 광전 변환 영역들을 각각 포함하는 단위 화소 영역들을 포함하고;
    상기 기판 내에 제공되어 상기 단위 화소 영역들을 정의하는 화소 분리 패턴, 상기 화소 분리 패턴은 상기 소자 분리 패턴을 관통하고;
    상기 단위 화소 영역들 상에 각각 제공되는 불순물 영역, 상기 불순물 영역은 상기 소자 분리 패턴의 일 측에 인접하고;
    상기 제1 면 상에 제공되는 게이트 전극; 및
    상기 게이트 전극 및 상기 불순물 영역 사이에 제공되는 보조 분리 패턴을 포함하되,
    상기 보조 분리 패턴의 하면은 상기 소자 분리 패턴의 하면과 상이한 레벨에 위치하는 이미지 센서.
  2. 제1항에 있어서,
    상기 보조 분리 패턴은 상기 소자 분리 패턴보다 높은 밀도를 갖는 이미지 센서.
  3. 제1항에 있어서,
    상기 게이트 전극의 일 측에 인접하며 상기 단위 화소 영역들 상에 각각 제공되는 플로팅 확산 영역을 더 포함하고,
    상기 불순물 영역과 상기 플로팅 확산 영역은 제1 방향으로 서로 이격되며,
    평면적 관점에서 상기 보조 분리 패턴은 상기 불순물 영역과 상기 플로팅 확산 영역 사이에 제공되어 상기 제1 방향에 교차하는 제2 방향으로 연장되는 이미지 센서.
  4. 제3항에 있어서,
    상기 단위 화소 영역들은 각각 상기 기판의 상부에 제공되어 상기 제2 방향으로 서로 이격된 제1 활성 패턴 및 제2 활성 패턴을 포함하고,
    상기 제1 및 제2 활성 패턴들 사이의 상기 소자 분리 패턴의 상기 제1 면에서의 최소 너비는 상기 보조 분리 패턴의 상기 제1 면에서의 최소 너비보다 큰 이미지 센서.
  5. 제4항에 있어서,
    상기 보조 분리 패턴의 상기 제1 면에서의 최소 너비는 120 옹스트롬 내지 600 옹스트롬인 이미지 센서.
  6. 제1항에 있어서,
    상기 기판의 상기 제1 면 상에 제공되는 절연층; 및
    상기 게이트 전극 상에 제공되는 게이트 스페이서를 더 포함하되,
    상기 게이트 전극은 상기 절연층을 관통하는 제1 부분; 및
    상기 제1 부분으로부터 상기 기판 내로 연장되는 제2 부분을 포함하며,
    상기 게이트 스페이서는 상기 제1 부분의 상면 및 측벽 상에 제공되는 이미지 센서.
  7. 제6항에 있어서,
    상기 보조 분리 패턴은 상기 절연층을 관통하며 상기 게이트 스페이서와 인접한 이미지 센서.
  8. 제6항에 있어서,
    상기 보조 분리 패턴은 상기 게이트 스페이서를 관통하는 이미지 센서.
  9. 제6항에 있어서,
    상기 보조 분리 패턴의 상면은 상기 게이트 스페이서의 상면과 실질적으로 공면을 이루는 이미지 센서.
  10. 제1항에 있어서,
    상기 화소 분리 패턴의 하면은 상기 제2 면과 실질적으로 공면을 이루고, 상기 화소 분리 패턴의 상면에서의 너비는 상기 화소 분리 패턴의 하면에서의 너비보다 작은 이미지 센서.

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