KR20230131055A - 이미지 센서 - Google Patents

이미지 센서 Download PDF

Info

Publication number
KR20230131055A
KR20230131055A KR1020220053099A KR20220053099A KR20230131055A KR 20230131055 A KR20230131055 A KR 20230131055A KR 1020220053099 A KR1020220053099 A KR 1020220053099A KR 20220053099 A KR20220053099 A KR 20220053099A KR 20230131055 A KR20230131055 A KR 20230131055A
Authority
KR
South Korea
Prior art keywords
substrate
pattern
contact
insulating layer
bonding pad
Prior art date
Application number
KR1020220053099A
Other languages
English (en)
Inventor
김일중
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to US18/103,894 priority Critical patent/US20230282667A1/en
Priority to CN202310151514.6A priority patent/CN116705809A/zh
Priority to JP2023030876A priority patent/JP2023129340A/ja
Publication of KR20230131055A publication Critical patent/KR20230131055A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14634—Assemblies, i.e. Hybrid structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14609—Pixel-elements with integrated switching, control, storage or amplification elements
    • H01L27/14612—Pixel-elements with integrated switching, control, storage or amplification elements involving a transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14636—Interconnect structures

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Electromagnetism (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Solid State Image Pick-Up Elements (AREA)

Abstract

본 발명의 개념에 따른 이미지 센서는, 단위 화소 영역들을 포함하며 서로 반대되는 제1 면 및 제2 면을 포함하는 제1 기판; 상기 제1 기판의 상기 제1 면 아래에 배치되는 제2 기판; 상기 제2 기판의 아래에 배치되는 제3 기판; 상기 제2 기판과 상기 제3 기판 사이에 배치되는 하부 절연층; 상기 하부 절연층 내에 배치되는 하부 배선; 상기 제1 기판과 상기 제2 기판 사이의 중간 절연층; 상기 중간 절연층 내에 배치되는 제1 본딩 패드; 상기 제2 기판을 관통하여 상기 하부 배선과 상기 제1 본딩 패드를 전기적으로 연결하는 연결 콘택; 및 상기 중간 절연층 내에서 상기 제1 본딩 패드 아래에 배치되는 콘택 패턴을 포함하되, 상기 제1 본딩 패드는 상기 콘택 패턴에 의해 상기 연결 콘택으로부터 수직적으로 이격될 수 있다.

Description

이미지 센서 {Image sensor}
본 발명은 이미지 센서에 관한 것으로서, 보다 상세하게는 CMOS형 이미지 센서에 관한 것이다.
이미지 센서는 광학 영상(Optical image)을 전기적 신호로 변환하는 소자이다. 이미지 센서는 CCD(Charge coupled device)형 및 CMOS(Complementary metal oxide semiconductor)형으로 분류될 수 있다. CMOS형 이미지 센서는 CIS(CMOS image sensor)라고 약칭된다. 상기 CIS는 2차원적으로 배열된 복수개의 단위 화소 영역들을 구비한다. 단위 화소 영역들 각각은 포토다이오드(photodiode)를 포함한다. 포토다이오드는 입사되는 광을 전기 신호로 변환해주는 역할을 한다.
본 발명이 해결하고자 하는 과제는 전기적 특성이 향상된 이미지 센서를 제공하는 데 있다.
본 발명의 개념에 따른 이미지 센서는, 단위 화소 영역들을 포함하며 서로 반대되는 제1 면 및 제2 면을 포함하는 제1 기판; 상기 제1 기판의 상기 제1 면 아래에 배치되는 제2 기판; 상기 제2 기판의 아래에 배치되는 제3 기판; 상기 제2 기판과 상기 제3 기판 사이에 배치되는 하부 절연층; 상기 하부 절연층 내에 배치되는 하부 배선; 상기 제1 기판과 상기 제2 기판 사이의 중간 절연층; 상기 중간 절연층 내에 배치되는 제1 본딩 패드; 상기 제2 기판을 관통하여 상기 하부 배선과 상기 제1 본딩 패드를 전기적으로 연결하는 연결 콘택; 및 상기 중간 절연층 내에서 상기 제1 본딩 패드 아래에 배치되는 콘택 패턴을 포함하되, 상기 제1 본딩 패드는 상기 콘택 패턴에 의해 상기 연결 콘택으로부터 수직적으로 이격될 수 있다.
본 발명의 다른 개념에 따른 이미지 센서는, 단위 화소 영역들을 포함하는 제1 기판; 상기 제1 기판 아래의 제2 기판; 상기 제2 기판 아래의 제3 기판; 상기 제1 및 제2 기판들 사이의 제1 배선층 및 제2 배선층, 상기 제1 배선층은 상기 제2 배선층보다 상기 제1 기판에 더 인접하고; 상기 제2 및 제3 기판들 사이의 제3 배선층; 및 상기 제2 기판을 관통하여 상기 제2 배선층과 상기 제3 배선층을 전기적으로 연결하는 연결 콘택을 포함하되, 상기 제2 배선층은 상기 제1 배선층에 인접하는 제1 본딩 패드 및 상기 제1 본딩 패드와 상기 연결 콘택 사이의 콘택 패턴을 포함하고, 상기 콘택 패턴은 그의 상면으로부터 상기 제2 기판을 향하는 방향으로 함몰된 리세스 영역을 포함하며, 상기 제1 본딩 패드는: 제1 방향으로 연장되는 라인부; 및 상기 라인부로부터 상기 콘택 패턴의 상기 리세스 영역을 향해 돌출되는 돌출부를 포함할 수 있다.
본 발명의 또 다른 개념에 따른 이미지 센서는, 서로 반대되는 제1 면 및 제2 면을 포함하는 제1 기판; 상기 제1 기판 내에 제공되어 단위 화소 영역들을 정의하는 화소 분리 패턴, 상기 화소 분리 패턴은 제1 분리 패턴 및 상기 제1 분리 패턴과 상기 제1 기판 사이에 개재되는 제2 분리 패턴을 포함하고; 상기 단위 화소 영역들 내에 각각 제공되는 광전 변환 영역; 상기 단위 화소 영역들 내에 각각 제공되며, 상기 제1 기판의 상기 제1 면에 인접하는 부유 확산 영역; 상기 제1 기판의 상기 제1 면 상의 전송 게이트; 상기 전송 게이트를 덮는 제1 배선층, 상기 제1 배선층은 상부 절연층 및 상기 상부 절연층 내의 상부 배선과 제1 본딩 패드를 포함하고; 상기 제1 배선층 아래의 제2 기판; 상기 제2 기판 상에 배치되는 게이트 전극; 상기 제2 기판 내에 배치되어 상기 게이트 전극의 양 측에 제공되는 소스/드레인 영역들; 상기 제2 기판과 상기 제1 배선층 사이의 제2 배선층, 상기 제2 배선층은 중간 절연층 및 상기 중간 절연층 내에 제공되어 상기 제1 본딩 패드와 접촉하는 제2 본딩 패드를 포함하며; 상기 제2 기판 아래의 제3 기판; 상기 제3 기판 상에 배치되는 로직 트랜지스터; 상기 제2 기판과 상기 제3 기판 사이의 제3 배선층, 상기 제3 배선층은 하부 절연층 및 상기 하부 절연층 내의 하부 배선을 포함하고; 상기 제2 기판을 관통하여 상기 하부 배선과 상기 제2 본딩 패드를 전기적으로 연결하는 연결 콘택; 상기 중간 절연층 내에서 상기 제2 본딩 패드와 상기 연결 콘택 사이에 배치되는 콘택 패턴; 상기 제1 기판의 상기 제2 면 상의 컬러 필터; 및 상기 컬러 필터 상의 마이크로 렌즈부를 포함하되, 상기 제1 본딩 패드는 상기 콘택 패턴에 의해 상기 연결 콘택으로부터 수직적으로 이격될 수 있다.
본 발명에 따르면, 중간 절연층 내에 콘택 패턴이 제공될 수 있다. 콘택 패턴은 제2 본딩 패드 아래에 배치되어 제2 본딩 패드와 전기적으로 연결될 수 있다. 콘택 패턴이 중간 절연층의 하부에 배치됨으로써, 제2 본딩 패드와 제2 하부 배선을 전기적으로 연결하는 연결 콘택의 길이를 상대적으로 짧게 형성하는 것이 가능하다. 이에 따라, 연결 콘택을 형성하기 위한 콘택 홀이 충분히 깊게 파지지 않아 제2 본딩 패드와 제2 하부 배선이 전기적으로 연결되지 않는 불량을 방지할 수 있다.
또한, 상기 불량을 방지하기 위해 중간 절연층의 두께를 얇게 형성하지 않아도 되므로 제2 본딩 패드와 제2 게이트 전극이 서로 접촉하는 불량을 방지할 수 있다. 결과적으로, 이미지 센서의 전기적 특성이 향상될 수 있다.
도 1은 본 발명의 실시예들에 따른 이미지 센서의 회로도이다.
도 2는 본 발명의 실시예들에 따른 이미지 센서를 나타낸 평면도이다.
도 3은 도 2의 A-A'선에 따른 단면도이다.
도 4는 도 2의 M 영역을 확대한 평면도이다.
도 5는 도 4의 A-A'선에 따른 단면도이다.
도 6은 도 5의 N 영역을 확대한 단면도이다.
도 7은 본 발명의 비교예에 따른 이미지 센서를 설명하기 위한 것으로, 도 5의 N 영역을 확대한 단면도이다.
도 8a 내지 도 8g는 본 발명의 실시예들에 따른 이미지 센서의 제조 방법을 설명하기 위한 단면도들이다.
도 9a 내지 도 9c는 본 발명의 실시예들에 따른 이미지 센서를 설명하기 위한 것으로, 각각 도 4의 A-A'선에 따른 단면도들이다.
도 10은 본 발명의 실시예들에 따른 이미지 센서를 설명하기 위한 단면도이다.
도 11은 본 발명의 실시예들에 따른 이미지 센서를 설명하기 위한 것으로, 도 4의 A-A'선에 따른 단면도이다.
도 12는 도 11의 N 영역을 확대한 단면도이다.
도 13a 및 도 13b는 본 발명의 실시예들에 따른 이미지 센서의 제조 방법을 설명하기 위한 단면도들이다.
도 1은 본 발명의 실시예들에 따른 이미지 센서의 회로도이다.
도 1을 참조하면, 이미지 센서의 단위 화소 영역들은 포토 다이오드들(PD1, PD2), 전송 트랜지스터(TX), 소스 팔로워 트랜지스터(SX), 리셋 트랜지스터(RX), 듀얼 컨버전 트랜지스터(DCX) 및 선택 트랜지스터(AX)를 포함할 수 있다. 전송 트랜지스터(TX), 소스 팔로워 트랜지스터(SX), 리셋 트랜지스터(RX), 듀얼 컨버전 트랜지스터(DCX) 및 선택 트랜지스터(AX)는 각각 전송 게이트(TG), 소스 팔로워 게이트(SF), 리셋 게이트(RG), 듀얼 컨버전 게이트(DCG) 및 선택 게이트(SEL)를 포함할 수 있다.
포토 다이오드들(PD1, PD2)은 n형 불순물 영역과 p형 불순물 영역을 포함할 수 있다. 부유 확산 영역(FD)은 전송 트랜지스터들(TX)의 드레인으로 기능할 수 있다. 부유 확산 영역(FD)은 듀얼 컨버전 트랜지스터(DCX)의 소스로 기능할 수 있다. 부유 확산 영역(FD)은 상기 소스 팔로워 트랜지스터(SX, source follower transistor)의 소스 팔로워 게이트(SF)와 전기적으로 연결될 수 있다. 소스 팔로워 트랜지스터(SX)는 선택 트랜지스터(AX, selection transistor)에 연결될 수 있다.
이미지 센서의 동작을 도 1을 참조하여 설명하면 다음과 같다. 먼저, 빛이 차단된 상태에서 상기 리셋 트랜지스터(RX)의 드레인과 상기 소스 팔로워 트랜지스터(SX)의 드레인에 전원전압(VDD)을 인가하고 상기 리셋 트랜지스터(RX) 및 듀얼 컨버전 트랜지스터(DCX)를 턴 온(turn-on)시켜 부유 확산 영역(FD)에 잔류하는 전하들을 방출시킨다. 그 후, 리셋 트랜지스터(RX)를 오프(OFF)시키고, 외부로부터의 빛을 포토 다이오드들(PD1, PD2)에 입사시키면, 포토 다이오드들(PD1, PD2) 각각에서 전자-정공 쌍이 생성된다. 정공은 포토 다이오드들(PD1, PD2)의 p형 불순물 영역으로, 전자는 n형 불순물 영역으로 이동하여 축적된다. 전송 트랜지스터들(TX)을 온(ON) 시키면, 이러한 전자 및 정공과 같은 전하는 부유 확산 영역(FD)으로 전달되어 축적된다. 축적된 전하량에 비례하여 상기 소스 팔로워 트랜지스터(SX)의 게이트 바이어스가 변하여, 소스 팔로워 트랜지스터(SX)의 소스 전위의 변화를 초래하게 된다. 이때 선택 트랜지스터(AX)를 온(ON) 시키면, 컬럼 라인으로 전하에 의한 신호가 읽히게 된다.
배선 라인이 전송 게이트(TG), 소스 팔로워 게이트(SF), 듀얼 컨버전 게이트(DCG), 리셋 게이트(RG) 및 선택 게이트(SEL) 중 적어도 하나와 전기적으로 연결될 수 있다. 배선 라인은 리셋 트랜지스터(RX)의 드레인 또는 소스 팔로워 트랜지스터(SX)의 드레인에 전원전압(VDD)을 인가하도록 구성될 수 있다. 배선 라인은 선택 트랜지스터(AX)와 연결된 컬럼 라인을 포함할 수 있다. 배선 라인은 후술할 배선들일 수 있다.
도 1에서 포토 다이오드들(PD1, PD2)이 하나의 부유 확산 영역(FD)을 전기적으로 공유하는 형태를 예시하고 있지만, 본 발명의 실시예들이 이에 한정되는 것은 아니다. 예를 들어, 하나의 단위 화소 영역이 포토 다이오드들(PD1, PD2) 중 어느 하나와 부유 확산 영역(FD) 및 4개의 트랜지스터들(TX, RX, AX, SX)을 구비할 수 있고, 리셋 트랜지스터(RX), 소스 팔로워 트랜지스터(SX), 또는 선택 트랜지스터(AX)는 이웃하는 단위 화소 영역들에 의해 서로 공유될 수 있다. 또한, 하나의 부유 확산 영역(FD)을 전기적으로 공유하는 포토 다이오드들(PD1, PD2)의 개수도 이에 한정되는 것은 아니다. 이에 따라, 이미지 센서의 집적도가 향상될 수 있다.
도 2는 본 발명의 실시예들에 따른 이미지 센서를 나타낸 평면도이다. 도 3은 도 2의 A-A'선에 따른 단면도이다.
도 2 및 도 3을 참조하면, 이미지 센서는 센서 칩(1000) 및 로직 칩(2000)을 포함할 수 있다. 센서 칩(1000)은 제1 반도체 칩(SC1) 및 제2 반도체 칩(SC2)을 포함할 수 있다. 로직 칩(2000)은 제3 반도체 칩(SC3)을 포함할 수 있다. 제1 반도체 칩(SC1)은 광전 변환층(10), 제1 배선층(20a) 및 광 투과층(30)을 포함할 수 있다. 광전 변환층(10)은 제1 기판(100), 화소 분리 패턴(150), 제1 소자 분리 패턴(103) 및 제1 기판(100) 내에 제공되는 광전 변환 영역들(110)을 포함할 수 있다. 외부에서 입사된 광은 광전 변환 영역들(110)에서 전기적 신호로 변환될 수 있다.
제1 기판(100)은 평면적 관점에서 화소 어레이 영역(AR), 광학 블랙 영역(OB), 및 패드 영역(PAD)을 포함할 수 있다. 화소 어레이 영역(AR)은 평면적 관점에서 제1 기판(100)의 센터 부분에 배치될 수 있다. 화소 어레이 영역(AR)은 복수의 단위 화소 영역들(PX)을 포함할 수 있다. 단위 화소 영역들(PX)은 입사광(incident light)으로부터 광전 신호를 출력할 수 있다. 단위 화소 영역들(PX)은 열들 및 행들을 이루며, 2차원 적으로 배열될 수 있다. 열들은 제1 방향(D1)과 나란할 수 있다. 행들은 제2 방향(D2)과 나란할 수 있다. 본 명세서에서, 제1 방향(D1)은 제1 기판(100)의 제1 면(100a)에 평행할 수 있다. 제2 방향(D2)은 제1 기판(100)의 제1 면(100a)에 평행하고, 제1 방향(D1)과 교차할 수 있다. 제3 방향(D3)은 제1 기판(100)의 제1 면(100a)과 실질적으로 수직할 수 있다.
패드 영역(PAD)은 제1 기판(100)의 엣지 부분에 제공되고, 평면적 관점에서 화소 어레이 영역(AR)을 둘러쌀 수 있다. 제2 패드 단자들(83)이 패드 영역(PAD) 상에 제공될 수 있다. 제2 패드 단자들(83)은 단위 화소 영역들(PX)에서 발생한 전기적 신호를 외부로 출력할 수 있다. 또는 외부의 전기적 신호 또는 전압은 제2 패드 단자들(83)을 통해 단위 화소 영역들(PX)로 전달될 수 있다. 패드 영역(PAD)이 제1 기판(100)의 엣지 부분에 배치되므로, 제2 패드 단자들(83)이 외부와 용이하게 접속할 수 있다.
광학 블랙 영역(OB)은 제1 기판(100)의 화소 어레이 영역(AR) 및 패드 영역(PAD) 사이에 배치될 수 있다. 광학 블랙 영역(OB)은 화소 어레이 영역(AR)을 평면적 관점에서 둘러쌀 수 있다. 광학 블랙 영역(OB)은 복수 개의 더미 영역들(111)을 포함할 수 있다. 더미 영역(111)에서 발생된 신호는 이후 공정 노이즈를 제거하는 정보로 사용될 수 있다. 이하, 도 4 및 도 5를 참조하여, 이미지 센서의 화소 어레이 영역(AR)에 대하여 보다 상세하게 설명한다.
도 4는 도 2의 M 영역을 확대한 평면도이다. 도 5는 도 4의 A-A'선에 따른 단면도이다. 도 6은 도 5의 N 영역을 확대한 단면도이다.
도 4 및 도 5를 참조하면, 이미지 센서는 제3 방향(D3)으로 차례로 적층된 제3 반도체 칩(SC3), 제2 반도체 칩(SC2) 및 제1 반도체 칩(SC1)을 포함할 수 있다. 제1 반도체 칩(SC1)은 광전 변환층(10), 제1 게이트 전극(GEa), 전송 게이트(TG), 제1 배선층(20a) 및 광 투과층(30)을 포함할 수 있다. 광전 변환층(10)은 제1 기판(100), 화소 분리 패턴(150) 및 제1 소자 분리 패턴(103)을 포함할 수 있다.
제1 기판(100)은 서로 대향하는 제1 면(100a) 및 제2 면(100b)을 가질 수 있다. 광은 제1 기판(100)의 제2 면(100b)으로 입사될 수 있다. 제1 배선층(20a)은 제1 기판(100)의 제1 면(100a) 상에 배치될 수 있고, 광 투과층(30)은 제1 기판(100)의 제2 면(100b) 상에 배치될 수 있다. 제1 기판(100)은 반도체 기판 또는 SOI(silicon on insulator) 기판일 수 있다. 제1 기판(100)은 예를 들어, 실리콘 기판, 게르마늄 기판, 또는 실리콘-게르마늄 기판을 포함할 수 있다. 제1 기판(100)은 제1 도전형의 불순물을 포함할 수 있다. 예를 들어, 제1 도전형의 불순물은 알루미늄(Al), 붕소(B), 인듐(In) 및/또는 갈륨(Ga)과 같은 p형 불순물을 포함할 수 있다.
제1 기판(100)은 화소 분리 패턴(150)에 의해 정의된 복수 개의 단위 화소 영역들(PX)을 포함할 수 있다. 복수 개의 단위 화소 영역들(PX)은, 서로 교차하는 제1 방향(D1) 및 제2 방향(D2)을 따라 매트릭스 형태로 배열될 수 있다. 제1 기판(100)은 광전 변환 영역들(110)을 포함할 수 있다. 광전 변환 영역들(110)이 제1 기판(100) 내에서 단위 화소 영역들(PX)에 각각 제공될 수 있다. 광전 변환 영역들(110)은 도 1의 포토 다이오드들(PD1, PD2)과 동일한 기능 및 역할을 수행할 수 있다.
광전 변환 영역들(110)은 제1 기판(100) 내에 제2 도전형의 불순물로 도핑된 영역일 수 있다. 제2 도전형의 불순물은 제1 도전형의 불순물과 반대되는 도전형을 가질 수 있다. 제2 도전형의 불순물은 인, 비소, 비스무스, 및/또는 안티몬과 같은 n형 불순물을 포함할 수 있다. 각각의 광전 변환 영역들(110)은, 제1 면(100a)에 인접한 제1 영역과 제2 면(100b)에 인접한 제2 영역을 포함할 수 있다. 광전 변환 영역(110)의 상기 제1 영역과 상기 제2 영역 간에 불순물 농도 차이를 가질 수 있다. 이에 따라, 광전 변환 영역(110)은 제1 기판(100)의 제1 면(100a)과 제2 면(100b) 사이에서 포텐셜 기울기를 가질 수 있다.
제1 기판(100)과 광전 변환 영역(110)은 포토다이오드를 구성할 수 있다. 즉, 제1 도전형의 제1 기판(100)과 제2 도전형의 광전 변환 영역(110) 간의 p-n 접합(p-n junction)에 의해 포토다이오드가 구성될 수 있다. 포토다이오드를 구성하는 광전 변환 영역(110)은, 입사광의 세기에 비례하여 광전하를 생성 및 축적할 수 있다.
화소 분리 패턴(150)이 제1 기판(100) 내에 제공되며, 단위 화소 영역들(PX)을 정의할 수 있다. 예를 들어, 화소 분리 패턴(150)은 제1 기판(100)의 단위 화소 영역들(PX) 사이에 제공될 수 있다. 평면적 관점에서, 화소 분리 패턴(150)은 격자 구조를 가질 수 있다. 평면적 관점에서, 화소 분리 패턴(150)은 단위 화소 영역들(PX) 각각을 완전히 둘러쌀 수 있다. 화소 분리 패턴(150)은 제1 트렌치(TR1) 내에 제공될 수 있다. 제1 트렌치(TR1)는 제1 기판(100)의 제1 면(100a)으로부터 리세스될 수 있다. 화소 분리 패턴(150)은 제1 기판(100)의 제1 면(100a)으로부터 제2 면(100b)을 향해 연장될 수 있다. 화소 분리 패턴(150)은 깊은 소자 분리(deep trench isolation; DTI)막일 수 있다. 화소 분리 패턴(150)은 제1 기판(100)을 관통할 수 있다. 화소 분리 패턴(150)의 수직적 높이는 제1 기판(100)의 수직적 두께와 실질적으로 동일할 수 있다. 일 예로, 화소 분리 패턴(150)의 폭은 제1 기판(100)의 제1 면(100a)으로부터 제2 면(100b)으로 갈수록 점점 감소할 수 있다. 화소 분리 패턴(150)의 제1 면(100a)에서의 폭은 제1 폭(W1)이고, 화소 분리 패턴(150)의 제2 면(100b)에서의 폭은 제2 폭(W2)일 수 있다. 즉, 제1 폭(W1)은 제2 폭(W2)보다 클 수 있다.
화소 분리 패턴(150)은 제1 분리 패턴(151), 제2 분리 패턴(153), 및 캐핑 패턴(155)을 포함할 수 있다. 제1 분리 패턴(151)은 제1 트렌치(TR1)의 측벽을 따라 제공될 수 있다. 제1 분리 패턴(151)은 일 예로, 실리콘계 절연 물질(예를 들어, 실리콘 질화물, 실리콘 산화물, 및/또는 실리콘 산화질화물) 및/또는 고유전 물질(예를 들어, 하프늄 산화물 및/또는 알루미늄 산화물)을 포함할 수 있다. 다른 예로, 제1 분리 패턴(151)은 복수의 층들을 포함하고, 상기 층들은 서로 다른 물질을 포함할 수 있다. 제1 분리 패턴(151)은 제1 기판(100)보다 낮은 굴절률을 가질 수 있다. 이에 따라, 제1 기판(100)의 단위 화소 영역들(PX) 사이에 크로스토크 현상이 방지 또는 감소할 수 있다.
제2 분리 패턴(153)은 제1 분리 패턴(151) 내에 제공될 수 있다. 예를 들어, 제2 분리 패턴(153)의 측벽은 제1 분리 패턴(151)에 의해 둘러싸일 수 있다. 제1 분리 패턴(151)은 제2 분리 패턴(153) 및 제1 기판(100) 사이에 개재될 수 있다. 제2 분리 패턴(153)은 제1 분리 패턴(151)에 의해 제1 기판(100)과 이격될 수 있다. 이에 따라, 이미지 센서 동작 시, 제2 분리 패턴(153)이 제1 기판(100)과 전기적으로 분리될 수 있다. 제2 분리 패턴(153)은 결정질 반도체 물질, 예를 들어, 폴리 실리콘을 포함할 수 있다. 일 예로, 제2 분리 패턴(153)은 도펀트를 더 포함할 수 있고, 상기 도펀트는 제1 도전형의 불순물 또는 제2 도전형의 불순물을 포함할 수 있다. 예를 들어, 제2 분리 패턴(153)은 도핑된 폴리 실리콘을 포함할 수 있다. 다른 예로, 제2 분리 패턴(153)은 도핑되지 않은(undoped) 결정질 반도체 물질을 포함할 수 있다. 예를 들어, 제2 분리 패턴(153)은 도핑되지 않은 폴리 실리콘을 포함할 수 있다. “도핑되지 않은”이라는 용어는 의도적인 도핑 공정을 수행하지 않을 것을 의미할 수 있다. 상기 도펀트는 n형 도펀트 및 p형 도펀트를 포함할 수 있다.
캐핑 패턴(155)이 제2 분리 패턴(153)의 바닥면 상에 제공될 수 있다. 캐핑 패턴(155)은 제1 기판(100)의 제1 면(100a)에 인접하게 배치될 수 있다. 캐핑 패턴(155)의 바닥면은 제1 기판(100)의 제1 면(100a)과 공면(coplanar)을 이룰 수 있다. 캐핑 패턴(155)의 상면은 제2 분리 패턴(153)의 바닥면과 실질적으로 동일할 수 있다. 캐핑 패턴(155)은 비전도성 물질을 포함할 수 있다. 일 예로, 캐핑 패턴(155)은 실리콘계 절연물질(예를 들어, 실리콘 질화물, 실리콘 산화물, 및/또는 실리콘 산화질화물) 및/또는 고유전 물질(예를 들어, 하프늄 산화물 및/또는 알루미늄 산화물)을 포함할 수 있다. 이에 따라, 화소 분리 패턴(150)은 단위 화소 영역들(PX) 각각으로 입사되는 입사광에 의해 생성된 광전하들이 랜덤 드리프트(random drift)에 의해 인접하는 단위 화소 영역들(PX)로 입사되는 것을 방지할 수 있다. 즉, 화소 분리 패턴(150)은 단위 화소 영역들(PX) 간의 크로스토크 현상을 방지할 수 있다.
제1 소자 분리 패턴(103)이 제1 기판(100) 내에 제공될 수 있다. 예를 들어, 제1 소자 분리 패턴(103)은 제2 트렌치(TR2) 내에 제공될 수 있다. 제2 트렌치(TR2)는 제1 기판(100)의 제1 면(100a)으로부터 리세스될 수 있다. 제1 소자 분리 패턴(103)은 얕은 소자 분리(shallow trench isolation; STI)막일 수 있다. 제1 소자 분리 패턴(103)은 제1 활성 패턴(ACT1) 및 제2 활성 패턴(ACT2)을 정의할 수 있다(도 4 참조). 제1 소자 분리 패턴(103)의 상면은 제1 기판(100) 내에 제공될 수 있다. 제1 소자 분리 패턴(103)의 너비는 제1 기판(100)의 제1 면(100a)에서 제2 면(100b)으로 갈수록 점점 감소할 수 있다. 제1 소자 분리 패턴(103)의 상면은 광전 변환 영역들(110)과 수직적으로 이격될 수 있다. 화소 분리 패턴(150)은 제1 소자 분리 패턴(103)의 일부와 중첩될 수 있다. 화소 분리 패턴(150)은 제1 소자 분리 패턴(103)을 관통할 수 있다. 제1 소자 분리 패턴(103)의 적어도 일부는 화소 분리 패턴(150)의 하부 측벽 상에 배치되며, 화소 분리 패턴(150)의 하부 측벽과 접할 수 있다. 제1 소자 분리 패턴(103)의 측벽과 상면 및 화소 분리 패턴(150)의 측벽은 계단형 구조를 이룰 수 있다. 제1 소자 분리 패턴(103)의 깊이는 화소 분리 패턴(150)의 깊이보다 작을 수 있다. 제1 소자 분리 패턴(103)은 실리콘계 절연 물질을 포함할 수 있다. 일 예로, 제1 소자 분리 패턴(103)은 실리콘 질화물, 실리콘 산화물, 및/또는 실리콘 산화질화물을 포함할 수 있다. 다른 예로, 제1 소자 분리 패턴(103)은 복수의 층들을 포함하고, 상기 층들은 서로 다른 물질을 포함할 수 있다.
각각의 단위 화소 영역들(PX)은, 소자 분리 패턴(103)에 의해 정의되는 제1 활성 패턴(ACT1)을 포함할 수 있다. 제1 활성 패턴(ACT1)은 ‘L’자 형태의 평면적 형상을 가질 수 있다. 각각의 단위 화소 영역들(PX)은 제2 활성 패턴(ACT2)을 포함할 수 있다. 제2 활성 패턴들(ACT2)은 제2 방향(D2)으로 연장되는 라인 형태를 가질 수 있다. 그러나, 제1 및 제2 활성 패턴들(ACT1, ACT2)의 평면적 형상이 도 4에 나타난 형태로 한정되는 것은 아니며, 다양하게 변경될 수 있다.
앞서 도 1을 참조하여 설명한 전송 트랜지스터(TX), 소스 팔로워 트랜지스터(SX), 리셋 트랜지스터(RX), 듀얼 컨버전 트랜지스터(DCX) 및 선택 트랜지스터(AX)가 제1 기판(100)의 제1 면(100a) 상에 제공될 수 있다.
전송 트랜지스터(TX)는 제1 활성 패턴(ACT1) 상에 제공될 수 있다. 리셋 트랜지스터(RX), 듀얼 컨버전 트랜지스터(DCX) 및 선택 트랜지스터(AX) 중 어느 하나는 제2 활성 패턴(ACT2) 상에 제공될 수 있다.
전송 트랜지스터(TX)는 광전 변환 영역(110)과 전기적으로 연결될 수 있다. 전송 트랜지스터(TX)는, 전송 게이트(TG) 및 부유 확산 영역(FD)을 포함할 수 있다. 전송 게이트(TG)는 제1 기판(100)의 제1 면(100a) 상에 제공된 제2 부분(TGb)과 상기 제2 부분(TGb)으로부터 제1 기판(100) 내로 연장되는 제1 부분(TGa)을 포함할 수 있다. 제2 부분(TGb)의 제2 방향(D2)으로의 최대 폭은 제1 부분(TGa)의 제2 방향(D2)으로의 최대 폭보다 더 클 수 있다. 전송 게이트(TG)와 제1 기판(100) 사이에 게이트 유전 패턴(GI)이 개재될 수 있다. 게이트 유전 패턴(GI)은 제1 부분(TGa)의 상면 및 측벽들을 따라 연장될 수 있다. 부유 확산 영역(FD)은 전송 게이트(TG)의 일 측에 인접할 수 있다. 부유 확산 영역(FD)은 제1 활성 패턴(ACT1) 내에 위치할 수 있다. 부유 확산 영역(FD)은 제1 기판(100)과 반대인 제2 도전형(예를 들어, n형)을 가질 수 있다.
리셋 트랜지스터(RX), 듀얼 컨버전 트랜지스터(DCX) 및 선택 트랜지스터(AX)가 단위 화소 영역들(PX)의 제2 활성 패턴들(ACT2) 상에 제공될 수 있다. 선택 트랜지스터(AX)는 선택 게이트(SEL)를 포함할 수 있다. 리셋 트랜지스터(RX)는 리셋 게이트(RG)를 포함할 수 있고, 듀얼 컨버전 트랜지스터(DCX)는 듀얼 컨버전 게이트(DCG)를 포함할 수 있다. 제1 게이트 전극(GEa)은 선택 게이트(SEL), 리셋 게이트(RG) 또는 듀얼 컨버전 게이트(DCG) 중 어느 하나일 수 있다. 제1 게이트 전극(GEa)의 측벽 상에 게이트 스페이서(GS)가 제공될 수 있다. 게이트 스페이서(GS)는 일 예로, 실리콘 질화물, 실리콘 탄화 질화물, 또는 실리콘 산화 질화물을 포함할 수 있다. 제1 게이트 전극(GEa)과 제1 기판(100) 사이에 게이트 유전 패턴(GI)이 개재될 수 있다. 제1 소스/드레인 영역들(SDa)이 제1 기판(100) 내에 제공될 수 있다. 제1 소스/드레인 영역(SDa)은 제2 활성 패턴(ACT2) 내에 도핑된 영역일 수 있다. 제1 소스/드레인 영역들(SDa)은 제1 게이트 전극(GEa)의 양 측에 제공될 수 있다. 일 예로, 제1 소스/드레인 영역(SDa)은 제1 기판(100)과 반대인 제2 도전형(예를 들어, n형)을 가질 수 있다.
제1 배선층(20a)은 상부 절연층들(221, 222), 상부 배선들(211), 상부 비아들(215), 및 상부 콘택들(201)을 포함할 수 있다. 상부 절연층들(221, 222)은 제1 상부 절연층(221) 및 제2 상부 절연층(222)을 포함할 수 있다. 제1 상부 절연층(221)은 제1 기판(100)의 제1 면(100a)을 덮을 수 있다. 제1 상부 절연층(221)은 전송 게이트(TG) 및 제1 게이트 전극(GEa)을 덮을 수 있다. 제2 상부 절연층(222)은 제1 상부 절연층(221) 상에 제공될 수 있다. 제1 및 제2 상부 절연층들(221, 222)은 비전도성 물질을 포함할 수 있다. 예를 들어, 제1 및 제2 상부 절연층들(221, 222)은 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 산화질화물과 같은 실리콘계 절연물질을 포함할 수 있다.
상부 배선들(211)이 제1 상부 절연층(221) 상에 제공될 수 있다. 상부 배선들(211)은 제2 상부 절연층(222) 내에 제공될 수 있다. 상부 배선들(211)은 제2 상부 절연층(222)의 상부에 제공될 수 있다. 제2 상부 절연층(222)의 하부에 제1 본딩 패드들(BP1)이 제공될 수 있다. 제1 본딩 패드들(BP1)의 바닥면은 제2 상부 절연층(222)에 의해 노출될 수 있다. 상부 비아들(215)이 제2 상부 절연층(222) 내에 제공될 수 있다. 상부 비아들(215)은 상부 배선들(211) 및 제1 본딩 패드들(BP1)을 서로 연결할 수 있다. 상부 콘택들(201)이 제1 상부 절연층(221)을 관통할 수 있다. 상부 배선(211)은 상부 콘택(201)을 통해 전송 게이트(TG), 제1 게이트 전극(GEa), 및 부유 확산 영역(FD) 중 어느 하나와 연결될 수 있다.
상부 배선들(211)의 배열은 광전 변환 영역들(110)의 배열과 관계없이 배치될 수 있으며 도시된 배열에 한정되지 않고, 다양하게 변경될 수 있다. 상부 배선들(211), 상부 비아들(215), 상부 콘택들(201) 및 제1 본딩 패드들(BP1)은 금속 물질을 포함할 수 있다. 일 예로, 상부 배선들(211), 상부 비아들(215), 상부 콘택들(201) 및 제1 본딩 패드들(BP1)은 텅스텐(W), 알루미늄(Al), 구리(Cu), 텅스텐 질화물(WN), 탄탈륨 질화물(TaN), 및 티타늄 질화물(TiN) 중 적어도 하나를 포함할 수 있다. 구체적으로, 상부 배선들(211), 상부 비아들(215), 상부 콘택들(201) 및 제1 본딩 패드들(BP1)은 각각 구리를 포함할 수 있다.
광 투과층(30)은 컬러 필터들(303) 및 마이크로 렌즈부(306)를 포함할 수 있다. 광 투과층(30)은 외부에서 입사되는 광을 집광 및 필터링하여, 광을 광전 변환층(10)으로 제공할 수 있다. 제1 기판(100)의 제2 면(100b) 상에 컬러 필터들(303)이 제공될 수 있다. 컬러 필터들(303)이 단위 화소 영역들(PX) 상에 각각 배치될 수 있다. 컬러 필터들(303)은 원색 컬러 필터들(primary color filter)을 포함할 수 있다. 컬러 필터들(303)은 서로 다른 색을 갖는 제1 내지 제3 컬러 필터들을 포함할 수 있다. 일 예로, 제1 내지 제3 컬러 필터들은 각각 녹색, 적색 및 청색의 컬러 필터들을 포함할 수 있다. 제1 내지 제3 컬러 필터들은 각각 녹색, 적색 및 청색의 컬러 필터들을 포함할 수 있다. 제1 내지 제3 컬러 필터들은 베이어 패턴(bayer pattern) 방식으로 배열될 수 있다. 다른 예로, 제1 내지 제3 컬러 필터들은 시안(cyan), 마젠타(magenta) 또는 황색(yellow) 등과 같은 다른 컬러를 포함할 수도 있다.
광 투과층(30)은 제1 기판(100)의 제2 면(100b)과 컬러 필터들(303) 사이에 순차적으로 제공되는 제1 고정전하막(132), 제2 고정전하막(134) 및 평탄화막(136)을 더 포함할 수 있다. 제1 고정전하막(132), 제2 고정전하막(134) 및 평탄화막(136) 각각은 서로 다른 물질을 포함할 수 있다. 일 예로, 제1 고정전하막(132)은 알루미늄 산화물, 제2 고정전하막(134)은 하프늄 산화물, 그리고 평탄화막(136)은 실리콘 산화물을 포함할 수 있다. 제1 고정전하막(132), 제2 고정전하막(134) 및 평탄화막(136)은 제1 기판(100)의 제2 면(100b)으로 입사되는 광이 광전 변환 영역들(110)에 원활히 도달할 수 있도록 광의 반사를 방지할 수 있다.
컬러 필터들(303) 상에 마이크로 렌즈부(306)가 제공될 수 있다. 마이크로 렌즈부(306)는 컬러 필터들(303)과 접촉하는 평탄부(305) 및 상기 평탄부(305) 상에 제공되어 각각의 단위 화소 영역들(PX) 상에 배치되는 마이크로 렌즈들(307)을 포함할 수 있다. 평탄부(305)는 일 예로, 유기물을 포함할 수 있다. 다른 예로, 평탄부(305)는 실리콘 산화물 또는 실리콘 산화질화물을 포함할 수 있다. 마이크로 렌즈들(307)은 단위 화소 영역들(PX)로 입사되는 빛을 집광시킬 수 있도록 볼록한 형태를 가질 수 있다. 각각의 마이크로 렌즈들(307)은 광전 변환 영역(110)과 수직적으로 중첩될 수 있다.
광 투과층(30)은 저굴절 패턴(311), 보호막(316) 및 차광 패턴(315)을 더 포함할 수 있다. 차광 패턴(315)이 평탄화막(136)의 상면 상에 제공될 수 있다. 차광 패턴(315)은 화소 분리 패턴(150)과 수직적으로 중첩될 수 있다. 즉, 차광 패턴(315)은 격자 구조를 가질 수 있다. 차광 패턴(315)은 예를 들어, 티타늄, 탄탈륨, 텅스텐, 또는 티타늄 질화물과 같은 금속 또는 금속 질화물 중 적어도 어느 하나를 포함할 수 있다.
저굴절 패턴(311)이 서로 인접하는 컬러 필터들(303) 사이에 배치되어 이들을 서로 분리할 수 있다. 저굴절 패턴(311)은 차광 패턴(315)의 상면 상에 배치될 수 있다. 저굴절 패턴(311)은 화소 분리 패턴(150) 및 차광 패턴(315)과 수직적으로 중첩될 수 있다. 즉, 저굴절 패턴(311)은 격자 구조를 가질 수 있다. 저굴절 패턴(311)은 컬러 필터들(303)보다 낮은 굴절률을 갖는 물질로 이루어질 수 있다. 저굴절 패턴(311)은 유기 물질로 이루어질 수 있다. 예를 들어, 저굴절 패턴(311)은 실리카 나노 파티클들이 포함된 폴리머층일 수 있다. 저굴절 패턴(311)은 낮은 굴절률을 가지므로, 광전 변환 영역(110)으로 입사되는 빛의 양을 증대시킬 수 있으며, 단위 화소 영역들(PX) 간의 크로스토크를 줄일 수 있다. 즉, 각 광전 변환 영역(110)에서 수광 효율이 증가될 수 있으며, SNR(Signal Noise Ratio) 특성이 개선될 수 있다.
보호막(316)이 저굴절 패턴(311)의 표면을 실질적으로 균일한 두께로 덮을 수 있다. 보호막(316)은 컬러 필터들(303) 각각의 상면 상으로 더 연장될 수 있다. 보호막(316)은, 예를 들어, 알루미늄 산화막과 실리콘 탄화산화막 중 적어도 하나의 단일막 또는 다중막을 포함할 수 있다. 보호막(316)은 컬러 필터들(303)을 보호하고 흡습 기능을 수행할 수 있다.
제2 반도체 칩(SC2)이 제1 반도체 칩(SC1)과 전기적으로 연결될 수 있다. 제2 반도체 칩(SC2)은 제1 기판(100)의 제1 면(100a)에 인접할 수 있다. 제2 반도체 칩(SC2)은 제2 기판(200) 및 제2 배선층(20b)을 포함할 수 있다.
제2 기판(200)은 서로 반대되는 제3 면(200a) 및 제4 면(200b)을 가질 수 있다. 제2 배선층(20b)은 제2 기판(200)의 제3 면(200a) 상에 배치될 수 있다. 제2 배선층(20b)은 제1 배선층(20a)과 제2 기판(200) 사이에 배치될 수 있다. 제2 기판(200)은 반도체 기판 또는 SOI(silicon on insulator) 기판일 수 있다. 제2 기판(200)은 예를 들어, 실리콘 기판, 게르마늄 기판, 또는 실리콘-게르마늄 기판을 포함할 수 있다. 제2 기판(200)은 제1 도전형의 불순물을 포함할 수 있다. 예를 들어, 제1 도전형의 불순물은 알루미늄(Al), 붕소(B), 인듐(In) 및/또는 갈륨(Ga)과 같은 p형 불순물을 포함할 수 있다.
제2 기판(200)의 제3 면(200a) 상에 제2 게이트 전극(GEb)이 배치될 수 있다. 제2 게이트 전극(GEb)의 양 측에 제2 소스/드레인 영역들(SDb)이 제공될 수 있다. 제2 소스/드레인 영역들(SDb)은 제2 기판(200) 내에 제공될 수 있다. 제2 소스/드레인 영역들(SDb)은 제2 기판(200)의 제3 면(200a)에 인접할 수 있다. 일 예로, 제2 소스/드레인 영역(SDb)은 제2 기판(200)과 반대인 제2 도전형(예를 들어, n형)을 가질 수 있다. 제2 게이트 전극(GEb)과 제2 소스/드레인 영역들(SDb)은 도 1을 참조하여 설명한 소스 팔로워 트랜지스터(SX)를 구성할 수 있다. 다시 말하면, 제2 게이트 전극(GEb)은 도 1을 참조하여 설명한 소스 팔로워 게이트(SF)일 수 있다. 제2 게이트 전극(GEb)은 상부 배선(211), 제1 본딩 패드(BP1) 및 후술할 제2 본딩 패드(BP2)를 통해 부유 확산 영역(FD)과 전기적으로 연결될 수 있다.
제2 게이트 전극(GEb)의 측벽 상에 게이트 스페이서(GS)가 제공될 수 있다. 제2 게이트 전극(GEb)과 제2 기판(200) 사이에 게이트 유전 패턴(GI)이 개재될 수 있다.
제2 배선층(20b)은 제2 기판(200)의 제3 면(200a)을 덮을 수 있다. 제2 배선층(20b)은 중간 절연층(223), 중간 콘택(202), 제2 본딩 패드(BP2) 및 콘택 패턴(CP)을 포함할 수 있다.
중간 절연층(223)은 제2 기판(200)의 제3 면(200a)을 덮을 수 있다. 중간 절연층(223)은 제2 게이트 전극들(GEb)을 덮을 수 있다. 중간 절연층(223)은 비전도성 물질을 포함할 수 있다. 예를 들어, 중간 절연층(223)은 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 산화질화물과 같은 실리콘계 절연물질을 포함할 수 있다.
제2 본딩 패드들(BP2)이 중간 절연층(223) 내에 제공될 수 있다. 제2 본딩 패드들(BP2)은 중간 절연층(223)의 상부에 제공될 수 있다. 중간 절연층(223) 내에 중간 콘택들(202)이 제공될 수 있다. 중간 콘택들(202)은 제2 게이트 전극(GEb) 또는 제2 소스/드레인 영역(SDb) 중 어느 하나에 연결될 수 있다. 중간 콘택(202)은 제2 본딩 패드(BP2)와 제2 게이트 전극(GEb), 또는 제2 본딩 패드(BP2)와 제2 소스/드레인 영역(SDb) 사이에 개재될 수 있다. 즉, 제2 본딩 패드(BP2)는 중간 콘택(202)을 통해 제2 게이트 전극(GEb) 및 제2 소스/드레인 영역(SDb) 중 어느 하나와 연결될 수 있다. 제2 본딩 패드(BP2)의 상면은 중간 절연층(223)에 의해 노출될 수 있다.
제2 본딩 패드(BP2)는 제1 본딩 패드(BP1)와 접촉할 수 있다. 제2 본딩 패드(BP2)는 제1 배선층(20a)에 인접하고, 제1 본딩 패드(BP1)는 제2 배선층(20b)에 인접할 수 있다. 제1 본딩 패드(BP1)와 제2 본딩 패드(BP2)를 통해 제1 반도체 칩(SC1)과 제2 반도체 칩(SC2)이 전기적으로 연결될 수 있다.
제2 기판(200)을 관통하는 연결 콘택(TV)이 제공될 수 있다. 연결 콘택(TV)은 후술할 제3 반도체 칩(SC3)과 제2 반도체 칩(SC2)을 전기적으로 연결할 수 있다.
연결 콘택(TV)과 제2 본딩 패드(BP2) 사이에 콘택 패턴(CP)이 개재될 수 있다. 콘택 패턴(CP)은 제2 본딩 패드(BP2)와 연결 콘택(TV) 사이에 배치되어 이들을 전기적으로 연결할 수 있다. 콘택 패턴(CP)은 중간 절연층(223)의 하부에 제공될 수 있다.
중간 콘택(202), 제2 본딩 패드(BP2), 및 연결 콘택(TV)은 금속 물질을 포함할 수 있다. 일 예로, 중간 콘택(202), 제2 본딩 패드(BP2), 및 연결 콘택(TV)은 텅스텐(W), 알루미늄(Al), 구리(Cu), 텅스텐 질화물(WN), 탄탈륨 질화물(TaN), 및 티타늄 질화물(TiN) 중 적어도 하나를 포함할 수 있다. 구체적으로, 중간 콘택(202), 제2 본딩 패드(BP2), 및 연결 콘택(TV)은 각각 구리를 포함할 수 있다.
제3 반도체 칩(SC3)이 제2 반도체 칩(SC2)과 전기적으로 연결될 수 있다. 제3 반도체 칩(SC3)은 제2 기판(200)의 제4 면(200b)에 인접할 수 있다. 제3 반도체 칩(SC3)은 제3 기판(300) 및 제3 배선층(20c)을 포함할 수 있다.
제3 기판(300)은 서로 반대되는 제5 면(300a) 및 제6 면(300b)을 가질 수 있다. 제3 배선층(20c)은 제3 기판(300)의 제5 면(200a) 상에 배치될 수 있다. 제3 배선층(20c)은 제2 기판(200)과 제3 기판(300) 사이에 배치될 수 있다. 제3 기판(300)은 반도체 기판 또는 SOI(silicon on insulator) 기판일 수 있다. 제3 기판(300)은 예를 들어, 실리콘 기판, 게르마늄 기판, 또는 실리콘-게르마늄 기판을 포함할 수 있다. 제3 기판(300)은 제1 도전형의 불순물을 포함할 수 있다. 예를 들어, 제1 도전형의 불순물은 알루미늄(Al), 붕소(B), 인듐(In) 및/또는 갈륨(Ga)과 같은 p형 불순물을 포함할 수 있다.
제2 소자 분리 패턴(105)이 제3 기판(300) 내에 제공될 수 있다. 예를 들어, 제2 소자 분리 패턴(105)은 제7 트렌치(TR7) 내에 제공될 수 있다. 제7 트렌치(TR7)는 제3 기판(300)의 제5 면(300a)으로부터 리세스될 수 있다. 제2 소자 분리 패턴(105)의 바닥면은 제3 기판(300) 내에 제공될 수 있다. 제2 소자 분리 패턴(105)은 제1 소자 분리 패턴(103)과 동일하거나 유사한 구조를 가질 수 있다. 제2 소자 분리 패턴(105)의 너비는 제3 기판(300)의 제5 면(300a)에서 제6 면(300b)으로 갈수록 점점 감소할 수 있다. 제2 소자 분리 패턴(105)은 실리콘계 절연 물질을 포함할 수 있다. 일 예로, 제2 소자 분리 패턴(105)은 실리콘 질화물, 실리콘 산화물, 및/또는 실리콘 산화질화물을 포함할 수 있다. 다른 예로, 제2 소자 분리 패턴(105)은 복수의 층들을 포함하고, 상기 층들은 서로 다른 물질을 포함할 수 있다.
제3 기판(300)의 제5 면(300a) 상에 제3 게이트 전극(GEc)이 배치될 수 있다. 제3 게이트 전극(GEc)의 양 측에 제3 소스/드레인 영역들(SDc)이 제공될 수 있다. 제3 소스/드레인 영역들(SDc)은 제3 기판(300) 내에 제공될 수 있다. 제3 소스/드레인 영역들(SDc)은 제3 기판(300)의 제5 면(300a)에 인접할 수 있다. 일 예로, 제3 소스/드레인 영역(SDc)은 제3 기판(300)과 반대인 제2 도전형(예를 들어, n형)을 가질 수 있다. 제3 게이트 전극(GEc)과 제3 소스/드레인 영역들(SDc)은 로직 트랜지스터(LT)를 구성할 수 있다. 로직 트랜지스터(LT)는 로직 회로들을 구성할 수 있다. 상기 로직 회로들은 일 예로, 픽셀 어레이(Pixel array), 행 디코더(row decoder), 행 드라이버(row driver), 열 디코더(column decoder), 타이밍 발생기(timing generator), 상관 이중 샘플러(CDS: Correlated Double Sampler), 아날로그 디지털 컨버터(ADC: Analog to Digital Converter) 및 입출력 버퍼(I/O buffer)를 포함할 수 있다.
제3 게이트 전극(GEc)의 측벽 상에 게이트 스페이서(GS)가 제공될 수 있다. 제3 게이트 전극(GEc)과 제3 기판(300) 사이에 게이트 유전 패턴(GI)이 개재될 수 있다.
제3 배선층(20c)은 제3 기판(300)의 제5 면(300a)을 덮을 수 있다. 제3 배선층(20c)은 하부 절연층들(224, 225), 하부 콘택(203), 하부 배선들(212, 213), 하부 비아들(217)을 포함할 수 있다. 하부 절연층들(224, 225)은 제1 하부 절연층(224) 및 제2 하부 절연층(225)을 포함할 수 있다. 제1 하부 절연층(224)은 제3 기판(300)의 제5 면(300a)을 덮을 수 있다. 제1 하부 절연층(224)은 제3 게이트 전극(GEc)을 덮을 수 있다. 제2 하부 절연층(225)은 제1 하부 절연층(224) 상에 제공될 수 있다. 제1 및 제2 하부 절연층들(224, 225)은 비전도성 물질을 포함할 수 있다. 예를 들어, 제1 및 제2 하부 절연층들(224, 225)은 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 산화질화물과 같은 실리콘계 절연물질을 포함할 수 있다.
하부 배선들(212, 213)이 제2 하부 절연층(225) 내에 제공될 수 있다. 하부 배선들(212, 213)은 제1 하부 배선들(212) 및 제2 하부 배선들(213)을 포함할 수 있다. 제2 하부 절연층(225)의 하부에 제1 하부 배선들(212)이 제공될 수 있다. 제1 하부 배선들(212)의 바닥면은 제2 하부 절연층(225)에 의해 노출될 수 있다. 제2 하부 절연층(225)의 상부에 제2 하부 배선들(213)이 제공될 수 있다. 제2 하부 배선들(213)의 상면은 제2 하부 절연층(225)에 의해 노출될 수 있다. 연결 콘택(TV)은 제2 하부 배선(213)과 콘택 패턴(CP) 사이에 배치되어 이들을 전기적으로 연결할 수 있다.
하부 비아들(217)이 제2 하부 절연층(225) 내에 제공될 수 있다. 하부 비아들(217)은 제1 하부 배선들(212) 및 제2 하부 배선들(213)을 서로 연결할 수 있다. 하부 콘택들(203)이 제1 하부 절연층(224)을 관통할 수 있다. 하부 배선들(212, 213)은 하부 콘택(203)을 통해 제3 게이트 전극(GEc) 또는 제3 소스/드레인 영역(SDc) 중 어느 하나와 연결될 수 있다.
하부 배선들(212, 213)의 배열은 도시된 배열에 한정되지 않고, 다양하게 변경될 수 있다. 하부 배선들(212, 213), 하부 비아들(217), 및 하부 콘택들(203)은 금속 물질을 포함할 수 있다. 일 예로, 하부 배선들(212, 213), 하부 비아들(217), 및 하부 콘택들(203)은 텅스텐(W), 알루미늄(Al), 구리(Cu), 텅스텐 질화물(WN), 탄탈륨 질화물(TaN), 및 티타늄 질화물(TiN) 중 적어도 하나를 포함할 수 있다. 구체적으로, 하부 배선들(212, 213), 하부 비아들(217), 및 하부 콘택들(203)은 각각 구리를 포함할 수 있다.
도 3을 다시 참조하면, 이미지 센서는 로직 칩(2000)을 더 포함할 수 있다. 로직 칩(2000)은 센서 칩(1000) 아래에 적층될 수 있다.
광학 블랙 영역(OB)에서 제1 기판(100) 상에 제1 연결 구조체(50), 제1 패드 단자(81), 및 벌크 컬러 필터(90)가 제공될 수 있다. 제1 연결 구조체(50)는 제1 차광 패턴(51), 제1 절연 패턴(53), 및 제1 캐핑막(55)을 포함할 수 있다. 제1 차광 패턴(51)이 제1 기판(100)의 제2 면(100b) 상에 제공될 수 있다. 제1 차광 패턴(51)은 제3 트렌치(TR3) 및 제4 트렌치(TR4)의 내측벽을 콘포말하게 덮을 수 있다. 제1 차광 패턴(51)은 광전 변환층(10) 및 제1 배선층(20a), 제2 배선층(20b) 및 제2 기판(200)을 관통하여 광전 변환층(10) 및 제2 배선층(20b)을 전기적으로 연결할 수 있다. 보다 구체적으로, 제1 차광 패턴(51)은 제2 배선층(20b) 내의 배선들 및 광전 변환층(10) 내의 화소 분리 패턴(150)과 접촉할 수 있다. 이에 따라, 제1 연결 구조체(50)는 제2 배선층(20b) 내의 배선들과 전기적으로 연결될 수 있다. 제1 차광 패턴(51)은 광학 블랙 영역(OB) 내로 입사되는 빛을 차단할 수 있다.
제1 패드 단자(81)가 제3 트렌치(TR3)의 내부에 제공되어 제3 트렌치(TR3)의 잔부를 채울 수 있다. 제1 패드 단자(81)는 금속 물질, 예를 들어, 알루미늄을 포함할 수 있다. 제1 패드 단자(81)는 화소 분리 패턴(150), 보다 구체적으로는 제2 분리 패턴(153)과 연결될 수 있다. 이에 따라, 제1 패드 단자(81)를 통해 화소 분리 패턴(150)에 음의 전압을 인가할 수 있다.
제1 절연 패턴(53)이 제1 차광 패턴(51) 상에 제공되어, 제4 트렌치(TR4)의 잔부를 채울 수 있다. 제1 절연 패턴(53)은 광전 변환층(10) 및 제1 배선층(20a), 제2 배선층(20b), 및 제2 기판(200)을 관통할 수 있다. 제1 절연 패턴(53) 상에 제1 캐핑막(55)이 제공될 수 있다. 제1 캐핑막(55)이 제1 절연 패턴(53) 상에 제공될 수 있다. 제1 캐핑막(55)은 캐핑 패턴(155)과 동일한 물질을 포함할 수 있다.
벌크 컬러 필터(90)가 제1 패드 단자(81), 제1 차광 패턴(51), 및 제1 캐핑막(55) 상에 제공될 수 있다. 벌크 컬러 필터(90)는 제1 패드 단자(81), 제1 차광 패턴(51), 및 제1 캐핑막(55)을 덮을 수 있다. 제1 보호막(71)이 벌크 컬러 필터(90) 상에 제공되어 벌크 컬러 필터(90)를 덮을 수 있다.
제1 기판(100)의 광학 블랙 영역(OB)에 광전 변환 영역(110’) 및 더미 영역(111)이 제공될 수 있다. 상기 광전 변환 영역(110’)은 예를 들면, 제1 도전형과 다른 제2 도전형(예를 들어, n형)의 불순물로 도핑될 수 있다. 광전 변환 영역(110’)은 도 5에서 설명한 광전 변환 영역(110)과 유사한 구조를 갖지만, 빛을 받아 전기적 신호를 발생시키는 동작을 수행하지 않을 수 있다. 더미 영역(111)은 불순물로 도핑되지 않는 영역일 수 있다. 광전 변환 영역(110’) 및 더미 영역(111)에서 발생된 신호는 이후 공정 노이즈를 제거하는 정보로 사용될 수 있다.
패드 영역(PAD)에서, 제1 기판(100) 상에 제2 연결 구조체(60), 제2 패드 단자(83), 및 제2 보호막(73)이 제공될 수 있다. 제2 연결 구조체(60)는 제2 차광 패턴(61), 제2 절연 패턴(63), 및 제2 캐핑막(65)을 포함할 수 있다.
제2 차광 패턴(61)이 제1 기판(100)의 제2 면(100b) 상에 제공될 수 있다. 보다 구체적으로, 제2 차광 패턴(61)은 제5 트렌치(TR5) 및 제6 트렌치(TR6)의 내측벽을 콘포말하게 덮을 수 있다. 제2 차광 패턴(61)은 광전 변환층(10), 및 제1 배선층(20a), 제2 배선층(20b) 및 제2 기판(200)을 관통할 수 있다. 보다 구체적으로, 제2 차광 패턴(61)은 제3 배선층(20c) 내의 배선들과 접촉할 수 있다. 제2 차광 패턴(61)은 금속 물질 예를 들어, 텅스텐을 포함할 수 있다.
제2 패드 단자(83)가 제5 트렌치(TR5)의 내부에 제공될 수 있다. 제2 패드 단자(83)는 제2 차광 패턴(61) 상에 제공되어 제5 트렌치(TR5)의 잔부를 채울 수 있다. 제2 패드 단자(83)는 금속 물질 예를 들어, 알루미늄을 포함할 수 있다. 제2 패드 단자(83)는 이미지 센서 소자와 외부 사이의 전기적 연결 통로 역할을 수행할 수 있다. 제2 절연 패턴(63)이 제6 트렌치(TR6)의 잔부를 채울 수 있다. 제2 절연 패턴(63)은 광전 변환층(10) 및 제1 배선층(20a), 제2 배선층(20b) 및 제2 기판(200)을 관통할 수 있다. 제2 캐핑막(65)이 제2 절연 패턴(63) 상에 제공될 수 있다. 제2 캐핑막(65)은 캐핑 패턴(155)과 동일한 물질을 포함할 수 있다. 제2 보호막(73)이 제2 차광 패턴(61)의 일부 및 제2 캐핑막(65)을 덮을 수 있다.
제2 패드 단자(83)를 통해 인가된 전류는 제2 차광 패턴(61), 제2 배선층(20b) 내의 배선들, 및 제1 차광 패턴(51)을 통해 화소 분리 패턴(150)으로 흐를 수 있다. 광전 변환 영역들(110, 110’) 및 더미 영역(111)으로부터 발생한 전기적 신호는 제2 배선층(20b) 내의 배선들, 제3 배선층(20c) 내의 배선들, 제2 차광 패턴(61), 및 제2 패드 단자(83)를 통해 외부로 전송될 수 있다.
도 6을 참조하여 콘택 패턴(CP) 및 연결 콘택(TV)에 대해 보다 상세히 설명한다.
도 6을 참조하면, 연결 콘택(TV)과 제2 본딩 패드(BP2) 사이에 콘택 패턴(CP)이 배치될 수 있다. 연결 콘택(TV)은 제2 하부 배선(213)으로부터 콘택 패턴(CP)을 향해 연장될 수 있다. 연결 콘택(TV)은 콘택 패턴(CP)과 접촉할 수 있다. 구체적으로, 연결 콘택(TV)은 콘택 패턴(CP)의 바닥면과 접촉할 수 있다. 중간 절연층(223)은 그 내부에 오프닝(OP)을 포함할 수 있다. 오프닝(OP)의 내측벽을 따라 콘택 패턴(CP)이 컨포멀하게 제공될 수 있다. 오프닝(OP)의 폭은 제2 기판(200)을 향하는 방향으로 갈수록 작아질 수 있다.
제2 본딩 패드(BP2)는 콘택 패턴(CP)에 의해 연결 콘택(TV)과 전기적으로 연결되되, 연결 콘택(TV)과 직접적으로 접촉하지 않을 수 있다. 제2 본딩 패드(BP2)의 돌출부(PTP)는 콘택 패턴(CP)에 의해 연결 콘택(TV)으로부터 수직적으로(즉, 제3 방향(D3)) 이격될 수 있다.
콘택 패턴(CP)은 그의 상면으로부터 제2 기판(200)을 향하는 방향으로 함몰되는 리세스 영역(RSR)을 포함할 수 있다. 리세스 영역(RSR)의 폭은 제2 기판(200)을 향하는 방향으로 갈수록 작아질 수 있다.
콘택 패턴(CP)은 금속 물질을 포함할 수 있다. 일 예로, 콘택 패턴(CP)은 텅스텐(W), 알루미늄(Al), 구리(Cu), 텅스텐 질화물(WN), 탄탈륨 질화물(TaN), 및 티타늄 질화물(TiN) 중 적어도 하나를 포함할 수 있다. 콘택 패턴(CP)은 제2 본딩 패드(BP2)와 상이한 금속 물질을 포함할 수 있다. 구체적으로, 제2 본딩 패드(BP2)는 구리를 포함하고, 콘택 패턴(CP)은 텅스텐을 포함할 수 있다. 다른 예로, 콘택 패턴(CP)은 제2 본딩 패드(BP2)와 동일한 물질을 포함할 수 있다.
콘택 패턴(CP) 상에 배치되는 제2 본딩 패드(BP2)는 라인부(LIN) 및 돌출부(PTP)를 포함할 수 있다. 라인부(LIN)는 중간 절연층(223)의 상부에서 제2 방향(D2)으로 연장되는 부분일 수 있다. 돌출부(PTP)는 라인부(LIN)로부터 콘택 패턴(CP)을 향해 돌출되는 부분일 수 있다. 돌출부(PTP)는 콘택 패턴(CP)의 리세스 영역(RSR)으로 돌출될 수 있다. 돌출부(PTP)는 리세스 영역(RSR)을 채울 수 있다. 콘택 패턴(CP)의 상면은 라인부(LIN)의 바닥면과 접촉할 수 있다. 돌출부(PTP)의 폭은 제3 폭(W3)일 수 있다. 제3 폭(W3)은 제2 기판(200)을 향하는 방향으로 갈수록 작아질 수 있다.
콘택 패턴(CP)의 바닥면은 제2 기판(200)의 상면과 공면을 이룰 수 있다. 콘택 패턴(CP)의 바닥면은 제1 레벨(LV1)에 위치할 수 있다. 연결 콘택(TV)의 상면은 제2 레벨(LV2)에 위치할 수 있다. 제2 본딩 패드(BP2)의 최하면은 제3 레벨(LV3)에 위치할 수 있다. 즉, 제2 본딩 패드(BP2)의 돌출부(PTP)의 바닥면은 제3 레벨(LV3)에 위치할 수 있다. 일 예로, 제2 레벨(LV2)은 제1 레벨(LV1)보다 높고, 제3 레벨(LV3)은 제2 레벨(LV2)보다 높을 수 있다. 제2 레벨(LV2)은 제1 레벨(LV1)과 제3 레벨(LV3) 사이에 위치할 수 있다. 연결 콘택(TV)의 상면과 측벽의 일부분은 콘택 패턴(CP)과 접촉할 수 있다. 다른 예로, 제1 레벨(LV1)과 제2 레벨(LV2)은 실질적으로 동일한 레벨에 위치할 수 있다. 즉, 연결 콘택(TV)의 상면은 콘택 패턴(CP)의 바닥면과 접촉할 수 있다.
도 7은 본 발명의 비교예에 따른 이미지 센서를 설명하기 위한 것으로, 도 5의 N 영역을 확대한 단면도이다. 본 비교예에서는, 도 4 내지 도 6을 참조하여 설명한 것과 중복되는 내용은 설명을 생략하고 차이점에 대해 상세히 설명한다.
도 7을 참조하면, 도 6을 참조하여 설명한 콘택 패턴(CP)이 생략될 수 있다. 제2 본딩 패드(BP2) 또한 도 6을 참조하여 설명한 돌출부(PTP)를 포함하지 않을 수 있다. 이에 따라, 제2 본딩 패드(BP2)와 제2 하부 배선(213) 사이의 거리가 상대적으로 멀어질 수 있다. 즉, 제2 본딩 패드(BP2)와 제2 하부 배선(213) 사이를 전기적으로 연결하기 위해서는 제2 기판(200)과 중간 절연층(223)을 관통하는 연결 콘택(TV)의 길이가 상대적으로 길어져야 한다. 이 때, 연결 콘택(TV)을 형성하기 위한 콘택 홀이 충분히 깊게 파지지 않아 제2 본딩 패드(BP2)와 제2 하부 배선(213)이 전기적으로 연결되지 않을 수 있다. 이를 방지하기 위해서 중간 절연층(223)의 두께를 얇게 형성하는 경우, 제2 본딩 패드(BP2)와 제2 게이트 전극(GEb)이 서로 접촉하는 불량이 발생할 수 있다(도 5 참조).
본 발명에 따르면, 중간 절연층(223) 내에 콘택 패턴(CP)이 제공될 수 있다. 콘택 패턴(CP)은 제2 본딩 패드(BP2) 아래에 배치되어 제2 본딩 패드(BP2)와 전기적으로 연결될 수 있다. 콘택 패턴(CP)이 중간 절연층(223)의 하부에 배치됨으로써, 제2 본딩 패드(BP2)와 제2 하부 배선(213)을 전기적으로 연결하는 연결 콘택(TV)의 길이를 상대적으로 짧게 형성하는 것이 가능하다. 이에 따라, 연결 콘택(TV)을 형성하기 위한 콘택 홀이 충분히 깊게 파지지 않아 제2 본딩 패드(BP2)와 제2 하부 배선(213)이 전기적으로 연결되지 않는 불량을 방지할 수 있다. 또한, 상기 불량을 방지하기 위해 중간 절연층(223)의 두께를 얇게 형성하지 않아도 되므로 제2 본딩 패드(BP2)와 제2 게이트 전극(GEb)이 서로 접촉하는 불량을 방지할 수 있다. 결과적으로, 이미지 센서의 전기적 특성이 향상될 수 있다.
도 8a 내지 도 8g는 본 발명의 실시예들에 따른 이미지 센서의 제조 방법을 설명하기 위한 단면도들이다.
도 8a를 참조하면, 서로 반대되는 제1 면(100a) 및 제2 면(100b)을 가지는 제1 기판(100)이 준비될 수 있다. 제1 기판(100)은 제1 도전형(예를 들어, p형)의 불순물을 포함할 수 있다. 일 예로, 제1 기판(100)은 제1 도전형 벌크(bulk) 실리콘 기판 상에 제1 도전형 에피택셜층이 형성된 기판일 수 있다. 다른 예로, 제1 기판(100)은 제1 도전형의 웰을 포함하는 벌크 기판일 수 있다.
제1 기판(100)의 제1 면(100a) 상에 제2 트렌치(TR2)를 형성할 수 있다. 제2 트렌치(TR2) 내에 제1 소자 분리 패턴(103)이 형성될 수 있다. 제1 소자 분리 패턴(103)과 제1 기판(100)을 식각하여 제1 트렌치(TR1)가 형성될 수 있다. 제1 트렌치(TR1) 내에 화소 분리 패턴(150)이 형성될 수 있다. 제1 트렌치(TR1)의 바닥면(TR1b)은 제1 기판(100)의 제2 면(100b)보다 높은 레벨에 위치할 수 있다.
제1 기판(100) 내에 불순물을 도핑하여, 광전 변환 영역들(110)이 형성될 수 있다. 광전 변환 영역들(110)은, 상기 제1 도전형(예를 들어, p형)과 다른 제2 도전형(예를 들어, n형)을 가질 수 있다.
제1 기판(100)의 제1 면(100a) 상에 전송 게이트(TG)가 형성될 수 있다. 전송 게이트(TG)는 제1 기판(100)의 제1 면(100a) 상에 제공되는 제2 부분(TGb) 및 제2 부분(TGb)으로부터 제1 기판(100) 내로 연장되는 제1 부분(TGa)을 포함할 수 있다. 도시되지는 않았지만, 제1 기판(100)의 제1 면(100b) 상에 도 4를 참조하여 설명한 제1 게이트 전극들(GEa)이 형성될 수 있다.
제1 기판(100)의 제1 면(100a) 상에 불순물이 주입되어 부유 확산 영역(FD)이 형성될 수 있다. 부유 확산 영역(FD)은 제2 도전형(예를 들어, n형)의 불순물을 포함할 수 있다. 도시되지는 않았지만, 제1 게이트 전극(GEa)의 양 측에 도 4를 참조하여 설명한 제1 소스/드레인 영역들(SDa)이 형성될 수 있다.
전송 게이트(TG)를 덮는 제1 상부 절연층(221)이 형성될 수 있다. 제1 상부 절연층(221) 내에 상부 콘택들(201)이 형성될 수 있다. 제1 상부 절연층(221) 상에 상부 배선들(211)이 형성될 수 있다. 상부 배선들(211)을 덮는 제2 상부 절연층(222)이 제1 상부 절연층(221) 상에 형성될 수 있다. 제2 상부 절연층(222) 내에 상부 비아들(215) 및 제1 본딩 패드들(BP1)이 형성될 수 있다. 제1 본딩 패드들(BP1)의 상면은 제2 상부 절연층(222)에 의해 노출될 수 있다. 최종적으로, 제1 웨이퍼 부분(WF1)이 형성될 수 있다. 제1 웨이퍼 부분(WF1)은 최종적으로 도 5를 참조하여 설명한 제1 반도체 칩(SC1)을 구성할 수 있다.
도 8b를 참조하면, 서로 반대되는 제3 면(200a) 및 제4 면(200b)을 가지는 제2 기판(200)이 준비될 수 있다. 제2 기판(200)은 제1 도전형(예를 들어, p형)의 불순물을 포함할 수 있다. 일 예로, 제2 기판(200)은 제1 도전형 벌크(bulk) 실리콘 기판 상에 제1 도전형 에피택셜층이 형성된 기판일 수 있다. 다른 예로, 제2 기판(200)은 제1 도전형의 웰을 포함하는 벌크 기판일 수 있다.
제2 기판(200)의 제3 면(200a) 상에 제2 게이트 전극들(GEb)이 형성될 수 있다. 제2 게이트 전극(GEb)의 양 측에 제2 소스/드레인 영역들(SDb)이 형성될 수 있다. 제2 게이트 전극(GEb)과 제2 소스/드레인 영역들(SDb)은 도 1을 참조하여 설명한 소스 팔로워 트랜지스터(SX)를 구성할 수 있다.
도 8c를 참조하면, 제2 게이트 전극들(GEb)을 덮는 제1 중간 절연막(223a)이 형성될 수 있다. 제1 중간 절연막(223a)을 관통하는 오프닝(OP)이 형성될 수 있다. 오프닝(OP)에 의해 제2 기판(200)의 제3 면(200a)이 노출될 수 있다.
오프닝(OP)의 바닥면 및 내측벽 그리고 제1 중간 절연막(223a)의 상면을 따라 예비 콘택 패턴(PCP)이 컨포멀하게 형성될 수 있다. 일 예로, 예비 콘택 패턴(PCP)은 텅스텐을 포함할 수 있다.
도 8d를 참조하면, 예비 콘택 패턴(PCP) 상에 평탄화 공정이 수행될 수 있다. 상기 평탄화 공정은 제1 중간 절연막(223a)의 상면이 노출될 때까지 수행될 수 있다. 결과적으로, 제1 중간 절연막(223a) 내에 콘택 패턴(CP)이 형성될 수 있다. 콘택 패턴(CP)은 그의 상면으로부터 제2 기판(200)을 향해 함몰된 리세스 영역(RSR)을 포함할 수 있다. 제1 중간 절연막(223a) 내에 중간 콘택들(202)이 형성될 수 있다.
제1 중간 절연막(223a) 상에 제2 본딩 패드들(BP2)이 형성될 수 있다. 콘택 패턴(CP)과 연결되는 제2 본딩 패드(BP2)는 라인부(LIN) 및 라인부(LIN)로부터 콘택 패턴(CP)의 리세스 영역(RSR)을 향해 돌출되는 돌출부(PTP)를 포함할 수 있다. 즉, 제2 본딩 패드(BP2)의 돌출부(PTP)는 리세스 영역(RSR)을 채울 수 있다. 제1 중간 절연막(223a) 상에 제2 중간 절연막(223b)이 형성될 수 있다. 제2 중간 절연막(223b)을 형성하는 것은 제1 중간 절연막(223a) 상에 절연막(미도시)을 형성하는 것 및 제2 본딩 패드들(BP2)의 상면이 노출될 때까지 평탄화 공정을 수행하는 것을 포함할 수 있다. 제1 중간 절연막(223a) 및 제2 중간 절연막(223b)은 중간 절연층(223)을 구성할 수 있다. 결과적으로, 제2 웨이퍼 부분(WF2)이 형성될 수 있다. 제2 웨이퍼 부분(WF2)은 최종적으로 도 5를 참조하여 설명한 제2 반도체 칩(SC2)을 구성할 수 있다.
도 8e를 참조하면, 서로 반대되는 제5 면(300a) 및 제6 면(300b)을 가지는 제3 기판(300)이 준비될 수 있다. 제3 기판(300)은 제1 도전형(예를 들어, p형)의 불순물을 포함할 수 있다. 일 예로, 제3 기판(300)은 제1 도전형 벌크(bulk) 실리콘 기판 상에 제1 도전형 에피택셜층이 형성된 기판일 수 있다. 다른 예로, 제3 기판(300)은 제1 도전형의 웰을 포함하는 벌크 기판일 수 있다.
제3 기판(300)의 제5 면(300a) 상에 제7 트렌치(TR7)를 형성할 수 있다. 제7 트렌치(TR7) 내에 제2 소자 분리 패턴(105)이 형성될 수 있다. 제3 기판(300)의 제5 면(300a) 상에 제3 게이트 전극들(GEc)이 형성될 수 있다. 제3 게이트 전극(GEc)의 양 측에 제3 소스/드레인 영역들(SDc)이 형성될 수 있다. 제3 게이트 전극(GEc)과 제3 소스/드레인 영역들(SDc)은 로직 트랜지스터(LT)를 구성할 수 있다.
제3 게이트 전극들(GEc)을 덮는 제1 하부 절연층(224)이 형성될 수 있다. 제1 하부 절연층(224) 내에 하부 콘택들(203)이 형성될 수 있다. 제1 하부 절연층(224) 상에 제1 하부 배선들(212)이 형성될 수 있다. 제1 하부 배선들(212)을 덮는 제2 하부 절연층(225)이 제1 하부 절연층(224) 상에 형성될 수 있다. 제2 하부 절연층(225) 내에 하부 비아들(217) 및 제2 하부 배선들(213)이 형성될 수 있다. 제2 하부 배선(213)의 상면은 제2 하부 절연층(225)에 의해 노출될 수 있다. 결과적으로, 제3 반도체 칩(SC3)이 형성될 수 있다.
도 8f를 참조하면, 제2 웨이퍼 부분(WF2)을 플립하여 제1 웨이퍼 부분(WF1) 상에 부착할 수 있다. 구체적으로, 제2 웨이퍼 부분(WF2)을 플립(flip)하여 제1 본딩 패드(BP1)와 제2 웨이퍼 부분(WF2)의 제2 본딩 패드(BP2)를 서로 접촉하게 한 후, 열압착 공정 등을 진행하여 제2 웨이퍼 부분(WF2)과 제1 웨이퍼 부분(WF1)을 본딩할 수 있다.
제2 기판(200)의 제4 면(200b) 상에 박막화 공정이 수행될 수 있다. 이에 따라, 제2 기판(200)의 두께는 얇아질 수 있다. 결과적으로, 제2 반도체 칩(SC2)이 형성될 수 있다. 제2 기판(200)을 관통하는 콘택 홀(VH)이 형성될 수 있다. 콘택 홀(VH)에 의해 콘택 패턴(CP)의 상면이 노출될 수 있다.
본 발명에 따르면, 콘택 패턴(CP)이 제공됨으로써, 콘택 홀(VH)을 상대적으로 깊게 형성하지 않을 수 있다. 이에 따라, 콘택 홀(VH)이 깊게 파지지 않아 후술할 제2 하부 배선(213)과 제2 본딩 패드(BP2)가 전기적으로 연결되지 않는 불량을 방지할 수 있다.
도 8g를 참조하면, 콘택 홀(VH) 내에 연결 콘택(TV)이 형성될 수 있다. 이후, 제3 반도체 칩(SC3)을 플립하여 제2 반도체 칩(SC2) 상에 부착할 수 있다. 구체적으로, 제3 반도체 칩(SC3)을 플립하여 연결 콘택(TV)과 제2 하부 배선(213)을 접촉하게 한 후, 열압착 공정 등을 진행하여 제3 반도체 칩(SC3)과 제2 반도체 칩(SC2)을 본딩할 수 있다.
도 5를 다시 참조하면, 제1 기판(100)의 제2 면(100b) 상에 박막화 공정이 수행될 수 있다. 이에 따라, 제1 및 제2 분리 패턴들(151, 153)의 바닥면들이 노출될 수 있다. 결과적으로 제1 반도체 칩(SC1)이 형성될 수 있다. 제1 기판(100)의 제2 면(100b) 상에 제1 고정전하막(132), 제2 고정전하막(134) 및 평탄화막(136)이 형성될 수 있다. 평탄화막(136) 상에 차광 패턴(315) 및 저굴절 패턴(311)이 형성될 수 있다. 저굴절 패턴(311)을 덮는 보호막(316)이 형성될 수 있다. 보호막(316) 상에 컬러 필터들(303)이 형성될 수 있다. 컬러 필터들(303) 상에 마이크로 렌즈부(306)가 형성될 수 있다.
도 9a 내지 도 9c는 본 발명의 실시예들에 따른 이미지 센서를 설명하기 위한 것으로, 각각 도 4의 A-A'선에 따른 단면도들이다. 본 실시예에서는, 도 4 내지 도 6을 참조하여 설명한 것과 중복되는 내용은 설명을 생략하고 차이점에 대해 상세히 설명한다.
도 9a를 참조하면, 화소 분리 패턴(150)이 제1 트렌치(TR1) 내에 제공될 수 있다. 화소 분리 패턴(150)은 제1 트렌치(TR1)는 제1 기판(100)의 제2 면(100b)으로부터 리세스될 수 있다. 제1 트렌치(TR1)는 제1 기판(100)의 제2 면(100b)에서 제1 면(100a)을 향하는 방향으로 갈수록 그 폭이 감소할 수 있다.
화소 분리 패턴(150)은 제1 트렌치(TR1)의 내벽을 따라 콘포멀하게 제공되는 고정 전하막(157) 및 고정 전하막(157) 상에 제공되는 매립 절연 패턴(159)을 포함할 수 있다. 고정 전하막(157)은 음의 고정 전하를 가질 수 있다. 고정 전하막(157)은 하프늄(Hf), 지르코늄(Zr), 알루미늄(Al), 탄탈륨(Ta), 티타늄(Ti), 이트륨(Y) 및 란타노이드를 포함하는 그룹에서 선택되는 적어도 하나의 금속을 포함하는 금속 산화물(metal oxide) 또는 금속 불화물(metal fluoride)로 이루어질 수 있다. 예를 들면, 고정 전하막(157)은 하프늄 산화막 또는 알루미늄 산화막일 수 있다. 고정 전하막(157)의 주변에는 정공의 축적(hole accumulation)이 발생할 수 있다. 이로써 암전류의 발생 및 화이트 스팟(white spot)을 효과적으로 감소시킬 수 있다. 매립 절연 패턴(159)은 스텝 커버리지 특성이 좋은 절연 물질을 포함할 수 있다. 예를 들면, 매립 절연 패턴(159)은 실리콘 산화막을 포함할 수 있다. 고정 전하막(157)은 제1 기판(100)의 제2 면(100b) 상으로 연장될 수 있다. 매립 절연 패턴(159) 또한 제1 기판(100)의 제2 면(100b) 상으로 연장될 수 있다.
매립 절연 패턴(159)의 상면 상에 제1 패시베이션 막(322) 및 제2 패시베이션 막(324)이 순차적으로 제공될 수 있다. 제1 패시베이션 막(322) 및 제2 패시베이션 막(324) 각각은 무기 산화물을 포함할 수 있다. 일 예로, 제1 패시베이션 막(322) 및 제2 패시베이션 막(324) 각각은 실리콘 산화물을 포함할 수 있다.
도핑 영역(130)이 제1 기판(100)의 제1 면(100a) 및 화소 분리 패턴(150) 사이에 개재될 수 있다. 도핑 영역(130)은 제1 도전형(예를 들어, p형)을 가질 수 있다. 도핑 영역(130)은 화소 분리 패턴(150)의 하면을 둘러쌀 수 있다.
도 9b를 참조하면, 화소 분리 패턴(150)은 도 9a의 화소 분리 패턴(150)과 실질적으로 동일하되, 제1 소자 분리 패턴(103)이 제1 기판(100)의 제1 면(100a) 과 화소 분리 패턴(150) 사이에 제공될 수 있다. 제1 소자 분리 패턴(103a) 및 화소 분리 패턴(150)은 수직적으로 서로 이격될 수 있다. 즉, 제1 기판(100)의 일부분이 제1 소자 분리 패턴(103)과 화소 분리 패턴(150) 사이로 연장될 수 있다.
도 9c를 참조하면, 화소 분리 패턴(150)은 도 9a의 화소 분리 패턴(150)과 실질적으로 동일하되, 제1 소자 분리 패턴(103)은 화소 분리 패턴(150)과 접할 수 있다. 제1 소자 분리 패턴(103)은 제1 기판(100)의 제1 면(100a) 및 화소 분리 패턴(150) 사이에 개재될 수 있다.
도 10은 본 발명의 실시예들에 따른 이미지 센서를 설명하기 위한 것이다.
도 10을 참조하면, 제1 기판(100)의 제1 면(100a)에 인접하도록 제1 부유 확산 영역(FD1) 및 제2 부유 확산 영역(FD2)이 제공될 수 있다. 제2 부유 확산 영역(FD2)은 제1 소자 분리 패턴(103)에 의해 제1 부유 확산 영역(FD1)으로부터 이격될 수 있다.
제1 기판(100)의 제2 면(100b) 상에 제1 절연막(138)이 제공될 수 있다. 제1 절연막(138) 상에는 각각의 단위 화소 영역들(PX) 별로 컬러 필터들(303a, 303c)이 배치될 수 있다. 컬러 필터들(303a, 303c) 사이에서 제1 절연막(138) 상에 차광 패턴(315)이 배치될 수 있다. 컬러 필터들(303a, 303c)의 측면, 상면, 그리고 차광 패턴(315)의 상면은 제2 절연막(139)에 의해 덮일 수 있다. 컬러 필터들(303a, 303c) 사이의 공간은 저굴절 패턴(311)으로 채워질 수 있다.
제2 절연막(139)과 저굴절 패턴(311) 상에 제3 절연막(140)이 제공될 수 있다. 제3 절연막(140) 상에 단위 화소 영역들(PX) 별로 화소 전극(142)이 제공될 수 있다. 화소 전극들(142) 사이에는 절연 패턴(148)이 개재될 수 있다. 절연 패턴(148)은 일 예로, 실리콘 산화막 또는 실리콘 질화막을 포함할 수 있다. 화소 전극들(142) 상에는 광전 변환 패턴(163)이 제공될 수 있다. 광전 변환 패턴(163) 상에는 공통 전극(144)이 제공될 수 있다. 공통 전극(144) 상에는 패시베이션막(149)이 제공될 수 있다. 패시베이션막(149) 상에는 마이크로 렌즈들(307)이 제공될 수 있다.
화소 전극(142)과 공통 전극(144)은 ITO(indium tin oxide), IZO(indium zinc oxide), ZnO(zinc oxide), 및/또는 유기 투명 도전 물질을 포함할 수 있다. 광전 변환 패턴(163)은 예를 들어, 유기 광전 변환층일 수 있다. 광전 변환 패턴(163)은 p형 유기 반도체 물질 및 n형 유기 반도체 물질을 포함할 수 있고, p형 유기 반도체 물질과 n형 유기 반도체 물질은 p-n 접합을 형성할 수 있다. 또는, 광전 변환 패턴(163)은 양자점(quantum dot) 또는 칼코게나이드(chalcogenide)를 포함할 수 있다.
화소 전극(142)은 비아 플러그(146)에 의해 화소 분리 패턴(150)과 전기적으로 연결될 수 있다. 보다 구체적으로, 화소 전극(142)은 화소 분리 패턴(150)의 제2 분리 패턴(153)과 전기적으로 연결될 수 있다. 비아 플러그(146)는 제3 절연막(140), 저굴절 패턴(311), 제2 절연막(139), 차광 패턴(315) 및 제1 절연막(138)을 관통하여 화소 분리 패턴(150)과 접할 수 있다. 비아 플러그(146)의 측벽은 비아 절연막(147)으로 덮일 수 있다. 화소 분리 패턴(150)은 상부 배선(211) 및 상부 콘택들(201a, 201b)에 의해 제2 부유 확산 영역(FD2)과 전기적으로 연결될 수 있다. 제1 상부 콘택들(201a)은 전송 게이트(TG) 및 제1 및 제2 부유 확산 영역들(FD1, FD2) 중 적어도 하나와 접속할 수 있다. 제2 상부 콘택(201b)은 제2 분리 패턴(155)과 접속할 수 있다. 제2 상부 콘택(201b)의 상면은 제1 상부 콘택들(201a)의 바닥면들보다 더 높은 레벨에 위치할 수 있다.
도 11은 본 발명의 실시예들에 따른 이미지 센서를 설명하기 위한 것으로, 도 4의 A-A'선에 따른 단면도이다. 도 12는 도 11의 N 영역을 확대한 단면도이다. 본 실시예에서는, 도 4 내지 도 6을 참조하여 설명한 것과 중복되는 내용은 설명을 생략하고 차이점에 대해 상세히 설명한다.
도 11 및 도 12를 참조하면, 도 6을 참조하여 설명한 제2 본딩 패드(BP2)의 돌출부(PTP)가 생략될 수 있다. 중간 절연층(223) 내에 오프닝들(OP)이 복수 개 제공될 수 있다. 콘택 패턴들(CP) 또한 복수 개 제공되어 각각의 오프닝들(OP)을 채울 수 있다. 콘택 패턴들(CP)은 중간 절연층(223)의 바닥면으로부터 제2 본딩 패드(BP2)를 향해 연장될 수 있다. 콘택 패턴들(CP)의 상면들은 제2 본딩 패드(BP2)의 바닥면과 접촉할 수 있다. 콘택 패턴들(CP2)은 제2 방향(D2)으로 서로 이격되어 배치될 수 있다.
연결 콘택(TV)이 콘택 패턴들(CP)과 전기적으로 연결될 수 있다. 일 예로, 연결 콘택(TV)은 콘택 패턴들(CP) 중 일부와 접촉할 수 있다. 이에 따라, 콘택 패턴들(CP) 중 일부는 연결 콘택(TV)과 접촉하지 않을 수 있다. 연결 콘택(TV)과 접촉하지 않는 콘택 패턴(CP)의 바닥면은 제2 기판(200)과 접촉할 수 있다. 다른 예로, 도시된 것과 달리 연결 콘택(TV)은 콘택 패턴들(CP)의 전부와 접촉할 수 있다. 연결 콘택(TV)은 복수 개의 콘택 패턴들(CP)과 접촉할 수 있다.
콘택 패턴들(CP)의 바닥면들은 제2 기판(200)의 상면과 공면을 이룰 수 있다. 콘택 패턴들(CP)의 바닥면들은 제1 레벨(LV1)에 위치할 수 있다. 연결 콘택(TV)의 상면은 제2 레벨(LV2)에 위치할 수 있다. 제2 본딩 패드(BP2)의 바닥면은 제3 레벨(LV3)에 위치할 수 있다. 일 예로, 제2 레벨(LV2)은 제1 레벨(LV1)보다 높고, 제3 레벨(LV3)은 제2 레벨(LV2)보다 높을 수 있다. 제2 레벨(LV2)은 제1 레벨(LV1)과 제3 레벨(LV3) 사이에 위치할 수 있다. 연결 콘택(TV)의 상면과 측벽의 일부분은 콘택 패턴(CP)과 접촉할 수 있다. 다른 예로, 제1 레벨(LV1)과 제2 레벨(LV2)은 실질적으로 동일한 레벨에 위치할 수 있다. 즉, 연결 콘택(TV)의 상면은 콘택 패턴(CP)의 바닥면과 접촉할 수 있다.
도 13a 및 도 13b는 본 발명의 실시예들에 따른 이미지 센서의 제조 방법을 설명하기 위한 단면도들이다.
도 13a를 참조하면, 도 8b를 참조하여 설명한 공정 이후에 제2 게이트 전극들(GEb)을 덮는 제1 중간 절연막(223a)이 형성될 수 있다. 제1 중간 절연막(223a)을 관통하는 오프닝들(OP)이 형성될 수 있다. 오프닝들(OP)에 의해 제2 기판(200)의 제3 면(200a)이 노출될 수 있다. 오프닝들(OP)은 복수 개 제공될 수 있다. 오프닝들(OP)은 도 8c를 참조하여 설명한 오프닝(OP)보다 상대적으로 그 폭이 작을 수 있다.
제1 중간 절연막(223a)의 상면을 따라 예비 콘택 패턴(PCP)이 컨포멀하게 형성될 수 있다. 일 예로, 예비 콘택 패턴(PCP)은 텅스텐을 포함할 수 있다. 예비 콘택 패턴(PCP)은 오프닝들(OP)을 완전히 채울 수 있다.
도 13b를 참조하면, 예비 콘택 패턴(PCP) 상에 평탄화 공정이 수행될 수 있다. 상기 평탄화 공정은 제1 중간 절연막(223a)의 상면이 노출될 때까지 수행될 수 있다. 결과적으로, 제1 중간 절연막(223a) 내에 복수 개의 콘택 패턴들(CP)이 형성될 수 있다. 제1 중간 절연막(223a) 내에 중간 콘택들(202)이 형성될 수 있다.
제1 중간 절연막(223a) 상에 제2 본딩 패드들(BP2)이 형성될 수 있다. 제1 중간 절연막(223a) 상에 제2 중간 절연막(223b)이 형성될 수 있다. 제2 중간 절연막(223b)을 형성하는 것은 제1 중간 절연막(223a) 상에 절연막(미도시)을 형성하는 것 및 제2 본딩 패드들(BP2)의 상면이 노출될 때까지 평탄화 공정을 수행하는 것을 포함할 수 있다. 제1 중간 절연막(223a) 및 제2 중간 절연막(223b)은 중간 절연층(223)을 구성할 수 있다. 이후, 도 8e 내지 도 8g를 참조하여 설명한 공정과 실질적으로 동일한 공정이 수행될 수 있다. 결과적으로, 도 11 및 도 12를 참조하여 설명한 이미지 센서가 형성될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야의 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 단위 화소 영역들을 포함하며 서로 반대되는 제1 면 및 제2 면을 포함하는 제1 기판;
    상기 제1 기판의 상기 제1 면 아래에 배치되는 제2 기판;
    상기 제2 기판의 아래에 배치되는 제3 기판;
    상기 제2 기판과 상기 제3 기판 사이에 배치되는 하부 절연층;
    상기 하부 절연층 내에 배치되는 하부 배선;
    상기 제1 기판과 상기 제2 기판 사이의 중간 절연층;
    상기 중간 절연층 내에 배치되는 제1 본딩 패드;
    상기 제2 기판을 관통하여 상기 하부 배선과 상기 제1 본딩 패드를 전기적으로 연결하는 연결 콘택; 및
    상기 중간 절연층 내에서 상기 제1 본딩 패드 아래에 배치되는 콘택 패턴을 포함하되,
    상기 제1 본딩 패드는 상기 콘택 패턴에 의해 상기 연결 콘택으로부터 수직적으로 이격되는 이미지 센서.
  2. 제1항에 있어서,
    상기 제1 기판의 상기 제1 면과 상기 중간 절연층 사이의 상부 절연층; 및
    상기 상부 절연층의 하부에 제공되는 제2 본딩 패드를 더 포함하고,
    상기 제1 본딩 패드는 상기 제2 본딩 패드와 접촉하는 이미지 센서.
  3. 제1항에 있어서,
    상기 제3 기판 상에 배치되는 로직 트랜지스터를 더 포함하되,
    상기 하부 절연층은 상기 로직 트랜지스터를 덮는 이미지 센서.
  4. 제1항에 있어서,
    상기 제2 기판 상에 배치되는 소스 팔로워 트랜지스터; 및
    상기 제1 기판의 상기 제1 면에 인접하게 제공되는 부유 확산 영역을 더 포함하되,
    상기 소스 팔로워 트랜지스터는 상기 제1 본딩 패드를 통해 상기 부유 확산 영역과 전기적으로 연결되는 이미지 센서.
  5. 제1항에 있어서,
    상기 제1 기판 내에 제공되어 상기 단위 화소 영역들을 정의하는 화소 분리 패턴을 더 포함하되,
    상기 화소 분리 패턴의 폭은 상기 제1 면에서 상기 제2 면을 향하는 방향으로 갈수록 커지는 이미지 센서.
  6. 제1항에 있어서,
    상기 콘택 패턴과 상기 제1 본딩 패드는 서로 상이한 물질을 포함하는 이미지 센서.
  7. 제1항에 있어서,
    상기 연결 콘택의 상면은 상기 콘택 패턴의 바닥면보다 높은 레벨에 위치하는 이미지 센서.
  8. 제1항에 있어서,
    상기 콘택 패턴은 그의 상면으로부터 상기 제2 기판을 향하는 방향으로 함몰된 리세스 영역을 포함하는 이미지 센서.
  9. 제8항에 있어서,
    상기 제1 본딩 패드는:
    제1 방향으로 연장되는 라인부; 및
    상기 라인부로부터 상기 콘택 패턴의 상기 리세스 영역을 향해 돌출되는 돌출부를 포함하되,
    상기 돌출부의 폭은 상기 제2 기판을 향하는 방향으로 갈수록 작아지는 이미지 센서.
  10. 제1항에 있어서,
    상기 콘택 패턴은 복수 개의 콘택 패턴들을 포함하고,
    상기 연결 콘택은 상기 복수 개의 콘택 패턴들 중 일부와 접촉하는 이미지 센서.

KR1020220053099A 2022-03-04 2022-04-28 이미지 센서 KR20230131055A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
US18/103,894 US20230282667A1 (en) 2022-03-04 2023-01-31 Image sensor
CN202310151514.6A CN116705809A (zh) 2022-03-04 2023-02-22 图像传感器
JP2023030876A JP2023129340A (ja) 2022-03-04 2023-03-01 イメージセンサー

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR20220028168 2022-03-04
KR1020220028168 2022-03-04

Publications (1)

Publication Number Publication Date
KR20230131055A true KR20230131055A (ko) 2023-09-12

Family

ID=88019798

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020220053099A KR20230131055A (ko) 2022-03-04 2022-04-28 이미지 센서

Country Status (1)

Country Link
KR (1) KR20230131055A (ko)

Similar Documents

Publication Publication Date Title
US20230036152A1 (en) Image sensor
US20230017156A1 (en) Image sensor
US11749702B2 (en) Image sensor
JP2023024353A (ja) イメージセンサー
KR20220127422A (ko) 이미지 센서 및 그 제조 방법
KR20230131055A (ko) 이미지 센서
US20230282667A1 (en) Image sensor
US20220109014A1 (en) Image sensor with trench structures
US20220181376A1 (en) Image sensor
CN116705809A (zh) 图像传感器
US20240170522A1 (en) Image sensors
US20230352509A1 (en) Image sensor
US20230092590A1 (en) Image sensor
US20230361142A1 (en) Image sensor
US20230120066A1 (en) Image sensor
US20230170373A1 (en) Image sensor including reflective structure including a reflective structure
KR20240053239A (ko) 이미지 센서
JP2024075482A (ja) イメージセンサー
KR20230155332A (ko) 이미지 센서
KR20240010396A (ko) 이미지 센서
KR20230033963A (ko) 이미지 센서 및 그 제조 방법
KR20240012971A (ko) 이미지 센서 및 이의 제조 방법
KR20220144222A (ko) 이미지 센서
KR20230127748A (ko) 이미지 센서
KR20220043943A (ko) 이미지 센서