KR20240012971A - 이미지 센서 및 이의 제조 방법 - Google Patents

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김국태
김진균
배병택
유승휘
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삼성전자주식회사
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Abstract

이미지 센서 및 이의 제조 방법을 제공한다. 이 이미지 센서는 제 1 면과 이에 반대되는 제 2 면을 가지는 기판; 상기 제2면과 접하는 고정전하막; 상기 제1면을 덮는 층간절연막; 상기 제1면에 인접하여 배치되며 활성 영역을 정의하는 소자분리부; 및 상기 기판 내에 배치되고 상기 소자분리부를 관통하며, 화소들을 서로 분리시키는 화소 분리부를 포함하되, 상기 화소 분리부는: 상기 기판 내에 배치되며 상기 고정 전하막과 접하는 도전 패턴; 상기 도전 패턴과 상기 층간절연막 사이에 개재되는 매립 절연 패턴; 및 상기 도전 패턴 및 상기 매립 절연 패턴들의 측벽들을 둘러싸며 상기 고정전하막 및 상기 층간절연막과 동시에 접하는 분리 절연막을 포함하고, 상기 분리 절연막은 상기 매립 절연 패턴과 상기 도전 패턴 사이의 레벨에서 제1 두께를 가지고, 상기 분리 절연막은 상기 고전전하막의 하부면의 레벨에서 상기 제1 두께와 다른 제2 두께를 가진다.

Description

이미지 센서 및 이의 제조 방법{Image sensor and method of fabricating the same}
본 발명은 이미지 센서 및 이의 제조 방법에 관한 것이다.
이미지 센서는 광학 영상(Optical image)을 전기신호로 변환하는 반도체 소자이다. 상기 이미지 센서는 CCD(Charge coupled device) 형 및 CMOS(Complementary metal oxide semiconductor) 형으로 분류될 수 있다. 상기 CMOS 형 이미지 센서는 CIS(CMOS image sensor)라고 약칭된다. 상기 CIS는 2차원적으로 배열된 복수개의 화소들을 구비한다. 상기 화소들의 각각은 포토 다이오드(photodiode, PD)를 포함한다. 상기 포토다이오드는 입사되는 광을 전기 신호로 변환해주는 역할을 한다.
본 발명이 해결하고자 하는 과제는 선명한 화질을 구현할 수 있는 이미지 센서를 제공하는 데 있다.
본 발명이 해결하고자 하는 다른 과제는 수율을 향상시킬 수 있는 이미지 센서의 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 달성하기 위한 본 발명의 실시예들에 따른 이미지 센서는, 제 1 면과 이에 반대되는 제 2 면을 가지는 기판; 상기 제2면과 접하는 고정전하막; 상기 제1면을 덮는 층간절연막; 상기 제1면에 인접하여 배치되며 활성 영역을 정의하는 소자분리부; 및 상기 기판 내에 배치되고 상기 소자분리부를 관통하며, 화소들을 서로 분리시키는 화소 분리부를 포함하되, 상기 화소 분리부는: 상기 기판 내에 배치되며 상기 고정 전하막과 접하는 도전 패턴; 상기 도전 패턴과 상기 층간절연막 사이에 개재되는 매립 절연 패턴; 및 상기 도전 패턴 및 상기 매립 절연 패턴들의 측벽들을 둘러싸며 상기 고정전하막 및 상기 층간절연막과 동시에 접하는 분리 절연막을 포함하고, 상기 분리 절연막은 상기 매립 절연 패턴과 상기 도전 패턴 사이의 레벨에서 제1 두께를 가지고, 상기 분리 절연막은 상기 고전전하막의 하부면의 레벨에서 상기 제1 두께와 다른 제2 두께를 가진다.
본 발명의 일 양태에 따른 이미지 센서는, 제 1 면과 이에 반대되는 제 2 면을 가지는 기판; 상기 제2면과 접하는 고정전하막; 상기 제1면을 덮는 층간절연막; 상기 제1면에 인접하여 배치되며 활성 영역을 정의하는 소자분리부; 및 상기 기판 내에 배치되고 상기 소자분리부를 관통하며, 화소들을 서로 분리시키는 화소 분리부를 포함하되, 상기 화소 분리부는: 상기 기판 내에 배치되며 상기 고정 전하막과 접하는 도전 패턴; 상기 도전 패턴과 상기 층간절연막 사이에 개재되는 매립 절연 패턴; 및 상기 도전 패턴 및 상기 매립 절연 패턴들의 측벽들을 둘러싸며 상기 고정전하막 및 상기 층간절연막과 동시에 접하는 분리 절연막을 포함하고, 상기 도전 패턴은 제1 측벽을 가지고, 상기 분리 절연막은 제2 측벽을 가지고, 상기 고정전하막의 하부면에 대하여 상기 제1 측벽의 기울기는 상기 제2 측벽의 기울기와 다르다.
본 발명의 다른 양태에 따른 이미지 센서는, 제 1 면과 이에 반대되는 제 2 면을 가지는 기판, 상기 기판은 시계 방향을 따라 배치되는 제1 내지 제4 화소들을 포함하고;
상기 제2면과 접하는 고정전하막; 상기 제1 내지 제4 화소들 각각에서 상기 기판의 상기 제1 면 상에 배치되는 전송 게이트; 상기 기판의 상기 제1 면을 덮는 층간절연막; 상기 기판 내에 배치되며 상기 제1 내지 제4 화소들 사이에 개재되며 이들을 서로 분리시키는 화소 분리부를 포함하되, 상기 화소 분리부는: 상기 기판 내에 배치되며 상기 고정 전하막과 접하는 도전 패턴; 상기 도전 패턴과 상기 층간절연막 사이에 개재되는 매립 절연 패턴; 및 상기 도전 패턴 및 상기 매립 절연 패턴들의 측벽들을 둘러싸며 상기 고정전하막 및 상기 층간절연막과 동시에 접하는 분리 절연막을 포함하고, 상기 분리 절연막은 상기 매립 절연 패턴과 상기 도전 패턴 사이의 레벨에서 제1 두께를 가지고, 상기 분리 절연막은 상기 고전전하막의 하부면의 레벨에서 상기 제1 두께와 다른 제2 두께를 가지고, 상기 제2 두께는 상기 제1 두께의 1.2~2배이다.
상기 다른 과제를 달성하기 위한 본 발명에 따른 이미지 센서의 제조 방법은 기판에 깊은 트렌치를 형성하는 단계; 상기 깊은 트렌치의 내측벽과 바닥을 덮는 분리 절연막을 형성하는 단계, 상기 분리 절연막은 상기 깊은 트렌치를 완전히 채우지 못하며, 상기 분리 절연막의 두께는 상기 깊은 트렌치의 입구로 갈수록 얇아지고; 상기 분리 절연막 상에 도전막을 적층하여 상기 깊은 트렌치를 채우는 단계; 및 상기 도전막을 에치백하여 상기 깊은 트렌치 안에 도전 패턴을 형성하는 단계를 포함한다.
본 발명의 이미지 센서에서는 화소 분리부의 분리 절연 패턴의 폭이 기판의 후면 쪽으로 갈수록 증가하여, 전반사율을 증가시킬 수 있다. 이로써 크로스 토크를 방지하고 광 감도가 향상되어 선명한 화질을 구현할 수 있는 이미지 센서를 제공할 수 있다. 또한 본 예에 따른 이미지 센서의 화소 분리부에서는 도전 패턴 내에 보이드가 형성되지 않아, 음의 바이어스를 위치에 상관없이 고르게 인가할 수 있어, 암전류 발생을 억제할 수 있다. 또한 제품 모듈 배면 강도가 증가되어 최종 수율이 향상될 수 있다.
본 발명의 이미지 센서의 제조 방법에서는 깊은 트렌치 내의 분리 절연막의 두께를 깊은 트렌치의 입구쪽으로 갈수록 얇게 만듦으로써, 깊은 트렌치의 남은 공간의 가로세로비를 줄일 수 있다. 이로써 깊은 트렌치의 남은 공간을 도전막으로 채울 때, 보이드가 형성되지 않고 공정 불량이 방지될 수 있다. 이로써 수율을 향상시킬 수 있다.
도 1은 본 발명의 실시예들에 따른 이미지 센서를 설명하기 위한 블록도이다.
도 2는 본 발명의 실시예들에 따른 이미지 센서의 액티브 픽셀 센서 어레이의 회로도이다.
도 3은 본 발명의 실시예들에 따른 이미지 센서의 전면 평면도이다.
도 4는 본 발명의 실시예들에 따른 이미지 센서의 후면 평면도이다.
도 5는 본 발명의 실시예들에 따라 도 3 및/또는 도 4를 A-A' 선을 따라 자른 단면도이다.
도 6a 내지 도 6c는 본 발명의 실시예들에 따라 도 5의 ‘P1’ 부분을 확대한 도면들이다.
도 7은 본 발명의 실시예들에 따른 이미지 센서의 전면 평면도이다.
도 8a 내지 도 8f는 본 발명의 실시예들에 따라 도 5의 단면을 가지는 이미지 센서의 제조 방법을 순차적으로 나타내는 단면도들이다.
도 9는 본 발명의 실시예들에 따라 도 3 및/또는 도 4를 A-A' 선을 따라 자른 단면도이다.
도 10a 내지 도 10c는 본 발명의 실시예들에 따라 도 9의 ‘P1’ 부분을 확대한 도면들이다.
도 11a 및 도 11b는 도 9의 단면을 가지는 이미지 센서의 제조 방법을 순차적으로 나타나내는 단면도들이다.
도 12는 본 발명의 실시예들에 따른 이미지 센서의 단면도이다.
도 13은 본 발명의 실시예들에 따른 이미지 센서의 단면도이다.
도 14는 본 발명의 실시예들에 따른 이미지 센서의 단면도이다.
이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명에 따른 실시예들을 첨부 도면을 참조하면서 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 실시예들에 따른 이미지 센서를 설명하기 위한 블록도이다.
도 1을 참조하면, 이미지 센서는 액티브 픽셀 센서 어레이(Active Pixel Sensor array; 1001), 행 디코더(row decoder; 1002), 행 드라이버(row driver; 1003), 열 디코더(column decoder; 1004), 타이밍 발생기(timing generator; 1005), 상관 이중 샘플러(CDS: Correlated Double Sampler; 1006), 아날로그 디지털 컨버터(ADC: Analog to Digital Converter; 1007) 및 입출력 버퍼(I/O buffer; 1008)를 포함할 수 있다.
액티브 픽셀 센서 어레이(1001)는 2차원적으로 배열된 복수의 단위 픽셀들을 포함하며, 광 신호를 전기적 신호로 변환할 수 있다. 액티브 픽셀 센서 어레이(1001)는 행 드라이버(1003)로부터 픽셀 선택 신호, 리셋 신호 및 전하 전송 신호와 같은 복수의 구동 신호들에 의해 구동될 수 있다. 또한, 변환된 전기적 신호는 상관 이중 샘플러(1006)에 제공될 수 있다.
행 드라이버(1003)는, 행 디코더(1002)에서 디코딩된 결과에 따라 다수의 단위 픽셀들을 구동하기 위한 다수의 구동 신호들을 액티브 픽셀 센서 어레이(1001)로 제공할 수 있다. 단위 픽셀들이 행렬 형태로 배열된 경우에는 각 행별로 구동 신호들이 제공될 수 있다.
타이밍 발생기(1005)는 행 디코더(1002) 및 열 디코더(1004)에 타이밍(timing) 신호 및 제어 신호를 제공할 수 있다.
상관 이중 샘플러(CDS; 1006)는 액티브 픽셀 센서 어레이(1001)에서 생성된 전기 신호를 수신하여 유지(hold) 및 샘플링할 수 있다. 상관 이중 샘플러(1006)는 특정한 잡음 레벨(noise level)과 전기적 신호에 의한 신호 레벨을 이중으로 샘플링하여, 잡음 레벨과 신호 레벨의 차이에 해당하는 차이 레벨을 출력할 수 있다.
아날로그 디지털 컨버터(ADC; 1007)는 상관 이중 샘플러(1006)에서 출력된 차이 레벨에 해당하는 아날로그 신호를 디지털 신호로 변환하여 출력할 수 있다.
입출력 버퍼(1008)는 디지털 신호를 래치(latch)하고, 래치된 신호는 열 디코더(1004)에서의 디코딩 결과에 따라 순차적으로 영상 신호 처리부(도면 미도시)로 디지털 신호를 출력할 수 있다.
도 2는 본 발명의 실시예들에 따른 이미지 센서의 액티브 픽셀 센서 어레이의 회로도이다.
도 1 및 도 2를 참조하면, 센서 어레이(1001)는 복수의 단위 화소들(UP)을 포함하며, 단위 화소들(UP)은 매트릭스 형태로 배열될 수 있다. 각각의 단위 화소(UP)는 전송 트랜지스터(TX)를 포함할 수 있다. 각각의 단위 화소(UP)는 로직 트랜지스터(RX, SX, DX)를 더 포함할 수 있다. 로직 트랜지스터는 리셋 트랜지스터(RX), 선택 트랜지스터(SX), 또는 소스 팔로워 트랜지스터(DX)일 수 있다. 전송 트랜지스터(TX)는 전송 게이트(TG)를 포함할 수 있다. 각각의 단위 화소들(UP)은 광전 변환부(PD) 및 부유 확산 영역(FD)를 더 포함할 수 있다. 로직 트랜지스터들(RX, SX, DX)은 복수개의 단위 화소들(UP)끼리 서로 공유될 수 있다.
광전 변환부(PD)는 외부에서 입사된 빛의 양에 비례하여 광전하들을 생성 및 축적할 수 있다. 광전 변환부(PD)는 포토 다이오드, 포토 트랜지스터, 포토 게이트, 핀드 포토 다이오드 및 이들의 조합을 포함할 수 있다. 전송 트랜지스터(TX)는 광전 변환부(PD)에서 생성된 전하를 부유 확산 영역(FD)으로 전송할 수 있다. 부유 확산 영역(FD)은 광전 변환부(PD)에서 생성된 전하를 전송 받아 누적적으로 저장할 수 있다. 부유 확산 영역(FD)에 축적된 광전하들의 양에 따라 소스 팔로워 트랜지스터(DX)가 제어될 수 있다.
리셋 트랜지스터(RX)는 부유 확산 영역(FD)에 축적된 전하들을 주기적으로 리셋시킬 수 있다. 리셋 트랜지스터(RX)의 드레인 전극은 부유 확산 영역(FD)과 연결되며 소스 전극은 전원 전압(VDD)에 연결될 수 있다. 리셋 트랜지스터(RX)가 턴 온(turn-on)되면, 리셋 트랜지스터(RX)의 소스 전극과 연결된 전원 전압(VDD)이 부유 확산 영역(FD)으로 인가될 수 있다. 따라서, 리셋 트랜지스터(RX)가 턴 온되면, 부유 확산 영역(FD)에 축적된 전하들이 배출되어 부유 확산 영역(FD)이 리셋될 수 있다.
소스 팔로워 게이트 전극(SF)을 포함하는 소스 팔로워 트랜지스터(DX)는 소스 팔로워 버퍼 증폭기(source follower buffer amplifier) 역할을 할 수 있다. 소스 팔로워 트랜지스터(DX)는 부유 확산 영역(FD)에서의 전위 변화를 증폭하고, 이를 출력 라인(Vout)으로 출력할 수 있다.
선택 게이트 전극(SEL)을 포함하는 선택 트랜지스터(SX)는 행 단위로 읽어낼 단위 화소들(UP)을 선택할 수 있다. 선택 트랜지스터(SX)가 턴 온될 때, 전원 전압(VDD)이 소스 팔로워 트랜지스터(DX)의 드레인 전극으로 인가될 수 있다.
도 3은 본 발명의 실시예들에 따른 이미지 센서의 전면 평면도이다. 도 4는 본 발명의 실시예들에 따른 이미지 센서의 후면 평면도이다. 도 5는 본 발명의 실시예들에 따라 도 3 및/또는 도 4를 A-A' 선을 따라 자른 단면도이다. 도 6a 내지 도 6c는 본 발명의 실시예들에 따라 도 5의 'P1' 부분을 확대한 도면들이다.
도 3, 도 4, 및 도 5를 참조하면, 본 발명의 실시예들에 따른 이미지 센서(500)는, 제 1 기판(1)을 포함한다. 상기 제 1 기판(1)은 예를 들면 실리콘 단결정 웨이퍼, 실리콘 에피택시얼층 또는 SOI(silicon on insulator) 기판일 수 있다. 상기 제 1 기판(1)은 예를 들면 제 1 도전형의 불순물로 도핑될 수 있다. 예를 들면 상기 제 1 도전형은 P형일 수 있다. 상기 제 1 기판(1)은 서로 반대되는 전면(1a)과 후면(1b)을 포함한다. 본 명세서에 있어서, 전면(1a)은 제1면(1a)로, 후면(1b)은 제2 면(1b)로도 명명될 수 있다. 상기 제 1 기판(1)은 화소 어레이 영역(APS)과 가장자리 영역(EG)을 포함할 수 있다. 상기 화소 어레이 영역(APS)는 복수개의 단위 화소들(UP)을 포함할 수 있다. 상기 가장자리 영역(EG)은 도 13의 광학 블랙 영역(OB)의 일부에 대응될 수 있다.
상기 제 1 기판(1)에는 화소 분리부(DTI)가 배치되어 상기 화소 어레이 영역(APS)에서 상기 단위 화소들(UP)을 분리/한정할 수 있다. 화소 분리부(DTI)은 상기 가장자리 영역(EG)에 까지 연장될 수 있다. 화소 분리부(DTI)은 평면적으로 그물망 형태를 가질 수 있다.
상기 화소 분리부(DTI)는 상기 제 1 기판(1)의 전면(1a)으로부터 후면(1b)을 향해 형성된 깊은 트렌치(22) 안에 위치한다. 상기 화소 분리부(DTI)는 매립 절연 패턴(12), 분리 절연 패턴(14) 및 도전 패턴(16)을 포함할 수 있다. 상기 매립 절연 패턴(12)은 상기 도전 패턴(16)과 제 1 층간절연막(IL) 사이에 개재될 수 있다. 상기 분리 절연 패턴(14)은 상기 도전 패턴(16)과 상기 제 1 기판(1) 사이 그리고 상기 매립 절연 패턴(12)과 상기 제 1 기판(1) 사이에 개재될 수 있다.
매립 절연 패턴(12), 분리 절연 패턴(14)은 상기 제 1 기판(1)과 다른 굴절률을 가지는 절연 물질로 형성될 수 있다. 매립 절연 패턴(12), 분리 절연 패턴(14)은 예를 들면 실리콘산화물을 포함할 수 있다. 도전 패턴(16)은 상기 제 1 기판(1)과 이격될 수 있다. 도전 패턴(16)은 불순물이 도핑된 폴리실리콘막이나 실리콘 게르마늄막을 포함할 수 있다. 상기 폴리실리콘이나 실리콘 게르마늄막에 도핑된 불순물은 예를 들면 붕소, 인, 비소 중 하나일 수 있다. 또는 도전 패턴(16)은 금속막을 포함할 수 있다.
상기 화소 분리부(DTI)는 도 5처럼 상기 제 1 기판(1)의 전면(1a)으로부터 후면(1b)을 향해 갈수록 좁은 폭을 가진다. 상기 화소 분리부(DTI)는 도 3처럼 상기 제 1 기판(1)의 전면(1a)에 인접하여 제1 방향(X) 또는 제2 방향(Y)으로 제1 폭(W1)을 가진다. 본 명세서에 있어서, 용어 '폭'은 특정 방향으로 용어 '두께'로도 대체될 수 있다.
도전 패턴(16)과 매립 절연 패턴(12) 사이의 경계면의 제1 레벨(LV1)에서, 분리 절연 패턴(14)의 제1 부분(14(1))은 제1 방향(X) 또는 제2 방향(Y)으로 제2 폭(W2)을 가진다. 제1 레벨(LV1)에서 도전 패턴(16)의 제1 부분(16(1))은 제1 방향(X) 또는 제2 방향(Y)으로 제3 폭(W3)을 가진다.
도 4처럼 상기 제 1 기판(1)의 상기 화소 분리부(DTI)의 측벽은 후면(1b)에서 요철구조를 가질 수 있다. 도 4의 평면적 관점에서 상기 화소 분리부(DTI)의 측벽은 단위 화소들(UP)의 각 중심(UP_C)에서 인접하여 볼록할 수 있다. 상기 화소 분리부(DTI)는 단위 화소들(UP)의 각 중심(UP_C)에서 인접하여 제1 방향(X)으로 제4 폭(W4)을 가질 수 있다. 상기 화소 분리부(DTI)의 측벽은 단위 화소들(UP)의 각 모서리(UP_E)에 인접하여 오목할 수 있다. 상기 화소 분리부(DTI)는 단위 화소들(UP)의 각 모서리(UP_E)에 인접하여 (또는 고정전하막(24)의 하부면(24_B)의 레벨(LV2)에서) 제5 폭(W5)을 가질 수 있다. 상기 제4 및 제5 폭들(W4, W5)은 각각 상기 제1 폭(W1) 보다 작을 수 있다. 상기 제5 폭(W5)은 상기 제4 폭(W4) 보다 작을 수 있다.
도 4 및 도 6a를 참조하면, 분리 절연 패턴(14)의 제2 부분(14(2))은 상기 제 1 기판(1)의 후면(1b)에서(또는 고정전하막(24)의 하부면(24_B)의 레벨(LV2)에서) 제1 방향(X) 또는 제2 방향(Y)으로 제6 폭(W6)을 가진다. 도 4의 제6 폭(W6)은 도 3 또는 도 6a의 제2 폭(W2) 보다 크다.
도 4의 평면적 관점에서 도전 패턴(16)의 제2 부분(16(2))은 상기 제 1 기판(1)의 후면(1b)에서 볼록부(VP), 함몰부(CP) 및 연결부(XP)를 가질 수 있다. 볼록부(VP)는 단위 화소들(UP)의 각 중심(UP_C)에서 인접한다. 함몰부(CP)는 단위 화소들(UP)의 각 모서리(UP_E)에 인접한다. 연결부(XP)는 단위 화소들(UP)의 각 모서리(UP_E)에 가장 인접하고 함몰부들(CP) 사이에 위치한다. (고정전하막(24)의 하부면(24_B)의 레벨(LV2)에서) 함몰부(CP)는 제1 방향(X)으로 제7 폭(W7)을 가진다. 볼록부(VP)는 제1 방향(X)으로 제8 폭(W8)을 가진다. 도 4의 상기 제7 및 제8 폭들(W7, W8)은 각각 도 3 또는 도 6a의 상기 제3 폭(W3) 보다 작을 수 있다. 상기 제7 폭(W7)은 상기 제8 폭(W8) 보다 작을 수 있다. 연결부(XP)는 제3 방향(Z)으로 제9폭(W9)을 가질 수 있다. 제3 방향(Z)은 제1 및 제2 방향들(X, Y)과 동시에 교차한다. 제9폭(W9)은 상기 제7 폭(W7) 보다 클 수 있다. 제5폭(W5)을 제1 폭(W1)으로 나눈 값(W5/W1)은 제7폭(W7)을 제3폭(W3)으로 나눈 값(W7/W3)보다 크다.
본 예에 따른 이미지 센서(500)의 화소 분리부(DTI)에서는 분리 절연 패턴(14)이 W6>W2의 조건을 만족하여, 전반사율을 증가시킬 수 있어 광 감도가 향상된다. 또한 본 예에 따른 이미지 센서(500)의 화소 분리부(DTI)에서는 W5/W1이 W7/W3 보다 크다. 이로써 도전 패턴(16)을 형성할 때 스텝 커버리지가 크게 되어 도전 패턴(16) 내에 보이드가 형성되지 않는다. 이로써 도전 패턴(16)에 음의 바이어스를 위치에 상관없이 고르게 인가할 수 있어, 암전류 발생을 억제할 수 있다. 또한 제품 모듈 배면 강도가 증가되어 최종 수율이 향상될 수 있다.
상기 단위 화소들(UP)에서 상기 제 1 기판(1) 내에는 광전변환부들(PD)이 각각 배치될 수 있다. 상기 광전 변환부들(PD)은 상기 제 1 도전형과 반대되는 제 2 도전형의 불순물로 도핑될 수 있다. 상기 제 2 도전형은 예를 들면 N형일 수 있다. 상기 광전 변환부(PD)에 도핑된 N형의 불순물은 주변의 제 1 기판(1)에 도핑된 P형의 불순물과 PN접합을 이루어 포토다이오드를 제공할 수 있다.
상기 제 1 기판(1) 내에는 상기 전면(1a)에 인접한 소자분리부들(STI)이 배치될 수 있다. 상기 소자분리부들(STI)은 화소 분리부(DTI)에 의해 관통될 수 있다. 상기 소자분리부들(STI)은 각 단위 화소(UP)에서 상기 전면(1a)에 인접한 활성 영역들(ACT)을 한정할 수 있다. 상기 활성 영역들(ACT)은 도 2의 트랜지스터들(TX, RX, DX, SX)을 위해 제공될 수 있다.
각 단위 화소(UP)에서 상기 제 1 기판(1)의 상기 전면(1a) 상에는 전송 게이트(TG)이 배치될 수 있다. 상기 전송 게이트(TG)의 일부는 상기 제 1 기판(1) 속으로 연장될 수 있다. 상기 전송 게이트(TG)는 Vertical 타입일 수 있다. 또는 상기 전송 게이트(TG)는 상기 제 1 기판(1) 속으로 연장되지 않고 평탄한 형태인 Planar 타입일 수도 있다. 상기 전송 게이트(TG)와 상기 제 1 기판(1) 사이에는 게이트 절연막(Gox)이 개재될 수 있다. 상기 전송 게이트(TG)의 일측에서 상기 제 1 기판(1) 내에는 부유 확산 영역(FD)이 배치될 수 있다. 상기 부유 확산 영역(FD)에는 예를 들면 상기 제 2 도전형의 불순물이 도핑될 수 있다.
상기 이미지 센서(500)는 후면 수광 이미지 센서일 수 있다. 빛은 상기 제 1 기판(1)의 후면(1b)을 통해 상기 제 1 기판(1) 속으로 입사될 수 있다. 입사된 빛에 의해 상기 PN접합에서 전자-정공 쌍들이 생성될 수 있다. 이렇게 생성된 전자들은 상기 광전 변환부(PD)로 이동될 수 있다. 상기 전송 게이트(TG)에 전압을 인가하면 상기 전자들은 상기 부유 확산 영역(FD)으로 이동될 수 있다.
도 3 및 도 4처럼, 단위 화소들(UP)은 시계방향을 따라 서로 인접하는 제1 내지 제4 단위 화소들(UP(1)~UP(4))을 포함할 수 있다. 제1 및 제2 화소들(UP(1), UP(2))은 제1 방향(X)을 따라 배열될 수 있다. 제4 및 제3 화소들(UP(4), UP(3))은 제1 방향(X)을 따라 배열될 수 있다. 제4 및 제1 화소들(UP(4), UP(1))은 제1 방향(X)과 교차하는 제2 방향(Y)을 따라 배열될 수 있다. 제3 및 제2 화소들(UP(3), UP(2))은 제2 방향(Y)을 따라 배열될 수 있다.
하나의 단위 화소(UP(3), UP(4))에서 상기 전면(1a) 상에 전송 게이트(TG)에 인접하여 리셋 게이트(RG)가 배치될 수 있다. 다른 단위 화소(UP(1), UP(2))에서 상기 전면(1a) 상에 전송 게이트(TG)에 인접하여 소스 팔로워 게이트(SF)와 선택 게이트(SEL)이 배치될 수 있다. 상기 게이트들(TG, RG, SF, SEL)은 각각 도 2의 트랜지스터들(TX, RX, DX, SX)의 게이트에 대응될 수 있다. 상기 게이트들(TG, RG, SF, SEL)은 상기 활성 영역들(ACT)과 중첩될 수 있다. 본 예에 있어서, 리셋 트랜지스터(RX) 선택 트랜지스터(SX) 및 소스 팔로워 트랜지스터(DX)는 인접하는 2개의 단위 화소들(UP)끼리 서로 공유될 수 있다.
상기 전면(1a)은 제 1 층간절연막들(IL)로 덮일 수 있다. 상기 제 1 층간절연막들(IL)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, 다공성 저유전막 중 선택되는 적어도 하나의 막의 다층막으로 형성될 수 있다. 상기 제 1 층간절연막들(IL) 사이 또는 안에는 제 1 배선들(15)이 배치될 수 있다. 상기 부유 확산 영역(FD)은 제 1 콘택 플러그(17)에 의해 상기 제 1 배선들(15)에 연결될 수 있다. 상기 제 1 콘택 플러그(17)는 상기 화소 어레이 영역(APS)에서 상기 제 1 층간절연막들(IL) 중에 상기 전면(1a)에 가장 가까운(최하층의) 제 1 층간절연막(IL)을 관통할 수 있다.
상기 제1 기판(1)의 후면(1b) 상에는 고정 전하막(24)이 배치된다. 상기 고정 전하막(24)은 상기 제 1 기판(1)의 후면(1b)과 접할 수 있다. 상기 고정 전하막(24)은 화학양론비 보다 부족한 양의 산소 또는 불소를 포함하는 금속산화막 또는 금속 불화막의 단일막 또는 다중막으로 이루어질 수 있다. 이로써 상기 고정 전하막은 음의 고정전하를 가질 수 있다. 상기 고정 전하막(24)은 하프늄(Hf), 지르코늄(Zr), 알루미늄(Al), 탄탈륨(Ta), 티타늄(Ti), 이트륨 및 란타노이드를 포함하는 그룹에서 선택되는 적어도 하나의 금속을 포함하는 금속 산화물(metal oxide) 또는 금속 불화물(metal fluoride)의 단일막 또는 다중막으로 이루어질 수 있다. 구체적인 예로 상기 고정 전하막(24)은 하프늄산화막 및/또는 알루미늄산화막을 포함할 수 있다. 상기 고정 전하막(24)에 의해 암전류와 화이트 스팟을 개선할 수 있다.
고정 전하막(24) 상에는 제 1 보호막(44)이 적층될 수 있다. 상기 제 1 보호막(44)은 PETEOS, SiOC, SiO2, SiN 중에 적어도 하나를 포함할 수 있다. 상기 제 1 보호막(44)은 반사방지막 및/또는 평탄화막 기능을 할 수 있다.
도 6a에서 도전 패턴(16)의 측벽(16_S)은 고정 전하막(24)의 하부면(24_B)과 제1 각도(θ1)를 이룰 수 있다. 분리 절연 패턴(14)의 측벽(14_S)은 고정 전하막(24)의 하부면(24_B)과 제2 각도(θ2)를 이룰 수 있다. 제2 각도(θ2)는 제1 각도(θ1)과 다르다. 바람직하게는 제2 각도(θ2)가 제1 각도(θ1) 보다 크다.
소자분리부(STI), 분리 절연 패턴(14) 및 매립 절연 패턴(12)이 서로 동일한 물질(ex) 실리콘 산화물)로 형성되는 경우, 소자분리부(STI), 분리 절연 패턴(14) 및 매립 절연 패턴(12) 사이에서 경계면이 구분되지 않을 수도 있다. 이 경우 소자분리부(STI), 분리 절연 패턴(14) 및 매립 절연 패턴(12)이 하나의 일체형으로 보여질 수 있다. 즉, 도 6b처럼, 소자분리부(STI)가 'T'자 형태를 가지는 것처럼 보여질 수 있다.
분리 절연 패턴(14)은 도 6a처럼 단일막의 구조를 가질 수 있다. 또는 분리 절연 패턴(14)은 도 6c처럼 기판(1)으로부터 도전 패턴(16)을 향해 차례로 배치되는 제1 내지 제3 분리 절연 패턴들(141, 142, 143)을 포함할 수 있다. 제2 분리 절연 패턴(142)은 제1 및 제3 분리 절연 패턴들(141, 143)과 다른 유전율을 가지는 절연 물질을 포함할 수 있다. 예를 들면, 제2 분리 절연 패턴(142)은 실리콘 질화물을 포함할 수 있다. 제1 및 제3 분리 절연 패턴들(141, 143)은 실리콘 산화물을 포함할 수 있다. 이때 제3 분리 절연 패턴(143)의 측벽(143_S)은 고정 전하막(24)의 하부면(24_B)과 제3 각도(θ3)를 이룰 수 있다. 제3 각도(θ3)는 제1 각도(θ1)과 다르다. 바람직하게는 제3 각도(θ3)가 제1 각도(θ1) 보다 크다. 제3 분리 절연 패턴(143)은 전면(1a)에 가까울수록 얇은 폭을 가진다.
제2 및 제3 분리 절연 패턴들(142, 143)의 하단들은 제1 레벨(LV1)에 위치할 수 있다. 제1 분리 절연 패턴 (141)의 하단은 소자 분리부(STI)의 상부면과 공면을 이룰 수 있다.
도 4 및 도 5를 참조하면, 상기 가장자리 영역(EG)에서, 연결콘택(BCA)은 상기 제 1 보호막(44), 고정전하막(24) 및 상기 제 1 기판(1)의 일부를 관통하여 상기 도전 패턴(16) 및 상기 분리 절연 패턴(14)과 접할 수 있다. 상기 연결 콘택(BCA)은 제 3 트렌치(46) 안에 위치할 수 있다. 상기 연결 콘택(BCA)은 상기 제 3 트렌치(46)의 내부 측벽과 바닥면을 콘포말하게 덮는 확산 방지 패턴(48g), 상기 확산 방지 패턴(48g) 상의 제 1 금속 패턴(52), 그리고 상기 제 3 트렌치(36)을 채우는 제 2 금속 패턴(54)을 포함할 수 있다. 상기 확산 방지 패턴(48g)은 예를 들면 티타늄을 포함할 수 있다. 상기 제 1 금속 패턴(52)은 예를 들면 텅스텐을 포함할 수 있다. 상기 제 2 금속 패턴(54)은 예를 들면 알루미늄을 포함할 수 있다. 상기 확산 방지 패턴(48g)와 상기 제 1 금속 패턴(52)은 상기 제 1 보호막(44) 상으로 연장되어 다른 배선들이나 비아/콘택들과 전기적으로 연결될 수 있다.
상기 화소 어레이 영역(APS)에서 상기 제 1 보호막(44) 상에는 차광 패턴들(48a)이 배치될 수 있다. 차광 패턴들(48a) 상에는 저굴절 패턴들(50a)이 각각 배치될 수 있다. 차광 패턴(48a)과 저굴절 패턴(50a)은 화소 분리부(DTI)과 중첩되며 평면적으로 그리드 형태를 가질 수 있다. 차광 패턴(48a)은 예를 들면 티타늄을 포함할 수 있다. 저굴절 패턴(50a) 은 서로 동일한 두께를 가지며 서로 동일한 유기물질을 포함할 수 있다. 저굴절 패턴(50a)은 칼라 필터들(CF1, CF2)보다 작은 굴절률을 가질 수 있다. 예를 들면 저굴절 패턴(50a)은 약 1.3 이하의 굴절률을 가질 수 있다. 차광 패턴(48a)과 저굴절 패턴(50a)은 인접하는 단위 화소들(UP) 간의 크로스 토크를 방지할 수 있다.
상기 제 1 보호막(44) 상에는 제 2 보호막(56)이 적층된다. 상기 제 2 보호막(45)은 차광 패턴(48a), 저굴절 패턴(50a) 및 상기 연결 콘택(BCA)을 콘포말하게 덮을 수 있다. 상기 화소 어레이 영역(APS)에서 상기 저굴절 패턴들(50a) 사이에 칼라 필터들(CF1, CF2)이 배치될 수 있다. 칼라 필터들(CF1, CF2)은 각각 청색, 녹색, 적색 중 하나의 색을 가질 수 있다. 다른 예로, 상기 칼라 필터들(CAF1, CF2)은 시안(cyan), 마젠타(magenta) 또는 황색(yellow) 등과 같은 다른 컬러를 포함할 수도 있다.
본 예에 따른 이미지 센서에서 칼라 필터들(CF1, CF2)은 bayer 패턴 형태로 배열될 수 있다. 다른 예에 있어서, 칼라 필터들(CF1, CF2)은 2x2 배열의 Tetra 패턴, 3x3 배열의 nona 패턴 또는 4x4 배열의 hexadeca 패턴 형태로 배열될 수 있다.
상기 가장 자리 영역(EG)에서 상기 제 2 보호막(56) 상에는 제 1 광학 블랙 패턴(CFB)이 배치될 수 있다. 상기 제 1 광학 블랙 패턴(CFB)은 예를 들면 청색의 칼라 필터와 동일한 물질을 포함할 수 있다.
상기 화소 어레이 영역(APS) 에서 상기 칼라 ??터들(CF1, CF2) 상에는 마이크로 렌즈들(ML)이 배치될 수 있다. 마이크로 렌즈들(ML)의 가장 자리들은 서로 접하며 연결될 수 있다.
상기 가장 자리 영역(EG)에서 제 1 광학 블랙 패턴(CFB) 상에는 렌즈 잔여층(MLR)이 배치될 수 있다. 렌즈 잔여층(MLR)은 마이크로 렌즈들(ML)과 동일한 물질을 포함할 수 있다.
상기 도전 패턴들(16)에는 상기 연결 콘택(BCA)에 의해 음의 바이어스 전압을 인가될 수 있다. 상기 상기 도전 패턴들(16)은 공통 바이어스 라인 역할을 할 수 있다. 이로써 상기 화소 분리부들(DTI)과 접하는 제 1 기판(1)의 표면에 존재할 수 있는 정공들을 잡아주어 암전류 특성을 개선시킬 수 있다.
도 7은 본 발명의 실시예들에 따른 이미지 센서의 전면 평면도이다. 도 7을 A-A'선으로 자른 단면은 도 5와 동일/유사할 수 있다.
도 7을 참조하면, 본 예에 따른 이미지 센서(501)에서는 시계 방향을 따라 배치되는 제1 내지 제4 단위 화소들(UP(1)~UP(4))은 하나의 화소 그룹(GP)을 구성한다. 화소 그룹(GP)의 중심에는 화소 분리부(DTI)가 배치되지 않는다. 화소 그룹(GP)의 중심에 부유 확산 영역(FD)이 배치된다. 부유 확산 영역(FD)에 인접하여 제1 내지 제4 단위 화소들(UP(1)~UP(4))에는 각각 전송 게이트들(TG)이 배치된다. 하나의 화소 그룹(GP)을 구성하는 제1 내지 제4 단위 화소들(UP(1)~UP(4))은 하나의 부유 확산 영역(FD)을 공유한다. 도시하지는 않았지만, 하나의 화소 그룹(GP) 상에는 하나의 칼라필터와 하나의 마이크로 렌즈가 배치될 수 있다. 그 외의 구조는 도 3 내지 도 6c를 참조하여 설명한 바와 동일/유사할 수 있다.
도 8a 내지 도 8f는 본 발명의 실시예들에 따라 도 5의 단면을 가지는 이미지 센서의 제조 방법을 순차적으로 나타내는 단면도들이다.
도 8a를 참조하면, 화소 어레이 영역(APS)과 가장자리 영역(EG)을 포함하는 제 1 기판(1)을 준비한다. 상기 제 1 기판(1)의 전면(1a)에 제1 마스크 패턴(3)을 형성한다. 상기 제1 마스크 패턴(3)은 예를 들면 실리콘 산화물을 포함할 수 있다. 상기 제1 마스크 패턴(3)은 전면(1a)에서 활성 영역들(ACT)의 위치를 한정할 수 있다. 상기 제1 마스크 패턴(3)을 식각 마스크로 이용하여 상기 제 1 기판(1)의 전면(1a)을 식각하여 얕은 트렌치(5)를 형성한다.
상기 제 1 기판(1)의 전면(1a)에 제2 마스크 패턴(7)을 형성한다. 제2 마스크 패턴(7)은 제1 마스크 패턴(3)을 덮고 얕은 트렌치(5)을 일부 채울 수 있다. 제2 마스크 패턴(7)은 화소 분리부의 위치를 한정할 수 있다. 제2 마스크 패턴(7)은 얕은 트렌치(5)의 하부면을 노출시킬 수 있다. 제2 마스크 패턴(7)은 실리콘 산화물, SiN, SiCN, SiOCN 중 적어도 하나의 단일막 또는 다중막 구조를 가질 수 있다. 제2 마스크 패턴(7)을 식각 마스크로 이용하여 상기 제1 기판(1)을 식각하여 깊은 트렌치(22)를 형성한다. 깊은 트렌치(22)를 형성할 때, 에천트들 간의 간섭 영향으로 깊은 트렌치(22)의 바닥면은 도 4의 화소분리부(DTI)의 형태와 동일/유사한 평면 형태를 가지도록 형성될 수 있다.
도 8a처럼 상기 깊은 트렌치(22)가 형성된 상기 제1 기판(1)의 전면(1a) 상에 ALD(Atomic Layer Deposition) 방식으로 분리 절연막(14L)을 콘포말하게 형성한다. 분리 절연막(14L)은 위치에 상관없이 제1 두께(T1)를 가질 수 있다. 분리 절연막(14L)은 실리콘 산화물, 실리콘 질화물, 실리콘산화질화물, 실리콘 탄화질화물 중 적어도 하나의 단일막 또는 다중막 구조로 형성될 수 있다.
도 8a 및 도 8b를 참조하면, 분리 절연막(14L)에 대하여 이방성 식각 공정(11)을 진행한다. 상기 이방성 식각 공정(11)에서 에천트는 상기 깊은 트렌치(22)의 깊이가 길어질수록 침투하기 어려워질 수 있다. 이로써 분리 절연막(14L)의 두께(THX)는 상기 깊은 트렌치(22) 바깥쪽에서 제2 두께(T2)로 얇아진 반면에 상기 깊은 트렌치(22) 안쪽으로 갈수록 점점 두꺼워지고, 상기 깊은 트렌치(22)의 바닥에서 가까운 곳에서 제1 두께(T1)를 가질 수 있다.
또는 다른 예에 있어서, 분리 절연막(14L)은 도 8a의 과정 없이, 바로 도 8b처럼 상기 깊은 트렌치(22)의 깊이에 따라 다른 두께(THX)를 가지도록 형성될 수 있다. 만약, 분리 절연막(14L)이 실리콘 산화물로 형성될 경우, 분리 절연막(14L)을 형성하는 과정은, 실리콘 원자층을 형성하는 단계, 산소 원자층을 형성하는 단계 및 인시츄(in situ) 플라즈마 에치 단계를 하나의 사이클로 하는 공정을 수회 반복하여 진행될 수 있다. 상기 인시츄 플라즈마 에치 단계는 산소, 수소 및/또는 아르곤을 이용하여 진행될 수 있다. 상기 인시츄 플라즈마 에치 단계에서, 상기 깊은 트렌치(22)에서 깊이가 얕은 곳에 위치하는 실리콘 원자층 및/또는 산소 원자층일 수록 플라즈마에 많이 노출되어, 플라즈마에 의해 실리콘 원자층 및/또는 산소 원자층 표면에 위치하는 -OH기의 H(수소 원자)가 탈리되는 가능성이 증가한다. 이렇게 H(수소 원자)가 탈리된 곳에는 후속의 사이클을 진행할 때, 실리콘 원자층 및/또는 산소 원자층의 증착이 잘 이루어지지 않는다. 이로써 도 8b처럼 분리 절연막(14L)은 상기 깊은 트렌치(22) 안쪽에서 제1 두께(T1)로, 상기 깊은 트렌치(22) 밖에서 이보다 얇은 제2 두께(T2)로 형성될 수 있다.
또는 다른 예에 있어서, 분리 절연막(14L)이 실리콘 산화물로 형성될 경우, 분리 절연막(14L)을 형성하는 과정은, 억제(Inhibitor) 물질을 상기 깊은 트렌치(22)의 입구쪽이나 바깥쪽에 형성하는 단계, 실리콘 원자층을 형성하는 단계 및 산소 원자층을 형성하는 단계를 하나의 사이클로 하는 공정을 수회 반복하여 진행될 수 있다. 이로써 상기 깊은 트렌치(22)의 입구쪽이나 바깥쪽에는 실리콘 원자층 및/또는 산소 원자층의 증착이 잘 이루어지지 않는다. 이로써 도 8b처럼 분리 절연막(14L)은 상기 깊은 트렌치(22) 안쪽에서 제1 두께(T1)로, 상기 깊은 트렌치(22) 밖에서 이보다 얇은 제2 두께(T2)로 형성될 수 있다.
도 8c를 참조하면, 상기 분리 절연막(14L) 상에 도전막(16L)을 형성하여 상기 깊은 트렌치(22)를 채운다. 상기 도전막(16L)은 바람직하게는 불순물이 도핑된 폴리실리콘막으로 형성될 수 있다. 상기 불순물은 예를 들면 붕소, 인 또는 비소일 수 있다. 도전막(16L)은 ALD 또는 CVD(Chemical Vapor Deposition)으로 형성될 수 있다. 도 8b의 단계에서 상기 분리 절연막(14L)의 두께(THX)가 상기 깊은 트렌치(22)가 깊어질수록 두꺼워지므로, 도전막(16L)이 채워야할 상기 깊은 트렌치(22)의 빈 공간의 가로세로비는 작아지게 된다. 이로써 상기 도전막(16L)은 보이드 없이 상기 깊은 트렌치(22)를 채울 수 있다. 따라서 상기 도전막(16L)을 형성할 때 공정 불량이 발생하지 않아 수율을 향상시킬 수 있다.
도 8d를 참조하면, 도전막(16L)에 대하여 이방성 식각 공정을 진행하여 상기 깊은 트렌치(22) 안에 도전 패턴(16)을 형성하고, 상기 깊은 트렌치(22) 입구 쪽과 바깥 쪽의 분리 절연막(14L)의 표면을 노출시킨다. 상기 분리 절연막(14L) 상에 매립 절연막(12L)을 적층하여 상기 깊은 트렌치(22)의 입구를 채운다. 매립 절연막(12L)은 바람직하게는 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 실리콘 탄화질화물 중 적어도 하나의 단일막 또는 다중막 구조를 가질 수 있다.
도 8d 및 도 8e를 참조하면, CMP(Chemical Mechanical Polishing)공정을 진행하여 상기 제1 마스크 패턴(3) 상의 제2 마스크 패턴(7), 분리 절연막(14L) 및 매립 절연막(12L)을 제거하고 상기 제1 마스크 패턴(3)의 표면을 노출시킨다. 이때 상기 제2 마스크 패턴(7)의 일부로 소자 분리막(STI)이 형성될 수 있다. 그리고 분리 절연막(14L)의 일부로 분리 절연 패턴(14)이 형성되고 매립 절연막(12L)의 일부로 매립 절연 패턴(12)이 형성될 수 있다. 상기 매립 절연 패턴(12), 상기 분리 절연 패턴(14) 및 상기 도전 패턴(16)은 화소 분리부(DTI)를 구성할 수 있다. 상기 화소 분리부(DTI)는 단위 화소들(UP)을 한정할 수 있다.
도 8e 및 도 8f를 참조하면, 상기 제1 마스크 패턴(3)을 제거하여 제1 기판(1)의 전면(1a)을 노출시킨다. 제 1 기판(1)에 이온주입 공정 등을 진행하여 광전 변환부(PD)를 형성한다. 제1 기판(1)의 전면(1a) 상에 전송 게이트(TG), 게이트 절연막(Gox) 및 부유 확산 영역(FD)을 형성한다. 후속으로 통상의 과정을 통해 도 3 내지 도 6c를 참조하여 다른 구성 요소들을 형성할 수 있다.
도 9는 본 발명의 실시예들에 따라 도 3 및/또는 도 4를 A-A' 선을 따라 자른 단면도이다. 도 10a 내지 도 10c는 본 발명의 실시예들에 따라 도 9의 'P1' 부분을 확대한 도면들이다.
도 9 및 도 10a를 참조하면, 본 예에 따른 이미지 센서(502)에서는 화소 분리부(DTI)의 도전 패턴(16)이 속이 빈 컵 또는 쉘(shell) 형태를 가질 수 있다. 상기 화소 분리부(DTI)는 상기 도전 패턴(16)의 내부 빈 공간을 채우는 내부 매립 패턴(25)을 더 포함할 수 있다. 상기 내부 매립 패턴(25)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 실리콘 탄화질화물 중 선택되는 적어도 하나의 단일막 또는 다중막 구조를 가질 수 있다. 상기 도전 패턴(16)의 하부면은 상기 내부 매립 패턴(25)의 하부면과 공면을 이룰 수 있다. 상기 도전 패턴(16)과 상기 내부 매립 패턴(25)의 매립 절연 패턴(12)과 동시에 접할 수 있다. 상기 내부 매립 패턴(25)은 고정 전하막(24)과 이격될 수 있다.
소자분리부(STI), 분리 절연 패턴(14) 및 매립 절연 패턴(12)이 서로 동일한 물질(ex) 실리콘 산화물)로 형성되는 경우, 도 10b처럼, 소자분리부(STI), 분리 절연 패턴(14) 및 매립 절연 패턴(12) 사이에서 경계면이 구분되지 않을 수도 있다. 즉, 소자분리부(STI)가 'T'자 형태를 가지는 것처럼 보여질 수 있다.
분리 절연 패턴(14)은 도 10a처럼 단일막의 구조를 가질 수 있다. 또는 분리 절연 패턴(14)은 도 10c처럼 기판(1)으로부터 도전 패턴(16)을 향해 차례로 배치되는 제1 내지 제3 분리 절연 패턴들(141, 142, 143)을 포함할 수 있다. 그 외의 구조는 도 3 내지 도 6c를 참조하여 설명한 바와 동일/유사할 수 있다.
도 11a 및 도 11b는 도 9의 단면을 가지는 이미지 센서의 제조 방법을 순차적으로 나타나내는 단면도들이다.
도 11a를 참조하면, 도 8b의 단계에서, 분리 절연막(14L) 상에 도전막(16L)을 콘포말하게 형성할 수 있다. 상기 도전막(16L)은 깊은 트렌치(22)를 다 채우지 못한다. 상기 도전막(16L) 상에 내부 매립막(25L)을 적층하여 상기 깊은 트렌치(22)를 채운다.
도 11b를 참조하면, 상기 내부 매립막(25L)과 상기 도전막(16L)에 대하여 이방성 식각 공정을 진행하여 상기 깊은 트렌치(22) 안에 도전 패턴(16)과 내부 매립 패턴(25)을 형성하고 상기 깊은 트렌치(22)의 입구와 밖에 위치하는 분리 절연막(14L)의 표면을 노출시킨다. 상기 분리 절연막(14L) 상에 매립 절연막(12L)을 적층하여 상기 깊은 트렌치(22)의 입구를 채운다.
후속으로 도 9를 참조하면, CMP(Chemical Mechanical Polishing)공정을 진행하여 상기 제1 마스크 패턴(3) 상의 제2 마스크 패턴(7), 분리 절연막(14L) 및 매립 절연막(12L)을 제거하고 상기 제1 마스크 패턴(3)의 표면을 노출시킨다. 이때 상기 제2 마스크 패턴(7)의 일부로 소자 분리막(STI)이 형성될 수 있다. 그리고 분리 절연막(14L)의 일부로 분리 절연 패턴(14)이 형성될 수 있다. 상기 매립 절연 패턴(12), 상기 분리 절연 패턴(14), 상기 내부 매립 패턴(25) 및 상기 도전 패턴(16)은 화소 분리부(DTI)를 구성할 수 있다.
도 12는 본 발명의 실시예들에 따른 이미지 센서의 단면도이다.
도 12를 참조하면, 본 예에 따른 이미지 센서(503)에서는 제1 기판(1) 내에 전면(1a)에 인접하여 접지 영역(GR)이 배치된다. 상기 접지 영역(GR)과 부유 확산 영역(FD) 사이에는 소자분리부(STI)가 배치된다. 깊은 트렌치(37)는 제1 기판(1)의 후면(1b)으로부터 전면(1a)으로 형성된다. 고정 전하막(39)은 상기 제1 기판(1)의 후면(1b)을 덮으며 상기 깊은 트렌치(37)의 내측벽과 바닥면을 덮는다. 상기 고정 전하막(39)은 금속 산화물 또는 금속 불화물을 포함할 수 있다. 이때 금속 산화물 또는 금속 불화물은 화학양론비를 만족시키지 않는 원소들의 조성을 가질 수 있다. 상기 고정 전하막(39)은 음의 고정 전하를 가질 수 있다. 상기 고정 전하막(39)의 두께(THY)는 깊은 트렌치(37)의 깊이가 깊어질수록 또는 전면(1a)에 가까워질수록 두꺼워질 수 있다. 상기 고정 전하막(39) 상에는 평탄화막(41)이 배치될 수 있다. 상기 평탄화막(41)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 실리콘탄화질화물 중 적어도 하나의 단일막 또는 다중막 구조를 가질 수 있다. 상기 평탄화막(41)의 일부는 상기 깊은 트렌치(37) 안으로 삽입된다. 상기 깊은 트렌치(37) 안에 배치되는 상기 평탄화막(41)과 상기 고정 전하막(39)은 화소 분리부(DTI)를 구성할 수 있다. 상기 깊은 트렌치(37)의 바닥면과 소자 분리부(STI) 사이에는 불순물 주입 영역(33)이 배치될 수 있다. 상기 불순물 주입 영역(33)은 상기 기판(1)에 도핑된 불순물과 동일한 도전형의 불순물이 도핑되되 상기 기판(1)에 도핑된 불순물의 농도보다 높은 농도로 도핑될 수 있다. 상기 불순물 주입 영역(33)은 화소 분리 역할을 할 수 있다. 상기 평탄화막(41) 상에 보호막(26)이 배치된다. 상기 보호막(26) 상에 차광 패턴(48a), 저굴절 패턴(50a), 칼라 필터들(CF1, CF2) 및 마이크로 렌즈들(ML)이 배치될 수 있다.
도 13은 본 발명의 실시예들에 따른 이미지 센서의 단면도이다.
도 13을 참조하면, 본 발명의 실시예에 따른 이미지 센서(504)는 화소 어레이 영역(APS), 광학 블랙 영역(OB), 및 패드 영역(PAD)을 갖는 제1 기판(1), 제1 기판(1)의 전면(1a) 상의 배선층(200), 배선층(200) 상에 제2 기판(400)을 포함할 수 있다. 배선층(200)은 상부 배선층(221) 및 하부 배선층(223)을 포함할 수 있다. 화소 어레이 영역(APS)은 복수 개의 화소들(UP)을 포함할 수 있다. 화소 어레이 영역(APS)에 배치되는 화소들(UP)은 앞서 도 1a 내지 도 12을 참조하여 설명한 것과 실질적으로 동일할 수 있다.
광학 블랙 영역(OB)에서 제1 기판(1) 상에 제1 연결 구조체(50), 제1 도전 패드(81), 및 벌크 컬러 필터(90)가 제공될 수 있다. 제1 연결 구조체(50)는 제1 차광 패턴(WG), 절연 패턴(53), 및 제1 캐핑 패턴(55)을 포함할 수 있다.
제1 차광 패턴(WG)이 제1기판(1)의 후면(1b) 상에 제공될 수 있다. 보다 구체적으로, 제1 차광 패턴(WG)은 후면(1b) 상의 제2 절연막(136)을 덮되, 제3 트렌치(TR3) 및 제4 트렌치(TR4)의 내벽을 콘포말하게 덮을 수 있다. 제1 차광 패턴(WG)은 광전 변환층(150) 및 상부 배선층(221)을 관통하여 광전 변환층(150) 및 배선층(200)을 연결할 수 있다. 보다 구체적으로, 제1 차광 패턴(WG)은 상부 배선층(221) 및 하부 배선층(223) 내의 배선들 및 광전 변환층(150) 내의 화소 분리부(DTI)의 도전 패턴(16)과 접촉할 수 있다. 이에 따라, 제1 연결 구조체(50)는 배선층(200) 내의 배선들과 전기적으로 연결될 수 있다. 제1 차광 패턴(WG)은 금속 물질 예를 들어, 텅스텐을 포함할 수 있다. 제1 차광 패턴(WG)은 광학 블랙 영역(OB) 내로 입사되는 빛을 차단할 수 있다.
제1 도전 패드(81)가 제3 트렌치(TR3)의 내부에 제공되어 제3 트렌치(TR3)의 나머지 부분을 채울 수 있다. 제1 도전 패드(81)는 금속 물질 예를 들어, 알루미늄을 포함할 수 있다. 제1 도전 패드(81)는 도 13a의 도전 패턴(113)과 연결될 수 있다. 상기 제 1 도전 패드(81)를 통해 상기 도전 패턴(113)에 음의 바이어스 전압을 인가할 수 있다. 이로써 화이트 스팟이나 암전류 문제를 방지/감소시킬 수 있다.
절연 패턴(53)이 제4 트렌치(TR4)의 나머지 부분을 채울 수 있다. 절연 패턴(53)은 광전 변환층(150) 및 배선층(200)을 전부 또는 일부 관통할 수 있다. 절연 패턴(53)의 상면 상에 제1 캐핑 패턴(55)이 제공될 수 있다. 제1 캐핑 패턴(55)이 절연 패턴(53) 상에 제공될 수 있다.
벌크 컬러 필터(90)가 제1 도전 패드(81), 제1 차광 패턴(WG), 및 제1 캐핑 패턴(55) 상에 제공될 수 있다. 벌크 컬러 필터(90)는 제1 도전 패드(81), 제1 차광 패턴(WG), 및 제1 캐핑 패턴(55)을 덮을 수 있다. 제1 보호막(71)이 벌크 컬러 필터(90) 상에 제공되어 벌크 컬러 필터(90)를 밀봉할 수 있다.
제1기판(1)의 광학 블랙 영역(OB)에 광전 변환 영역(PD') 및 더미 영역(DR)이 제공될 수 있다. 상기 광전 변환 영역(PD')은 예를 들면 제1 도전형과 다른 제2 도전형의 불순물로 도핑될 수 있다. 제2 도전형은 예를 들어, n형일 수 있다. 화소 어레이 영역(APS)은 복수 개의 단위 픽셀 영역들(PX)을 포함할 수 있다. 상기 광전 변환 영역(PD')은 광전 변환 영역(PD)과 유사한 구조를 갖지만, 광전 변환 영역(PD)과 같은 동작(즉, 빛을 받아 전기적 신호를 발생시키는 동작)을 수행하지 않을 수 있다. 더미 영역(DR)은 불순물로 도핑되지 않을 수 있다. 더미 영역(DR)에서 발생된 신호는 이후 공정 노이즈를 제거하는 정보로 사용될 수 있다.
패드 영역(PAD)에서, 제1 기판(1) 상에 제2 연결 구조체(60), 제2 도전 패드(83), 및 제2 보호막(73)이 제공될 수 있다. 제2 연결 구조체(60)는 제2 차광 패턴(61), 절연 패턴(63), 및 제2 캐핑 패턴(65)을 포함할 수 있다.
제2 차광 패턴(61)이 제1 기판(1)의 후면(1b) 상에 제공될 수 있다. 보다 구체적으로, 제2 차광 패턴(61)은 후면(1b) 상의 제2 절연막(136)을 덮되, 제5 트렌치(TR5) 및 제6 트렌치(TR6)의 내벽을 콘포말 하게 덮을 수 있다. 제2 차광 패턴(61)은 광전 변환층(150) 및 상부 배선층(221)을 관통하여 광전 변환층(150) 및 배선층(200)을 연결할 수 있다. 보다 구체적으로, 제2 차광 패턴(61)은 하부 배선층(223) 내의 배선들과 접촉할 수 있다. 이에 따라, 제2 연결 구조체(60)는 배선층(200) 내의 배선들과 전기적으로 연결될 수 있다. 제2 차광 패턴(61)은 금속 물질 예를 들어, 텅스텐을 포함할 수 있다.
제2 도전 패드(83)가 제5 트렌치(TR5)의 내부에 제공되어 제5 트렌치(TR5)의 나머지 부분을 채울 수 있다. 제2 도전 패드(83)는 금속 물질 예를 들어, 알루미늄을 포함할 수 있다. 제2 도전 패드(83)는 이미지 센서 소자의 외부와의 전기적 연결 통로 역할을 할 수 있다. 절연 패턴(63)이 제6 트렌치(TR6)의 나머지 부분을 채울 수 있다. 절연 패턴(63)은 광전 변환층(150) 및 배선층(200)을 전부 또는 일부 관통할 수 있다. 제2 캐핑 패턴(65)이 절연 패턴(63) 상에 제공될 수 있다. 제2 보호막이 제2 차광 패턴(61)의 일부 및 제2 캐핑 패턴(65)를 덮을 수 있다.
제2 도전 패드(83)를 통해 인가된 전류는 제2 차광 패턴(61), 배선층(200) 내의 배선들, 제1 차광 패턴(WG)을 통해 화소 분리부(DTI)의 도전 패턴(16)으로 흐를 수 있다. 광전 변환 영역들(PD, PD') 및 더미 영역(DR)으로부터 발생한 전기적 신호는 배선층(200) 내의 배선들, 제2 차광 패턴(61), 및 제2 도전 패드(83)를 통해 외부로 전송될 수 있다.
도 14는 본 발명의 실시예들에 따른 이미지 센서의 단면도이다.
도 14를 참조하면, 본 예에 따른 이미지 센서(505)는 제1 내지 제3 서브 칩들(CH1~CH3)이 차례로 본딩된 구조를 가질 수 있다. 상기 제 1 서브 칩(CH1)은 바람직하게는 이미지 센싱 기능을 할 수 있다. 상기 제 1 서브 칩(CH1)은 도 3 내지 도 12를 참조하여 설명한 것과 동일/유사할 수 있다. 상기 제 1 서브 칩(CH1)은 제1 기판(1)의 전면(1a) 상에 전송 게이트들(TG)과 이를 덮는 제1 층간절연막들(IL1)을 포함할 수 있다. 제1 기판(1)에는 제1 소자분리부(STI1)가 배치되어 활성 영역들을 정의한다. 최하층의 제1 층간절연막(IL1) 내에는 제1 도전 패드(CP1)가 배치될 수 있다. 제1 도전 패드(CP1)는 구리를 포함할 수 있다.
제2 서브 칩(CH2)은 제2 기판(SB2), 이 위에 배치되는 선택 게이트들(SEL), 소스 팔로워 게이트들(SF) 및 리셋 게이트들(미도시) 그리고 이들을 덮는 제2 층간절연막들(IL2)을 포함할 수 있다. 제2 기판(SB2)에는 제2 소자분리부(STI2)가 배치되어 활성 영역들을 정의한다. 상기 제2 층간절연막들(IL2) 내에는 제2 콘택들(217) 및 제2 배선들(215)가 배치될 수 있다. 최상층의 제2 층간절연막(IL2) 내에는 제2 도전 패드(CP2)가 배치될 수 있다. 제2 도전 패드(CP2)는 구리를 포함할 수 있다. 제2 도전 패드(CP2)는 제1 도전 패드(CP1)와 접할 수 있다. 상기 소스 팔로워 게이트들(SF)은 제1 서브 칩(CH1)의 부유 확산 영역들(FD)과 각각 연결될 수 있다.
제3 서브 칩(CH3)은 제3 기판(SB3), 이 위에 배치되는 주변 트랜지스터들(PTR) 그리고 이들을 덮는 제3 층간절연막들(IL3)을 포함할 수 있다. 제3 기판(SB3)에는 제3 소자분리부(STI3)가 배치되어 활성 영역들을 정의한다. 상기 제3 층간절연막들(IL3) 내에는 제3 콘택들(317) 및 제3 배선들(315)가 배치될 수 있다. 최상층의 제3 층간절연막(IL3)은 제2 기판(SB2)과 접한다. 관통 전극(TSV)은 제2 층간절연막(IL2), 제2 소자분리부(STI2), 제2 기판(SB2) 및 제3 층간절연막(IL3)을 관통하여 제2 배선(215)과 제3 배선(315)을 연결시킬 수 있다. 관통 전극(TSV)의 측벽은 비아 절연막(TVL)로 둘러싸일 수 있다. 제3 서브 칩(CH3)은 제1 및/또는 제2 서브 칩(CH1, CH2)을 구동하거나 제1 및/또는 제2 서브 칩(CH1, CH2)에서 발생된 전기적 신호를 저장하기 위한 회로들을 포함할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 도 3 내지 도 14의 실시예들은 서로 조합될 수 있다.

Claims (10)

  1. 제 1 면과 이에 반대되는 제 2 면을 가지는 기판;
    상기 제2면과 접하는 고정전하막;
    상기 제1면을 덮는 층간절연막;
    상기 제1면에 인접하여 배치되며 활성 영역을 정의하는 소자분리부; 및
    상기 기판 내에 배치되고 상기 소자분리부를 관통하며, 화소들을 서로 분리시키는 화소 분리부를 포함하되,
    상기 화소 분리부는:
    상기 기판 내에 배치되며 상기 고정 전하막과 접하는 도전 패턴;
    상기 도전 패턴과 상기 층간절연막 사이에 개재되는 매립 절연 패턴; 및
    상기 도전 패턴 및 상기 매립 절연 패턴들의 측벽들을 둘러싸며 상기 고정전하막 및 상기 층간절연막과 동시에 접하는 분리 절연막을 포함하고,
    상기 분리 절연막은 상기 매립 절연 패턴과 상기 도전 패턴 사이의 레벨에서 제1 두께를 가지고,
    상기 분리 절연막은 상기 고전전하막의 하부면의 레벨에서 상기 제1 두께와 다른 제2 두께를 가지는 이미지 센서.
  2. 제1 항에 있어서,
    상기 제1 면에 배치되는 전송 게이트를 더 포함하되,
    상기 제2 두께는 상기 제1 두께의 1.2~2배인 이미지 센서.
  3. 제1 항에 있어서,
    상기 도전 패턴은 제1 측벽을 가지고,
    상기 분리 절연막은 제2 측벽을 가지고,
    상기 제1 측벽의 기울기는 상기 제2 측벽의 기울기와 다른 이미지 센서.
  4. 제1 항에 있어서,
    상기 도전 패턴은 평면적으로 화소들을 각각 둘러싸는 그물망 형태를 가지고,
    상기 도전 패턴은 상기 제1 면에 인접한 제1 부분과 상기 제2 면에 인접한 제2 부분을 가지고,
    제1 방향으로 이격된 화소들 사이에서 상기 도전 패턴의 상기 제2 부분은 볼록한 부분과 오목한 부분을 가지는 이미지 센서.
  5. 제4 항에 있어서,
    상기 도전 패턴의 상기 제2 부분의 볼록한 부분은 상기 화소들 중 하나의 중심으로부터 상기 제1 방향으로 이격되고,
    상기 도전 패턴의 상기 제2 부분의 오목한 부분은 상기 화소들 중 상기 하나의 모서리에 인접한 이미지 센서.
  6. 제1 항에 있어서,
    상기 분리 절연막은 상기 기판과 접하는 제1 분리 절연막, 상기 도전 패턴과 접하는 제2 분리 절연막, 그리고 상기 제1 분리 절연막과 상기 제2 분리 절연막 사이에 개재되는 제3 분리 절연막을 포함하고,
    상기 제3 분리 절연막의 유전율은 상기 제1 및 제2 분리 절연막들의 유전율과 다른 이미지 센서.
  7. 제6 항에 있어서,
    상기 제2 분리 절연막은 상기 제1 면에 인접하여 제3 두께를 가지고, 상기 제2 면에 인접하여 상기 제3 두께와 다른 제4 두께를 가지는 이미지 센서.
  8. 제1 항에 있어서,
    상기 도전 패턴은 내부가 빈 쉘(shell) 형태를 가지고,
    상기 화소 분리부는 상기 도전 패턴의 내부를 채우는 절연 패턴을 더 포함하는 이미지 센서.
  9. 제 1 면과 이에 반대되는 제 2 면을 가지는 기판;
    상기 제2면과 접하는 고정전하막;
    상기 제1면을 덮는 층간절연막;
    상기 제1면에 인접하여 배치되며 활성 영역을 정의하는 소자분리부; 및
    상기 기판 내에 배치되고 상기 소자분리부를 관통하며, 화소들을 서로 분리시키는 화소 분리부를 포함하되,
    상기 화소 분리부는:
    상기 기판 내에 배치되며 상기 고정 전하막과 접하는 도전 패턴;
    상기 도전 패턴과 상기 층간절연막 사이에 개재되는 매립 절연 패턴; 및
    상기 도전 패턴 및 상기 매립 절연 패턴들의 측벽들을 둘러싸며 상기 고정전하막 및 상기 층간절연막과 동시에 접하는 분리 절연막을 포함하고,
    상기 도전 패턴은 제1 측벽을 가지고,
    상기 분리 절연막은 제2 측벽을 가지고,
    상기 고정전하막의 하부면에 대하여 상기 제1 측벽의 기울기는 상기 제2 측벽의 기울기와 다른 이미지 센서.
  10. 제 1 면과 이에 반대되는 제 2 면을 가지는 기판, 상기 기판은 시계 방향을 따라 배치되는 제1 내지 제4 화소들을 포함하고;
    상기 제2면과 접하는 고정전하막;
    상기 제1 내지 제4 화소들 각각에서 상기 기판의 상기 제1 면 상에 배치되는 전송 게이트;
    상기 기판의 상기 제1 면을 덮는 층간절연막;
    상기 기판 내에 배치되며 상기 제1 내지 제4 화소들 사이에 개재되며 이들을 서로 분리시키는 화소 분리부를 포함하되,
    상기 화소 분리부는:
    상기 기판 내에 배치되며 상기 고정 전하막과 접하는 도전 패턴;
    상기 도전 패턴과 상기 층간절연막 사이에 개재되는 매립 절연 패턴; 및
    상기 도전 패턴 및 상기 매립 절연 패턴들의 측벽들을 둘러싸며 상기 고정전하막 및 상기 층간절연막과 동시에 접하는 분리 절연막을 포함하고,
    상기 분리 절연막은 상기 매립 절연 패턴과 상기 도전 패턴 사이의 레벨에서 제1 두께를 가지고,
    상기 분리 절연막은 상기 고전전하막의 하부면의 레벨에서 상기 제1 두께와 다른 제2 두께를 가지고,
    상기 제2 두께는 상기 제1 두께의 1.2~2배인 이미지 센서.
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