KR20230174592A - 이미지 센서 - Google Patents

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KR20230174592A
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KR1020220075716A
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김한석
성찬현
이응규
이정호
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삼성전자주식회사
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Abstract

이미지 센서를 제공한다. 이 이미지 센서는 제 1 면과 이에 반대되는 제 2 면을 가지는 기판, 상기 기판은 제1 방향으로 나란히 배치되는 제1 내지 제3 화소들을 포함하고; 상기 기판 내에 배치되며 상기 제1 화소와 상기 제2 화소 사이에 개재되며 이들을 서로 분리시키는 제1 화소 분리부; 및 상기 기판 내에 배치되며 상기 제2 화소와 상기 제3 화소 사이에 개재되며 이들을 서로 분리시키는 제2 화소 분리부를 포함하되, 상기 제1 화소 분리부는 제1 도전 패턴과 이의 측벽을 덮는 제1 분리 절연 패턴을 포함하고, 상기 제2 화소 분리부는 제2 도전 패턴과 이의 측벽을 덮는 제2 분리 절연 패턴을 포함하고, 상기 제1 도전 패턴은 상기 제1 방향으로 제1 폭을 가지고, 상기 제2 도전 패턴은 상기 제1 방향으로 상기 제1 폭보다 작은 제2 폭을 가진다.

Description

이미지 센서{Image sensor}
본 발명은 이미지 센서에 관한 것이다.
이미지 센서는 광학 영상(Optical image)을 전기신호로 변환하는 반도체 소자이다. 상기 이미지 센서는 CCD(Charge coupled device) 형 및 CMOS(Complementary metal oxide semiconductor) 형으로 분류될 수 있다. 상기 CMOS 형 이미지 센서는 CIS(CMOS image sensor)라고 약칭된다. 상기 CIS는 2차원적으로 배열된 복수개의 화소들을 구비한다. 상기 화소들의 각각은 포토 다이오드(photodiode, PD)를 포함한다. 상기 포토다이오드는 입사되는 광을 전기 신호로 변환해주는 역할을 한다.
본 발명이 해결하고자 하는 과제는 선명한 화질을 구현할 수 있는 이미지 센서를 제공하는 데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 달성하기 위한 본 발명의 실시예들에 따른 이미지 센서는, 제 1 면과 이에 반대되는 제 2 면을 가지는 기판, 상기 기판은 제1 방향으로 나란히 배치되는 제1 내지 제3 화소들을 포함하고; 상기 기판 내에 배치되며 상기 제1 화소와 상기 제2 화소 사이에 개재되며 이들을 서로 분리시키는 제1 화소 분리부; 및 상기 기판 내에 배치되며 상기 제2 화소와 상기 제3 화소 사이에 개재되며 이들을 서로 분리시키는 제2 화소 분리부를 포함하되, 상기 제1 화소 분리부는 제1 도전 패턴과 이의 측벽을 덮는 제1 분리 절연 패턴을 포함하고, 상기 제2 화소 분리부는 제2 도전 패턴과 이의 측벽을 덮는 제2 분리 절연 패턴을 포함하고, 상기 제1 도전 패턴은 상기 제1 방향으로 제1 폭을 가지고, 상기 제2 도전 패턴은 상기 제1 방향으로 상기 제1 폭보다 작은 제2 폭을 가진다.
본 발명의 일 양태에 따른 이미지 센서는, 제 1 면과 이에 반대되는 제 2 면을 가지는 기판, 상기 기판은 제1 방향으로 나란히 배치되는 제1 내지 제3 화소들을 포함하고; 상기 기판 내에 배치되며 상기 제1 화소와 상기 제2 화소 사이에 개재되며 이들을 서로 분리시키는 제1 화소 분리부; 및 상기 기판 내에 배치되며 상기 제2 화소와 상기 제3 화소 사이에 개재되며 이들을 서로 분리시키는 제2 화소 분리부를 포함하되, 상기 제1 화소 분리부는 제1 도전 패턴과 이의 측벽을 덮는 제1 분리 절연 패턴을 포함하고, 상기 제2 화소 분리부는 제2 분리 절연 패턴을 포함하되, 상기 제1 도전 패턴을 배재하고, 상기 제1 화소 분리부는 상기 제1 방향으로 제1 폭을 가지고, 상기 제2 화소 분리부는 상기 제1 방향으로 상기 제1 폭보다 작은 제2 폭을 가진다.
본 발명의 다른 양태에 따른 이미지 센서는, 제 1 면과 이에 반대되는 제 2 면을 가지는 기판, 상기 기판은 제1 방향으로 나란히 배치되는 제1 내지 제3 화소들을 포함하고; 상기 제1 내지 제3 화소들 각각에서 상기 기판의 상기 제1 면 상에 배치되는 전송 게이트; 상기 기판의 상기 제1 면을 덮는 제1 층간절연막;
상기 기판 내에 배치되며 상기 제1 화소와 상기 제2 화소 사이에 개재되며 이들을 서로 분리시키는 제1 화소 분리부; 상기 기판 내에 배치되며 상기 제2 화소와 상기 제3 화소 사이에 개재되며 이들을 서로 분리시키는 제2 화소 분리부; 상기 기판의 상기 제2면 상에 배치되며 상기 제1 화소 분리부와 중첩되는 제1 차광 패턴; 및 상기 기판의 상기 제2면 상에 배치되며 상기 제2 화소 분리부와 중첩되는 제2 차광 패턴을 포함하되, 상기 제1 화소 분리부는 제1 도전 패턴, 이의 측벽을 덮는 제1 분리 절연 패턴 및 상기 제1 도전 패턴과 상기 제1 층간절연막 사이의 제1 매립 절연 패턴을 포함하고, 상기 제2 화소 분리부는 제2 도전 패턴, 이의 측벽을 덮는 제2 분리 절연 패턴 및 상기 제2 도전 패턴과 상기 제1 층간절연막 사이의 제2 매립 절연 패턴을 포함하고, 상기 제1 화소 분리부는 상기 제1 방향으로 제1 폭을 가지고, 상기 제2 화소 분리부는 상기 제1 방향으로 상기 제1 폭보다 작은 제2 폭을 가지고, 상기 제1 차광 패턴은 상기 제1 방향으로 제3 폭을 가지고, 그리고 상기 제2 차광 패턴은 상기 제1 방향으로 상기 제3 폭보다 작은 제 4 폭을 가진다.
본 발명의 이미지 센서에서는 하나의 화소 그룹을 구성하는 단위 화소들 사이를 분리하는 제2 화소 분리부가 빛을 흡수하는 폴리실리콘으로 이루어지는 도전 패턴을 화소 그룹들을 분리하는 제1 화소 분리부보다 상대적으로 적게 포함하거나 배제함으로써, 입사된 빛이 폴리실리콘에 흡수되어 발생하는 빛의 손실을 줄이거나 방지할 수 있다. 이로써 수광량과 광감도를 증가시켜 선명한 화질을 구현할 수 있다. 또한 단위 화소들 사이를 분리하는 제2 화소 분리부가 상대적으로 좁은 폭을 가지기에 이미지 센서의 전체 크기를 줄이며 고집적화가 가능하다.
본 발명의 이미지 센서에서는 하나의 화소 그룹을 구성하는 단위 화소들 사이를 분리하는 제2 화소 분리부 상에 위치하는 제2 차광 패턴이 화소 그룹들을 분리하는 제1 화소 분리부 상에 위치하는 제1 차광 패턴 보다 작은 폭을 가지므로, 하나의 화소 그룹을 구성하는 단위 화소들에 입사되는 빛의 양을 상대적으로 증가시킬 수 있다. 이로써 수광량을 증가시켜 선명한 화질을 구현할 수 있다.
도 1은 본 발명의 실시예들에 따른 이미지 센서를 설명하기 위한 블록도이다.
도 2는 본 발명의 실시예들에 따른 이미지 센서의 액티브 픽셀 센서 어레이의 회로도이다.
도 3은 본 발명의 실시예들에 따른 저굴절 패턴을 포함하는 이미지 센서의 평면도이다.
도 4는 본 발명의 실시예들에 따른 화소 분리부를 포함하는 이미지 센서의 평면도이다.
도 5a는 본 발명의 실시예들에 따라 도 3 및/또는 도 4를 A-A' 선을 따라 자른 단면도이다.
도 5b는 본 발명의 실시예들에 따라 도 3의 A-A' 선을 따라 자른 단면도이다.
도 6은 본 발명의 실시예들에 따른 화소 분리부를 포함하는 이미지 센서의 평면도이다.
도 7a는 본 발명의 실시예들에 따라 도 6을 A-A' 선을 따라 자른 단면도이다.
도 7b는 본 발명의 실시예들에 따라 도 6을 B-B’선을 따라 자른 단면도이다.
도 8a 및 도 8b는 도 5a의 단면을 가지는 이미지 센서를 제조하는 과정을 순차적으로 나타내는 도면들이다.
도 9는 본 발명의 실시예들에 따른 이미지 센서의 평면도이다. 도 10은 본 발명의 실시예들에 따른 이미지 센서의 평면도이다.
도 11은 도 10을 A-A’선으로 자른 단면도이다.
도 12a는 본 발명의 실시예들에 따른 저굴절 패턴을 가지는 이미지 센서의 평면도이다.
도 12b는 본 발명의 실시예들에 따른 화소분리부를 가지는 이미지 센서의 평면도이다.
도 13a 및 도 13b는 본 발명의 실시예들에 따른 저굴절 패턴을 가지는 이미지 센서의 평면도들이다.
도 14는 본 발명의 실시예들에 따른 이미지 센서의 단면도이다.
도 15는 본 발명의 실시예들에 따른 이미지 센서의 단면도이다.
도 16은 본 발명의 실시예들에 따른 이미지 센서의 단면도이다.
도 17은 본 발명의 실시예들에 따른 이미지 센서의 단면도이다.
도 18은 본 발명의 실시예들에 따른 이미지 센서의 단면도이다.
이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명에 따른 실시예들을 첨부 도면을 참조하면서 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 실시예들에 따른 이미지 센서를 설명하기 위한 블록도이다.
도 1을 참조하면, 이미지 센서는 액티브 픽셀 센서 어레이(Active Pixel Sensor array; 1001), 행 디코더(row decoder; 1002), 행 드라이버(row driver; 1003), 열 디코더(column decoder; 1004), 타이밍 발생기(timing generator; 1005), 상관 이중 샘플러(CDS: Correlated Double Sampler; 1006), 아날로그 디지털 컨버터(ADC: Analog to Digital Converter; 1007) 및 입출력 버퍼(I/O buffer; 1008)를 포함할 수 있다.
액티브 픽셀 센서 어레이(1001)는 2차원적으로 배열된 복수의 단위 픽셀들을 포함하며, 광 신호를 전기적 신호로 변환할 수 있다. 액티브 픽셀 센서 어레이(1001)는 행 드라이버(1003)로부터 픽셀 선택 신호, 리셋 신호 및 전하 전송 신호와 같은 복수의 구동 신호들에 의해 구동될 수 있다. 또한, 변환된 전기적 신호는 상관 이중 샘플러(1006)에 제공될 수 있다.
행 드라이버(1003)는, 행 디코더(1002)에서 디코딩된 결과에 따라 다수의 단위 픽셀들을 구동하기 위한 다수의 구동 신호들을 액티브 픽셀 센서 어레이(1001)로 제공할 수 있다. 단위 픽셀들이 행렬 형태로 배열된 경우에는 각 행별로 구동 신호들이 제공될 수 있다.
타이밍 발생기(1005)는 행 디코더(1002) 및 열 디코더(1004)에 타이밍(timing) 신호 및 제어 신호를 제공할 수 있다.
상관 이중 샘플러(CDS; 1006)는 액티브 픽셀 센서 어레이(1001)에서 생성된 전기 신호를 수신하여 유지(hold) 및 샘플링할 수 있다. 상관 이중 샘플러(1006)는 특정한 잡음 레벨(noise level)과 전기적 신호에 의한 신호 레벨을 이중으로 샘플링하여, 잡음 레벨과 신호 레벨의 차이에 해당하는 차이 레벨을 출력할 수 있다.
아날로그 디지털 컨버터(ADC; 1007)는 상관 이중 샘플러(1006)에서 출력된 차이 레벨에 해당하는 아날로그 신호를 디지털 신호로 변환하여 출력할 수 있다.
입출력 버퍼(1008)는 디지털 신호를 래치(latch)하고, 래치된 신호는 열 디코더(1004)에서의 디코딩 결과에 따라 순차적으로 영상 신호 처리부(도면 미도시)로 디지털 신호를 출력할 수 있다.
도 2는 본 발명의 실시예들에 따른 이미지 센서의 액티브 픽셀 센서 어레이의 회로도이다.
도 1 및 도 2를 참조하면, 센서 어레이(1001)는 복수의 단위 화소들(UP)을 포함하며, 단위 화소들(UP)은 매트릭스 형태로 배열될 수 있다. 각각의 단위 화소(UP)는 전송 트랜지스터(TX)를 포함할 수 있다. 각각의 단위 화소(UP)는 로직 트랜지스터(RX, SX, DX)를 더 포함할 수 있다. 로직 트랜지스터는 리셋 트랜지스터(RX), 선택 트랜지스터(SX), 또는 소스 팔로워 트랜지스터(DX)일 수 있다. 전송 트랜지스터(TX)는 전송 게이트(TG)를 포함할 수 있다. 각각의 단위 화소들(UP)은 광전 변환부(PD) 및 부유 확산 영역(FD)를 더 포함할 수 있다. 로직 트랜지스터들(RX, SX, DX)은 복수개의 단위 화소들(UP)끼리 서로 공유될 수 있다.
광전 변환부(PD)는 외부에서 입사된 빛의 양에 비례하여 광전하들을 생성 및 축적할 수 있다. 광전 변환부(PD)는 포토 다이오드, 포토 트랜지스터, 포토 게이트, 핀드 포토 다이오드 및 이들의 조합을 포함할 수 있다. 전송 트랜지스터(TX)는 광전 변환부(PD)에서 생성된 전하를 부유 확산 영역(FD)으로 전송할 수 있다. 부유 확산 영역(FD)은 광전 변환부(PD)에서 생성된 전하를 전송 받아 누적적으로 저장할 수 있다. 부유 확산 영역(FD)에 축적된 광전하들의 양에 따라 소스 팔로워 트랜지스터(DX)가 제어될 수 있다.
리셋 트랜지스터(RX)는 부유 확산 영역(FD)에 축적된 전하들을 주기적으로 리셋시킬 수 있다. 리셋 트랜지스터(RX)의 드레인 전극은 부유 확산 영역(FD)과 연결되며 소스 전극은 전원 전압(VDD)에 연결될 수 있다. 리셋 트랜지스터(RX)가 턴 온(turn-on)되면, 리셋 트랜지스터(RX)의 소스 전극과 연결된 전원 전압(VDD)이 부유 확산 영역(FD)으로 인가될 수 있다. 따라서, 리셋 트랜지스터(RX)가 턴 온되면, 부유 확산 영역(FD)에 축적된 전하들이 배출되어 부유 확산 영역(FD)이 리셋될 수 있다.
소스 팔로워 게이트 전극(SF)을 포함하는 소스 팔로워 트랜지스터(DX)는 소스 팔로워 버퍼 증폭기(source follower buffer amplifier) 역할을 할 수 있다. 소스 팔로워 트랜지스터(DX)는 부유 확산 영역(FD)에서의 전위 변화를 증폭하고, 이를 출력 라인(Vout)으로 출력할 수 있다.
선택 게이트 전극(SEL)을 포함하는 선택 트랜지스터(SX)는 행 단위로 읽어낼 단위 화소들(UP)을 선택할 수 있다. 선택 트랜지스터(SX)가 턴 온될 때, 전원 전압(VDD)이 소스 팔로워 트랜지스터(DX)의 드레인 전극으로 인가될 수 있다.
도 3은 본 발명의 실시예들에 따른 저굴절 패턴을 포함하는 이미지 센서의 평면도이다. 도 4는 본 발명의 실시예들에 따른 화소 분리부를 포함하는 이미지 센서의 평면도이다. 도 5a는 본 발명의 실시예들에 따라 도 3 및/또는 도 4를 A-A' 선을 따라 자른 단면도이다.
도 3, 도 4, 및 도 5a를 참조하면, 본 발명의 실시예들에 따른 이미지 센서(500)는, 제 1 기판(1)을 포함한다. 상기 제 1 기판(1)은 예를 들면 실리콘 단결정 웨이퍼, 실리콘 에피택시얼층 또는 SOI(silicon on insulator) 기판일 수 있다. 상기 제 1 기판(1)은 예를 들면 제 1 도전형의 불순물로 도핑될 수 있다. 예를 들면 상기 제 1 도전형은 P형일 수 있다. 상기 제 1 기판(1)은 서로 반대되는 제 1 면(1a)과 제 2 면(1b)을 포함한다. 상기 제 1 기판(1)은 화소 어레이 영역(APS)과 가장자리 영역(EG)을 포함할 수 있다. 상기 화소 어레이 영역(APS)는 복수개의 단위 화소들(UP)을 포함할 수 있다. 상기 가장자리 영역(EG)은 도 14의 연결영역(CNR)의 일부에 대응될 수 있다.
상기 제 1 기판(1)에는 화소 분리부들(DTI1, DTI2)가 배치되어 상기 화소 어레이 영역(APS)에서 상기 단위 화소들(UP)을 분리/한정할 수 있다. 화소 분리부들(DTI1, DTI2)은 상기 가장자리 영역(EG)에 까지 연장될 수 있다. 상기 단위 화소들(UP) 중 서로 인접하며 2행과 2열로 구성된 4개의 단위 화소들(UP)은 하나의 화소 그룹(GP)을 구성할 수 있다. 단위 화소들(UP)은 시계방향을 따라 서로 인접하는 제1 내지 제4 단위 화소들(UP(1)~UP(4))을 포함할 수 있다. 서로 인접하는 제1 내지 제4 단위 화소들(UP(1)~UP(4))은 제1 내지 제4 화소 그룹들(GP(1)~GP(4))을 구성할 수 있다. 제1 내지 제4 화소 그룹들(GP(1)~GP(4))은 시계방향을 따라 서로 인접할 수 있다. 제1 및 제2 화소들(UP(1), UP(2))은 제1 방향(X)을 따라 배열될 수 있다. 제4 및 제3 화소들(UP(4), UP(3))은 제1 방향(X)을 따라 배열될 수 있다. 제4 및 제1 화소들(UP(4), UP(1))은 제1 방향(X)과 교차하는 제2 방향(Y)을 따라 배열될 수 있다. 제3 및 제2 화소들(UP(3), UP(2))은 제2 방향(Y)을 따라 배열될 수 있다.
화소 분리부들(DTI1, DTI2)은 제1 및 제2 화소 분리부들(DTI1, DTI2)을 포함할 수 있다. 상기 제1 화소 분리부들(DTI1)은 제1 내지 제4 화소 그룹들(GP(1)~GP(4))을 각각 둘러쌀 수 있다. 상기 제1 화소 분리부들(DTI1)은 평면적으로 그물망 형태를 가질 수 있다. 일 예로, 도 4 및 도 5a를 보면 제1 화소 분리부(DTI1)는 제1 화소 그룹(GP(1))의 제3 단위 화소(UP(3))와 제2 화소 그룹(GP(2))의 제4 단위 화소(UP(4)) 사이에 개재된다. 제2 화소 분리부(DTI2)는 제2 화소 그룹(GP(2))의 제4 단위 화소(UP(4))와 제3 단위 화소(UP(3)) 사이에 개재된다.
제2 화소 분리부들(DTI2)은 상기 제1 화소 분리부들(DTI1)의 측벽들로부터 돌출되며, 제1 내지 제4 단위 화소들(UP(1)~UP(4)) 사이로 개재될 수 있다. 제2 화소 분리부들(DTI2)은 평면적으로 십자 형태를 가질 수 있다.
상기 단위 화소들(UP)에서 상기 제 1 기판(1) 내에는 광전변환부들(PD)이 각각 배치될 수 있다. 상기 광전 변환부들(PD)은 상기 제 1 도전형과 반대되는 제 2 도전형의 불순물로 도핑될 수 있다. 상기 제 2 도전형은 예를 들면 N형일 수 있다. 상기 광전 변환부(PD)에 도핑된 N형의 불순물은 주변의 제 1 기판(1)에 도핑된 P형의 불순물과 PN접합을 이루어 포토다이오드를 제공할 수 있다.
상기 제 1 기판(1) 내에는 상기 제 1 면(1a)에 인접한 소자분리부들(STI)이 배치될 수 있다. 상기 소자분리부들(STI)은 상기 제1 및 제2 화소 분리부들(DTI1, DTI2)에 의해 관통될 수 있다. 상기 소자분리부들(STI)은 각 단위 화소(UP)에서 상기 제 1 면(1a)에 인접한 활성 영역들(ACT)을 한정할 수 있다. 상기 활성 영역들(ACT)은 도 2의 트랜지스터들(TX, RX, DX, SX)을 위해 제공될 수 있다.
각 단위 화소(UP)에서 상기 제 1 기판(1)의 상기 제 1 면(1a) 상에는 전송 게이트(TG)이 배치될 수 있다. 상기 전송 게이트(TG)의 일부는 상기 제 1 기판(1) 속으로 연장될 수 있다. 상기 전송 게이트(TG)는 Vertical 타입일 수 있다. 또는 상기 전송 게이트(TG)는 상기 제 1 기판(1) 속으로 연장되지 않고 평탄한 형태인 Planar 타입일 수도 있다. 상기 전송 게이트(TG)와 상기 제 1 기판(1) 사이에는 게이트 절연막(Gox)이 개재될 수 있다. 상기 전송 게이트(TG)의 일측에서 상기 제 1 기판(1) 내에는 부유 확산 영역(FD)이 배치될 수 있다. 상기 부유 확산 영역(FD)에는 예를 들면 상기 제 2 도전형의 불순물이 도핑될 수 있다.
상기 이미지 센서(500)는 후면 수광 이미지 센서일 수 있다. 빛은 상기 제 1 기판(1)의 제 2 면(1b)을 통해 상기 제 1 기판(1) 속으로 입사될 수 있다. 입사된 빛에 의해 상기 PN접합에서 전자-정공 쌍들이 생성될 수 있다. 이렇게 생성된 전자들은 상기 광전 변환부(PD)로 이동될 수 있다. 상기 전송 게이트(TG)에 전압을 인가하면 상기 전자들은 상기 부유 확산 영역(FD)으로 이동될 수 있다.
하나의 단위 화소(UP(3), UP(4))에서 상기 제 1 면(1a) 상에 전송 게이트(TG)에 인접하여 리셋 게이트(RG)가 배치될 수 있다. 다른 단위 화소(UP(1), UP(2))에서 상기 제 1 면(1a) 상에 전송 게이트(TG)에 인접하여 소스 팔로워 게이트(SF)와 선택 게이트(SEL)이 배치될 수 있다. 상기 게이트들(TG, RG, SF, SEL)은 각각 도 2의 트랜지스터들(TX, RX, DX, SX)의 게이트에 대응될 수 있다. 상기 게이트들(TG, RG, SF, SEL)은 상기 활성 영역들(ACT)과 중첩될 수 있다. 본 예에 있어서, 리셋 트랜지스터(RX) 선택 트랜지스터(SX) 및 소스 팔로워 트랜지스터(DX)는 인접하는 2개의 단위 화소들(UP) 끼리 서로 공유될 수 있다.
상기 제 1 면(1a)은 제 1 층간절연막들(IL)로 덮일 수 있다. 상기 제 1 층간절연막들(IL)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, 다공성 저유전막 중 선택되는 적어도 하나의 막의 다층막으로 형성될 수 있다. 상기 제 1 층간절연막들(IL) 사이 또는 안에는 제 1 배선들(15)이 배치될 수 있다. 상기 부유 확산 영역(FD)은 제 1 콘택 플러그(17)에 의해 상기 제 1 배선들(15)에 연결될 수 있다. 상기 제 1 콘택 플러그(17)는 상기 화소 어레이 영역(APS)에서 상기 제 1 층간절연막들(IL) 중에 상기 제 1 면(1a)에 가장 가까운(최하층의) 제 1 층간절연막(IL)을 관통할 수 있다.
상기 제1 화소 분리부(DTI1)는 제 1 면(1a)으로부터 제 2 면(1b)을 향해 형성된 제 1 트렌치(22a) 안에 위치한다. 상기 제2 화소 분리부(DTI2)는 제 1 면(1a)으로부터 제 2 면(1b)을 향해 형성된 제 2 트렌치(22b) 안에 위치한다. 도 5a의 단면에서 상기 제1 화소 분리부(DTI1) 및 제 1 트렌치(22a)는 각각 제1 방향(X)으로 제1 폭(W1)을 가질 수 있다. 상기 제2 화소 분리부(DTI2) 및 제 2 트렌치(22b)는 각각 제1 방향(X)으로 제2 폭(W2)을 가질 수 있다. 제2 폭(W2)은 제1 폭(W1) 보다 작다. 상기 제2 화소 분리부(DTI2)가 상대적으로 좁은 제2 폭(W2)을 가지기에, 이미지 센서의 크기를 줄일 수 있다. 이로써 고집적화된 이미지 센서를 제공할 수 있다.
상기 제1 화소 분리부(DTI1)는, 제 1 매립 절연 패턴(12a), 제 1 분리 절연 패턴(14a) 및 제 1 도전 패턴(16a)을 포함할 수 있다. 상기 제 1 매립 절연 패턴(12a)은 상기 제 1 도전 패턴(16a)과 상기 제 1 층간절연막(IL) 사이에 개재될 수 있다. 상기 제 1 분리 절연 패턴(14a)은 상기 제 1 도전 패턴(16a)과 상기 제 1 기판(1) 사이 그리고 상기 제 1 매립 절연 패턴(12a)과 상기 제 1 기판(1) 사이에 개재될 수 있다.
상기 제2 화소 분리부(DTI2)는, 제 2 매립 절연 패턴(12b), 제 2 분리 절연 패턴(14b) 및 제 2 도전 패턴(16b)을 포함할 수 있다. 상기 제 2 매립 절연 패턴(12b)은 상기 제 2 도전 패턴(16b)과 상기 제 1 층간절연막(IL) 사이에 개재될 수 있다. 상기 제 2 분리 절연 패턴(14b)은 상기 제 2 도전 패턴(16b)과 상기 제 1 기판(1) 사이 그리고 상기 제 2 매립 절연 패턴(12b)과 상기 제 1 기판(1) 사이에 개재될 수 있다.
제 1 매립 절연 패턴(12a), 제 1 분리 절연 패턴(14a), 제 2 매립 절연 패턴(12b), 및 제 2 분리 절연 패턴(14b)은 상기 제 1 기판(1)과 다른 굴절률을 가지는 절연 물질로 형성될 수 있다. 제 1 매립 절연 패턴(12a), 제 1 분리 절연 패턴(14a), 제 2 매립 절연 패턴(12b), 및 제 2 분리 절연 패턴(14b)은 예를 들면 실리콘산화물을 포함할 수 있다. 상기 제 1 도전 패턴(16a) 및 상기 제 2 도전 패턴(16b)은 상기 제 1 기판(1)과 이격될 수 있다. 상기 제 1 도전 패턴(16a) 및 상기 제 2 도전 패턴(16b)은 불순물이 도핑된 폴리실리콘막이나 실리콘 게르마늄막을 포함할 수 있다. 상기 폴리실리콘이나 실리콘 게르마늄막에 도핑된 불순물은 예를 들면 붕소, 인, 비소 중 하나일 수 있다. 또는 상기 제 1 도전 패턴(16a) 및 상기 제 2 도전 패턴(16b)은 금속막을 포함할 수 있다.
도 5a의 단면에서 제 1 분리 절연 패턴(14a)은 제 2 분리 절연 패턴(14b)과 동일한 제1 두께(T1)을 가질 수 있다. 도 4의 평면에서 제 1 분리 절연 패턴(14a)과 제 2 분리 절연 패턴(14b)의 각각의 제1 두께(T1)는 위치에 상관없이 일정할 수 있다.
상기 제 1 도전 패턴(16a)은 제1 방향(X)으로 제3 폭(W3)을 가질 수 있다. 상기 제 2 도전 패턴(16b)은 제1 방향(X)으로 제4 폭(W4)을 가질 수 있다. 제4 폭(W4)은 제3 폭(W3) 보다 작다. 상기 제 1 도전 패턴(16a)과 상기 제 2 도전 패턴(16b)이 폴리실리콘으로 형성된 경우, 폴리실리콘은 빛을 흡수할 수 있다. 본 발명에서는 하나의 화소 그룹(GP)을 구성하는 제1 내지 제4 단위 화소들(UP(1)~UP4) 사이에 상대적으로 작은 제4 폭(W4)의 상기 제 2 도전 패턴(16b)이 개재되기에, 하나의 화소 그룹(GP) 내에서 입사된 빛의 흡수를 방지/최소화/감소시킬 수 있다. 이로써 이미지 센서에서 수광량이 증가되고 QE(Quantum efficiency)가 증가되며 광감도가 개선될 수 있다. 또한 자동 초점 기능을 향상시킬 수 있다. 이로써 선명한 화질을 구현할 수 있다.
제 1 매립 절연 패턴(12a)은 제1 방향(X)으로 제3 폭(W3)을 가질 수 있다. 제 2 매립 절연 패턴(12b)은 제1 방향(X)으로 제4 폭(W4)을 가질 수 있다.
도 4의 평면에서, 제1 및 제3 단위 화소들(UP(1), UP(3))은 제1 및 제2 방향들(X, Y)과 동시에 교차하는 제3 방향(Z)으로 나란히 배열될 수 있다. 제2 화소 분리부(DTI2)은 제1 및 제3 단위 화소들(UP(1), UP(3)) 사이에 배치되는 제3 도전 패턴(16p)을 더 포함할 수 있다. 제3 도전 패턴(16p)은 제2 및 제4 단위 화소들(UP(2), UP(4)) 사이에 배치될 수 있다. 즉, 화소 그룹들(GP) 각각의 중심에 제3 도전 패턴(16p)이 배치된다. 제3 도전 패턴(16p)은 평면적으로 마름모 형태를 가질 수 있다. 제3 도전 패턴(16p)은 제2 도전 패턴들(16b) 사이에 배치되며 이들을 연결한다. 제3 도전 패턴(16p)은 제3 방향(Z)으로 제9 폭(도 4의 W9)을 가질 수 있다. 제9 폭(W9)은 제4 폭(W4)과 같거나 보다 클 수 있다.
상기 제1 기판(1)의 제2면(1b) 상에는 제1 고정 전하막(24)이 배치된다. 상기 제 1 고정 전하막(24)은 상기 제 1 기판(1)의 제2면(1b)과 접할 수 있다. 상기 제 1 고정 전하막(24)은 화학양론비 보다 부족한 양의 산소 또는 불소를 포함하는 금속산화막 또는 금속 불화막의 단일막 또는 다중막으로 이루어질 수 있다. 이로써 상기 고정 전하막은 음의 고정전하를 가질 수 있다. 상기 제 1 고정 전하막(24)은 하프늄(Hf), 지르코늄(Zr), 알루미늄(Al), 탄탈륨(Ta), 티타늄(Ti), 이트륨 및 란타노이드를 포함하는 그룹에서 선택되는 적어도 하나의 금속을 포함하는 금속 산화물(metal oxide) 또는 금속 불화물(metal fluoride)의 단일막 또는 다중막으로 이루어질 수 있다. 구체적인 예로 상기 제 1 고정 전하막(24)은 하프늄산화막 및/또는 알루미늄산화막을 포함할 수 있다. 상기 제 1 고정 전하막(24)에 의해 암전류와 화이트 스팟을 개선할 수 있다.
제1 고정 전하막(24) 상에는 제 2 고정전하막(42)과 제 1 보호막(44)이 차례로 적층될 수 있다. 상기 제 2 고정전하막(42)은 금속 산화막 또는 금속불화막의 단일막 또는 다중막을 포함할 수 있다. 상기 제 2 고정전하막(42)은 예를 들면 하프늄산화막 및/또는 알루미늄산화막을 포함할 수 있다. 상기 제 2 고정전하막(42)은 상기 제 1 고정전하막(24)을 보강하거나 접착막으로써 기능할 수 있다. 상기 제 1 보호막(44)은 PETEOS, SiOC, SiO2, SiN 중에 적어도 하나를 포함할 수 있다. 상기 제 1 보호막(44)은 반사방지막 및/또는 평탄화막 기능을 할 수 있다.
도 4 및 도 5a를 참조하면, 상기 가장자리 영역(EG)에서, 연결콘택(BCA)은 상기 제 1 보호막(44), 상기 제 2 고정전하막(42), 상기 제1 고정전하막(24) 및 상기 제 1 기판(1)의 일부를 관통하여 상기 제1 도전 패턴(16a) 및 상기 제1 분리 절연 패턴(14a)과 접할 수 있다. 상기 연결 콘택(BCA)은 제 3 트렌치(46) 안에 위치할 수 있다. 상기 연결 콘택(BCA)은 상기 제 3 트렌치(46)의 내부 측벽과 바닥면을 콘포말하게 덮는 확산 방지 패턴(48g), 상기 확산 방지 패턴(48g) 상의 제 1 금속 패턴(52), 그리고 상기 제 3 트렌치(46)을 채우는 제 2 금속 패턴(54)을 포함할 수 있다. 상기 확산 방지 패턴(48g)은 예를 들면 티타늄을 포함할 수 있다. 상기 제 1 금속 패턴(52)은 예를 들면 텅스텐을 포함할 수 있다. 상기 제 2 금속 패턴(54)은 예를 들면 알루미늄을 포함할 수 있다. 상기 확산 방지 패턴(48g)와 상기 제 1 금속 패턴(52)은 상기 제 1 보호막(44) 상으로 연장되어 다른 배선들이나 비아/콘택들과 전기적으로 연결될 수 있다.
상기 화소 어레이 영역(APS)에서 상기 제 1 보호막(44) 상에는 제1 및 제2 차광 패턴들(48a, 48b)이 배치될 수 있다. 제1 및 제2 차광 패턴들(48a, 48b) 상에는 제1 및 제2 저굴절 패턴들(50a, 50b)이 각각 배치될 수 있다. 제1 차광 패턴(48a)과 제1 저굴절 패턴(50a)은 제1 화소 분리부(DTI1)과 중첩되며 평면적으로 제1 화소 분리부(DTI1)과 동일한 형태를 가질 수 있다. 즉, 제1 차광 패턴(48a)과 제1 저굴절 패턴(50a)은 평면적으로 화소 그룹들(GP(1)~GP(4))을 각각 둘러쌀 수 있다. 제2 차광 패턴(48b)과 제2 저굴절 패턴(50b)은 제2 화소 분리부(DTI2)과 중첩되며 평면적으로 제2 화소 분리부(DTI2)과 동일한 형태를 가질 수 있다. 제2 차광 패턴(48b)과 제2 저굴절 패턴(50b)은 각각의 화소 그룹들(GP(1)~GP(4)) 내에서 제1 내지 제4 단위 화소들(UP(1)~UP4)) 사이에 개재될 수 있다.
제1 차광 패턴(48a)과 제1 저굴절 패턴(50a)의 측벽들은 서로 정렬될 수 있다. 제1 차광 패턴(48a)과 제1 저굴절 패턴(50a)은 각각 제1 방향(X)으로 제5 폭(W5)을 가질 수 있다. 제2 차광 패턴(48b)과 제2 저굴절 패턴(50b)의 측벽들은 서로 정렬될 수 있다. 제2 차광 패턴(48b)과 제2 저굴절 패턴(50b)은 각각 제1 방향(X)으로 제6 폭(W6)을 가질 수 있다. 제6 폭(W6)은 제5 폭(W5)과 같거나 보다 작을 수 있다. 제6 폭(W6)이 제5 폭(W5)보다 작을 경우, 하나의 화소 그룹(GP)을 구성하는 제1 내지 제4 단위 화소들(UP(1)~UP4) 내로 입사되는 빛의 양을 상대적으로 증가시킬 수 있다. 이로써 이미지 센서에서 수광량이 증가되고 QE(Quantum efficiency)가 증가되며 광감도가 개선될 수 있다.
상기 제1 차광 패턴(48a)과 제2 차광 패턴(48b)은 상기 확산 방지 패턴(48g)와 동일한 물질 및 동일한 두께를 가질 수 있다. 상기 제1 차광 패턴(48a)과 제2 차광 패턴(48b)은 예를 들면 티타늄을 포함할 수 있다.
제1 저굴절 패턴(50a)과 제2 저굴절 패턴(50b)은 서로 동일한 두께를 가지며 서로 동일한 유기물질을 포함할 수 있다. 상기 제1 저굴절 패턴(50a)과 제2 저굴절 패턴(50b)은 칼라 필터들(CF1, CF2)보다 작은 굴절률을 가질 수 있다. 예를 들면 제1 저굴절 패턴(50a)과 제2 저굴절 패턴(50b)은 약 1.3 이하의 굴절률을 가질 수 있다. 상기 차광 패턴들(48a, 48b)과 상기 저굴절 패턴들(50a, 50b)은 인접하는 단위 화소들(UP) 간의 크로스 토크를 방지할 수 있다.
상기 제 1 보호막(44) 상에는 제 2 보호막(56)이 적층된다. 상기 제 2 보호막(56)은 상기 차광 패턴들(48a, 48b)과 상기 저굴절 패턴들(50a, 50b) 및 상기 연결 콘택(BCA)을 콘포말하게 덮을 수 있다. 상기 화소 어레이 영역(APS)에서 상기 저굴절 패턴들(50a, 50b) 사이에 칼라 필터들(CF1, CF2)이 배치될 수 있다. 칼라 필터들(CF1, CF2)은 각각 청색, 녹색, 적색 중 하나의 색을 가질 수 있다. 다른 예로, 상기 칼라 필터들(CAF1, CF2)은 시안(cyan), 마젠타(magenta) 또는 황색(yellow) 등과 같은 다른 컬러를 포함할 수도 있다.
본 예에 있어서, 하나의 화소 그룹(GP)에는 하나의 칼라 필터가 배치될 수 있다. 본 예에 따른 이미지 센서에서 칼라 필터들(CF1, CF2)은 2x2 형태의 Tetra 패턴 형태로 배열될 수 있다. 즉 제2 화소 그룹(GP(2)) 상에는 제1 칼라 필터(CF1)가 배치될 수 있다. 제1, 제3 또는 제4 화소 그룹(GP(1), GP(3), GP(4)) 상에는 제2 칼라 필터(CF2)가 배치될 수 있다.
상기 가장 자리 영역(EG)에서 상기 제 2 보호막(56) 상에는 제 1 광학 블랙 패턴(CFB)이 배치될 수 있다. 상기 제 1 광학 블랙 패턴(CFB)은 예를 들면 청색의 칼라 필터와 동일한 물질을 포함할 수 있다.
상기 화소 어레이 영역(APS) 에서 상기 칼라 ??터들(CF1, CF2) 상에는 마이크로 렌즈들(ML)이 배치될 수 있다. 마이크로 렌즈들(ML)의 가장 자리들은 서로 접하며 연결될 수 있다. 본 예에 있어서, 하나의 화소 그룹(GP)에는 하나의 마이크로 렌즈(ML)가 배치될 수 있다. 즉, 하나의 마이크로 렌즈(ML)는 서로 인접하게 배치되는 제1 내지 제4 단위 화소들(UP(1)~UP(4))을 덮을 수 있다. 도 4의 평면적 관점에서 제2 화소 분리부(DTI2)은 마이크로 렌즈(ML)의 중심을 가로지를 수 있다.
상기 가장 자리 영역(EG)에서 제 1 광학 블랙 패턴(CFB) 상에는 렌즈 잔여막(MLR)이 배치될 수 있다. 렌즈 잔여막(MLR)은 마이크로 렌즈들(ML)과 동일한 물질을 포함할 수 있다. 이미지 센서(500)는 자동 초점 이미지 센서일 수 있다.
상기 제 1 및 제 2 도전 패턴들(16a, 16b)에는 상기 연결 콘택(BCA)에 의해 음의 바이어스 전압을 인가될 수 있다. 상기 제 1 및 제 2 도전 패턴들(16a, 16b)은 공통 바이어스 라인 역할을 할 수 있다. 이로써 상기 제1 및 제2 화소 분리부들(DTI1, DTI2)과 접하는 제 1 기판(1)의 표면에 존재할 수 있는 정공들을 잡아주어 암전류 특성을 개선시킬 수 있다.
도 5b는 본 발명의 실시예들에 따라 도 3의 A-A' 선을 따라 자른 단면도이다.
도 3 및 도 5b를 참조하면, 본 예에 따른 이미지 센서(501)에서는 제2 화소 분리부(DTI2)가 도 5a의 제2 도전 패턴(16b)와 제2 매립 절연 패턴(12b)을 배제할 수 있다. 제2 화소 분리부(DTI2)가 도 6처럼 제3 도전 패턴(16p)을 더 포함할 수 있으나, 이때 제3 도전 패턴(16p)은 제2 도전 패턴(16b)과 연결되지 않으며 고립될 수 있다. 제2 화소 분리부(DTI2)는 제2 분리 절연 패턴(14b) 내에 위치하는 보이드 영역(VD)을 포함할 수 있다. 상기 보이드 영역(VD)은 심(seam)일 수도 있다. 보이드 영역(VD)은 최대 제4 폭(W4)을 가질 수 있다. 제4 폭(W4)은 제1 화소 분리부(DTI1)의 제1 도전 패턴(16a)의 제3 폭(W3) 보다 작을 수 있다. 보이드 영역(VD)이 최대폭(W4)을 가지는 지점에서 제2 분리 절연 패턴(14b)는 제1 두께(T1)를 가질 수 있다. 상기 제1 두께(T1)는 제1 화소 분리부(DTI1)의 제1 분리 절연 패턴(14a)의 두께와 같을 수 있다. 보이드 영역(VD)의 평면 형태는 도 4의 제2 도전 패턴(16b)과 동일/유사할 수 있다. 그 외의 구조는 도 3 내지 도 5a를 참조하여 설명한 것과 동일/유사할 수 있다.
도 5b의 이미지 센서(501)에서는 하나의 화소 그룹(GP)을 구성하는 제1 내지 제4 단위 화소들(UP(1)~UP4) 사이에 제 2 도전 패턴(16b)이 없기에, 하나의 화소 그룹(GP) 내에서 입사된 빛이 제 2 도전 패턴(16b)에 흡수되는 것을 방지할 수 있다. 이로써 이미지 센서에서 수광량이 증가되고 QE(Quantum efficiency)가 증가되며 광감도가 개선될 수 있다. 또한 자동 초점 기능을 향상시킬 수 있다.
도 6은 본 발명의 실시예들에 따른 화소 분리부를 포함하는 이미지 센서의 평면도이다. 도 7a는 본 발명의 실시예들에 따라 도 6을 A-A' 선을 따라 자른 단면도이다. 도 7b는 본 발명의 실시예들에 따라 도 6을 B-B'선을 따라 자른 단면도이다.
도 6, 도 7a 및 도 7b를 참조하면, 본 예에 따른 이미지 센서(502)에서는 제2 화소 분리부(DTI2)가 제2 분리 절연 패턴(14b)으로만 이루어질 수 있다. 이때 제2 분리 절연 패턴(14b)의 제2 두께(T2)는 제2 화소 분리부(DTI) 또는 제2 트렌치(22b)의 제2 폭(W2)과 같을 수 있다. 제2 두께(T2)는 제1 화소 분리부(DTI1)의 제1 분리 절연 패턴(14a)의 제1 두께(T1) 보다 클 수 있다. 제2 화소 분리부(DTI2)가 제3 도전 패턴(16p)을 더 포함할 수 있으며, 이때 제3 도전 패턴(16p)은 제2 분리 절연 패턴(14b)으로 둘러싸여져 고립될 수 있다. 제1 화소 분리부(DTI)의 측벽은 요철 구조를 가질 수 있다. 도 7a의 단면에서, 제1 화소 분리부(DTI)의 제1 도전 패턴(16a)는 제1 방향(X)으로 제3폭(W3)을 가질 수 있다. 도 7b의 단면에서, 제1 화소 분리부(DTI)의 제1 도전 패턴(16a)는 제1 방향(X)으로 제7폭(W7)을 가질 수 있다. 제7폭(W7)은 제3폭(W3) 보다 클 수 있다. 도 7b의 단면에서, 제1 화소 분리부(DTI)의 제1 도전 패턴(16a)는 제1 방향(X)으로 제7폭(W7)을 가질 수 있다. 제7폭(W7)은 제3폭(W3) 보다 클 수 있다. 도 7b의 단면에서, 제3 도전 패턴(16p)은 제8 폭(W8)을 가질 수 있다. 제8 폭(W8)은 제7폭(W7) 보다 작을 수 있다.
제2 화소 분리부(DTI2)가 제3 도전 패턴(16p) 상의 제3 매립 절연 패턴(12p)을 더 포함할 수 있다. 제3 매립 절연 패턴(12p)은 제1 매립 절연 패턴(12a)과 동일한 물질을 포함할 수 있다. 제3 매립 절연 패턴(12p)은 평면적으로 마름모 형태를 가질 수 있다. 제3 매립 절연 패턴(12p)은 제8 폭(W8)을 가질 수 있다. 그 외의 구조는 도 3 내지 도 5a를 참조하여 설명한 것과 동일/유사할 수 있다.
도 7a의 이미지 센서(502)에서는 하나의 화소 그룹(GP)을 구성하는 제1 내지 제4 단위 화소들(UP(1)~UP4) 사이에 제 2 도전 패턴(16b)이 없기에, 하나의 화소 그룹(GP) 내에서 입사된 빛이 제 2 도전 패턴(16b)에 흡수되는 것을 방지할 수 있다. 이로써 이미지 센서에서 수광량이 증가되고 QE(Quantum efficiency)가 증가되며 광감도가 개선될 수 있다. 또한 자동 초점 기능을 향상시킬 수 있다.
도 8a 및 도 8b는 도 5a의 단면을 가지는 이미지 센서를 제조하는 과정을 순차적으로 나타내는 도면들이다.
도 8a를 참조하면, 화소 어레이 영역(APS)과 가장자리 영역(EG)을 포함하는 제 1 기판(1)을 준비한다. 제 1 기판(1)에 이온주입 공정 등을 진행하여 광전 변환부(PD)를 형성한다. 상기 제 1 기판(1)의 제 1 면(1a)에 소자 분리부(STI)를 형성하여 활성 영역들을 정의한다. 상기 소자 분리부((STI))는 Shallow Trench Isolation 공정으로 형성될 수 있다. 상기 제 1 기판(1)의 제 1 면(1a) 상에 제1 마스크 패턴(MK1)을 형성한다. 상기 제1 마스크 패턴(MK1)을 식각 마스크로 이용하여, 상기 소자 분리부(STI)와 상기 제 1 기판(1)의 일부를 식각하여 제1 및 제2 트렌치들(22a, 22b)을 형성한다. 이때 제1 트렌치들(22a)은 제1 폭(W1)을 가지도록 형성될 수 있다. 제2 트렌치들(22b)은 제1 폭(W1) 보다 좁은 제2 폭(W2)을 가지도록 형성될 수 있다.
상기 제 1 기판(1)의 제 1 면(1a) 상에 분리 절연막(14)을 제1 두께(T1)로 콘포말하게 형성한다. 이로써 제1 및 제2 트렌치들(22a, 22b) 안에서도 분리 절연막(14)은 제1 두께(T1)를 가질 수 있다. 제1 두께(T1)는 제2 폭(W2)의 1/2 보다 작을 수 있다. 상기 분리 절연막(14) 상에 도전막(16)을 적층하여 상기 제1 및 제2 트렌치들(22a, 22b)을 채운다. 상기 도전막(16)은 상기 제1 트렌치(22a) 안에서 제3 폭(W3)을 가진다. 상기 도전막(16)은 상기 제2 트렌치(22b) 안에서 제4 폭(W4)을 가진다.
도 8b를 참조하면, 상기 도전막(16)에 대하여 에치백 공정을 진행하여 상기 제 1 기판(1)의 제 1 면(1a) 상의 도전막(16)을 제거하고, 상기 제1 및 제2 트렌치들(22a, 22b) 안에 제1 및 제2 도전 패턴들(16a, 16b)을 각각 형성한다. 상기 에치백 공정에서 제1 및 제2 도전 패턴들(16a, 16b)의 상부면들이 상기 제 1 기판(1)의 제 1 면(1a) 보다 낮도록 형성한다. 그리고 매립 절연막을 적층하여 상기 제1 및 제2 트렌치들(22a, 22b)의 상부를 채운다. 그리고 연마 공정을 진행하여 상기 제 1 기판(1)의 제 1 면(1a) 상의 분리 절연막(14)과 매립 절연막을 제거하고, 상기 제1 및 제2 트렌치들(22a, 22b) 안에 제1 및 제2 분리 절연 패턴들(14a, 14b)과 제1 및 제2 매립 절연 패턴들(12a, 12b)을 각각 형성한다. 이로써, 제1 및 제2 화소 분리부들(DTI1, DTI2)을 형성할 수 있다.
후속으로 통상의 과정을 통해 도 3 내지 도 5a를 참조하여 다른 구성 요소들을 형성할 수 있다. 다만, 제1 및 제2 차광 패턴들(48a, 48b) 및 제1 및 제2 저굴절 패턴들(50a, 50b)의 폭들(W5, W6)을 도 5a처럼 서로 다르게 형성할 수 있다.
다른 예에 있어서, 도 8a의 단계에서, 제2폭(W2)이 좁아서 분리 절연막(14)이 제2 트렌치(22b)의 입구를 막을 수 있다. 이때에는 도 5b처럼 제2 트렌치(22b) 안에 보이드 영역(VD)이 형성되거나, 도 7a처럼 보이드 영역(VD) 없이 제2 트렌치(22b)가 분리 절연막(14)으로만 채워질 수 있다. 이 경우, 도전막(16)이 제2 트렌치(22b) 안으로 들어가지 못할 수 있다. 이로써 도 5b 또는 도 7a의 이미지 센서가 형성될 수 있다.
도전 패턴을 구성하는 폴리실리콘은 빛을 흡수하기에 폴리실리콘의 양이 많을 수록, 입사된 빛이 폴리실리콘에 흡수되어 빛의 손실이 발생하고 이로써 이미지 센서의 감도가 나빠질 수 있다. 이를 방지하기 위해 제1 및 제2 화소분리부를 모두 절연막 구조로 대체한다면 도전 패턴에 음의 전압을 인가하지 못하기에, 암전류 특성의 개선이 어렵다.
본 발명에서는 제1 및 제2 화소 분리부들의 폭들을 서로 다르게 이원화함으로써, 제1 및 제2 화소 분리부들의 구조/구성 비율을 다르게 형성할 수 있다. 즉, 하나의 마이크로 렌즈와 중복되는 제2 화소 분리부는 폴리실리콘을 적게 하거나 폴리실리콘을 배제하도록 하여 광감도를 향상시키는 동시에 마이크로 렌즈들 간의 경계에 위치하는 제1 화소 분리부(DTI1)는 상대적으로 넓은 폴리실리콘(제1 도전 패턴)을 배치시키고, 이에 음의 전압을 인가함으로써 암전류 특성을 개선할 수 있다.
도 9는 본 발명의 실시예들에 따른 이미지 센서의 평면도이다.
도 9를 참조하면, 본 예에 따른 이미지 센서(503)의 제2 화소 분리부(DTI2)가 제3 도전 패턴(16p)을 포함하지 않는다. 즉, 화소 그룹들(GP) 각각의 중심에 제3 도전 패턴(16p)이 배치되지 않는다. 화소 그룹들(GP) 각각의 중심에서 제1 기판(1) 내에는 부유 확산 영역(FD)가 배치된다. 제2 화소 분리부(DTI2)는 화소 그룹들(GP) 각각의 중심에 존재하지 않는다. 화소 그룹들(GP) 각각에서 제1 내지 제4 단위 화소들(UP(1)~UP(4))에는 전송 게이트들(TG)이 배치되며 부유 확산 영역(FD)을 둘러쌀 수 있다. 화소 그룹들(GP) 각각에서 제1 내지 제4 단위 화소들(UP(1)~UP(4))에서 하나의 부유 확산 영역(FD)을 공유한다. 그 외의 구조는 도 3 내지 도 5a를 참조하여 설명한 바와 동일/유사할 수 있다.
도 10은 본 발명의 실시예들에 따른 이미지 센서의 평면도이다. 도 11은 도 10을 A-A'선으로 자른 단면도이다.
도 10 및 도 11을 참조하면, 본 예에 따른 이미지 센서(504)에서는 단위 화소들(UP) 위에 마이크로 렌즈들(ML)이 각각 1:1로 배치될 수 있다. 즉, 하나의 단위 화소(UP) 위에는 하나의 마이크로 렌즈(ML)이 배치된다. 또한 단위 화소들(UP) 위에 칼라필터들(CF1, CF2)이 각각 1:1로 배치될 수 있다. 즉, 하나의 단위 화소(UP) 위에는 하나의 칼라 필터(CF1 또는 CF2)가 배치된다. 그 외의 구조는 도 3 내지 도 7b를 참조하여 설명한 바와 동일/유사할 수 있다.
도 12a는 본 발명의 실시예들에 따른 저굴절 패턴을 가지는 이미지 센서의 평면도이다. 도 12b는 본 발명의 실시예들에 따른 화소분리부를 가지는 이미지 센서의 평면도이다.
도 12a 및 도 12b를 참조하면, 본 예에 따른 이미지 센서(505)에서는 하나의 화소 그룹(GP)이 3행과 3열로 이루어지는 9개의 단위 화소들(UP(1)~UP(9))을 포함할 수 있다. 하나의 화소 그룹(GP) 위에는 하나의 마이크로 렌즈(ML)가 배치될 수 있다. 즉, 하나의 마이크로 렌즈(ML)가 3행과 3열로 이루어지는 9개의 단위 화소들(UP(1)~UP(9))을 동시에 덮을 수 있다. 하나의 화소 그룹(GP) 위에는 하나의 칼라필터(CF1 또는 CF2)가 배치될 수 있다. 본 예에 따른 이미지 센서에서 칼라 필터들(CF1, CF2)은 3x3 형태의 Nona 패턴 형태로 배열될 수 있다. 제1 화소 분리부(DTI1)는 화소 그룹(GP)을 둘러쌀 수 있다. 제2 화소 분리부(DTI2)는 제1 화소 분리부(DTI1)의 측벽으로부터 연장되며 단위 화소들(UP(1)~UP(9)) 사이로 개재될 수 있다. 도 12b에서 하나의 화소 그룹(GP)에는 4개의 제3 도전 패턴들(16p)가 배치될 수 있다. 제2 화소 분리부(DTI2)와 중첩되는 제2 차광 패턴들(48b)과 제2 저굴절 패턴들(50b)의 제6폭(W6)은 제1 화소 분리부(DTI1)와 중첩되는 제1 차광 패턴들(48a)과 제1 저굴절 패턴들(50a)의 제5폭(W5) 보다 작다. 그 외의 구조는 위에서 설명한 바와 동일/유사할 수 있다.
도 13a 및 도 13b는 본 발명의 실시예들에 따른 저굴절 패턴을 가지는 이미지 센서의 평면도들이다.
도 13a를 참조하면, 본 예에 따른 이미지 센서(506)는 수퍼 마이크로 렌즈(SML)을 포함할 수 있다. 구체적으로, 제1 및 제2 화소 분리부들(DTI1, DTI2), 제1 차광 패턴들(48a)과 제1 저굴절 패턴들(50a), 제2 차광 패턴들(48b)과 제2 저굴절 패턴들(50b)의 평면/단면 형태들은 도 3 내지 도 7b를 참조하여 설명한 바와 동일/유사할 수 있다. 제1 내지 제4 단위 화소들(UP(1)~UP(4)) 상에는 마이크로 렌즈들(ML)이 각각 배치될 수 있다, 그러나 제1 화소 그룹(GP(1))의 제3 단위 화소(UP(3))과 이에 인접하는 제2 화소 그룹(GP(2))의 제4 단위 화소(UP(4))은 하나의 수퍼 마이크로 렌즈(SML)로 동시에 덮일 수 있다. 평면적 관점에서, 제1 화소 그룹(GP(1))의 제3 단위 화소(UP(3))과 이에 인접하는 제2 화소 그룹(GP(2))의 제4 단위 화소(UP(4)) 사이에는 제1 화소 분리부(DTI1), 제1 차광 패턴(48a) 및/또는 제1 저굴절 패턴(50a)이 배치될 수 있다.
수퍼 마이크로 렌즈(SML)로 덮이는 제1 화소 그룹(GP(1))의 제3 단위 화소(UP(3))과 이에 인접하는 제2 화소 그룹(GP(2))의 제4 단위 화소(UP(4))는 자동 초점 기능을 위한 AF(Auto-focus) 화소로 사용될 수 있다. 이 외의 제1 내지 제4 단위 화소들(UP(1)~UP(4))은 이미지 센싱을 위한 이미지 화소로 사용될 수 있다. 그 외의 구성은 위에서 설명한 바와 동일/유사할 수 있다.
또는 도 13b를 참조하면, 본 예에 따른 이미지 센서(507)에서는 수퍼 마이크로 렌즈(SML)가 제1 화소 그룹(GP(1)의 제3 및 제4 단위 화소들(UP(3), UP(4))을 동시에 덮는다. 평면적 관점에서, 제1 화소 그룹(GP(1)의 제3 및 제4 단위 화소들(UP(3), UP(4)) 사이에는 제2 화소 분리부(DTI2), 제2 차광 패턴(48b) 및/또는 제2 저굴절 패턴(50b)이 배치될 수 있다. 수퍼 마이크로 렌즈(SML)로 덮이는 제1 화소 그룹(GP(1)의 제3 및 제4 단위 화소들(UP(3), UP(4))는 자동 초점 기능을 위한 AF(Auto-focus) 화소로 사용될 수 있다. 이 외의 제1 내지 제4 단위 화소들(UP(1)~UP(4))은 이미지 센싱을 위한 이미지 화소로 사용될 수 있다. 그 외의 구성은 도 13a에서 설명한 바와 동일/유사할 수 있다.
도 14는 본 발명의 실시예들에 따른 이미지 센서의 단면도이다.
도 14를 참조하면, 본 예에 따른 이미지 센서(508)는 제 1 서브 칩(CH1)과 제 2 서브 칩(CH2)이 본딩된 구조를 가질 수 있다. 상기 제 1 서브 칩(CH1)은 바람직하게는 이미지 센싱 기능을 할 수 있다. 상기 제 2 서브 칩(CH2)은 바람직하게는 상기 제 1 서브 칩(CH1)을 구동하거나 상기 제 1 서브 칩(CH1)에서 발생된 전기적 신호를 저장하기 위한 회로들을 포함할 수 있다.
상기 제 2 서브 칩(CH2)은 제 2 기판(100), 상기 제 2 기판(100)에 배치되는 복수개의 트랜지스터들(TR), 상기 제 2 기판(100)을 덮는 제 2 층간절연막(110), 상기 제 2 층간절연막(110) 내에 배치되는 제 2 배선들(112)을 포함할 수 있다. 상기 제 2 층간절연막(110)은 실리콘산화막, 실리콘질화막, 실리콘산화질화막 및 다공성 절연막 중 적어도 하나의 단일막 또는 다중막 구조를 가질 수 있다. 상기 제 1 서브칩(CH1)과 상기 제 2 서브 칩(CH2)은 본딩된다. 이로써 상기 제 1 층간절연막(IL)과 상기 제 2 층간절연막(110)은 접할 수 있다.
상기 제 1 서브 칩(CH1)은 패드 영역(PAD), 연결영역(CNR), 광학 블랙 영역(OB), 및 화소 어레이 영역(APS)을 포함하는 제 1 기판(1)을 포함한다. 화소 어레이 영역(APS)과 연결 영역(CNR)의 일부에서의 상기 제 1 서브 칩(CH1)은 도 3 내지 도 13b를 참조하여 설명한 것과 동일/유사한 구조를 가질 수 있다. 즉, 상기 화소 어레이 영역(APS)은 복수개의 단위 화소들(UP)을 포함할 수 있다. 상기 화소 어레이 영역(APS)에서 상기 제 1 기판(1)에 제1 및 제2 화소 분리부(DTI1, DTI2)가 배치되어 상기 단위 화소들(UP)을 분리할 수 있다. 상기 제 1 기판(1)에는 제 1 면(1a)에 인접하여 소자 분리부(STI)가 배치될 수 있다. 상기 단위 화소들(UP) 각각에서 상기 제 1 기판(1) 내에 광전 변환부(PD)가 배치될 수 있다. 각 단위 화소(UP)에서 상기 제 1 기판(1)의 상기 제 1 면(1a) 상에는 전송 게이트(TG)이 배치될 수 있다. 상기 전송 게이트(TG)의 일측에서 상기 제 1 기판(1) 내에는 부유 확산 영역(FD)이 배치될 수 있다. 상기 제 1 면(1a)은 제 1 층간절연막들(IL)로 덮일 수 있다.
상기 광학 블랙 영역(OB)에서 상기 기판(1) 속으로 빛이 입사되지 않을 수 있다. 상기 제1 및 제2 화소 분리부들(DTI1, DTI2)는 상기 광학 블랙 영역(OB)에도 연장되어 제 1 블랙 화소(UPO1)와 제 2 블랙 화소(UPO2)를 분리할 수 있다. 상기 제 1 블랙 화소(UPO1)에서 상기 제 1 기판(1) 내에는 광전변환부(PD)가 배치될 수 있다. 상기 제 2 블랙 화소(UPO2)에서 상기 제 1 기판(1) 내에는 광전변환부(PD)가 존재하지 않는다. 제 1 블랙 화소(UPO1)와 제 2 블랙 화소(UPO2)에 모두 전송 게이트(TG)와 부유 확산 영역(FD)이 배치될 수 있다. 상기 제 1 블랙 화소(UPO1)는 빛이 차단된 광전변환부(PD)로부터 발생될 수 있는 전하량을 감지하여 제 1 기준 전하량을 제공할 수 있다. 상기 제 1 기준 전하량은 상기 단위 화소들(IP)로부터 발생된 전하량을 계산할 때 상대적 기준 값이 될 수 있다. 상기 제 2 블랙 화소(UPO2)은 광전변환부(PD)이 없는 상태에서 발생될 수 있는 전하량을 감지하여 제 2 기준 전하량을 제공할 수 있다. 상기 제 2 기준 전하량은 공정 노이즈를 제거하는 정보로 사용될 수 있다.
제 1 고정 전하막(24), 제 2 고정전하막(42), 제 1 보호막(44) 및 제 2 보호막(56)은 상기 광학 블랙 영역(OB), 연결영역(CNR)과 패드 영역(PAD) 상의 제 2 면(1b) 상으로도 연장될 수 있다. 도 3 내지 도 13b를 참조하여 설명한 가장자리 영역(EG)은 도 14의 연결영역(CNR)의 일부에 대응될 수 있다.
상기 연결 영역(CNR)에서 연결콘택(BCA)은 상기 제 1 보호막(44), 상기 제 2 고정전하막(42), 상기 제 1 고정전하막(24) 및 상기 제 1 기판(1)의 일부를 관통하여 제1 화소 분리부(DTI1)의 상기 제 1 도전 패턴(16a)와 접할 수 있다. 상기 연결 콘택(BCA)은 제 3 트렌치(46) 안에 위치할 수 있다. 상기 연결 콘택(BCA)은 상기 제 3 트렌치(46)의 내부 측벽과 바닥면을 콘포말하게 덮는 제 1 확산 방지 패턴(48g), 상기 제 1 확산 방지 패턴(48g) 상의 제 1 금속 패턴(52), 그리고 상기 제 3 트렌치(36)을 채우는 제 2 금속 패턴(54)을 포함할 수 있다.
제 1 확산 방지 패턴(48g)의 일부는 상기 광학 블랙 영역(OB) 상의 제 1 보호막(44) 상으로 연장되어 제 3 광학 블랙 패턴(48c)을 제공할 수 있다. 상기 제 1 금속 패턴(52)의 일부는 상기 광학 블랙 영역(OB) 상의 제 1 광학 블랙 패턴(48c) 상으로 연장되어 제 2 광학 블랙 패턴(52a)을 제공할 수 있다. 제 2 광학 블랙 패턴(52a)과 연결 콘택(BCA)은 제 2 보호막(56)으로 덮일 수 있다. 상기 광학 블랙 영역(OB)과 상기 연결 영역(CNR)에서 제 1 광학 블랙 패턴(CFB)이 상기 보호막(56) 상에 위치할 수 있다.
상기 연결 영역(CNR)에서 상기 연결 콘택(BCA) 옆에 제 1 비아(V1)가 배치될 수 있다. 상기 제 1 비아(V1)는 백 바이어스 스택(Back Bias Stack) 비아로도 명명될 수 있다. 제 1 비아(V1)는 상기 제 1 보호막(44), 상기 제 2 고정전하막(42), 상기 제 1 고정전하막(24), 상기 제 1 기판(1), 상기 제 1 층간절연막들(IL) 및 상기 제 2 층간절연막(110)의 일부를 관통하여 제 1 배선들(15) 중 일부 및 제 2 배선들(112) 중 일부와 동시에 접할 수 있다.
상기 제 1 비아(V1)는 제 1 비아홀(H1) 안에 배치될 수 있다. 상기 제 1 비아(V1)는 제 2 확산 방지 패턴(48d)과 상기 제 2 확산 방지 패턴(48d) 상의 제 1 비아 패턴(52b)을 포함할 수 있다. 상기 제 2 확산 방지 패턴(48d)은 상기 제 1 확산 방지 패턴(48g)와 서로 연결될 수 있다. 제 1 비아 패턴(52b)은 상기 제 1 금속 패턴(52)과 서로 연결될 수 있다. 상기 연결 콘택(BCA)은 제 1 비아(V1)를 통해 제 1 배선들(15) 중 일부 및 제 2 배선들(112) 중 일부와 연결될 수 있다.
상기 제 2 확산 방지 패턴(48d)과 제 1 비아 패턴(52b)은 각각 상기 제 1 비아홀(H1)의 내측벽을 콘포말하게 덮을 수 있다. 상기 제 2 확산 방지 패턴(48d)과 제 1 비아 패턴(52b)은 상기 제 1 비아홀(H1)을 완벽히 채우지 못한다. 제 1 저굴절 잔여막(50g)이 상기 제 1 비아홀(H1)을 채울 수 있다. 제 1 저굴절 잔여막(50g) 상에는 칼라필터 잔여막(CFR)이 배치될 수 있다.
상기 패드 영역(PAD)에서 서로 연결되는 외부 연결 패드(62)와 제 2 비아(V2)가 배치될 수 있다. 상기 외부 연결 패드(62)는 상기 제 1 보호막(44), 상기 제 2 고정전하막(44), 상기 제 1 고정전하막(24) 및 상기 제 1 기판(1)의 일부를 관통할 수 있다. 외부 연결 패드(62)는 제 4 트렌치(60) 안에 배치될 수 있다. 상기 외부 연결 패드(62)는 제 4 트렌치(60)의 내벽과 바닥면을 콘포말하게 차례로 덮는 상기 제 3 확산 방지 패턴(48e)과 제 1 패드 패턴(52c), 그리고 상기 제 4 트렌치(60)를 채우는 제 2 패드 패턴(54a)을 포함할 수 있다.
상기 제 2 비아(V2)는 상기 제 1 보호막(44), 상기 제 2 고정전하막(44), 상기 제 1 고정전하막(24), 상기 제 1 기판(1), 상기 제 1 층간절연막들(IL)과 제 2 층간절연막(110)의 일부를 관통하여 제 2 배선들(112) 중 일부와 접할 수 있다. 상기 외부 연결 패드(62)은 상기 제 2 비아(V2)를 통해 제 2 배선들(112) 중 일부와 연결될 수 있다. 상기 제 2 비아(V2)는 제 2 비아홀(H2) 안에 배치될 수 있다. 상기 제 2 비아(V2)는 제 2 비아홀(H2)의 내측벽과 바닥면을 콘포말하게 차례로 덮는 제 4 확산 방지 패턴(48f)과 제 2 비아 패턴(52d)을 포함할 수 있다. 제 4 확산 방지 패턴(48f)과 제 2 비아 패턴(52d)은 상기 제 2 비아홀(H2)을 완벽히 채우지 못한다. 제 2 저굴절 잔여막(50c)이 상기 제 2 비아홀(H2)을 채울 수 있다. 상기 제 2 저굴절 잔여막(50c) 상에는 칼라필터 잔여막(CFR)이 배치될 수 있다.
제1 및 제2 차광 패턴들(48a, 48b), 제 1 확산 방지 패턴(48g), 제 1 광학 블랙 패턴(48c), 제 2 내지 제 4 확산 방지 패턴들(48d~48f)는 서로 동일한 두께와 동일한 물질(예를 들면 티타늄)을 가질 수 있다. 제 1 금속 패턴(52), 제 2 광학 블랙 패턴(52a), 제 1 비아 패턴(52b), 제 1 패드 패턴(52c) 및 제 2 비아 패턴(52d)는 서로 동일한 두께와 동일한 물질(예를 들면 텅스텐)을 가질 수 있다. 제 2 금속 패턴(54)와 상기 제 2 패드 패턴(54a)은 서로 동일한 물질(예를 들면 알루미늄)을 가질 수 있다.
제1 및 제2 저굴절 패턴들(50a, 50b), 제 1 저굴절 잔여막(50g), 및 제 2 저굴절 잔여막(50c)은 서로 동일한 물질을 가질 수 있다. 칼라필터 잔여막(CFR)은 상기 칼라 필터들(CF1, CF2) 중에 하나와 동일한 칼라 및 물질을 포함할 수 있다.
제 2 보호막(56)은 패드 영역(PAD)으로도 연장되되 상기 제 2 패드 패턴(54a)을 노출시키는 개구부를 가질 수 있다. 마이크로 렌즈 잔여막(MLR)은 상기 광학 블랙 영역(OB), 상기 연결 영역(CNR) 및 상기 패드 영역(PAD)을 덮을 수 있다. 마이크로 렌즈 잔여막(MLR)은 상기 패드 영역(PAD)에서 상기 제 2 패드 패턴(54a)을 노출시키는 개구부(35)를 가질 수 있다.
도 15는 본 발명의 실시예들에 따른 이미지 센서의 단면도이다.
도 15를 참조하면, 본 예에 따른 이미지 센서(509)는 제1 내지 제3 서브 칩들(CH1~CH3)이 차례로 본딩된 구조를 가질 수 있다. 상기 제 1 서브 칩(CH1)은 바람직하게는 이미지 센싱 기능을 할 수 있다. 상기 제 1 서브 칩(CH1)은 도 3 내지 도 13b를 참조하여 설명한 것과 동일/유사할 수 있다. 상기 제 1 서브 칩(CH1)은 제1 기판(1)의 제1 면(1a) 상에 전송 게이트들(TG)과 이를 덮는 제1 층간절연막들(IL1)을 포함할 수 있다. 제1 기판(1)에는 제1 소자분리부(STI1)가 배치되어 활성 영역들을 정의한다. 최하층의 제1 층간절연막(IL1) 내에는 제1 도전 패드(CP1)가 배치될 수 있다. 제1 도전 패드(CP1)는 구리를 포함할 수 있다.
제2 서브 칩(CH2)은 제2 기판(200), 이 위에 배치되는 선택 게이트들(SEL), 소스 팔로워 게이트들(SF) 및 리셋 게이트들(미도시) 그리고 이들을 덮는 제2 층간절연막들(IL2)을 포함할 수 있다. 제2 기판(200)에는 제2 소자분리부(STI2)가 배치되어 활성 영역들을 정의한다. 상기 제2 층간절연막들(IL2) 내에는 제2 콘택들(217) 및 제2 배선들(215)가 배치될 수 있다. 최상층의 제2 층간절연막(IL2) 내에는 제2 도전 패드(CP2)가 배치될 수 있다. 제2 도전 패드(CP2)는 구리를 포함할 수 있다. 제2 도전 패드(CP2)는 제1 도전 패드(CP1)와 접할 수 있다. 상기 소스 팔로워 게이트들(SF)은 제1 서브 칩(CH1)의 부유 확산 영역들(FD)과 각각 연결될 수 있다.
제3 서브 칩(CH3)은 제3 기판(300), 이 위에 배치되는 주변 트랜지스터들(PTR) 그리고 이들을 덮는 제3 층간절연막들(IL3)을 포함할 수 있다. 제3 기판(300)에는 제3 소자분리부(STI3)가 배치되어 활성 영역들을 정의한다. 상기 제3 층간절연막들(IL3) 내에는 제3 콘택들(317) 및 제3 배선들(315)가 배치될 수 있다. 최상층의 제3 층간절연막(IL3)은 제2 기판(200)과 접한다. 관통 전극(TSV)은 제2 층간절연막(IL2), 제2 소자분리부(STI2), 제2 기판(200) 및 제3 층간절연막(IL3)을 관통하여 제2 배선(215)과 제3 배선(315)을 연결시킬 수 있다. 관통 전극(TSV)의 측벽은 비아 절연막(TVL)로 둘러싸일 수 있다. 제3 서브 칩(CH3)은 제1 및/또는 제2 서브 칩(CH1, CH2)을 구동하거나 제1 및/또는 제2 서브 칩(CH1, CH2)에서 발생된 전기적 신호를 저장하기 위한 회로들을 포함할 수 있다.
도 16은 본 발명의 실시예들에 따른 이미지 센서의 단면도이다.
도 16을 참조하면, 본 예에 따른 이미지 센서(510)에서는 제1 차광 패턴(48a)과 제1 저굴절 패턴(50a)은 각각 제1 방향(X)으로 제5 폭(W5)을 가질 수 있다. 제2 차광 패턴(48b)과 제2 저굴절 패턴(50b)은 각각 제1 방향(X)으로 제6 폭(W6)을 가질 수 있다. 제6 폭(W6)은 제5 폭(W5)과 같을 수 있다.
제1 화소 분리부(DTI1) 및 제 1 트렌치(22a)는 각각 제1 방향(X)으로 제1 폭(W1)을 가질 수 있다. 제2 화소 분리부(DTI2) 및 제 2 트렌치(22b)는 각각 제1 방향(X)으로 제2 폭(W2)을 가질 수 있다. 제2 폭(W2)은 제1 폭(W1) 보다 작다. 제6 폭(W6)은 제2 폭(W2)과 같거나 다를 수 있다. 제6 폭(W6)은 제2 폭(W2) 보다 클 수 있다. 그 외의 구조는 도 5a를 참조하여 설명한 바와 같을 수 있다.
도 17은 본 발명의 실시예들에 따른 이미지 센서의 단면도이다.
도 17을 참조하면, 본 예에 따른 이미지 센서(511)에서는 도 5a의 제1 차광 패턴(48a)과 제2 차광 패턴(48b)을 포함하지 않고 배제할 수 있다. 즉, 제1 저굴절 패턴(50a)과 제2 저굴절 패턴(50b)의 하부면들은 제 1 보호막(44)과 직접 접할 수 있다. 그 외의 구조는 도 5a를 참조하여 설명한 바와 같을 수 있다.
도 18은 본 발명의 실시예들에 따른 이미지 센서의 단면도이다.
도 18을 참조하면, 본 예에 따른 이미지 센서(512)는 연결콘택(BCA)을 포함하지 않을 수 있다. 도 18에서는 가장자리 영역(EG)가 도시되지 않았다. 그러나, 가장자리 영역(EG)에서 제 1 콘택 플러그(17)가 제 1 매립 절연 패턴(12a)를 관통하여 제1 화소 분리부(DTI1)의 제 1 도전 패턴(16a)과 접할 수 있다. 제 1 콘택 플러그(17)에 의해 상기 제 1 및 제 2 도전 패턴들(16a, 16b)에는 음의 바이어스 전압이 인가될 수 있다. 그 외의 구조는 도 5a를 참조하여 설명한 바와 같을 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 도 3 내지 도 15의 실시예들은 서로 조합될 수 있다.

Claims (20)

  1. 제 1 면과 이에 반대되는 제 2 면을 가지는 기판, 상기 기판은 제1 방향으로 나란히 배치되는 제1 내지 제3 화소들을 포함하고;
    상기 기판 내에 배치되며 상기 제1 화소와 상기 제2 화소 사이에 개재되며 이들을 서로 분리시키는 제1 화소 분리부; 및
    상기 기판 내에 배치되며 상기 제2 화소와 상기 제3 화소 사이에 개재되며 이들을 서로 분리시키는 제2 화소 분리부를 포함하되,
    상기 제1 화소 분리부는 제1 도전 패턴과 이의 측벽을 덮는 제1 분리 절연 패턴을 포함하고,
    상기 제2 화소 분리부는 제2 도전 패턴과 이의 측벽을 덮는 제2 분리 절연 패턴을 포함하고,
    상기 제1 도전 패턴은 상기 제1 방향으로 제1 폭을 가지고, 상기 제2 도전 패턴은 상기 제1 방향으로 상기 제1 폭보다 작은 제2 폭을 가지는 이미지 센서.
  2. 제1 항에 있어서,
    상기 제1 분리 절연 패턴과 상기 제2 분리 절연 패턴의 두께는 서로 동일한 이미지 센서.
  3. 제1 항에 있어서,
    상기 기판의 상기 제2면 상에 배치되며 상기 제1 화소 분리부와 중첩되는 제1 차광 패턴; 및
    상기 기판의 상기 제2면 상에 배치되며 상기 제2 화소 분리부와 중첩되는 제2 차광 패턴을 포함하되,
    상기 제1 차광 패턴은 상기 제1 방향으로 제3 폭을 가지고,
    상기 제2 차광 패턴은 상기 제1 방향으로 상기 제3 폭보다 작은 제 4 폭을 가지는 이미지 센서.
  4. 제3 항에 있어서,
    상기 제1 차광 패턴 상의 제1 저굴절 패턴; 및
    상기 제2 차광 패턴 상의 제2 저굴절 패턴을 포함하되,
    상기 제1 저굴절 패턴은 상기 제1 방향으로 상기 제3 폭을 가지고,
    상기 제2 저굴절 패턴은 상기 제1 방향으로 상기 제4 폭을 가지는 이미지 센서.
  5. 제1 항에 있어서,
    상기 기판의 상기 제2면 상에 배치되며, 상기 제1 및 제2 화소들을 동시에 덮는 제1 마이크로 렌즈를 더 포함하는 이미지 센서.
  6. 제1 항에 있어서,
    상기 기판의 상기 제1 면 상에 배치되는 제1 층간절연막을 더 포함하되,
    상기 제1 화소 분리부는 상기 제1 도전 패턴과 상기 제1 층간절연막 사이에 개재되는 제1 매립 절연 패턴을 더 포함하고,
    상기 제2 화소 분리부는 상기 제2 도전 패턴과 상기 제1 층간절연막 사이에 개재되는 제2 매립 절연 패턴을 더 포함하고,
    상기 제1 매립 절연 패턴은 상기 제1 방향으로 제5 폭을 가지고,
    상기 제2 매립 절연 패턴은 상기 제1 방향으로 상기 제5 폭 보다 작은 제6 폭을 가지는 이미지 센서.
  7. 제1 항에 있어서,
    상기 기판은 상기 제1 방향과 교차하는 제2 방향으로 상기 제3 화소와 인접하는 제4 화소, 그리고 상기 제2 방향으로 상기 제2 화소와 인접하는 제5 화소를 더 포함하고,
    상기 제2 화소 분리부는 상기 제2 방향으로 연장되어 상기 제4 화소와 상기 제5 화소 사이에 개재되고,
    상기 제1 화소 분리부는 상기 제2 내지 제5 화소들을 둘러싸는 이미지 센서.
  8. 제7 항에 있어서,
    상기 제2 화소는 상기 제1 및 제2 방향과 동시에 교차하는 제3 방향으로 상기 제4 화소 사이에 인접하며,
    상기 제2 화소 분리부는 상기 제2 화소와 상기 제4 화소 사이에 개재되는 제3 도전 패턴을 더 포함하되,
    상기 제3 도전 패턴은 상기 제3 방향으로 제7 폭을 가지고,
    상기 제2 폭은 상기 제7 폭보다 작은 이미지 센서.
  9. 제8 항에 있어서,
    상기 제3 도전 패턴은 평면적으로 마름모 형태를 가지는 이미지 센서.
  10. 제1 항에 있어서,
    상기 기판은 상기 제1 내지 제3 화소들이 배치되는 화소 어레이 영역과 이의 가장자리에 배치되는 가장자리 영역을 포함하고,
    상기 제1 화소 분리부는 상기 가장자리 영역으로 연장되며,
    상기 이미지 센서는 상기 기판의 상기 제2 면으로부터 상기 기판 내로 삽입되며, 상기 제1 화소 분리부의 상기 제1 도전 패턴과 접하는 연결 콘택을 더 포함하는 이미지 센서.
  11. 제 1 면과 이에 반대되는 제 2 면을 가지는 기판, 상기 기판은 제1 방향으로 나란히 배치되는 제1 내지 제3 화소들을 포함하고;
    상기 기판 내에 배치되며 상기 제1 화소와 상기 제2 화소 사이에 개재되며 이들을 서로 분리시키는 제1 화소 분리부; 및
    상기 기판 내에 배치되며 상기 제2 화소와 상기 제3 화소 사이에 개재되며 이들을 서로 분리시키는 제2 화소 분리부를 포함하되,
    상기 제1 화소 분리부는 제1 도전 패턴과 이의 측벽을 덮는 제1 분리 절연 패턴을 포함하고,
    상기 제2 화소 분리부는 제2 분리 절연 패턴을 포함하되, 상기 제1 도전 패턴을 배재하고,
    상기 제1 화소 분리부는 상기 제1 방향으로 제1 폭을 가지고, 상기 제2 화소 분리부는 상기 제1 방향으로 상기 제1 폭보다 작은 제2 폭을 가지는 이미지 센서.
  12. 제11 항에 있어서,
    상기 제2 화소 분리부는 상기 제2 분리 절연 패턴 내에 배치되는 보이드 영역을 더 포함하는 이미지 센서.
  13. 제11 항에 있어서,
    상기 제1 분리 절연 패턴은 상기 제2 분리 절연 패턴 보다 얇은 두께를 가지는 서로 동일한 이미지 센서.
  14. 제11 항에 있어서,
    상기 기판의 상기 제2면 상에 배치되며 상기 제1 화소 분리부와 중첩되는 제1 차광 패턴; 및
    상기 기판의 상기 제2면 상에 배치되며 상기 제2 화소 분리부와 중첩되는 제2 차광 패턴을 포함하되,
    상기 제1 차광 패턴은 상기 제1 방향으로 제3 폭을 가지고,
    상기 제2 차광 패턴은 상기 제1 방향으로 상기 제3 폭보다 작은 제 4 폭을 가지는 이미지 센서.
  15. 제14 항에 있어서,
    상기 제1 차광 패턴 상의 제1 저굴절 패턴; 및
    상기 제2 차광 패턴 상의 제2 저굴절 패턴을 포함하되,
    상기 제1 저굴절 패턴은 상기 제1 방향으로 상기 제3 폭을 가지고,
    상기 제2 저굴절 패턴은 상기 제1 방향으로 상기 제4 폭을 가지는 이미지 센서.
  16. 제 1 면과 이에 반대되는 제 2 면을 가지는 기판, 상기 기판은 제1 방향으로 나란히 배치되는 제1 내지 제3 화소들을 포함하고;
    상기 제1 내지 제3 화소들 각각에서 상기 기판의 상기 제1 면 상에 배치되는 전송 게이트;
    상기 기판의 상기 제1 면을 덮는 제1 층간절연막;
    상기 기판 내에 배치되며 상기 제1 화소와 상기 제2 화소 사이에 개재되며 이들을 서로 분리시키는 제1 화소 분리부;
    상기 기판 내에 배치되며 상기 제2 화소와 상기 제3 화소 사이에 개재되며 이들을 서로 분리시키는 제2 화소 분리부;
    상기 기판의 상기 제2면 상에 배치되며 상기 제1 화소 분리부와 중첩되는 제1 차광 패턴; 및
    상기 기판의 상기 제2면 상에 배치되며 상기 제2 화소 분리부와 중첩되는 제2 차광 패턴을 포함하되,
    상기 제1 화소 분리부는 제1 도전 패턴, 이의 측벽을 덮는 제1 분리 절연 패턴 및 상기 제1 도전 패턴과 상기 제1 층간절연막 사이의 제1 매립 절연 패턴을 포함하고,
    상기 제2 화소 분리부는 제2 도전 패턴, 이의 측벽을 덮는 제2 분리 절연 패턴 및 상기 제2 도전 패턴과 상기 제1 층간절연막 사이의 제2 매립 절연 패턴을 포함하고,
    상기 제1 화소 분리부는 상기 제1 방향으로 제1 폭을 가지고, 상기 제2 화소 분리부는 상기 제1 방향으로 상기 제1 폭보다 작은 제2 폭을 가지고,
    상기 제1 차광 패턴은 상기 제1 방향으로 제3 폭을 가지고, 그리고
    상기 제2 차광 패턴은 상기 제1 방향으로 상기 제3 폭보다 작은 제 4 폭을 가지는 이미지 센서.
  17. 제16 항에 있어서,
    상기 기판의 상기 제2면 상에 배치되며, 상기 제1 및 제2 화소들을 동시에 덮는 제1 마이크로 렌즈를 더 포함하는 이미지 센서.
  18. 제16 항에 있어서,
    상기 제1 매립 절연 패턴은 상기 제1 방향으로 제5 폭을 가지고,
    상기 제2 매립 절연 패턴은 상기 제1 방향으로 상기 제5 폭 보다 작은 제6 폭을 가지는 이미지 센서.
  19. 제18 항에 있어서,
    상기 기판은 상기 제1 방향과 교차하는 제2 방향으로 상기 제3 화소와 인접하는 제4 화소, 그리고 상기 제2 방향으로 상기 제2 화소와 인접하는 제5 화소를 더 포함하고,
    상기 제2 화소 분리부는 상기 제2 방향으로 연장되어 상기 제4 화소와 상기 제5 화소 사이에 개재되고,
    상기 제1 화소 분리부는 상기 제2 내지 제5 화소들을 둘러싸는 이미지 센서.
  20. 제19 항에 있어서,
    상기 제2 화소는 상기 제1 및 제2 방향과 동시에 교차하는 제3 방향으로 상기 제4 화소 사이에 인접하며,
    상기 제2 화소 분리부는 상기 제2 화소와 상기 제4 화소 사이에 개재되는 제3 도전 패턴을 더 포함하되,
    상기 제3 도전 패턴은 상기 제3 방향으로 제7 폭을 가지고,
    상기 제6 폭은 상기 제7 폭보다 작은 이미지 센서.
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