KR20220075724A - 이미지 센서 및 이의 제조 방법 - Google Patents
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Abstract
이미지 센서 및 이의 제조 방법을 제공한다. 이 이미지 센서는 제 1 면과 이에 반대되는 제 2 면을 가지는 기판, 상기 기판은 복수개의 단위 화소들을 포함하고; 상기 기판 내에 배치되며 상기 단위 화소들을 분리하는 깊은 소자 분리부; 상기 단위 화소들에서 각각 상기 제 1 면 상에 배치되는 전송 게이트; 및 상기 제 2 면 상에 차례로 적층되는 칼라 필터들과 마이크로 렌즈 어레이 층을 포함하되, 상기 깊은 소자 분리부는: 상기 제 1 면으로부터 상기 제 2 면으로 연장되는 제 1 도전 패턴; 상기 제 1 도전 패턴과 상기 기판 사이에 개재되는 제 1 절연 패턴; 상기 제 2 면으로부터 상기 제 1 도전 패턴으로 연장되는 제 2 도전 패턴; 및 상기 제 2 도전 패턴과 상기 기판 사이에 개재되는 제 1 고정 전하막을 포함한다.
Description
본 발명은 이미지 센서 및 이의 제조 방법에 관한 것이다.
이미지 센서는 광학 영상(Optical image)을 전기신호로 변환하는 반도체 소자이다. 상기 이미지 센서는 CCD(Charge coupled device) 형 및 CMOS(Complementary metal oxide semiconductor) 형으로 분류될 수 있다. 상기 CMOS 형 이미지 센서는 CIS(CMOS image sensor)라고 약칭된다. 상기 CIS는 2차원적으로 배열된 복수개의 화소들을 구비한다. 상기 화소들의 각각은 포토 다이오드(photodiode, PD)를 포함한다. 상기 포토다이오드는 입사되는 광을 전기 신호로 변환해주는 역할을 한다.
본 발명이 해결하고자 하는 과제는 광감도와 암전류 특성이 개선된 이미지 센서를 제공하는 데 있다.
본 발명이 해결하고자 하는 과제는 수율이 향상된 이미지 센서의 제조 방법을 제공하는 데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 달성하기 위한 본 발명의 실시예들에 따른 이미지 센서는 제 1 면과 이에 반대되는 제 2 면을 가지는 기판, 상기 기판은 복수개의 단위 화소들을 포함하고; 상기 기판 내에 배치되며 상기 단위 화소들을 분리하는 깊은 소자 분리부; 상기 단위 화소들에서 각각 상기 제 1 면 상에 배치되는 전송 게이트; 및 상기 제 2 면 상에 차례로 적층되는 칼라 필터들과 마이크로 렌즈 어레이 층을 포함하되, 상기 깊은 소자 분리부는: 상기 제 1 면으로부터 상기 제 2 면으로 연장되는 제 1 도전 패턴; 상기 제 1 도전 패턴과 상기 기판 사이에 개재되는 제 1 절연 패턴; 상기 제 2 면으로부터 상기 제 1 도전 패턴으로 연장되는 제 2 도전 패턴; 및 상기 제 2 도전 패턴과 상기 기판 사이에 개재되는 제 1 고정 전하막을 포함한다.
본 발명의 일 양태에 따른 이미지 센서는 제 1 면과 이에 반대되는 제 2 면을 가지는 기판, 상기 기판은 화소 어레이 영역과 가장자리 영역을 포함하고, 상기 화소 어레이 영역에서 상기 기판 내에 배치되며 단위 화소들을 분리하며 상기 가장자리 영역으로 연장되는 깊은 소자 분리부; 상기 가장자리 영역에서 상기 깊은 소자분리부의 일부를 관통하는 연결 콘택; 상기 단위 화소들에서 각각 상기 제 1 면 상에 배치되는 전송 게이트; 및 상기 제 2 면 상에 차례로 적층되는 칼라 필터들과 마이크로 렌즈 어레이 층을 포함하되, 상기 깊은 소자 분리부는: 상기 제 1 면으로부터 상기 제 2 면으로 연장되는 제 1 도전 패턴; 상기 제 1 도전 패턴과 상기 기판 사이에 개재되는 제 1 절연 패턴; 상기 제 2 면으로부터 상기 제 1 도전 패턴으로 연장되는 제 2 도전 패턴; 및 상기 제 2 도전 패턴과 상기 기판 사이에 개재되는 제 1 고정 전하막을 포함하고, 상기 연결 콘택은 상기 제 1 도전 패턴 및 상기 제 2 도전 패턴과 동시에 접한다.
본 발명의 다른 양태에 따른 이미지 센서는 제 1 면과 이에 반대되는 제 2 면을 가지는 기판, 상기 기판은 복수개의 단위 화소들을 포함하고; 상기 기판 내에 배치되며 상기 단위 화소들을 분리하는 깊은 소자 분리부; 상기 단위 화소들에서 각각 상기 제 1 면 상에 배치되는 전송 게이트; 및 상기 제 2 면 상에 차례로 적층되는 칼라 필터들과 마이크로 렌즈 어레이 층을 포함하되, 상기 깊은 소자 분리부는: 상기 제 1 면으로부터 상기 제 2 면으로 연장되는 제 1 도전 패턴; 상기 제 1 도전 패턴과 상기 기판 사이에 개재되는 제 1 절연 패턴; 상기 제 2 면으로부터 상기 제 1 도전 패턴으로 연장되는 제 2 도전 패턴; 및 상기 제 2 도전 패턴과 상기 기판 사이에 개재되는 제 1 고정 전하막을 포함하며, 상기 제 2 도전 패턴은 붕소가 도핑된 폴리실리콘 또는 실리콘 게르마늄을 포함한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명에 따른 이미지 센서의 제조 방법은, 서로 반대되는 제 1 면과 제 2 면을 포함하는 기판을 준비하는 단계; 상기 제 1 면에 인접한 상기 기판의 일부를 식각하여 제 1 트렌치를 형성하는 단계; 상기 제 1 트렌치 안에 상기 기판과 이격되는 제 1 도전 패턴, 그리고 상기 제 1 도전 패턴과 상기 기판 사이에 개재되는 제 1 절연 패턴을 포함하는 제 1 분리부를 형성하는 단계; 상기 제 1 면 상에 전송 게이트, 제 1 배선들 및 제 1 층간절연막을 형성하는 단계; 상기 제 2 면에 인접한 상기 기판의 일부를 식각하여 상기 제 1 도전 패턴을 노출시키는 제 2 트렌치를 형성하는 단계; 및 상기 제 2 트렌치 안에 상기 기판과 이격되는 제 2 도전 패턴, 그리고 상기 제 2 도전 패턴과 상기 기판 사이에 개재되는 제 1 고정 전하막을 포함하는 제 2 분리부를 형성하는 단계를 포함한다.
본 발명의 이미지 센서는 제 1 면으로부터 제 2 면으로 연장되는 제 1 분리부와 상기 제 2 면으로부터 상기 제 1 면으로 연장되는 제 2 분리부를 포함하므로써 공정 불량을 줄이고 기판의 두께를 증가시킬 수 있다. 이로써 입사광의 수광량을 늘리고 광감도를 향상시킬 수 있다. 이로써 선명한 화질을 구현할 수 있다.
또한 제 1 분리부와 제 2 분리부 모두 도전 패턴을 포함하여 이들 모두에 음의 바이어스 전압을 인가하여 암전류 특성을 향상시킬 수 있다.
상기 제 2 분리부에 포함되는 제 2 도전 패턴은 바람직하게는 붕소가 도핑된 폴리실리콘 또는 실리콘 게르마늄으로 400℃이하의 온도에서 형성될 수 있다. 이로써 제 2 도전 패턴 형성시 제 1 배선들에 손상을 주지 않아 이미지 센서의 신뢰성을 향상시킬 수 있다.
본 발명의 이미지 센서의 제조 방법은 깊은 소자분리부를 위한 깊은 트렌치를 제 1 트렌치와 제 2 트렌치로 나눠 형성하므로 식각 공정 불량을 줄여 수율을 향상시킬 수 있다. 또한 깊은 소자분리부의 제 2 분리부에 포함되는 제 2 도전 패턴을 400℃이하의 온도에서 형성하여, 배선층의 손상을 방지할 수 있다.
도 1은 본 발명의 실시예들에 따른 이미지 센서를 설명하기 위한 블록도이다.
도 2는 본 발명의 실시예들에 따른 이미지 센서의 액티브 픽셀 센서 어레이의 회로도이다.
도 3은 본 발명의 실시예들에 따른 이미지 센서의 평면도이다.
도 4a는 본 발명의 실시예들에 따라 도 3을 A-A' 선을 따라 자른 단면도이다.
도 4b는 본 발명의 실시예들에 따라 도 3을 B-B' 선을 따라 자른 단면도이다.
도 5a 내지 도 5f는 도 4a의 이미지 센서를 제조하는 과정을 순차적으로 나타내는 단면도들이다.
도 6은 본 발명의 실시예들에 따라 도 3을 A-A' 선을 따라 자른 단면도이다.
도 7a는 본 발명의 실시예들에 따라 도 3을 A-A' 선을 따라 자른 단면도이다.
도 7b는 본 발명의 실시예들에 따라 도 3을 B-B' 선을 따라 자른 단면도이다.
도 8은 도 7a의 이미지 센서를 제조하는 과정을 나타내는 단면도이다.
도 9a는 본 발명의 실시예들에 따라 도 3을 A-A' 선을 따라 자른 단면도이다.
도 9b는 본 발명의 실시예들에 따라 도 9a의 ‘P1’ 부분을 확대한 도면이다.
도 10은 본 발명의 실시예들에 따라 도 3을 A-A' 선을 따라 자른 단면도이다.
도 11은 본 발명의 실시예들에 따른 이미지 센서의 평면도이다.
도 12a는 본 발명의 실시예들에 따라 도 11을 A-A' 선을 따라 자른 단면도이다.
도 12b는 본 발명의 실시예들에 따라 도 11을 B-B' 선을 따라 자른 단면도이다.
도 13은 도 12a의 이미지 센서를 제조하는 과정을 나타내는 단면도이다.
도 14는 본 발명의 실시예들에 따라 도 11을 A-A' 선을 따라 자른 단면도이다.
도 15a는 본 발명의 실시예들에 따라 도 11을 A-A' 선을 따라 자른 단면도이다.
도 15b는 본 발명의 실시예들에 따라 도 11을 B-B' 선을 따라 자른 단면도이다.
도 16a는 본 발명의 실시예들에 따라 도 11을 A-A' 선을 따라 자른 단면도이다.
도 16b는 본 발명의 실시예들에 따라 도 11을 B-B' 선을 따라 자른 단면도이다.
도 17은 본 발명의 실시예들에 따라 도 11을 A-A' 선을 따라 자른 단면도이다.
도 18은 본 발명의 실시예들에 따른 이미지 센서의 단면도이다.
도 19a는 본 발명의 실시예들에 따른 반도체 장치의 평면도이다.
도 19b는 도 19a를 A-A’선으로 자른 단면도이다.
도 2는 본 발명의 실시예들에 따른 이미지 센서의 액티브 픽셀 센서 어레이의 회로도이다.
도 3은 본 발명의 실시예들에 따른 이미지 센서의 평면도이다.
도 4a는 본 발명의 실시예들에 따라 도 3을 A-A' 선을 따라 자른 단면도이다.
도 4b는 본 발명의 실시예들에 따라 도 3을 B-B' 선을 따라 자른 단면도이다.
도 5a 내지 도 5f는 도 4a의 이미지 센서를 제조하는 과정을 순차적으로 나타내는 단면도들이다.
도 6은 본 발명의 실시예들에 따라 도 3을 A-A' 선을 따라 자른 단면도이다.
도 7a는 본 발명의 실시예들에 따라 도 3을 A-A' 선을 따라 자른 단면도이다.
도 7b는 본 발명의 실시예들에 따라 도 3을 B-B' 선을 따라 자른 단면도이다.
도 8은 도 7a의 이미지 센서를 제조하는 과정을 나타내는 단면도이다.
도 9a는 본 발명의 실시예들에 따라 도 3을 A-A' 선을 따라 자른 단면도이다.
도 9b는 본 발명의 실시예들에 따라 도 9a의 ‘P1’ 부분을 확대한 도면이다.
도 10은 본 발명의 실시예들에 따라 도 3을 A-A' 선을 따라 자른 단면도이다.
도 11은 본 발명의 실시예들에 따른 이미지 센서의 평면도이다.
도 12a는 본 발명의 실시예들에 따라 도 11을 A-A' 선을 따라 자른 단면도이다.
도 12b는 본 발명의 실시예들에 따라 도 11을 B-B' 선을 따라 자른 단면도이다.
도 13은 도 12a의 이미지 센서를 제조하는 과정을 나타내는 단면도이다.
도 14는 본 발명의 실시예들에 따라 도 11을 A-A' 선을 따라 자른 단면도이다.
도 15a는 본 발명의 실시예들에 따라 도 11을 A-A' 선을 따라 자른 단면도이다.
도 15b는 본 발명의 실시예들에 따라 도 11을 B-B' 선을 따라 자른 단면도이다.
도 16a는 본 발명의 실시예들에 따라 도 11을 A-A' 선을 따라 자른 단면도이다.
도 16b는 본 발명의 실시예들에 따라 도 11을 B-B' 선을 따라 자른 단면도이다.
도 17은 본 발명의 실시예들에 따라 도 11을 A-A' 선을 따라 자른 단면도이다.
도 18은 본 발명의 실시예들에 따른 이미지 센서의 단면도이다.
도 19a는 본 발명의 실시예들에 따른 반도체 장치의 평면도이다.
도 19b는 도 19a를 A-A’선으로 자른 단면도이다.
이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명에 따른 실시예들을 첨부 도면을 참조하면서 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 실시예들에 따른 이미지 센서를 설명하기 위한 블록도이다.
도 1을 참조하면, 이미지 센서는 액티브 픽셀 센서 어레이(Active Pixel Sensor array; 1001), 행 디코더(row decoder; 1002), 행 드라이버(row driver; 1003), 열 디코더(column decoder; 1004), 타이밍 발생기(timing generator; 1005), 상관 이중 샘플러(CDS: Correlated Double Sampler; 1006), 아날로그 디지털 컨버터(ADC: Analog to Digital Converter; 1007) 및 입출력 버퍼(I/O buffer; 1008)를 포함할 수 있다.
액티브 픽셀 센서 어레이(1001)는 2차원적으로 배열된 복수의 단위 픽셀들을 포함하며, 광 신호를 전기적 신호로 변환할 수 있다. 액티브 픽셀 센서 어레이(1001)는 행 드라이버(1003)로부터 픽셀 선택 신호, 리셋 신호 및 전하 전송 신호와 같은 복수의 구동 신호들에 의해 구동될 수 있다. 또한, 변환된 전기적 신호는 상관 이중 샘플러(1006)에 제공될 수 있다.
행 드라이버(1003)는, 행 디코더(1002)에서 디코딩된 결과에 따라 다수의 단위 픽셀들을 구동하기 위한 다수의 구동 신호들을 액티브 픽셀 센서 어레이(1001)로 제공할 수 있다. 단위 픽셀들이 행렬 형태로 배열된 경우에는 각 행별로 구동 신호들이 제공될 수 있다.
타이밍 발생기(5)는 행 디코더(1002) 및 열 디코더(1004)에 타이밍(timing) 신호 및 제어 신호를 제공할 수 있다.
상관 이중 샘플러(CDS; 1006)는 액티브 픽셀 센서 어레이(1001)에서 생성된 전기 신호를 수신하여 유지(hold) 및 샘플링할 수 있다. 상관 이중 샘플러(1006)는 특정한 잡음 레벨(noise level)과 전기적 신호에 의한 신호 레벨을 이중으로 샘플링하여, 잡음 레벨과 신호 레벨의 차이에 해당하는 차이 레벨을 출력할 수 있다.
아날로그 디지털 컨버터(ADC; 1007)는 상관 이중 샘플러(1006)에서 출력된 차이 레벨에 해당하는 아날로그 신호를 디지털 신호로 변환하여 출력할 수 있다.
입출력 버퍼(1008)는 디지털 신호를 래치(latch)하고, 래치된 신호는 열 디코더(1004)에서의 디코딩 결과에 따라 순차적으로 영상 신호 처리부(도면 미도시)로 디지털 신호를 출력할 수 있다.
도 2는 본 발명의 실시예들에 따른 이미지 센서의 액티브 픽셀 센서 어레이의 회로도이다.
도 1 및 도 2를 참조하면, 센서 어레이(1001)는 복수의 단위 픽셀 영역들(PX)을 포함하며, 단위 픽셀 영역들(PX)은 매트릭스 형태로 배열될 수 있다. 각각의 단위 픽셀 영역들(PX)은 전송 트랜지스터(TX)와 로직 트랜지스터들(RX, SX, DX)을 포함할 수 있다. 로직 트랜지스터들은 리셋 트랜지스터(RX), 선택 트랜지스터(SX), 및 소스 팔로워 트랜지스터(DX)를 포함할 수 있다. 전송 트랜지스터(TX)는 전송 게이트(TG)를 포함할 수 있다. 각각의 단위 픽셀 영역들(PX)은 광전 변환 소자(PD) 및 플로팅 확산 영역(FD)를 더 포함할 수 있다.
광전 변환 소자(PD)는 외부에서 입사된 빛의 양에 비례하여 광전하들을 생성 및 축적할 수 있다. 광전 변환 소자(PD)는 포토 다이오드, 포토 트랜지스터, 포토 게이트, 핀드 포토 다이오드 및 이들의 조합을 포함할 수 있다. 전송 트랜지스터(TX)는 광전 변환 소자(PD)에서 생성된 전하를 플로팅 확산 영역(FD)으로 전송할 수 있다. 플로팅 확산 영역(FD)은 광전 변환 소자(PD)에서 생성된 전하를 전송 받아 누적적으로 저장할 수 있다. 플로팅 확산 영역(FD)에 축적된 광전하들의 양에 따라 소스 팔로워 트랜지스터(DX)가 제어될 수 있다.
리셋 트랜지스터(RX)는 플로팅 확산 영역(FD)에 축적된 전하들을 주기적으로 리셋시킬 수 있다. 리셋 트랜지스터(RX)의 드레인 전극은 플로팅 확산 영역(FD)과 연결되며 소스 전극은 전원 전압(VDD)에 연결될 수 있다. 리셋 트랜지스터(RX)가 턴 온(turn-on)되면, 리셋 트랜지스터(RX)의 소스 전극과 연결된 전원 전압(VDD)이 플로팅 확산 영역(FD)으로 인가될 수 있다. 따라서, 리셋 트랜지스터(RX)가 턴 온되면, 플로팅 확산 영역(FD)에 축적된 전하들이 배출되어 플로팅 확산 영역(FD)이 리셋될 수 있다.
소스 팔로워 트랜지스터(DX)는 소스 팔로워 버퍼 증폭기(source follower buffer amplifier) 역할을 할 수 있다. 소스 팔로워 트랜지스터(DX)는 플로팅 확산 영역(FD)에서의 전위 변화를 증폭하고, 이를 출력 라인(Vout)으로 출력할 수 있다.
선택 트랜지스터(SX)는 행 단위로 읽어낼 단위 픽셀 영역들(PX)을 선택할 수 있다. 선택 트랜지스터(SX)가 턴 온될 때, 전원 전압(VDD)이 소스 팔로워 트랜지스터(DX)의 드레인 전극으로 인가될 수 있다.
도 3은 본 발명의 실시예들에 따른 이미지 센서의 평면도이다. 도 4a는 본 발명의 실시예들에 따라 도 3을 A-A' 선을 따라 자른 단면도이다. 도 4b는 본 발명의 실시예들에 따라 도 3을 B-B' 선을 따라 자른 단면도이다.
도 3, 도 4a, 및 도 4b를 참조하면, 본 발명의 실시예들에 따른 이미지 센서(500)는, 제 1 기판(1)을 포함한다. 상기 제 1 기판(1)은 예를 들면 실리콘 단결정 웨이퍼, 실리콘 에피택시얼층 또는 SOI(silicon on insulator) 기판일 수 있다. 상기 제 1 기판(1)은 예를 들면 제 1 도전형의 불순물로 도핑될 수 있다. 예를 들면 상기 제 1 도전형은 P형일 수 있다. 상기 제 1 기판(1)은 서로 반대되는 제 1 면(1a)과 제 2 면(1b)을 포함한다. 상기 제 1 기판(1)은 화소 어레이 영역(APS)과 가장자리 영역(EG)을 포함할 수 있다. 상기 화소 어레이 영역(APS)는 복수개의 단위 화소들(UP)을 포함할 수 있다. 상기 가장자리 영역(EG)은 도 18 및 도 19의 연결영역(CNR)의 일부에 대응될 수 있다.
상기 제 1 기판(1)에는 깊은 소자분리부(DTI)가 배치되어 상기 화소 어레이 영역(APS)에서 상기 단위 화소들(UP)을 분리/한정할 수 있다. 상기 깊은 소자분리부(DTI)는 상기 가장자리 영역(EG)에 까지 연장될 수 있다. 상기 깊은 소자분리부(DTI)는 평면적으로 그물망 형태를 가질 수 있다.
상기 단위 화소들(UP)에서 상기 제 1 기판(1) 내에는 광전변환부들(PD)이 각각 배치될 수 있다. 상기 광전 변환부들(PD)은 상기 제 1 도전형과 반대되는 제 2 도전형의 불순물로 도핑될 수 있다. 상기 제 2 도전형은 예를 들면 N형일 수 있다. 상기 광전 변환부(PD)에 도핑된 N형의 불순물은 주변의 제 1 기판(1)에 도핑된 P형의 불순물과 PN접합을 이루어 포토다이오드를 제공할 수 있다.
상기 제 1 기판(1) 내에는 상기 제 1 면(1a)에 인접한 얕은 소자분리부(STI)가 배치될 수 있다. 상기 얕은 소자분리부(STI)는 상기 깊은 소자분리부(DTI)에 의해 관통될 수 있다. 상기 얕은 소자분리부(STI)는 각 단위 화소(UP)에서 상기 제 1 면(1a)에 인접한 활성 영역들(ACT)을 한정할 수 있다. 상기 활성 영역들(ACT)은 도 2의 트랜지스터들(TX, RX, DX, SX)을 위해 제공될 수 있다.
각 단위 화소(UP)에서 상기 제 1 기판(1)의 상기 제 1 면(1a) 상에는 전송 게이트(TG)이 배치될 수 있다. 상기 전송 게이트(TG)의 일부는 상기 제 1 기판(1) 속으로 연장될 수 있다. 상기 전송 게이트(TG)는 Vertical 타입일 수 있다. 또는 상기 전송 게이트(TG)는 상기 제 1 기판(1) 속으로 연장되지 않고 평탄한 형태인 Planar 타입일 수도 있다. 상기 전송 게이트(TG)와 상기 제 1 기판(1) 사이에는 게이트 절연막(Gox)이 개재될 수 있다. 상기 전송 게이트(TG)의 일측에서 상기 제 1 기판(1) 내에는 부유 확산 영역(FD)이 배치될 수 있다. 상기 부유 확산 영역(FD)에는 예를 들면 상기 제 2 도전형의 불순물이 도핑될 수 있다.
상기 이미지 센서(1000)는 후면 수광 이미지 센서일 수 있다. 빛은 상기 제 1 기판(1)의 제 2 면(1b)을 통해 상기 제 1 기판(1) 속으로 입사될 수 있다. 입사된 빛에 의해 상기 PN접합에서 전자-정공 쌍들이 생성될 수 있다. 이렇게 생성된 전자들은 상기 광전 변환부(PD)로 이동될 수 있다. 상기 전송 게이트(TG)에 전압을 인가하면 상기 전자들은 상기 부유 확산 영역(FD)으로 이동될 수 있다.
하나의 단위 화소(UP)에서 상기 제 1 면(1a) 상에 전송 게이트(TG)에 인접하여 리셋 게이트(RG)가 배치될 수 있다. 다른 단위 화소(UP)에서 상기 제 1 면(1a) 상에 전송 게이트(TG)에 인접하여 소스 팔로워 게이트(SF)와 선택 게이트(SEL)이 배치될 수 있다. 상기 게이트들(TG, RG, SF, SEL)은 각각 도 2의 트랜지스터들(TX, RX, DX, SX)의 게이트에 대응될 수 있다. 상기 게이트들(TG, RG, SF, SEL)은 상기 활성 영역들(ACT)과 중첩될 수 있다.
상기 제 1 면(1a)은 제 1 층간절연막들(IL)로 덮일 수 있다. 상기 제 1 층간절연막들(IL)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, 다공성 저유전막 중 선택되는 적어도 하나의 막의 다층막으로 형성될 수 있다. 상기 제 1 층간절연막들(IL) 사이 또는 안에는 제 1 배선들(15)이 배치될 수 있다. 상기 부유 확산 영역(FD)은 제 1 콘택 플러그(17)에 의해 상기 제 1 배선들(15)에 연결될 수 있다. 상기 제 1 콘택 플러그(17)는 상기 화소 어레이 영역(APS)에서 상기 제 1 층간절연막들(IL) 중에 상기 제 1 면(1a)에 가장 가까운(최하층의) 제 1 층간절연막(IL)을 관통할 수 있다.
상기 깊은 소자분리부(DTI)는 상기 제 1 면(1a)에 인접한 제 1 분리부(20)와 상기 제 2 면(1b)에 인접한 제 2 분리부(30)를 포함할 수 있다. 상기 제 1 분리부(20)는 상기 제 2 분리부(30)와 접할 수 있다. 상기 제 1 분리부(20)는 상기 상기 제 1 면(1a)으로부터 제 2 면(1b)을 향해 형성된 제 1 트렌치(10) 안에 위치한다. 상기 제 1 분리부(20)는 상기 얕은 소자분리부(STI)를 관통할 수 있다.
상기 제 1 분리부(20)는, 제 1 절연 패턴(12), 제 2 절연 패턴(14) 및 제 1 도전 패턴(16)을 포함할 수 있다. 상기 제 1 절연 패턴(12)은 상기 제 1 도전 패턴(16)과 상기 제 1 층간절연막(IL) 사이에 개재될 수 있다. 상기 제 2 절연 패턴(14)은 상기 제 1 도전 패턴(16)과 상기 제 1 기판(1) 사이 그리고 상기 제 1 절연 패턴(12)과 상기 제 1 기판(1) 사이에 개재될 수 있다. 상기 제 2 절연 패턴(14)은 상기 제 1 기판(1)과 다른 굴절률을 가지는 절연 물질로 형성될 수 있다. 상기 제 1 절연 패턴(12) 및/또는 상기 제 2 절연 패턴(14)은 예를 들면 실리콘산화물을 포함할 수 있다. 상기 제 1 도전 패턴(16)은 상기 제 1 기판(1)과 이격될 수 있다. 상기 제 1 도전 패턴(16)은 불순물이 도핑된 폴리실리콘막이나 실리콘 게르마늄막을 포함할 수 있다. 상기 폴리실리콘이나 실리콘 게르마늄막에 도핑된 불순물은 예를 들면 붕소, 인, 비소 중 하나일 수 있다. 또는 상기 제 1 도전 패턴(16)은 금속막을 포함할 수 있다.
상기 제 2 분리부(30)는 상기 제 2 면(1b)으로부터 상기 제 1 면(1a)을 향해 형성된 제 2 트렌치(22) 안에 배치될 수 있다. 상기 제 2 분리부(30)는 제 1 고정 전하막(24)과 제 2 도전 패턴(26)을 포함할 수 있다. 상기 제 1 고정 전하막(24)은 화학양론비 보다 부족한 양의 산소 또는 불소를 포함하는 금속산화막 또는 금속 불화막의 단일막 또는 다중막으로 이루어질 수 있다. 이로써 상기 고정 전하막은 음의 고정전하를 가질 수 있다. 상기 제 1 고정 전하막(24)은 하프늄(Hf), 지르코늄(Zr), 알루미늄(Al), 탄탈륨(Ta), 티타늄(Ti), 이트륨 및 란타노이드를 포함하는 그룹에서 선택되는 적어도 하나의 금속을 포함하는 금속 산화물(metal oxide) 또는 금속 불화물(metal fluoride)의 단일막 또는 다중막으로 이루어질 수 있다. 구체적인 예로 상기 제 1 고정 전하막(24)은 하프늄산화막 및/또는 알루미늄산화막을 포함할 수 있다. 상기 제 1 고정 전하막(24)에 의해 암전류와 화이트 스팟을 개선할 수 있다.
상기 제 1 고정 전하막(24)은 '절연 라이너'로도 명명될 수 있다. 또는 상기 제 1 고정 전하막(24) 대신에 제 2 도전 패턴(26)과 제 1 기판(1) 사이에 절연 라이너가 개재될 수 있다. 상기 절연 라이너는 실리콘 산화막을 포함할 수 있다.
상기 제 1 고정 전하막(24)은 상기 제 1 기판(1)의 표면과 접할 수 있다. 상기 제 1 고정 전하막(24)은 상기 제 2 트렌치(22)의 내벽을 덮고, 연장되어 상기 제 2 면(1b)을 덮을 수 있다. 또한 상기 제 1 고정 전하막(24)은 상기 제 2 도전 패턴(26)과 상기 제 1 도전 패턴(16) 사이에 개재될 수 있다. 상기 제 1 고정 전하막(24)은 상기 제 2 절연 패턴(14)과 접할 수 있다. 상기 제 2 도전 패턴(26)은 상기 제 1 기판(1)과 이격될 수 있다. 상기 제 2 도전 패턴(26)은 불순물이 도핑된 폴리실리콘막이나 실리콘 게르마늄막을 포함할 수 있다. 상기 폴리실리콘이나 실리콘 게르마늄막에 도핑된 불순물은 예를 들면 붕소, 인, 비소 중 하나일 수 있다. 또는 상기 제 2 도전 패턴(26)은 금속막을 포함할 수 있다. 매우 바람직하게는 상기 제 2 도전 패턴(26)은 붕소가 도핑된 폴리실리콘막 또는 실리콘 게르마늄막일 수 있다. 본 예에서 상기 제 2 도전 패턴(26)은 상기 제 2 면(1b) 밖으로 돌출될 수 있다.
상기 제 2 도전 패턴(26)은 상기 제 1 도전 패턴(16)과 같거나 다를 수 있다. 예를 들면, 상기 제 1 도전 패턴(16)은 금속을 포함하고, 상기 제 2 도전 패턴(26)은 불순물이 도핑된 폴리실리콘 또는 실리콘 게르마늄을 포함할 수 있다. 만약, 상기 제 1 도전 패턴(16)과 상기 제 2 도전 패턴(26)이 각각 불순물을 포함한다면, 불순물의 종류나 농도는 서로 같거나 다를 수 있다. 구체적인 예로, 만약, 상기 제 1 도전 패턴(16)과 상기 제 2 도전 패턴(26)이 모두 붕소가 도핑된 폴리실리콘 또는 실리콘 게르마늄막일 경우, 상기 제 1 도전 패턴(16) 내의 붕소의 도핑 농도는 상기 제 2 도전 패턴(26) 내의 붕소의 도핑 농도와 같거나 서로 다를 수 있다.
상기 제 2 면(1b) 상에는 제 2 고정전하막(42)과 제 1 보호막(44)이 차례로 적층될 수 있다. 상기 제 2 고정전하막(42)은 금속 산화막 또는 금속불화막의 단일막 또는 다중막을 포함할 수 있다. 상기 제 2 고정전하막(42)은 예를 들면 하프늄산화막 및/또는 알루미늄산화막을 포함할 수 있다. 상기 제 2 고정전하막(42)은 상기 제 1 고정전하막(24)을 보강하거나 접착막으로써 기능할 수 있다. 상기 제 1 보호막(44)은 PETEOS, SiOC, SiO2, SiN 중에 적어도 하나를 포함할 수 있다. 상기 제 1 보호막(44)은 반사방지막 및/또는 평탄화막 기능을 할 수 있다.
도 4a 및 도 4b를 참조하면, 상기 가장자리 영역(EG)에서, 연결콘택(BCA)은 상기 제 1 보호막(44), 상기 제 2 고정전하막(44), 상기 제 2 도전 패턴(26), 상기 제 1 고정전하막(24) 및 상기 제 1 기판(1)의 일부를 관통하여 상기 제 1 도전 패턴(16) 및 상기 제 2 절연 패턴(14)과 접할 수 있다. 상기 연결 콘택(BCA)은 제 3 트렌치(46) 안에 위치할 수 있다. 상기 연결 콘택(BCA)은 상기 제 3 트렌치(46)의 내부 측벽과 바닥면을 콘포말하게 덮는 확산 방지 패턴(48b), 상기 확산 방지 패턴(48b) 상의 제 1 금속 패턴(52), 그리고 상기 제 3 트렌치(36)을 채우는 제 2 금속 패턴(54)을 포함할 수 있다. 상기 확산 방지 패턴(48b)은 예를 들면 티타늄을 포함할 수 있다. 상기 제 1 금속 패턴(52)은 예를 들면 텅스텐을 포함할 수 있다. 상기 제 2 금속 패턴(54)은 예를 들면 알루미늄을 포함할 수 있다. 상기 확산 방지 패턴(48b)와 상기 제 1 금속 패턴(52)은 상기 제 1 보호막(44) 상으로 연장되어 다른 배선들이나 비아/콘택들과 전기적으로 연결될 수 있다.
상기 화소 어레이 영역(APS)에서 상기 제 1 보호막(44) 상에는 차광 패턴(48a)과 저굴절 패턴(50a)이 차례로 적층될 수 있다. 상기 화소 어레이 영역(APS)에서 차광 패턴(48a)과 저굴절 패턴(50a)은 평면적으로 그물망 형태를 가질 수 있으며 상기 깊은 소자분리부(DTI)와 중첩될 수 있다. 상기 차광 패턴(48a)은 상기 확산 방지 패턴(48b)와 동일한 물질 및 동일한 두께를 가질 수 있다. 상기 차광 패턴(48a)은 예를 들면 티타늄을 포함할 수 있다. 상기 저굴절 패턴(50a)은 유기물질을 포함할 수 있다. 상기 저굴절 패턴(50a)은 칼라 필터들(CF1, CF2)보다 작은 굴절률을 가질 수 있다. 예를 들면 상기 저굴절 패턴(50a)은 약 1.3 이하의 굴절률을 가질 수 있다. 상기 저굴절 패턴(50a)의 측벽은 상기 차광 패턴(48a)의 측벽과 정렬될 수 있다. 상기 차광 패턴(48a)과 상기 저굴절 패턴(50a)은 인접하는 화소들 간의 크로스 토크를 방지할 수 있다.
상기 제 1 보호막(44) 상에는 제 2 보호막(56)이 적층된다. 상기 제 2 보호막(45)은 상기 저굴절 패턴(50a), 상기 차광 패턴(48a) 및 상기 연결 콘택(BCA)을 콘포말하게 덮을 수 있다. 상기 화소 어레이 영역(APS)에서 상기 저굴절 패턴들(50a) 사이에 칼라 필터들(CF1, CF2)이 배치될 수 있다. 상기 칼라 필터들(CAF1, CF2)은 각각 청색, 녹색, 적색 중 하나의 색을 가질 수 있다. 상기 칼라 필터들(CAF1, CF2)은 Bayer 패턴, 2x2 형태의 Tetra 패턴, 또는 3x3의 Nona 패턴 형태로 배치될 수 있다. 다른 예로, 상기 칼라 필터들(CAF1, CF2)은 시안(cyan), 마젠타(magenta) 또는 황색(yellow) 등과 같은 다른 컬러를 포함할 수도 있다.
상기 가장 자리 영역(EG)에서 상기 제 2 보호막(56) 상에는 제 1 광학 블랙 패턴(CFB)이 배치될 수 있다. 상기 제 1 광학 블랙 패턴(CFB)은 예를 들면 청색의 칼라 필터와 동일한 물질을 포함할 수 있다. 상기 칼라 ??터들(CF1, CF2) 상에는 마이크로 렌즈 어레이층(ML)이 배치될 수 있다. 상기 마이크로 렌즈 어레이층(ML)은 상기 단위 화소들(UP)과 각각 중첩되는 볼록한 렌즈부들을 포함할 수 있다. 상기 마이크로 렌즈 어레이층(ML)의 일부는 상기 제 1 광학 블랙 패턴(CFB) 상으로 연장될 수 있다.
본 예에서 상기 깊은 소자분리부(DTI)는 제 1 면(1a)으로부터 제 2 면(1b)으로 연장되는 제 1 분리부(20)와 상기 제 2 면(1b)으로부터 상기 제 1 면(1a)으로 연장되는 제 2 분리부(30)를 포함하므로써 공정 불량을 줄이고 기판의 두께를 증가시킬 수 있다. 이로써 입사광의 수광량을 늘리고 광감도를 향상시킬 수 있다.
본 예에서 상기 깊은 소자분리부(DTI)는 서로 접하는 제 1 분리부(20)와 제 2 분리부(30)를 포함하여, 인접하는 단위 화소들(UP) 간의 크로스 토크를 방지할 수 있다.
또한 상기 제 1 분리부(20)와 상기 제 2 분리부(30)는 각각 도전 패턴들(15, 26)을 포함하며, 상기 제 1 및 제 2 도전 패턴들(15, 26)에는 상기 연결 콘택(BCA)에 의해 음의 바이어스 전압을 인가될 수 있다. 상기 제 1 및 제 2 도전 패턴들(15, 26)은 공통 바이어스 라인 역할을 할 수 있다. 이로써 상기 깊은 소자분리부(DTI)과 접하는 제 1 기판(1)의 표면에 존재할 수 있는 정공들을 잡아주어 암전류 특성을 개선시킬 수 있다.
상기 제 2 분리부에 포함되는 제 2 도전 패턴은 바람직하게는 붕소가 도핑된 폴리실리콘 또는 실리콘 게르마늄으로 400℃이하의 온도에서 형성될 수 있다. 이로써 제 2 도전 패턴 형성시 제 1 배선들에 손상을 주지 않아 이미지 센서의 신뢰성을 향상시킬 수 있다.
도 5a 내지 도 5f는 도 4a의 이미지 센서를 제조하는 과정을 순차적으로 나타내는 단면도들이다.
도 5a를 참조하면, 화소 어레이 영역(APS)과 가장자리 영역(EG)을 포함하는 제 1 기판(1)을 준비한다. 제 1 기판(1)에 이온주입 공정 등을 진행하여 광전 변환부(PD)를 형성한다. 상기 제 1 기판(1)의 제 1 면(1a)에 얕은 소자 분리부(STI)를 형성하여 활성 영역들을 정의한다. 상기 얕은 소자 분리부((STI))는 Shallow Trench Isolation 공정으로 형성될 수 있다. 상기 얕은 소자 분리부(STI)와 상기 제 1 기판(1)의 일부를 식각하여 제 1 트렌치들(10)을 형성한다. 상기 제 1 트렌치들(10) 안에 제 1 및 제 2 절연 패턴들(12, 14) 및 제 1 도전 패턴(16)을 포함하는 제 1 분리부(20)를 형성한다. 그리고 통상의 공정을 진행하여 상기 제 1 기판(1)의 제 1 면(1a)에 게이트 절연막(Gox), 전송 게이트(TG), 부유 확산 영역(FD), 제 1 콘택 플러그(17) 제 1 배선들(15) 및 제 1 층간절연막들(IL)을 형성할 수 있다.
도 5b를 참조하면, 상기 제 1 기판(1)의 제 2 면(1b) 상에 제 1 마스크 패턴(MK1)을 형성한다. 상기 제 1 마스크 패턴(MK1)은 포토레지스트 패턴, SOH, ACL, 실리콘 산화막, 실리콘 질화막, SiON, SiOC 중 적어도 하나일 수 있다. 상기 제 1 마스크 패턴(MK1)은 상기 제 1 분리부(20)와 중첩되는 제 1 개구부(OP1)를 가지도록 형성될 수 있다. 상기 제 1 마스크 패턴(MK1)를 식각 마스크로 이용하여 상기 제 1 기판(1)과 상기 제 2 절연 패턴(14)의 일부를 식각하여 상기 제 1 도전 패턴(16)을 노출시키는 제 2 트렌치(22)를 형성할 수 있다.
종래에는 깊은 소자분리부(DTI)를 형성하기 위해 제 1 기판(1)에 한번의 식각 공정으로 깊은 트렌치를 형성하였다. 파장이 긴 빛들의 수광량을 늘리기 위해 제 1 기판(1)의 두께가 두꺼워짐에 따라, 깊은 트렌치 형성시 식각해야하는 제 1 기판(1)의 두께도 늘어나, 공정 불량 없이 깊은 트렌치를 일정하게 형성하기가 어려웠다. 그러나 본 발명에서는 제 1 기판(1)의 양쪽면으로부터 제 1 트렌치(10)와 제 2 트렌치(22)를 형성함으로써 식각해야 하는 제 1 기판(1)의 두께를 줄일 수 있다. 이로써 제 1 트렌치(10)와 제 2 트렌치(22)를 형성시 공정 불량을 줄일 수 있으며, 이렇게 형성된 이미지 센서는 상기 제 1 기판(1)의 두께가 상대적으로 커질 수 있어, 파장이 긴 빛들의 수광량을 늘릴 수 있다. 이로써 광감도를 향상시킬 수 있다.
도 5b 및 도 5c를 참조하면, 상기 제 1 마스크 패턴(MK1)을 제거할 수 있다. 그리고 상기 제 2 면(1b) 상에 제 1 고정 전하막(24)을 콘포말하게 적층할 수 있다. 상기 제 1 고정 전하막(24)은 상기 제 2 트렌치(22) 내벽과 바닥을 콘포말하게 덮을 수 있다. 상기 제 1 고정 전하막(24)은 상기 제 2 절연 패턴(14) 및 상기 제 1 도전 패턴(16)과 접할 수 있다.
도 5c 및 도 5d를 참조하면, 상기 제 1 고정 전하막(24) 상에 제 2 도전막(미도시)을 적층하여 상기 제 2 트렌치들(22)을 채울 수 있다. 그리고 상기 제 2 도전막에 대하여 에치백 공정을 진행하여 상기 제 1 고정전하막(24)을 노출시키는 동시에 상기 제 2 트렌치들(22) 안에 제 2 도전 패턴들(26)을 형성할 수 있다.
상기 제 2 도전 패턴들(26)을 위한 제 2 도전막은 예를 들면 인시튜 방식으로 붕소가 도핑된 폴리실리콘막으로 형성될 수 있다. 상기 붕소가 도핑된 폴리실리콘막은 예를 들면 200~530℃의 온도에서, 바람직하게는 200~400℃의 온도에서, 실리콘 전구체로 모노 실란(SiH4) 또는 디실란(Si2H6)을 공급하고 붕소의 전구체로 BCl3 또는 B2H6을 공급하여, LPCVD 또는 PECVD 방식으로 형성될 수 있다. 이 공정에서의 화학 반응식은 다음과 같을 수 있다.
SiH4(g) + BCl3 → [Si(s) + B] + H2↑ + Cl2↑
SiH4(g) + B2H6 → [Si(s) + B] + H2↑
또는 상기 제 2 도전 패턴들(26)을 위한 제 2 도전막은 예를 들면 인시튜 방식으로 붕소가 도핑된 실리콘 게르마늄막으로 형성될 수 있다. 상기 붕소가 도핑된 실리콘 게르마늄막은 예를 들면 300~750℃의 온도에서, 바람직하게는 300~400℃의 온도에서, 실리콘 전구체로 모노 실란(SiH4) 또는 디실란(Si2H6)을 공급하고, 게르마늄 전구체로 GeH4를 공급하고, 붕소의 전구체로 BCl3 또는 B2H6을 공급하여, LPCVD 또는 PECVD 방식으로 형성될 수 있다.
상기 제 2 도전 패턴들(26)을 위한 제 2 도전막은 바람직하게는 400℃ 이하의 온도에서 붕소가 도핑된 폴리실리콘 또는 실리콘 게르마늄으로 형성되어, 상기 제 2 도전막을 형성할 때, 상기 제 1 면(1a) 상의 트랜지스터들(TX, RX, DX, SX) 및 제 1 배선들(15)에 손상을 주지 않는다. 이로써 이미지 센서의 신뢰성을 향상시킬 수 있다.
상기 제 2 도전 패턴들(26)을 위한 제 2 도전막을 형성한 후에, 도핑된 불순물(ex, 붕소)을 활성화시키기 위한 어닐링 공정을 추가로 진행할 수 있다. 이때 상기 어닐링 공정은 필요한 영역에만 선택적으로 레이저를 조사하되, 레이저 조사 깊이를 조절하여 진행할 수 있다. 이로써 상기 제 1 면(1a) 상의 트랜지스터들(TX, RX, DX, SX) 및 제 1 배선들(15)에 손상을 주지 않고 상기 어닐링 공정을 진행할 수 있다. 이로써 이미지 센서의 신뢰성을 향상시킬 수 있다.
도 3b, 도 5d 및 도 5e를 참조하면, 상기 제 1 고정 전하막(24) 상에 제 2 고정 전하막942)과 제 1 보호막(44)을 차례로 적층한다. 상기 제 1 보호막(44) 상에 제 2 마스크 패턴(MK2)을 형성한다. 상기 제 2 마스크 패턴(MK2)은 상기 가장자리 영역(EG)의 일부를 노출시키는 제 2 개구부(OP2)를 가질 수 있다. 상기 제 2 마스크 패턴(MK2)을 식각 마스크로 이용하여, 상기 제 1 보호막(44), 상기 제 2 고정전하막(44), 상기 제 2 도전 패턴(26), 상기 제 1 고정전하막(24) 및 상기 제 1 기판(1)의 일부를 식각하여 상기 제 1 도전 패턴(16) 및 상기 제 2 절연 패턴(14)을 노출시키는 제 3 트렌치(46)를 형성할 수 있다.
도 5e 및 도 5f를 참조하면, 상기 제 2 마스크 패턴(MK2)을 제거한다. 상기 제 1 보호막(44) 상에 확산 방지막과 제 1 금속막을 차례로 적층한다. 상기 제 1 금속막을 식각하여 상기 가장자리 영역(EG)에서 제 1 금속 패턴(52)을 형성할 수 있다. 상기 화소 어레이 영역(APS)에서 상기 확산 방지막 상에 저굴절 패턴(50a)을 형성한다. 그리고 상기 확산 방지막을 식각하여 상기 화소 어레이 영역(APS)에서 차광 패턴(48a)을 형성하는 동시에 상기 가장자리 영역(EG)에서 확산 방지 패턴(48b)을 형성할 수 있다. 상기 제 3 트렌치(46)을 채우는 제 2 금속 패턴(54)을 형성한다. 상기 제 2 금속 패턴(54), 상기 제 1 금속 패턴(52) 및 상기 확산 방지 패턴(48b)은 연결 콘택(BCA)을 구성할 수 있다.
후속으로 도 4a를 참조하면, 상기 제 1 보호막(44)과 상기 연결 콘택(BCA) 상에 제 2 보호막(56)을 콘포말하게 형성할 수 있다. 그리고 상기 제 2 보호막(56) 상에 상기 저굴절 패턴들(50a) 사이에서 칼라 필터들(CF1, CF2)을 형성할 수 있다. 이때 상기 가장자리 영역(EG)에서 제 1 광학 블랙 패턴(CFB)도 형성될 수 있다. 상기 칼라필터들(CF1, CF2)과 상기 제 1 광학 블랙 패턴(CFB) 상에 마이크로 렌즈 어레이층(ML)을 형성한다. 이로써 도 4a 및 도 4b의 이미지 센서(500)를 제조할 수 있다.
도 6은 본 발명의 실시예들에 따라 도 3을 A-A' 선을 따라 자른 단면도이다.
도 6을 참조하면, 본 예에 따른 이미지 센서(501)에서는 제 1 고정 전하막(24)이 제 2 면(1b)과 접하지 않을 수 있다. 제 2 고정전하막(56)이 상기 제 2 면(1b)과 접할 수 있다. 제 2 도전 패턴(26)은 상기 제 2 면(1b) 상으로 돌출되지 않는다. 상기 제 2 도전 패턴(26)과 제 1 고정전하막(24)의 상부면들은 상기 제 2 면(1b)과 공면을 이룰 수 있다. 그 외의 구조는 도 3, 도 4a 및 도 4b를 참조하여 설명한 바와 동일/유사할 수 있다.
도 6의 이미지 센서(501)의 제조 과정은 도 5c 상태에서 제 1 고정 전하막(24) 상에 제 2 도전막을 형성한 후, CMP 공정을 진행하여 상기 제 1 고정 전하막(24) 상에 제 2 도전막을 일부 제거하여 상기 제 2 면(1b)을 노출시키고, 제 2 트렌치(22) 안에 제 2 고정전하막(24)의 일부를 남기고 제 2 도전 패턴(26)을 형성하는 것을 포함할 수 있다. 그 외의 제조 과정은 도 5a 내지 도 5f를 참조하여 설명한 바와 동일/유사할 수 있다.
도 7a는 본 발명의 실시예들에 따라 도 3을 A-A' 선을 따라 자른 단면도이다. 도 7b는 본 발명의 실시예들에 따라 도 3을 B-B' 선을 따라 자른 단면도이다.
도 7a 및 도 7b를 참조하면, 본 예에 따른 이미지 센서(502)에서는 도 6의 구조에서 제 2 도전 패턴(26)이 제 1 고정전하막(24)을 관통하여 제 1 도전 패턴(16)과 접할 수 있다. 제 1 고정 전하막(24)은 상기 제 1 도전 패턴(16)과 제 2 도전 패턴(26) 사이에 개재되지 않는다. 연결 콘택(BCA)은 상기 제 2 도전 패턴(26)을 관통하여 상기 제 1 도전 패턴(16)과 접할 수 있다. 상기 제 2 도전 패턴(26)은 상기 제 1 고정 전하막(24)의 하단 아래로 돌출될 수 있다. 상기 제 2 도전 패턴(26)의 하부면 및/또는 상기 제 1 도전 패턴(16)의 상부면은 상기 제 2 절연 패턴(14)의 상단보다 낮을 수 있다. 그 외의 구조는 도 3, 도 4a 및 도 4b를 참조하여 설명한 바와 동일/유사할 수 있다.
도 7a 및 도 7b에서 도시하지는 않았지만, 상기 연결 콘택(BCA)은 상기 제 2 도전 패턴(26)과 접하되, 상기 제 1 도전 패턴(16) 및 상기 제 2 절연 패턴(14)과 이격될 수도 있다. 상기 제 1 도전 패턴(16)과 상기 제 2 도전 패턴(26)이 서로 접하므로, 상기 연결 콘택(BCA)에 의해 상기 제 1 도전 패턴(16)에도 음의 전압이 인가될 수 있다.
도 8은 도 7a의 이미지 센서를 제조하는 과정을 나타내는 단면도이다.
도 8을 참조하면, 도 5c의 상태에서 이방성 식각 공정을 진행하여, 제 2 면(1b) 상의 그리고 제 2 트렌치(22)의 바닥면의 제 1 고정전하막(24)을 제거하고 상기 제 2 트렌치(22)의 내측벽을 덮는 제 1 고정전하막(24)을 남긴다. 이때, 상기 제 1 도전 패턴(16)의 일부 제거될 수 있다. 그리고 상기 제 2 면(1b) 상에 제 2 도전막(26L)을 적층하여 상기 제 2 트렌치(22)를 채운다. 상기 제 2 도전막(26L)은 상기 제 1 도전 패턴(16)과 접할 수 있다. 상기 제 2 도전막(26L)은 도 5c 및 도 5d를 참조하여 설명한 바와 동일/유사하게 형성될 수 있다. 그 외의 제조 과정은 도 5a 내지 도 5f를 참조하여 설명한 바와 동일/유사할 수 있다.
도 9a는 본 발명의 실시예들에 따라 도 3을 A-A' 선을 따라 자른 단면도이다. 도 9b는 본 발명의 실시예들에 따라 도 9a의 'P1' 부분을 확대한 도면이다.
도 9a 및 도 9b를 참조하면, 본 예에 따른 이미지 센서(503)에서는 도 4a 구조에서 제 2 도전 패턴(26)의 일부가 제 1 고정 전하막(24)의 상부로 연장되어 상기 제 1 고정 전하막(24)을 덮을 수 있다. 상기 제 1 고정 전하막(24)을 덮는 상기 제 2 도전 패턴(26)의 일부를 제 2 도전막(26L)으로 명명할 수도 있다. 본 예에서 도 4a의 제 2 고정 전하막(42)은 생략될 수도 있다. 제 1 보호막(44)은 상기 제 2 도전막(26L)과 직접 접할 수도 있다. 상기 제 2 도전막(26L)은 상기 제 2 면(1b) 상에서 제 1 두께(T1)를 가질 수 있다. 상기 제 1 두께(T1)는 바람직하게는 5~100Å일 수 있다. 상기 제 1 두께(T1)는 100Å 이하로 얇아 광 투과에 영향을 거의 미치지 않는다. 따라서 광전 변환부(PD)로 입사되는 광 량에 영향을 거의 미치지 않을 수 있다.
본 예에 있어서, 상기 제 1 도전 패턴(16)은 제 1 폭(W1)을 가질 수 있다. 상기 제 1 도전 패턴(16)의 일 측벽에서 상기 제 2 절연 패턴(14)은 제 2 폭(W2)을 가질 수 있다. 상기 제 2 도전 패턴(26)은 제 3 폭(W3)을 가질 수 있다. 상기 제 1 고정 전하막(24)은 상기 제 2 도전 패턴(26)의 일 측에서 제 4 폭(W4)을 가질 수 있다. 상기 제 2 도전 패턴(26)의 상기 제 3 폭(W3)은 바람직하게는 20~200Å일 수 있다. 상기 제 2 도전 패턴(26)의 상기 제 3 폭(W3)이 20Å 보다 작을 경우, 전기 저항이 커져, 공통 바이어스 라인으로써 기능하기에 문제가 생길 수 있다.
상기 제 2 도전 패턴(26)의 상기 제 3 폭(W3)은 상기 제 1 도전 패턴(16)의 제 1 폭(W1) 보다 작을 수 있다. 상기 제 2 도전 패턴(26)의 상기 제 3 폭(W3)은 상기 제 1 고정 전하막(24)의 제 4 폭(W4) 보다 작을 수 있다. 상기 제 2 절연 패턴(14)의 제 2 폭(W2)은 상기 제 1 고정 전하막(24)의 제 4 폭(W4) 보다 작을 수 있다. 그 외의 구조는 도 3, 도 4a 및 도 4b를 참조하여 설명한 바와 동일/유사할 수 있다.
도 10은 본 발명의 실시예들에 따라 도 3을 A-A' 선을 따라 자른 단면도이다.
도 10을 참조하면, 본 예에 따른 이미지 센서(504)에서는 도 9a의 상태에서 제 2 도전 패턴(26)이 제 1 고정 전하막(24)을 관통하여 제 1 도전 패턴(16)과 접할 수 있다. 상기 제 2 도전 패턴(26)은 상기 제 1 고정 전하막(24)의 하부면 보다 아래로 돌출될 수 있다. 상기 제 2 도전 패턴(26)은 상기 제 1 도전 패턴(16) 내부로 삽입될 수 있다. 그 외의 구조는 도 9a 및 도 9b를 참조하여 설명한 바와 동일/유사할 수 있다.
도 11은 본 발명의 실시예들에 따른 이미지 센서의 평면도이다. 도 12a는 본 발명의 실시예들에 따라 도 11을 A-A' 선을 따라 자른 단면도이다. 도 12b는 본 발명의 실시예들에 따라 도 11을 B-B' 선을 따라 자른 단면도이다.
도 11, 도 12a, 및 도 12b를 참조하면, 본 예에 따른 이미지 센서(505)에서는 제 1 고정 전하막(24)과 제 2 도전막(26L)이 제 2 면(1b)과 제 2 트렌치(22) 내부를 콘포말하게 덮을 수 있다. 상기 제 2 도전막(26L)의 일부인 제 2 도전 패턴(26)은 상기 제 2 트렌치(22)를 채우지 않는다. 상기 제 2 도전막(26L) 상에는 제 2 고정 전하막(42)이 위치할 수 있다. 상기 제 2 고정 전하막(42)은 연장되어 상기 제 2 트렌치(22)를 채울 수 있다. 이로써 본 예에서 깊은 소자분리부(DTI)의 제 2 분리부(30)는 상기 제 2 고정 전하막(42)의 일부(42p)를 더 포함할 수 있다. 상기 제 2 도전막(26L)은 상기 제 2 면(1b) 상에서 도 9b의 제 1 두께(T1)를 가질 수 있다. 상기 제 1 두께(T1)는 바람직하게는 5~100Å이며, 100Å 이하여서, 광투과에 영향을 미치지 않는다.
연결 콘택(BCA)은 제 1 보호막(44), 상기 제 2 고정 전하막(42)의 일부(42p), 제 2 도전 패턴(26) 및 제 1 고정 전하막(24)을 관통하여 제 1 도전 패턴(16)과 접한다. 상기 연결 콘택(BCA)은 도 11의 평면도 상에서 제 2 도전 패턴(26)의 제 1 측벽(SW1)과 접할 수 있다. 상기 연결 콘택(BCA)은 도 12b의 단면도 상에서 제 2 도전 패턴(26)의 제 2 측벽(SW2)과 접할 수 있다. 그 외의 구조는 도 4a 및 도 4b를 참조하여 설명한 바와 동일/유사할 수 있다.
도 13은 도 12a의 이미지 센서를 제조하는 과정을 나타내는 단면도이다.
도 13을 참조하면, 도 5c의 상태에서 제 1 고정전하막(24) 상에 제 2 도전막(26L)을 콘포말하게 형성하되, 제 2 트렌치(22)를 채우지 않을 정도의 두께로 형성한다. 상기 제 2 도전막(26L)의 두께는 바람직하게는 5~100Å이다. 그리고 상기 제 2 도전막(26L) 상에 제 2 고정 전하막(42)을 적층하여 상기 제 2 트렌치(22)를 채울 수 있다. 그 외의 제조 과정은 도 5a 내지 도 5f를 참조하여 설명한 바와 동일/유사할 수 있다.
도 14는 본 발명의 실시예들에 따라 도 11을 A-A' 선을 따라 자른 단면도이다.
도 14를 참조하면, 본 예에 따른 이미지 센서(506)에서 제 2 도전 패턴(26)은 제 2 면(1b) 상으로 연장되지 않는다. 제 1 고정 전하막(42)은 제 2 고정 전하막(42)과 접할 수 있다. 상기 제 2 고정 전하막(42)의 일부(42p)은 제 2 트렌치(22) 내부로 삽입될 수 있다. 상기 제 2 도전 패턴(26)의 상부는 제 2 면(1b) 상으로 돌출될 수 있다. 그 외의 구조는 도 12a 및 도 12b를 참조하여 설명한 바와 동일/유사할 수 있다.
도 15a는 본 발명의 실시예들에 따라 도 11을 A-A' 선을 따라 자른 단면도이다. 도 15b는 본 발명의 실시예들에 따라 도 11을 B-B' 선을 따라 자른 단면도이다.
도 11, 도 15a 및 도 15b를 참조하면, 본 예에 따른 이미지 센서(507)에서는 도 14의 구조에서 제 2 트렌치(22) 안의 제 2 고정전하막(32)의 일부(42p)가 제 2 도전 패턴(26)을 관통하여 제 1 고정전하막(24)과 접할 수 있다. 도 15a 및 도 15b의 단면들에서 연결 콘택(BCA)는 제 2 도전 패턴(26)과 접하지 않는 것으로 도시되나, 본 예에서 연결 콘택(BCA)는 제 2 도전 패턴(26)의 제 1 측벽(도 11의 SW1)과 접할 수 있다. 제 2 트렌치(22) 안에서 두 개의 제 2 도전 패턴들(26)이 서로 이격되도록 배치될 수 있다. 그 외의 구성은 도 14를 참조하여 설명한 바와 동일/유사할 수 있다.
도 16a는 본 발명의 실시예들에 따라 도 11을 A-A' 선을 따라 자른 단면도이다. 도 16b는 본 발명의 실시예들에 따라 도 11을 B-B' 선을 따라 자른 단면도이다.
도 16a 및 도 16b를 참조하면, 본 예에 따른 이미지 센서(508)에서는 도 12a에서 제 2 트렌치(22) 제 2 도전 패턴(26)이 제 1 고정 전하막(24)을 관통하여 제 1 도전 패턴(14)과 접할 수 있다. 그 외의 구성은 도 12a를 참조하여 설명한 바와 동일/유사할 수 있다.
도 17은 본 발명의 실시예들에 따라 도 11을 A-A' 선을 따라 자른 단면도이다.
도 17을 참조하면, 본 예에 따른 이미지 센서(509)에서는 도 14에서 제 2 트렌치(22) 제 2 도전 패턴(26)이 제 1 고정 전하막(24)을 관통하여 제 1 도전 패턴(14)과 접할 수 있다. 그 외의 구성은 도 14를 참조하여 설명한 바와 동일/유사할 수 있다.
도 18은 본 발명의 실시예들에 따른 이미지 센서의 단면도이다.
도 18을 참조하면, 본 예에 따른 이미지 센서(510)는 제 1 서브 칩(CH1)과 제 2 서브 칩(CH2)이 본딩된 구조를 가질 수 있다. 상기 제 1 서브 칩(CH1)은 바람직하게는 이미지 센싱 기능을 할 수 있다. 상기 제 2 서브 칩(CH2)은 바람직하게는 상기 제 1 서브 칩(CH1)을 구동하거나 상기 제 1 서브 칩(CH1)에서 발생된 전기적 신호를 저장하기 위한 회로들을 포함할 수 있다.
상기 제 2 서브 칩(CH2)은 제 2 기판(100), 상기 제 2 기판(100)에 배치되는 복수개의 트랜지스터들(TR), 상기 제 2 기판(100)을 덮는 제 2 층간절연막(110), 상기 제 2 층간절연막(110) 내에 배치되는 제 2 배선들(112)을 포함할 수 있다. 상기 제 2 층간절연막(110)은 실리콘산화막, 실리콘질화막, 실리콘산화질화막 및 다공성 절연막 중 적어도 하나의 단일막 또는 다중막 구조를 가질 수 있다. 상기 제 1 서브칩(CH1)과 상기 제 2 서브 칩(CH2)은 본딩된다. 이로써 상기 제 1 층간절연막(IL)과 상기 제 2 층간절연막(110)은 접할 수 있다.
상기 제 1 서브 칩(CH1)은 패드 영역(PAD), 연결영역(CNR), 광학 블랙 영역(OB), 및 화소 어레이 영역(APS)을 포함하는 제 1 기판(1)을 포함한다. 화소 어레이 영역(APS)과 연결 영역(CNR)의 일부에서의 상기 제 1 서브 칩(CH1)은 도 3 및 도 4a를 참조하여 설명한 것과 동일한 구조를 가질 수 있다. 즉, 상기 화소 어레이 영역(APS)은 복수개의 단위 화소들(UP)을 포함할 수 있다. 상기 화소 어레이 영역(APS)에서 상기 제 1 기판(1)에 깊은 소자 분리부(DTI)가 배치되어 상기 단위 화소들(UP)을 분리할 수 있다. 상기 제 1 기판(1)에는 제 1 면(1a)에 인접하여 얕은 소자 분리부(STI)가 배치될 수 있다. 상기 깊은 소자 분리부(DTI)는 상기 얕은 소자 분리부(STI)를 관통할 수 있다. 상기 단위 화소들(UP) 각각에서 상기 제 1 기판(1) 내에 광전 변환부(PD)가 배치될 수 있다. 각 단위 화소(UP)에서 상기 제 1 기판(1)의 상기 제 1 면(1a) 상에는 전송 게이트(TG)이 배치될 수 있다. 상기 전송 게이트(TG)의 일측에서 상기 제 1 기판(1) 내에는 부유 확산 영역(FD)이 배치될 수 있다. 상기 제 1 면(1a)은 제 1 층간절연막들(IL)로 덮일 수 있다.
상기 깊은 소자분리부(DTI)는 도 3, 도 4a 및 도 4b를 참조하여 설명한 제 1 분리부(20)와 제 2 분리부(30)를 가질 수 있다. 상기 제 1 분리부(20)는 제 1 및 제 2 절연 패턴들(12, 14) 및 제 1 도전 패턴(16)을 포함할 수 있다. 상기 제 2 분리부(30)는 제 1 고정 전하막(24) 및 제 2 도전 패턴(26)을 포함할 수 있다. 상기 깊은 소자분리부(DTI)은 도 4a 및 도 4b의 구조에 한정되지 않고, 도 6 내지 도 17을 참조하여 설명한 구조들 중 하나를 가질 수 있다.
상기 광학 블랙 영역(OB)에서 상기 기판(1) 속으로 빛이 입사되지 않을 수 있다. 상기 깊은 소자 분리부(DTI)는 상기 광학 블랙 영역(OB)에도 연장되어 제 1 블랙 화소(UPO1)와 제 2 블랙 화소(UPO2)를 분리할 수 있다. 상기 제 1 블랙 화소(UPO1)에서 상기 제 1 기판(1) 내에는 광전변환부(PD)가 배치될 수 있다. 상기 제 2 블랙 화소(UPO2)에서 상기 제 1 기판(1) 내에는 광전변환부(PD)가 존재하지 않는다. 제 1 블랙 화소(UPO1)와 제 2 블랙 화소(UPO2)에 모두 전송 게이트(TG)와 부유 확산 영역(FD)이 배치될 수 있다. 상기 제 1 블랙 화소(UPO1)는 빛이 차단된 광전변환부(PD)로부터 발생될 수 있는 전하량을 감지하여 제 1 기준 전하량을 제공할 수 있다. 상기 제 1 기준 전하량은 상기 단위 화소들(IP)로부터 발생된 전하량을 계산할 때 상대적 기준 값이 될 수 있다. 상기 제 2 블랙 화소(UPO2)은 광전변환부(PD)이 없는 상태에서 발생될 수 있는 전하량을 감지하여 제 2 기준 전하량을 제공할 수 있다. 상기 제 2 기준 전하량은 공정 노이즈를 제거하는 정보로 사용될 수 있다.
제 1 고정 전하막(24), 제 2 고정전하막(42), 제 1 보호막(44) 및 제 2 보호막(56)은 상기 광학 블랙 영역(OB), 연결영역(CNR)과 패드 영역(PAD) 상의 제 2 면(1b) 상으로도 연장될 수 있다. 도 3, 도 4a 및 도 4b를 참조하여 설명한 가장자리 영역(EG)은 도 18의 연결영역(CNR)의 일부에 대응될 수 있다.
도 4b 및 도 18을 참조하면, 상기 연결 영역(CNR)에서 연결콘택(BCA)은 상기 제 1 보호막(44), 상기 제 2 고정전하막(44), 상기 제 2 도전 패턴(26), 상기 제 1 고정전하막(24) 및 상기 제 1 기판(1)의 일부를 관통하여 깊은 소자분리부(DTI)의 상기 제 1 도전 패턴(16) 및 상기 제 2 절연 패턴(14)과 접할 수 있다. 상기 연결 콘택(BCA)은 제 3 트렌치(46) 안에 위치할 수 있다. 상기 연결 콘택(BCA)은 상기 제 3 트렌치(46)의 내부 측벽과 바닥면을 콘포말하게 덮는 제 1 확산 방지 패턴(48b), 상기 제 1 확산 방지 패턴(48b) 상의 제 1 금속 패턴(52), 그리고 상기 제 3 트렌치(36)을 채우는 제 2 금속 패턴(54)을 포함할 수 있다.
제 1 확산 방지 패턴(48b)의 일부는 상기 광학 블랙 영역(OB) 상의 제 1 보호막(44) 상으로 연장되어 제 1 광학 블랙 패턴(48c)을 제공할 수 있다. 상기 제 1 금속 패턴(52)의 일부는 상기 광학 블랙 영역(OB) 상의 제 1 광학 블랙 패턴(48c) 상으로 연장되어 제 2 광학 블랙 패턴(52a)을 제공할 수 있다. 제 2 광학 블랙 패턴(52a)과 연결 콘택(BCA)은 제 2 보호막(56)으로 덮일 수 있다. 상기 광학 블랙 영역(OB)과 상기 연결 영역(CNR)에서 제 3 광학 블랙 패턴(CFB)이 상기 보호막(56) 상에 위치할 수 있다.
상기 연결 영역(CNR)에서 상기 연결 콘택(BCA) 옆에 제 1 비아(V1)가 배치될 수 있다. 상기 제 1 비아(V1)는 백 바이어스 스택(Back Bias Stack) 비아로도 명명될 수 있다. 제 1 비아(V1)는 상기 제 1 보호막(44), 상기 제 2 고정전하막(44), 상기 제 1 고정전하막(24), 상기 제 1 기판(1), 상기 제 1 층간절연막들(IL) 및 상기 제 2 층간절연막(110)의 일부를 관통하여 제 1 배선들(15) 중 일부 및 제 2 배선들(112) 중 일부와 동시에 접할 수 있다.
상기 제 1 비아(V1)는 제 1 비아홀(H1) 안에 배치될 수 있다. 상기 제 1 비아(V1)는 제 2 확산 방지 패턴(48d)과 상기 제 2 확산 방지 패턴(48d) 상의 제 1 비아 패턴(52b)을 포함할 수 있다. 상기 제 2 확산 방지 패턴(48d)은 상기 제 1 확산 방지 패턴(48b)와 서로 연결될 수 있다. 제 1 비아 패턴(52b)은 상기 제 1 금속 패턴(52)과 서로 연결될 수 있다. 상기 연결 콘택(BCA)은 제 1 비아(V1)를 통해 제 1 배선들(15) 중 일부 및 제 2 배선들(112) 중 일부와 연결될 수 있다.
상기 제 2 확산 방지 패턴(48d)과 제 1 비아 패턴(52b)은 각각 상기 제 1 비아홀(H1)의 내측벽을 콘포말하게 덮을 수 있다. 상기 제 2 확산 방지 패턴(48d)과 제 1 비아 패턴(52b)은 상기 제 1 비아홀(H1)을 완벽히 채우지 못한다. 제 1 저굴절 잔여막(50b)이 상기 제 1 비아홀(H1)을 채울 수 있다. 제 1 저굴절 잔여막(50b) 상에는 칼라필터 잔여막(CFR)이 배치될 수 있다.
상기 패드 영역(PAD)에서 서로 연결되는 외부 연결 패드(62)와 제 2 비아(V2)가 배치될 수 있다. 상기 외부 연결 패드(62)는 상기 제 1 보호막(44), 상기 제 2 고정전하막(44), 상기 제 1 고정전하막(24) 및 상기 제 1 기판(1)의 일부를 관통할 수 있다. 외부 연결 패드(62)는 제 4 트렌치(60) 안에 배치될 수 있다. 상기 외부 연결 패드(62)는 제 4 트렌치(60)의 내벽과 바닥면을 콘포말하게 차례로 덮는 상기 제 3 확산 방지 패턴(48e)과 제 1 패드 패턴(52c), 그리고 상기 제 4 트렌치(60)를 채우는 제 2 패드 패턴(54a)을 포함할 수 있다.
상기 제 2 비아(V2)는 상기 제 1 보호막(44), 상기 제 2 고정전하막(44), 상기 제 1 고정전하막(24), 상기 제 1 기판(1), 상기 제 1 층간절연막들(IL)과 제 2 층간절연막(110)의 일부를 관통하여 제 2 배선들(112) 중 일부와 접할 수 있다. 상기 외부 연결 패드(62)은 상기 제 2 비아(V2)를 통해 제 2 배선들(112) 중 일부와 연결될 수 있다. 상기 제 2 비아(V2)는 제 2 비아홀(H2) 안에 배치될 수 있다. 상기 제 2 비아(V2)는 제 2 비아홀(H2)의 내측벽과 바닥면을 콘포말하게 차례로 덮는 제 4 확산 방지 패턴(48f)과 제 2 비아 패턴(52d)을 포함할 수 있다. 제 4 확산 방지 패턴(48f)과 제 2 비아 패턴(52d)은 상기 제 2 비아홀(H2)을 완벽히 채우지 못한다. 제 2 저굴절 잔여막(50c)이 상기 제 2 비아홀(H2)을 채울 수 있다. 상기 제 2 저굴절 잔여막(50c) 상에는 칼라필터 잔여막(CFR)이 배치될 수 있다.
차광 패턴(48a), 제 1 확산 방지 패턴(48b), 제 1 광학 블랙 패턴(48c), 제 2 내지 제 4 확산 방지 패턴들(48d~48f)는 서로 동일한 두께와 동일한 물질(예를 들면 티타늄)을 가질 수 있다. 제 1 금속 패턴(52), 제 2 광학 블랙 패턴(52a), 제 1 비아 패턴(52b), 제 1 패드 패턴(52c) 및 제 2 비아 패턴(52d)는 서로 동일한 두께와 동일한 물질(예를 들면 텅스텐)을 가질 수 있다. 제 2 금속 패턴(54)와 상기 제 2 패드 패턴(54a)은 서로 동일한 물질(예를 들면 알루미늄)을 가질 수 있다.
저굴절 패턴(50a), 제 1 저굴절 잔여막(50b), 및 제 2 저굴절 잔여막(50c)은 서로 동일한 물질을 가질 수 있다. 칼라필터 잔여막(CFR)은 상기 칼라 필터들(CF1, CF2) 중에 하나와 동일한 칼라 및 물질을 포함할 수 있다.
제 2 보호막(56)은 패드 영역(PAD)으로도 연장되되 상기 제 2 패드 패턴(54a)을 노출시키는 개구부를 가질 수 있다. 마이크로 렌즈 어레이층(ML)은 상기 광학 블랙 영역(OB), 상기 연결 영역(CNR) 및 상기 패드 영역(PAD)으로 연장될 수 있다. 마이크로 렌즈 어레이층(ML)은 상기 패드 영역(PAD)에서 상기 제 2 패드 패턴(54a)을 노출시키는 개구부(35)를 가질 수 있다.
도 19a는 본 발명의 실시예들에 따른 반도체 장치의 평면도이다. 도 19b는 도 19a를 A-A'선으로 자른 단면도이다. 도 19a에서 광학 블랙 영역과 패드 영역, 그리고 연결 영역의 일부는 생략되었다. 도 19a를 C-C'선으로 자른 단면은 도 19b의 관통 콘택 구조체(CX) 대신에 도 7a의 깊은 소자분리부(DTI)를 포함할 수 있다. 도 19a를 C-C'선으로 자른 단면은 도 7a과 동일/유사할 수 있다.
도 7a, 도 19a 및 도 19b를 참조하면, 본 예에 따른 이미지 센서(511)은 유기 씨모스 이미지 센서(Organic CMOS Image sensor)의 일 예일 수 있다. 도 19a의 평면도에서 각각의 단위 화소(UP)의 일 측에서 깊은 소자분리부(DTI)를 관통하는 관통 콘택 구조체(CX)가 배치된다. 상기 관통 콘택 구조체(CX)는 제 1 면(1a)으로부터 제 2 면(1b)으로 향하는 제 1 콘택부(2X)와 상기 제 2 면(1b)으로부터 상기 제 1 면(1a)으로 향하는 제 2 콘택부(3X)를 포함할 수 있다. 상기 제 1 콘택부(2X)는 제 1 콘택 절연 패턴(12X), 제 2 콘택 절연 패턴(14X) 및 제 1 콘택 패턴(16X)를 포함할 수 있다. 상기 제 2 콘택부(3X)는 제 3 콘택 절연 패턴(24X) 및 제 2 콘택 패턴(26X)을 포함할 수 있다. 상기 제 1 내지 제 3 콘택 절연 패턴들(12X, 14X, 24X)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, 하프늄산화막, 알루미늄산화막 중 적어도 하나의 단일막 또는 다중막을 포함할 수 있다. 상기 제 1 콘택 패턴(14X)와 상기 제 2 콘택 패턴(26X)은 도전막을 포함할 수 있다. 상기 제 1 콘택 패턴(14X)와 상기 제 2 콘택 패턴(26X)은 제 1 기판(1)과 절연될 수 있다. 상기 제 1 콘택 패턴(14X)와 상기 제 2 콘택 패턴(26X)은 서로 접할 수 있다. 상기 제 1 콘택 패턴(14X)와 상기 제 2 콘택 패턴(26X)은 깊은 소자분리부(DTI)의 제 1 도전 패턴(16) 및 제 2 도전 패턴(26)과 절연될 수 있다.
제 2 콘택 플러그(67)은 제 1 층간절연막들(IL) 중 제 1 면(1a)에 최인접한 것과 제 1 콘택 절연 패턴(12X)를 관통하여 제 1 콘택 패턴(16X)와 접할 수 있다. 상기 제 2 콘택 플러그(67)은 제 1 배선들(15) 중 하나와 연결될 수 있다. 상기 칼라 필터들(CF1, CF2)은 각각 청색 또는 적색을 가질 수 있다. 평탄화막(51)이 칼라필터들(CF1, CF2)을 덮을 수 있다. 상기 평탄화막(51)은 예를 들면 실리콘 산화물 및/또는 PETEOS를 포함할 수 있다. 상기 화소 어레이 영역(APS)과 상기 광학 블랙 영역(OB)에서 상기 평탄화막(51) 상에 서로 이격되는 화소 전극들(PE)이 배치될 수 있다. 상기 화소 전극들(PE)은 단위 화소들(UP, UPO1, UPO2)과 각각 중첩될 수 있다. 제 3 콘택 플러그(53)은 상기 평탄화막(51)을 관통하며 상기 화소 전극들(PE)을 상기 관통 콘택 구조체(CX)에 전기적으로 연결시킬 수 있다.
상기 화소 전극들(PE)은 유기 광전 변환막(OPD)으로 덮일 수 있다. 상기 유기 광전 변환막(OPD)은 p형 유기 반도체 물질 및 n형 유기 반도체 물질을 포함할 수 있으며, 상기 p형 유기 반도체 물질과 n형 유기 반도체 물질은 pn접합을 형성할 수 있다. 또는 상기 유기 광전 변환막(OPD)은 양자점(quantum dot) 또는 칼코게나이드(chalcogenide)를 포함할 수 있다. 상기 유기 광전 변환막(OPD)은 특정 색의 (예를 들면 녹색의) 빛에 대하여 광전 변환을 수행할 수 있다. 상기 유기 광전 변환막(OPD) 상에는 공통 전극(CE)이 배치될 수 있다. 상기 화소 전극들(PE)과 상기 공통 전극(CE)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ZnO(Zinc Oxide), 및/또는 유기 투명 도전 물질을 포함할 수 있다.
상기 공통 전극(CE) 상에는 마이크로 렌즈층(ML)이 배치될 수 있다. 상기 광학 블랙 영역(OB)에서 상기 마이크로 렌즈층(ML) 내에 광학 블랙 패턴(OBP)이 배치될 수 있다. 광학 블랙 패턴(OBP)은 예를 들면 불투명한 금속(예를 들면 알루미늄)을 포함할 수 있다. 그 외의 구성은 도 7a과 도 18을 참조하여 설명한 바와 동일/유사할 수 있다. 본 예에 따른 이미지 센서(511)는 유기 광전 변환막(OPD)를 포함함으로써, 하나의 단위 화소(UP)에서 두 가지 색의 빛을 동시에 감지할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
Claims (10)
- 제 1 면과 이에 반대되는 제 2 면을 가지는 기판, 상기 기판은 복수개의 단위 화소들을 포함하고;
상기 기판 내에 배치되며 상기 단위 화소들을 분리하는 깊은 소자 분리부;
상기 단위 화소들에서 각각 상기 제 1 면 상에 배치되는 전송 게이트; 및
상기 제 2 면 상에 차례로 적층되는 칼라 필터들과 마이크로 렌즈 어레이 층을 포함하되,
상기 깊은 소자 분리부는:
상기 제 1 면으로부터 상기 제 2 면으로 연장되는 제 1 도전 패턴;
상기 제 1 도전 패턴과 상기 기판 사이에 개재되는 제 1 절연 패턴;
상기 제 2 면으로부터 상기 제 1 도전 패턴으로 연장되는 제 2 도전 패턴; 및
상기 제 2 도전 패턴과 상기 기판 사이에 개재되는 제 1 고정 전하막을 포함하는 이미지 센서. - 제 1 항에 있어서,
상기 제 1 도전 패턴과 상기 제 2 도전 패턴은 서로 접하는 이미지 센서. - 제 1 항에 있어서,
상기 제 1 고정 전하막은 연장되어 상기 제 1 도전 패턴과 상기 제 2 도전 패턴 사이에 개재되는 이미지 센서. - 제 1 항에 있어서,
상기 제 1 고정 전하막은 연장되어 상기 제 2 면과 접하는 이미지 센서. - 제 1 항에 있어서,
상기 제 1 절연 패턴은 제 1 폭을 가지고,
상기 고정 전하막은 상기 제 1 폭보다 큰 제 2 폭을 가지고,
상기 제 2 도전 패턴은 상기 제 2 폭보다 작은 제 3 폭을 가지는 이미지 센서. - 제 5 항에 있어서,
상기 제 1 도전 패턴은 상기 제 3 폭 보다 큰 제 4 폭을 가지는 이미지 센서. - 제 1 항에 있어서,
상기 제 2 도전 패턴의 일부는 연장되어 상기 제 2 면을 덮되,
상기 제 2 면 상에서 상기 제 2 도전 패턴은 5~100Å의 두께를 가지는 이미지 센서. - 제 1 항에 있어서,
상기 제 2 도전 패턴은 속이 빈 컵 실린더 형태의 단면을 가지며,
상기 제 2 도전 패턴의 내부를 채우는 제 2 고정 전하막을 더 포함하는 이미지 센서. - 제 1 면과 이에 반대되는 제 2 면을 가지는 기판, 상기 기판은 화소 어레이 영역과 가장자리 영역을 포함하고,
상기 화소 어레이 영역에서 상기 기판 내에 배치되며 단위 화소들을 분리하며 상기 가장자리 영역으로 연장되는 깊은 소자 분리부;
상기 가장자리 영역에서 상기 깊은 소자분리부의 일부를 관통하는 연결 콘택;
상기 단위 화소들에서 각각 상기 제 1 면 상에 배치되는 전송 게이트; 및
상기 제 2 면 상에 차례로 적층되는 칼라 필터들과 마이크로 렌즈 어레이 층을 포함하되,
상기 깊은 소자 분리부는:
상기 제 1 면으로부터 상기 제 2 면으로 연장되는 제 1 도전 패턴;
상기 제 1 도전 패턴과 상기 기판 사이에 개재되는 제 1 절연 패턴;
상기 제 2 면으로부터 상기 제 1 도전 패턴으로 연장되는 제 2 도전 패턴; 및
상기 제 2 도전 패턴과 상기 기판 사이에 개재되는 제 1 고정 전하막을 포함하고,
상기 연결 콘택은 상기 제 1 도전 패턴 및 상기 제 2 도전 패턴과 동시에 접하는 이미지 센서. - 제 1 면과 이에 반대되는 제 2 면을 가지는 기판, 상기 기판은 복수개의 단위 화소들을 포함하고;
상기 기판 내에 배치되며 상기 단위 화소들을 분리하는 깊은 소자 분리부;
상기 단위 화소들에서 각각 상기 제 1 면 상에 배치되는 전송 게이트; 및
상기 제 2 면 상에 차례로 적층되는 칼라 필터들과 마이크로 렌즈 어레이 층을 포함하되,
상기 깊은 소자 분리부는:
상기 제 1 면으로부터 상기 제 2 면으로 연장되는 제 1 도전 패턴;
상기 제 1 도전 패턴과 상기 기판 사이에 개재되는 제 1 절연 패턴;
상기 제 2 면으로부터 상기 제 1 도전 패턴으로 연장되는 제 2 도전 패턴; 및
상기 제 2 도전 패턴과 상기 기판 사이에 개재되는 제 1 고정 전하막을 포함하며,
상기 제 2 도전 패턴은 붕소가 도핑된 폴리실리콘 또는 실리콘 게르마늄을 포함하는 이미지 센서.
Priority Applications (2)
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Applications Claiming Priority (1)
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ID=81751992
Family Applications (1)
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2021
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