JP2024066996A - イメージセンサー及びその製造方法 - Google Patents

Abstract

【課題】鮮明な画質を具現することができるイメージセンサーを提供する。【解決手段】イメージセンサー及びその製造方法を提供する。このイメージセンサーは、第１面と、これに反対になる第２面とを有する基板、及び、前記基板内に配置され、画素を互いに分離させる画素分離部を含む。前記画素は、時計回りに沿って配置される第１画素乃至第４画素を含み、前記画素分離部は、前記第１画素と前記第２画素との間に介在される第１部分、および、前記第１画素と前記第３画素との間に介在される第２部分を含む。前記第１部分および前記第２部分は、それぞれに、前記基板の側面を覆う第１絶縁パターン、及び、前記第１絶縁パターンの側面を覆う第１シリコンパターンを含み、前記第２部分は、前記第１シリコンパターンの側壁に隣接する第２シリコンパターンをさらに含み、前記第２シリコンパターンは、平面視において斜方形状を有する。【選択図】 図３Ａ

Description

本発明は、イメージセンサー及びその製造方法に関する。

イメージセンサーは、光学映像（Ｏｐｔｉｃａｌ ｉｍａｇｅ）を電気信号に変換する半導体素子である。前記イメージセンサーは、ＣＣＤ（Ｃｈａｒｇｅ ｃｏｕｐｌｅｄ ｄｅｖｉｃｅ）形及びＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）形に分類され得る。前記ＣＭＯＳ形イメージセンサーは、ＣＩＳ（ＣＭＯＳ ｉｍａｇｅ ｓｅｎｓｏｒ）と略称される。前記ＣＩＳは、２次元的に配列された複数の画素を具備する。前記画素の各々は、フォトダイオードＰＤ（ｐｈｏｔｏｄｉｏｄｅ）を含む。前記フォトダイオードは、入射される光を電気信号に変換する役割をする。

米国特許第１１，２３３，０８０ Ｂ２号公報

本発明が解決しようとする課題は、鮮明な画質を具現することができるイメージセンサーを提供することにある。

本発明が解決しようとする他の課題は、前記イメージセンサーの製造方法を提供することにある。

本発明が解決しようとする課題は、以上で言及した課題に制限されるものではなく、言及されないその他の課題は、下の記載から当業者に明確に理解されるべきである。

前記課題を達成するための本発明の実施形態によるイメージセンサーは、第１面とこれに反対になる第２面を有する基板、及び、前記基板内に配置され、画素を互いに分離させる画素分離部を含む。、前記画素は、時計回りに沿って配置される第１乃至第４画素を含み、前記画素分離部は、前記第１画素と前記第２画素との間に介在される第１部分、そして、前記第１画素と前記第３画素との間に介在される第２部分を含む。前記第１部分と前記第２部分は、各々前記基板の側面を覆う第１絶縁パターン、及び、前記第１絶縁パターンの側面を覆う第１シリコンパターンを含み、前記第２部分は、前記第１シリコンパターンの側壁に隣接する第２シリコンパターンをさらに含み、前記第２シリコンパターンは、平面視において斜方形状を有する。

本発明の一実施形態によるイメージセンサーは、第１面とこれに反対になる第２面を有する基板、前記基板には深いトレンチが形成され、及び前記基板内に配置され、画素を互いに分離させ、前記深いトレンチ内に配置される画素分離部を含み、前記画素は時計回りに沿って配置される第１乃至第４画素を含み、前記深いトレンチは前記第１画素と前記第２画素との間に位置する第１深いトレンチ、そして前記第１画素と前記第３画素との間に介在される第２深いトレンチを含み、前記画素分離部は、前記第１深いトレンチ内に配置される第１部分、そして前記第２深いトレンチ内に配置される第２部分を含み、前記第１部分と前記第２部分は各々前記基板の側面を覆う第１絶縁パターン、及び前記第１絶縁パターンの側面を覆う第１シリコンパターンを含み、前記第１部分は前記第１シリコンパターンの側壁と接する第１埋め込み絶縁パターンをさらに含み、前記第２部分は前記第１シリコンパターンの側壁と接し、前記第２深いトレンチを満たす第２シリコンパターンをさらに含む。

本発明の他の実施形態によるイメージセンサーは、第１面とこれに反対になる第２面を有する基板、及び前記基板内に配置され、画素を互いに分離させる画素分離部を含み、前記画素は時計回りに沿って配置される第１乃至第４画素を含み、前記画素分離部は、前記第１画素と前記第２画素との間に介在される第１部分、そして前記第１画素と前記第３画素との間に介在される第２部分を含み、前記第１部分と前記第２部分は各々前記基板の側面を覆う第１絶縁パターン、及び前記第１絶縁パターンの側面を覆う第１シリコンパターンを含み、前記第２部分は前記第１シリコンパターンの側壁に隣接する第２シリコンパターン、そして前記第２シリコンパターン内部に配置されるボイドをさらに含む。

前記他の課題を達成するための本発明によるイメージセンサーの製造方法は基板に深いトレンチを形成して画素を分離する段階、前記画素は時計回りに沿って配置される第１乃至第４画素を含み、前記深いトレンチは第１及び第２画素との間に配置され、第１幅の第１深いトレンチ、そして前記第１及び第３画素との間に配置される第２幅の第２深いトレンチを含み、前記第２幅は前記第１幅より広くて前記第１及び第２深いトレンチ内壁に第１分離絶縁膜と第１シリコンパターンを形成する段階、前記第１深いトレンチ内に第１埋め込み絶縁パターンを形成する段階、前記第２深いトレンチ内に第２シリコンパターンを形成する段階、及び前記第１及び第２深いトレンチ内に第２埋め込み絶縁パターンを形成する段階を含む。

本発明のイメージセンサーでは、画素分離部内で第１シリコンパターンがライナー形状に存在する。また、第２シリコンパターンは、第１シリコンパターンの一部と接し、第１シリコンパターンを連結することができる。したがって、画素分離部でシリコンが占める部分を相対的に小さくすることができる。したがって、シリコンによる光の吸収及び光損失が減少することができ、光感度が改善されて、鮮明な画質のイメージセンサーを具現することができる。

本発明の実施形態による、イメージセンサーを説明するためのブロック図である。 本発明の実施形態による、イメージセンサーのアクティブピクセルセンサーアレイの回路図である。 本発明の実施形態による、イメージセンサーの平面図である。 本発明の実施形態による、イメージセンサーの平面図である。 本発明の実施形態による、図３Ａ又は図３ＢをＡ－Ａ’線、Ｂ－Ｂ’線、及びＣ－Ｃ’線に沿って切断したイメージセンサーの断面図である。 本発明の実施形態による、図４のＰ４を拡大した図面である。 本発明の実施形態による、図４のＰ４を拡大した図面である。 本発明の実施形態による、図４のＰ４を拡大した図面である。 本発明の実施形態による、図４のＰ４を拡大した図面である。 図４のイメージセンサーを製造する過程を順次的に示す断面図である。 図４のイメージセンサーを製造する過程を順次的に示す断面図である。 図４のイメージセンサーを製造する過程を順次的に示す断面図である。 図４のイメージセンサーを製造する過程を順次的に示す断面図である。 図４のイメージセンサーを製造する過程を順次的に示す断面図である。 図４のイメージセンサーを製造する過程を順次的に示す断面図である。 図４のイメージセンサーを製造する過程を順次的に示す断面図である。 図４のイメージセンサーを製造する過程を順次的に示す断面図である。 図４のイメージセンサーを製造する過程を順次的に示す断面図である。 図４のイメージセンサーを製造する過程を順次的に示す断面図である。 本発明の実施形態による、イメージセンサーの断面図である。 本発明の実施形態による、イメージセンサーの平面図である。 本発明の実施形態による、図８をＡ－Ａ’線、Ｂ－Ｂ’線、及びＣ－Ｃ’線に沿って切断したイメージセンサーの断面図である。 図９のイメージセンサーを製造する過程を示す図面である。 本発明の実施形態による、イメージセンサーの平面図である。 本発明の実施形態による、図１１をＡ－Ａ’線、Ｂ－Ｂ’線、及びＣ－Ｃ’線に沿って切断したイメージセンサーの断面図である。 本発明の実施形態による、図１１をＡ－Ａ’線、Ｂ－Ｂ’線、及びＣ－Ｃ’線に沿って切断したイメージセンサーの断面図である。 本発明の実施形態による、図１１をＡ－Ａ’線、Ｂ－Ｂ’線、及びＣ－Ｃ’線に沿って切断したイメージセンサーの断面図である。 図１３のイメージセンサーを製造する過程を示す断面図である。 本発明の実施形態による、イメージセンサーの平面図である。 本発明の実施形態による、イメージセンサーの断面図である。 本発明の実施形態による、イメージセンサーの断面図である。

以下、本発明をより具体的に説明するために本発明に係る実施形態を、添付図面を参照しながら、より詳細に説明する。

図１は、本発明の実施形態による、イメージセンサーを説明するためのブロック図である。

図１を参照すれば、イメージセンサーは、アクティブピクセルセンサーアレイ（Ａｃｔｉｖｅ Ｐｉｘｅｌ Ｓｅｎｓｏｒ ａｒｒａｙ）１００１、行デコーダー（ｒｏｗ ｄｅｃｏｄｅｒ）１００２、行ドライバー（ｒｏｗ ｄｒｉｖｅｒ）１００３、列デコーダー（ｃｏｌｕｍｎ ｄｅｃｏｄｅｒ）１００４、タイミング発生器（ｔｉｍｉｎｇ ｇｅｎｅｒａｔｏｒ）１００５、相関二重サンプラー（ＣＤＳ：Ｃｏｒｒｅｌａｔｅｄ Ｄｏｕｂｌｅ Ｓａｍｐｌｅｒ）１００６、アナログデジタルコンバータ（ＡＤＣ：Ａｎａｌｏｇ ｔｏ Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ）１００７、及び、入出力バッファ（Ｉ／Ｏ ｂｕｆｆｅｒ）１００８を含むことができる。

アクティブピクセルセンサーアレイ１００１は、２次元的に配列された複数の単位ピクセルを含み、光信号を電気的信号に変換することができる。アクティブピクセルセンサーアレイ１００１は、行ドライバー１００３からピクセル選択信号、リセット信号、及び電荷伝送信号のような複数の駆動信号によって駆動され得る。また、変換された電気的信号は、相関二重サンプラー１００６に提供され得る。

行ドライバー１００３は、行デコーダー１００２でデコーディングされた結果に応じて、多数の単位ピクセルを駆動するための多数の駆動信号をアクティブピクセルセンサーアレイ１００１に提供することができる。単位ピクセルが行列形状に配列された場合には、各行別に駆動信号が提供され得る。

タイミング発生器１００５は、行デコーダー１００２及び列デコーダー１００４にタイミング（ｔｉｍｉｎｇ）信号及び制御信号を提供することができる。

相関二重サンプラー（ＣＤＳ）１００６は、アクティブピクセルセンサーアレイ１００１で生成された電気信号を受信して、維持（ｈｏｌｄ）及びサンプリングすることができる。相関二重サンプラー１００６は、特定の雑音レベル（ｎｏｉｓｅ ｌｅｖｅｌ）と電気的信号による信号レベルを二重にサンプリングして、雑音レベルと信号レベルの差分に該当する差分レベルを出力することができる。

アナログデジタルコンバータ（ＡＤＣ）１００７は、相関二重サンプラー１００６から出力された差分レベルに該当するアナログ信号をデジタル信号に変換して出力することができる。

入出力バッファ１００８は、デジタル信号をラッチ（ｌａｔｃｈ）し、ラッチされた信号は、列デコーダー１００４でのデコーディング結果に応じて順次的に、映像信号処理部（未図示）にデジタル信号を出力することができる。

図２は、本発明の実施形態による、イメージセンサーのアクティブピクセルセンサーアレイの回路図である。

図１及び図２を参照すれば、アクティブピクセルセンサーアレイ１００１は、複数の単位画素ＰＸを含み、単位画素ＰＸは、マトリックス形状に配列され得る。各々の単位画素ＰＸは、伝送トランジスタＴＸを含むことができる。各々の単位画素ＰＸは、ロジックトランジスタＲＸ、ＳＸ、ＤＸをさらに含むことができる。ロジックトランジスタは、リセットトランジスタＲＸ、選択トランジスタＳＸ、又はソースフォロワートランジスタＤＸであり得る。伝送トランジスタＴＸは、伝送ゲートＴＧを含むことができる。各々の単位画素ＰＸは、光電変換部ＰＤ及び浮遊拡散領域ＦＤをさらに含むことができる。ロジックトランジスタＲＸ、ＳＸ、ＤＸは、複数の単位画素ＰＸ同士互いに共有され得る。

光電変換部ＰＤは、外部から入射された光の量に比例して光電荷を生成及び蓄積することができる。光電変換部ＰＤは、フォトダイオード、フォトトランジスタ、フォトゲート、ピンドフォトダイオード、及び、これらの組合を含むことができる。伝送トランジスタＴＸは、光電変換部ＰＤで生成された電荷を浮遊拡散領域ＦＤに伝送することができる。浮遊拡散領域ＦＤは、光電変換部ＰＤで生成された電荷が伝送されて、累積的に格納することができる。浮遊拡散領域ＦＤに蓄積された光電荷の量に応じて、ソースフォロワートランジスタＤＸが制御され得る。

リセットトランジスタＲＸは、浮遊拡散領域ＦＤに蓄積された電荷を周期的にリセットさせることができる。リセットトランジスタＲＸのドレーン電極は、浮遊拡散領域ＦＤと連結され、ソース電極は、電源電圧ＶＤＤに連結され得る。リセットトランジスタＲＸがターンオン（ｔｕｒｎ－ｏｎ）されれば、リセットトランジスタＲＸのソース電極と連結された電源電圧ＶＤＤが浮遊拡散領域ＦＤに印加され得る。したがって、リセットトランジスタＲＸがターンオンされれば、浮遊拡散領域ＦＤに蓄積された電荷が排出されて、浮遊拡散領域ＦＤがリセットされ得る。

ソースフォロワーゲートＳＦを含むソースフォロワートランジスタＤＸは、ソースフォロワーバッファ増幅器（ｓｏｕｒｃｅ ｆｏｌｌｏｗｅｒ ｂｕｆｆｅｒ ａｍｐｌｉｆｉｅｒ）役割をすることができる。ソースフォロワートランジスタＤＸは、浮遊拡散領域ＦＤでの電位変化を増幅し、これを出力ラインＶｏｕｔに出力することができる。

選択ゲートＳＥＬを含む選択トランジスタＳＸは、行単位に読み出す単位画素ＰＸを選択することができる。選択トランジスタＳＸがターンオンされる時、電源電圧ＶＤＤがソースフォロワートランジスタＤＸのドレーン電極に印加され得る。

図３Ａ及び図３Ｂは、本発明の実施形態による、イメージセンサーの平面図である。図４は、本発明の実施形態による、図３Ａ又は図３ＢをＡ－Ａ’線、Ｂ－Ｂ’線、及びＣ－Ｃ’線に沿って切断したイメージセンサーの断面図である。図５Ａ乃至図５Ｄは、本発明の実施形態による、図４のＰ４を拡大した図面である。

図３Ａ及び図４を参照すれば、本発明の実施形態によるイメージセンサー５００は、第１基板１を含む。前記第１基板１は、例えば、シリコン単結晶ウエハ、シリコンエピタキシャル層、又はＳＯＩ（ｓｉｌｉｃｏｎ ｏｎ ｉｎｓｕｌａｔｏｒ）基板であり得る。前記第１基板１は、例えば、第１導電形の不純物でドーピングされ得る。例えば、前記第１導電形は、Ｐ形であり得る。前記第１基板１は、互いに反対になる前面１ａと背面１ｂとを含む。本明細書において、前面１ａは第１面１ａと、背面１ｂは第２面１ｂとも称され得る。前記第１基板１は、複数の単位画素ＰＸを含むことができる。

単位画素ＰＸは、時計回りに沿って、第１乃至第４画素ＰＸ（１）～ＰＸ（４）を含むことができる。第１及び第２画素ＰＸ（１）、ＰＸ（２）は、第１方向Ｘに沿って、並んで配列され得る。第４及び第１画素ＰＸ（４）、ＰＸ（１）は、前記第１方向Ｘと交差する第２方向Ｙに沿って、並んで配列され得る。第１及び第３画素ＰＸ（１）、ＰＸ（３）は、第１方向Ｘ及び第２方向Ｙと同時に交差する第３方向Ｚに沿って、並んで配列され得る。

前記第１基板１には、画素分離部ＤＴＩが配置されて、前記単位画素ＰＸを分離／限定することができる。画素分離部ＤＴＩは、平面視において網目形状を有することができる。

前記画素分離部ＤＴＩは、第１乃至第３分離部分Ｐ１～Ｐ３を含むことができる。前記第１分離部分Ｐ１は、第１及び第２画素ＰＸ（１）、ＰＸ（２）の間に介在され、第１及び第２画素ＰＸ（１）、ＰＸ（２）の縁に隣接することができる。前記第２分離部分Ｐ２は、第１及び第３画素ＰＸ（１）、ＰＸ（３）の間に介在される。前記第３分離部分Ｐ３は、第１及び第２画素ＰＸ（１）、ＰＸ（２）の中心の間に介在される。前記第１分離部分Ｐ１は、第１方向Ｘに第１幅Ｗ１を有することができる。前記第２分離部分Ｐ２は、第３方向Ｚに第２幅Ｗ２を有することができる。前記第３分離部分Ｐ３は、第１方向Ｘに第３幅Ｗ３を有することができる。前記第３幅Ｗ３は、前記第１幅Ｗ１より大きく、前記第２幅Ｗ２より小さくてよい。前記画素分離部ＤＴＩの側壁は、凹凸構造を有することができる。

前記画素分離部ＤＴＩは、前記第１基板１の前面１ａから背面１ｂに向かって形成された、深いトレンチ２２内に位置する。深いトレンチ２２は、第１乃至第３深いトレンチ２２（１）～２２（３）を含む。前記第１深いトレンチ２２（１）内には、第１分離部分Ｐ１が配置される。前記第２深いトレンチ２２（２）内には、第２分離部分Ｐ２が配置される。前記第３深いトレンチ２２（３）内には、第３分離部分Ｐ３が配置される。

図３Ａ、図４、及び図５を参照すれば、第１乃至第３分離部分Ｐ１～Ｐ３は、各々深いトレンチ２２の内側壁を覆う第１分離絶縁パターン１２と、その側壁を覆う第１シリコンパターン１３を含む。第１分離絶縁パターン１２と第１シリコンパターン１３は、各々平面視において単位画素ＰＸを囲むことができる。

前記第１及び第３分離部分Ｐ１、Ｐ３は、前記第１シリコンパターン１３の側壁を覆う第１埋め込み絶縁パターン１４と第２埋め込み絶縁パターン１６を、さらに含むことができる。前記第１及び第３分離部分Ｐ１、Ｐ３で第１埋め込み絶縁パターン１４は、第１シリコンパターン１３の下端を覆うことができる。第２埋め込み絶縁パターン１６は、第１埋め込み絶縁パターン１４下に位置することができる。第１埋め込み絶縁パターン１４と第２埋め込み絶縁パターン１６は、各々前記第１基板１と異なる屈折率を有する絶縁物質で形成され得る。第１埋め込み絶縁パターン１４と第２埋め込み絶縁パターン１６は、各々互いに独立的にシリコン酸化物、シリコン窒化物、シリコン酸化窒化物の中で少なくとも１つの単一又は多重膜構造を有することができる。

第１分離部分Ｐ１は、第１残りシリコンパターン１５ｒ１をさらに含むことができる。前記第１残りシリコンパターン１５ｒ１は、第１分離部分Ｐ１で前記第１埋め込み絶縁パターン１４の中心下部に配置され、第１埋め込み絶縁パターン１４と第２埋め込み絶縁パターン１６との間に介在され得る。

第３分離部分Ｐ３は、第２残りシリコンパターン１５ｒ２をさらに含むことができる。前記第２残りシリコンパターン１５ｒ２は、第３分離部分Ｐ３で前記第１埋め込み絶縁パターン１４の中心下部に配置され、第１埋め込み絶縁パターン１４と第２埋め込み絶縁パターン１６との間に介在され得る。前記第１残りシリコンパターン１５ｒ１は、前記第２残りシリコンパターン１５ｒ２より小さい幅と、小さい高さとを有することができる。第２残りシリコンパターン１５ｒ２は、平面視において図３Ｂのイメージセンサー５０１のように、楕円形状を有することができる。図３Ａと図３Ｂに図示されなかったが、前記第１残りシリコンパターン１５ｒ１は、前記第２シリコンパターン１５と前記第２残りシリコンパターン１５ｒ２を連結させることができる。又は、前記第１残りシリコンパターン１５ｒ１及び／又は第２残りシリコンパターン１５ｒ２は、前記第２シリコンパターン１５と離隔され得る。

前記第１残りシリコンパターン１５ｒ１と前記第２残りシリコンパターン１５ｒ２には、第１不純物（例えば、ホウ素）がドーピングされ得る。この時、第１不純物（例えば、ホウ素）の濃度は、前記第１シリコンパターン１３にドーピングされた第１不純物（例えば、ホウ素）の濃度と同一であるか、或いは、より小さくてよい。

前記第２分離部分Ｐ２は、前記第１シリコンパターン１３の側壁を覆う第２シリコンパターン１５、および、その側壁を覆う第２埋め込み絶縁パターン１６をさらに含むことができる。第２シリコンパターン１５は、第１シリコンパターン１３の下端を覆う。第２埋め込み絶縁パターン１６は、第２シリコンパターン１５の下端を覆う。第２シリコンパターン１５は、平面視において中空の斜方形状を有することができる。

図５Ａを参照すれば、前記第１シリコンパターン１３は、第１厚さＴ１を有することができる。前記第２シリコンパターン１５は、前記第１厚さＴ１より厚い第２厚さＴ２を有することができる。前記第１シリコンパターン１３と前記第２シリコンパターン１５には、第１不純物（例えば、ホウ素）がドーピングされ得る。前記第１シリコンパターン１３の第１不純物（例えば、ホウ素）濃度は、前記第２シリコンパターン１５の第１不純物（例えば、ホウ素）濃度と同一であるか、或いは、より大きくてよい。前記第２シリコンパターン１５内では、第１不純物（例えば、ホウ素）の濃度が、第２埋め込み絶縁パターン１６に近くなるほど、減少することができる。又は、前記第２シリコンパターン１５内では、第１不純物（例えば、ホウ素）の濃度は、位置に関わらず一定であることができ、前記第１シリコンパターン１３の第１不純物（例えば、ホウ素）濃度と同一であり得る。

前記第１シリコンパターン１３と前記第２シリコンパターン１５は、互いに接することができる。前記第２シリコンパターン１５は、各単位画素ＰＸを囲む第１シリコンパターン１３を互いに連結することができる。

前記第１シリコンパターン１３と前記第２シリコンパターン１５には、負のバイアス電圧が印加され得る。前記第１シリコンパターン１３と前記第２シリコンパターン１５は、共通バイアスライン役割をすることができる。したがって、前記画素分離部ＤＴＩと接する第１基板１の表面に存在することができる正孔をつかんで、暗電流特性を改善させることができる。

又は、図５Ｂを参照すれば、前記第１シリコンパターン１３と前記第２シリコンパターン１５との間には、自然酸化膜１１が配置され得る。前記自然酸化膜１１は、第３厚さＴ３を有することができる。前記第３厚さＴ３は、好ましくは１Å～５Åであり得る。前記第３厚さＴ３が５Å以下と薄いので、前記第１シリコンパターン１３と前記第２シリコンパターン１５は、互いに電気的に連結され得る。

又は、図５Ｃを参照すれば、第１シリコンパターン１３は、第１平均直径ＤＡ１の第１シリコングレインＧ１を含むことができる。第２シリコンパターン１５は、第２平均直径ＤＡ２の第２シリコングレインＧ２を含むことができる。第２平均直径ＤＡ２は、第１平均直径ＤＡ１より大きくてよい。第１シリコンパターン１３で、第１シリコングレインＧ１の密度は、第２シリコンパターン１５で第２シリコングレインＧ２の密度より大きくてよい。

又は、図５Ｄを参照すれば、第１分離絶縁パターン１２は、第１サブ分離絶縁パターン１２ａと第２サブ分離絶縁パターン１２ｂを含むことができる。第１サブ分離絶縁パターン１２ａと第２サブ分離絶縁パターン１２ｂは、互いに異なる誘電率を有する絶縁材料を含むことができる。例えば、前記第１サブ分離絶縁パターン１２ａは、シリコン酸化物を含むことができ、前記第２サブ分離絶縁パターン１２ｂは、シリコン酸化物の誘電率より高い誘電率を有する絶縁物質でシリコン窒化物を含むことができる。このような構造は、光の反射率を高めることができる。また、第１及び第２シリコンパターン１３、１５に負のバイアスが印加される時、第１基板１に電界がよく形成されて、正孔をよくつかんで、暗電流特性をより改善することができる。

前記単位画素ＰＸで、前記第１基板１内には、光電変換部ＰＤが各々配置され得る。前記光電変換部ＰＤは、前記第１導電形と反対になる第２導電形の不純物でドーピングされ得る。前記第２導電形は、例えば、Ｎ形であり得る。前記光電変換部ＰＤにドーピングされたＮ形の不純物は、周辺の第１基板１にドーピングされたＰ形の不純物とＰＮ接合を成して、フォトダイオードを提供することができる。

前記第１基板１内には、前記前面１ａに隣接する素子分離部ＳＴＩが配置され得る。前記素子分離部ＳＴＩは、シリコン酸化物、シリコン窒化物、及びシリコン酸化窒化物の中で少なくとも１つの単一膜又は多重膜構造を有することができる。前記素子分離部ＳＴＩは、画素分離部ＤＴＩによって貫通され得る。前記素子分離部ＳＴＩは、各単位画素ＰＸで前記前面１ａに隣接する活性領域ＡＣＴを限定することができる。前記活性領域ＡＣＴは、図２のトランジスタＴＸ、ＲＸ、ＤＸ、ＳＸのために提供され得る。

各単位画素ＰＸで、前記第１基板１の前記前面１ａ上には、伝送ゲートＴＧが配置され得る。前記伝送ゲートＴＧの一部は、前記第１基板１の内に延長され得る。前記伝送ゲートＴＧは、Ｖｅｒｔｉｃａｌタイプである。又は、前記伝送ゲートＴＧは、前記第１基板１の内に延長されなく、平坦な形状であるＰｌａｎａｒタイプであってもよい。前記伝送ゲートＴＧと前記第１基板１との間には、ゲート絶縁膜Ｇｏｘが介在され得る。前記伝送ゲートＴＧの一側で前記第１基板１内には、浮遊拡散領域ＦＤが配置され得る。前記浮遊拡散領域ＦＤには、例えば、前記第２導電形の不純物がドーピングされ得る。

前記イメージセンサー５００は、背面受光イメージセンサーであり得る。光は、前記第１基板１の背面１ｂを通じて前記第１基板１内に入射され得る。入射された光によって、前記ＰＮ接合で電子－正孔対が生成され得る。このように生成された電子は、前記光電変換部ＰＤに移動され得る。前記伝送ゲートＴＧに電圧を印加すれば、前記電子は、前記浮遊拡散領域ＦＤに移動され得る。

前記前面１ａは、第１層間絶縁膜ＩＬで覆われ得る。前記第１層間絶縁膜ＩＬは、シリコン酸化膜、シリコン窒化膜、シリコン酸化窒化膜、多孔性低誘電膜の中で選択される少なくとも１つの膜の多層膜で形成され得る。前記第１層間絶縁膜ＩＬ内には、第１配線１７が配置され得る。前記浮遊拡散領域ＦＤは、前記第１配線１７に連結され得る。

前記第１基板１の背面１ｂ上には、固定電荷膜２４が配置される。前記固定電荷膜２４は、前記第１基板１の背面１ｂと接することができる。前記固定電荷膜２４は、化学量論比より不足な量の酸素又はフッ素を含む、金属酸化膜又は金属フッ化膜の単一膜又は多重膜で成され得る。したがって、前記固定電荷膜は、負の固定電荷を有することができる。前記固定電荷膜２４は、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、アルミニウム（Ａｌ）、タンタル（Ｔａ）、チタニウム（Ｔｉ）、イットリウム、及びランタノイドを含むグループで選択される少なくとも１つの金属を含む金属酸化物（ｍｅｔａｌ ｏｘｉｄｅ）又は金属フッ化物（ｍｅｔａｌ ｆｌｕｏｒｉｄｅ）の単一膜又は多重膜で成され得る。具体的な例として、前記固定電荷膜２４は、ハフニウム酸化膜及び／又はアルミニウム酸化膜を含むことができる。前記固定電荷膜２４によって、暗電流とホワイトスポットを改善することができる。

固定電荷膜２４上には、第１保護膜４４が積層され得る。前記第１保護膜４４は、ＰＥＴＥＯＳ、ＳｉＯＣ、ＳｉＯ_２、ＳｉＮの中で少なくとも１つを含むことができる。前記第１保護膜４４は、反射防止膜及び／又は平坦化膜として機能することができる。

前記第１保護膜４４上には、遮光パターン４８ａが配置され得る。遮光パターン４８ａ上には、低屈折パターン５０ａが各々配置され得る。遮光パターン４８ａと低屈折パターン５０ａは、画素分離部ＤＴＩと重畳され、平面視においてグリッド形状を有することができる。遮光パターン４８ａは、例えば、チタニウムを含むことができる。低屈折パターン５０ａは、互いに同一な厚さを有し、互いに同一な有機物質を含むことができる。低屈折パターン５０ａは、カラーフィルターＣＦ１、ＣＦ２より小さい屈折率を有することができる。例えば、低屈折パターン５０ａは、約１．３以下の屈折率を有することができる。遮光パターン４８ａと低屈折パターン５０ａは、隣接する単位画素ＰＸの間のクロストークを防止することができる。

前記低屈折パターン５０ａの間には、カラーフィルターＣＦ１、ＣＦ２が配置され得る。カラーフィルターＣＦ１、ＣＦ２は、各々青色、緑色、赤色の中で１つの色を有することができる。他の例として、前記カラーフィルターＣＡＦ１、ＣＦ２は、シアン（ｃｙａｎ）、マゼンタ（ｍａｇｅｎｔａ）、又は黄色（ｙｅｌｌｏｗ）、等のような他のカラーを含んでもよい。

本例にしたがうイメージセンサー５００で、カラーフィルターＣＦ１、ＣＦ２は、ｂａｙｅｒパターン形状に配列され得る。他の例において、カラーフィルターＣＦ１、ＣＦ２は、２×２配列のＴｅｔｒａパターン、３×３配列のｎｏｎａパターン、又は４×４配列のｈｅｘａｄｅｃａパターン形状に配列され得る。

前記カラーフィルターＣＦ１、ＣＦ２上には、マイクロレンズＭＬが配置され得る。マイクロレンズＭＬの縁は、互いに接し、連結され得る。

本例にしたがうイメージセンサー５００では、画素分離部ＤＴＩ内で、第１シリコンパターン１３がライナー形状に存在する。また、第２シリコンパターン１５は、第１シリコンパターン１３の一部と接し、第１シリコンパターン１３を連結することができる。したがって、画素分離部ＤＴＩでは、シリコンが占める部分が相対的に小さくてよい。したがって、シリコンによる光の吸収及び光損失が減少することができ、光感度が改善されて、鮮明な画質のイメージセンサー５００を具現することができる。

図６Ａ乃至図６Ｊは、図４のイメージセンサーを製造する過程を順次的に示す断面図である。

図６Ａを参照すれば、第１基板１を準備する。前記第１基板１の前面１ａに第１マスクパターン９を形成する。前記第１マスクパターン９は、例えば、シリコン酸化物、シリコン窒化物、シリコン酸化窒化物の中で少なくとも１つの単一膜又は多重膜構造を含むことができる。前記第１マスクパターン９は、前面１ａで図３Ａの活性領域ＡＣＴの位置を限定することができる。前記第１マスクパターン９を蝕刻マスクとして利用して、前記第１基板１の前面１ａを蝕刻して浅いトレンチ５を形成する。

図６Ｂを参照すれば、前記第１基板１の前面１ａに第２マスクパターン７を形成する。第２マスクパターン７は、第１マスクパターン９を覆い、浅いトレンチ５の一部を満たすことができる。第２マスクパターン７は、画素分離部（図３ＡのＤＴＩ参照）の位置を限定することができる。第２マスクパターン７は、浅いトレンチ５の下部面の一部を露出させることができる。第２マスクパターン７は、シリコン酸化物、ＳｉＮ、ＳｉＣＮ、ＳｉＯＣＮの中で少なくとも１つの単一膜又は多重膜構造を有することができる。第２マスクパターン７を蝕刻マスクとして利用して、前記第１基板１を蝕刻して、深いトレンチ２２を形成する。深いトレンチ２２を形成する時、エッチャント間の干渉影響によって、深いトレンチ２２は平面視において、図３Ａの画素分離部ＤＴＩの形状を有するように形成され得る。即ち、深いトレンチ２２は、第１乃至第３深いトレンチ２２（１）～２２（３）を含むように形成される。第１深いトレンチ２２（１）は、第１及び第２画素ＰＸ（１）、ＰＸ（２）の間に位置し、第１及び第２画素ＰＸ（１）、ＰＸ（２）の縁に隣接することができる。第２深いトレンチ２２（２）は、第１及び第３画素ＰＸ（１）、ＰＸ（３）の間に位置する。第３深いトレンチ２２（３）は、第１及び第２画素ＰＸ（１）、ＰＸ（２）の中心の間に介在される。前記第１深いトレンチ２２（１）は、第１方向Ｘに第１幅Ｗ１を有し、浅いトレンチ５の底面から第１深さＤＴ１を有するように形成され得る。前記第２深いトレンチ２２（２）は、第３方向Ｚに第２幅Ｗ２を有し、浅いトレンチ５の底面から第２深さＤＴ２を有するように形成され得る。前記第３深いトレンチ２２（３）は、第１方向Ｘに第３幅Ｗ３を有し、浅いトレンチ５の底面から第３深さＤＴ３を有するように形成され得る。前記第３幅Ｗ３は、前記第１幅Ｗ１より大きく、前記第２幅Ｗ２より小さくてよい。前記第３深さＤＴ３は、前記第１深さＤＴ１より大きく、前記第２深さＤＴ２より小さくてよい。

図６Ｃを参照すれば、前記深いトレンチ２２が形成された前記第１基板１の前面１ａ上に、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）方式で第１分離絶縁膜１２ａをコンフォーマルに形成する。第１分離絶縁膜１２ａは、位置に関わらず、一定の厚さを有することができる。第１分離絶縁膜１２ａは、シリコン酸化物、シリコン窒化物、シリコン酸化窒化物、シリコン炭化窒化物の中で少なくとも１つの単一膜又は多重膜構造で形成され得る。第１分離絶縁膜１２ａ上に第１シリコン膜をコンフォーマルに形成し、エッチバックして、前記深いトレンチ２２内に第１シリコンパターン１３を形成する。第１シリコン膜を形成する時、第１不純物（例えば、ホウ素）をその場にドーピングすることができる。第１シリコンパターン１３の上端は、浅いトレンチ５の底面より低く形成され得る。第１シリコン膜は、非晶質ポリシリコン膜であり得る。

図６Ｄを参照すれば、前記第１基板１の前面１ａ上に第１埋め込み絶縁膜１４ａを積層する。第１埋め込み絶縁膜１４ａは、前記第１深いトレンチ２２（１）の大部分を満たし、第２深いトレンチ２２（２）を部分的に満たし、第３深いトレンチ２２（３）の内側壁と底面をコンフォーマルに覆うことができる厚さを有するように形成され得る。第１埋め込み絶縁膜１４ａは、シリコン酸化物、シリコン窒化物、シリコン酸化窒化物、シリコン炭化窒化物の中で少なくとも１つの単一膜又は多重膜構造で形成され得る。

図６Ｅを参照すれば、第１埋め込み絶縁膜１４ａに対して異方性蝕刻工程を進行して、第１埋め込み絶縁パターン１４を形成し、第１分離絶縁膜１２ａの上部面と上部側壁を露出させる。第１埋め込み絶縁パターン１４は、第１深いトレンチ２２（１）と第３深いトレンチ２２（３）内には存在するが、第２深いトレンチ２２（２）内には存在しない。第２深いトレンチ２２（２）内では、第１シリコンパターン１３の内部表面が全て露出され得る。第１深いトレンチ２２（１）内で第１埋め込み絶縁パターン１４の上部には、第１溝Ｈ１が形成され得る。第３深いトレンチ２２（３）内で第１埋め込み絶縁パターン１４の上部には、第３溝Ｈ３が形成され得る。第２深いトレンチ２２（２）内には、第１シリコンパターン１３によって、第２溝Ｈ２が形成され得る。

図６Ｆを参照すれば、前記第１基板１の前面１ａ上に第２シリコン膜を蒸着し、エッチバックする。第２シリコン膜は、非晶質ポリシリコン膜であり得る。したがって、第２溝Ｈ２内で、第１シリコンパターン１３をコンフォーマルに覆う第２シリコンパターン１５を形成する。この時、第１溝Ｈ１内に第１残りシリコンパターン１５ｒ１と、第３溝Ｈ３内に第２残りシリコンパターン１５ｒ２を形成する。第１溝Ｈ１と第３溝Ｈ３で、第１埋め込み絶縁パターン１４の上部面が露出され得る。

図６Ｇを参照すれば、前記第１基板１の前面１ａ上に第２埋め込み絶縁膜１６ａを形成して、前記深いトレンチ２２の上部を満たす。第２埋め込み絶縁膜１６ａは、シリコン酸化物、シリコン窒化物、シリコン酸化窒化物、シリコン炭化窒化物の中で少なくとも１つの単一膜又は多重膜構造で形成され得る。

第１及び第２シリコンパターン１３、１５の結晶化のために、アニーリング工程が追加的に進行され得る。この時、第１シリコンパターン１３の内部にドーピングされた第１不純物（例えば、ホウ素）が、前記第２シリコンパターン１５内に拡散し得る。

図６Ｈを参照すれば、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）工程を進行して、第１マスクパターン９上の第２マスクパターン７、第１分離絶縁膜１２ａ、及び第２埋め込み絶縁膜１６ａを除去し、深いトレンチ２２内に画素分離部ＤＴＩを形成する。前記ＣＭＰ工程で、第１マスクパターン９は、研磨阻止膜として機能することができる。前記第２マスクパターン７の一部は残り、素子分離部ＳＴＩになることができる。

図６Ｉを参照すれば、前記第１マスクパターン９を除去し、第１基板１の前面１ａを露出させる。したがって、画素分離部ＤＴＩと素子分離部ＳＴＩの上端は、第１基板１の前面１ａより上に突出され得る。第１基板１にイオン注入工程等を進行して、光電変換部ＰＤを形成する。第１基板１の前面１ａ上に、伝送ゲートＴＧ、ゲート絶縁膜Ｇｏｘ、及び浮遊拡散領域ＦＤを形成する。第１基板１の前面１ａ上に、第１層間絶縁膜ＩＬと第１配線１７を形成する。

図６Ｊを参照すれば、第１基板１の背面１ｂに対してバックグラインディング工程を進行して、第１基板１の一部を除去し、画素分離部ＤＴＩの一部を除去する。したがって、画素分離部ＤＴＩの第１及び第２シリコンパターン１３、１５及び第１及び第２埋め込み絶縁パターン１４、１６が露出され得る。

図４を参照して、通常の工程を通じて、第１基板１の背面１ｂ上、に固定電荷膜２４、第１保護膜４４、遮光パターン４８ａ、低屈折パターン５０ａ、カラーフィルターＣＦ１、ＣＦ２、及びマイクロレンズＭＬを形成する。

図７は、本発明の実施形態によるイメージセンサーの断面図である。

図７を参照すれば、本例にしたがうイメージセンサー５０２は、図４の第１及び第２残りシリコンパターン１５ｒ１、１５ｒ２を含まなく、排除することができる。第１及び第３深いトレンチ２２（１）、２２（３）内で、第１埋め込み絶縁パターン１４の下部面は、第１及び第３溝Ｈ１、Ｈ３なしで平坦にすることができる。その外の構造は、図４を参照して説明したことと同一／類似であり得る。

図８は、本発明の実施形態によるイメージセンサーの平面図である。図９は、本発明の実施形態によって図８をＡ－Ａ’線、Ｂ－Ｂ’線、及びＣ－Ｃ’線に沿って切断した、イメージセンサーの断面図である。

図８及び図９を参照すれば、本例にしたがうイメージセンサー５０３では、第１及び第３深いトレンチ２２（１）、２２（３）内で、第１及び第２残りシリコンパターン１５ｒ１、１５ｒ２が、第１シリコンパターン１３の下端と接し、第１シリコンパターン１３と第２埋め込み絶縁パターン１６との間に介在され得る。第１及び第２残りシリコンパターン１５ｒ１、１５ｒ２及び第２シリコンパターン１５は、互いに連結され得る。第２シリコンパターン１５は、第２深いトレンチ２２（２）の中間部と上部を満たすことができる。その外の構造は、図３Ａ及び図４を参照して説明したことと同一／類似であり得る。

図１０は、図９のイメージセンサーを製造する過程を示す図面である。

図１０を参照すれば、図６Ｄ及び図６Ｅの段階で第１埋め込み絶縁膜１４ａに対する蝕刻量を増やして、第１埋め込み絶縁パターン１４の上端が第１シリコンパターン１３の上端より低いように前記第１埋め込み絶縁パターン１４を形成し、第１シリコンパターン１３の上端を露出させる。前記第１基板１の前面１ａ上に第２シリコン膜１５ａを蒸着して、第１及び第３深いトレンチ２２（１）、２２（３）の上部を満たす。第２シリコン膜１５ａは、第２深いトレンチ２２（２）を満たす。第２シリコン膜１５ａに対してエッチバック工程を進行して、第２シリコンパターン１５を形成する。この時、第１及び第３深いトレンチ２２（１）、２２（３）内で、第２シリコンパターン１５が、第１埋め込み絶縁パターン１４を覆うように形成する。後続工程は、上で説明したことと同一／類似であり得る。

図１１は、本発明の実施形態によるイメージセンサーの平面図である。図１２Ａ及び図１２Ｂは、本発明の実施形態によって図１１をＡ－Ａ’線、Ｂ－Ｂ’線、及びＣ－Ｃ’線に沿って切断した、イメージセンサーの断面図である。

図１１、図１２Ａ、及び図１２Ｂを参照すれば、本例にしたがうイメージセンサー５０４では、第２シリコンパターン１５は、図１２Ａのように第２深いトレンチ２２（２）の中間部と上部を満たすことができる。第２シリコンパターン１５は、平面視において、中がつまった斜方形状を有することができる。図１２Ａのように、第２シリコンパターン１５内には、ボイド領域ＶＤやシーム（ｓｅａｍ）が存在しないことがあり得る。又は、図１２Ｂのように、第２シリコンパターン１５内には、ボイド領域ＶＤやシーム（ｓｅａｍ）が存在し得る。ボイド領域ＶＤの上端は、固定電荷膜２４によって限定され得る。第１及び第３深いトレンチ２２（１）、２２（３）内で、第１及び第２残りシリコンパターン１５ｒ１、１５ｒ２が配置され、第１シリコンパターン１３とは離隔され得る。その外の構造は、図３Ａ及び図４を参照して説明したことと同一／類似であり得る。

図１３は、本発明の実施形態によって図１１をＡ－Ａ’線、Ｂ－Ｂ’線、及びＣ－Ｃ’線に沿って切断した、イメージセンサーの断面図である。

図１３を参照すれば、本例にしたがうイメージセンサー５０５では、第１及び第３深いトレンチ２２（１）、２２（３）内で、第１及び第２残りシリコンパターン１５ｒ１、１５ｒ２が配置され、第１シリコンパターン１３とは離隔され得る。第２シリコンパターン１５は、第２深いトレンチ２２（２）の中間部と上部を満たすことができる。第２シリコンパターン１５内には、ボイド領域ＶＤやシーム（ｓｅａｍ）が存在し得る。固定電荷膜２４の一部２４Ｐは、前記ボイド領域ＶＤ内に挿入され得る。固定電荷膜２４の一部２４Ｐは、前記ボイド領域ＶＤを満たすこともできる。図示しないが、第１保護膜４４の一部も前記ボイド領域ＶＤ内に挿入され得る。その外の構造は、図３Ａ及び図４を参照して説明したことと同一／類似であり得る。

図１４は、図１３のイメージセンサーを製造する過程を示す断面図である。

図１４を参照すれば、図１０の段階で、第２深いトレンチ２２（２）内で、第２シリコン膜１５ａ内にはボイド領域ＶＤやシーム（ｓｅａｍ）が存在し得る。その後、図６Ｆ乃至図６Ｊの工程を進行する。図６Ｊのバックグラインディング工程を進行する時、ボイド領域ＶＤが露出され得る。そして、第１基板１の背面１ｂ上に固定電荷膜２４を形成すれば、固定電荷膜２４の一部２４Ｐが、図１３のように、ボイド領域ＶＤ内に挿入され得る。その外の工程は、上で説明したことと同一／類似であり得る。

図１５は、本発明の実施形態によるイメージセンサーの平面図である。

図１５を参照すれば、本例にしたがうイメージセンサー５０６では、時計回りに沿って配置される第１乃至第４画素ＰＸ（１）～ＰＸ（４）は、１つの画素グループＧＲＰを構成する。画素グループＧＲＰの中心には、画素分離部ＤＴＩが配置されていない。画素グループＧＲＰの中心には、浮遊拡散領域ＦＤが配置される。浮遊拡散領域ＦＤに隣接して、第１乃至第４画素ＰＸ（１）～ＰＸ（４）には、各々伝送ゲートＴＧが配置される。１つの画素グループＧＲＰを構成する第１乃至第４画素ＰＸ（１）～ＰＸ（４）は、１つの浮遊拡散領域ＦＤを共有する。図示しないが、１つの画素グループＧＲＰ上には、１つのカラーフィルターと１つのマイクロレンズが配置され得る。

画素グループＧＲＰは、時計回りに沿って配置される第１乃至第４画素グループＧＲＰ（１）～ＧＲＰ（４）を含む。画素分離部ＤＴＩの第２分離部分Ｐ２は、第１及び第３画素グループＧＲＰ（１）、ＧＲＰ（３）の間に配置され得る。その外の構成は、上で説明したことと同一／類似である。

図１６は、本発明の実施形態によるイメージセンサーの断面図である。

図１６を参照すれば、本例にしたがうイメージセンサー５０７は、画素アレイ領域ＡＰＳ、光学ブラック領域ＯＢ、及びパッド領域ＰＡＤを有する第１基板１、第１基板１の前面１ａ上の配線層２００、配線層２００上に第２基板４００を含むことができる。配線層２００は、上部配線層２２１及び下部配線層２２３を含むことができる。画素アレイ領域ＡＰＳは、複数の画素ＰＸを含むことができる。画素アレイ領域ＡＰＳに配置される画素ＰＸは、先に図３Ａ乃至図１５を参照して説明したことと実質的に同一であり得る。

光学ブラック領域ＯＢで、第１基板１上に遮光パターンＷＧ、第１連結構造体１２０、第１導電パッド８１、及びバルクカラーフィルター９０が提供され得る。第１連結構造体１２０は、第１連結ライン１２１、絶縁パターン１２３、及び第１キャッピングパターン１２５を含むことができる。

第１連結ライン１２１の一部は、第１基板１の背面１ｂ上に提供され得る。遮光パターンＷＧは、背面１ｂを覆い、第３トレンチＴＲ３及び第４トレンチＴＲ４の内壁をコンフォーマルに覆うことができる。第１連結ライン１２１は、光電変換層１５０及び上部配線層２２１を貫通して、光電変換層１５０及び配線層２００を連結することができる。より具体的に、第１連結ライン１２１は、上部配線層２２１及び下部配線層２２３内の配線及び光電変換層１５０内の画素分離部ＤＴＩの第１及び第２シリコンパターン１３、１５と接触することができる。したがって、第１連結構造体１２０は、配線層２００内の配線と電気的に連結され得る。第１連結ライン１２１は、金属物質、例えばタングステンを含むことができる。遮光パターンＷＧは、光学ブラック領域ＯＢ内に入射される光を遮断することができる。

第１導電パッド８１が、第３トレンチＴＲ３の内部に提供されて、第３トレンチＴＲ３の残り部分を満たすことができる。第１導電パッド８１は、金属物質、例えば、アルミニウムを含むことができる。第１導電パッド８１は、図４の第１及び第２シリコンパターン１３、１５と連結され得る。前記第１導電パッド８１を通じて、図４の第１及び第２シリコンパターン１３、１５に負のバイアス電圧を印加することができる。したがって、ホワイトスポットや暗電流の問題を防止／減少させることができる。

絶縁パターン１２３が、第４トレンチＴＲ４の残り部分を満たすことができる。絶縁パターン１２３は、光電変換層１５０、及び配線層２００の全部又は一部を貫通することができる。絶縁パターン１２３の上面上に、第１キャッピングパターン１２５が提供され得る。第１キャッピングパターン１２５が、絶縁パターン１２３上に提供され得る。

バルクカラーフィルター９０が、第１導電パッド８１、遮光パターンＷＧ、及び第１キャッピングパターン１２５上に提供され得る。バルクカラーフィルター９０は、第１導電パッド８１、遮光パターンＷＧ、及び第１キャッピングパターン１２５を覆うことができる。第１保護膜７１がバルクカラーフィルター９０上に提供されて、バルクカラーフィルター９０を密封することができる。

第１基板１の光学ブラック領域ＯＢに、光電変換領域ＰＤ’及びダミー領域ＰＤ”が提供され得る。前記光電変換領域ＰＤ’は、例えば、第１導電形とは異なる第２導電形の不純物でドーピングされ得る。第２導電形は、例えば、Ｎ形であり得る。前記光電変換領域ＰＤ’は、光電変換領域ＰＤと類似な構造を有するが、光電変換領域ＰＤと同一の動作（即ち、光を受けて電気的信号を発生させる動作）を遂行しないことがあり得る。ダミー領域ＰＤ”は、不純物でドーピングされなくともよい。ダミー領域ＰＤ”で発生された信号は、その後の工程ノイズを除去する情報として使用され得る。

パッド領域ＰＡＤで、第１基板１上に第２連結構造体１３０、第２導電パッド８３、及び第２保護膜７３が提供され得る。第２連結構造体１３０は、第２連結ライン１３１、絶縁パターン１３３、及び第２キャッピングパターン１３５を含むことができる。

第２連結ライン１３１が、第１基板１の背面１ｂ上に提供され得る。より具体的に、第２連結ライン１３１は、背面１ｂを覆い、第５トレンチＴＲ５及び第６トレンチＴＲ６の内壁をコンフォーマルに覆うことができる。第２連結ライン１３１は、光電変換層１５０及び上部配線層２２１を貫通して、光電変換層１５０及び配線層２００を連結することができる。より具体的に、第２連結ライン１３１は、下部配線層２２３内の配線と接触することができる。したがって、第２連結構造体１３０は、配線層２００内の配線と電気的に連結され得る。第２連結ライン１３１は、金属物質、例えば、タングステンを含むことができる。

第２導電パッド８３が、第５トレンチＴＲ５の内部に提供されて第５トレンチＴＲ５の残り部分を満たすことができる。第２導電パッド８３は、金属物質、例えば、アルミニウムを含むことができる。第２導電パッド８３は、イメージセンサー素子の外部との電気的連結通路の役割をすることができる。絶縁パターン１３３が、第６トレンチＴＲ６の残り部分を満たすことができる。絶縁パターン１３３は、光電変換層１５０、及び配線層２００の全部又は一部を貫通することができる。第２キャッピングパターン１３５が、絶縁パターン１３３上に提供され得る。

図１７は、本発明の実施形態によるイメージセンサーの断面図である。

図１７を参照すれば、本例にしたがうイメージセンサー５０８は、第１乃至第３サブチップＣＨ１～ＣＨ３が順にボンディングされた構造を有することができる。前記第１サブチップＣＨ１は、好ましくはイメージセンシング機能をすることができる。前記第１サブチップＣＨ１は、図３Ａ乃至図１５を参照して説明したことと同一／類似であることができる。

前記第１サブチップＣＨ１は、第１基板１の前面１ａ上に伝送ゲートＴＧと、これを覆う第１層間絶縁膜ＩＬ１とを含むことができる。前記第１基板１は、画素アレイ領域ＡＰＳと縁領域ＥＧをと含むことができる。前記画素アレイ領域ＡＰＳは、複数の単位画素ＰＸを含むことができる。前記縁領域ＥＧは、図１６の光学ブラック領域ＯＢの一部に対応され得る。

第１基板１には、第１素子分離部ＳＴＩ１が配置されて、活性領域を定義する。前記第１基板１には、画素分離部ＤＴＩが配置されて、前記画素アレイ領域ＡＰＳで前記単位画素ＰＸを分離／限定することができる。画素分離部ＤＴＩは、前記縁領域ＥＧまで延長され得る。画素分離部ＤＴＩは、図３Ａ乃至図１５を参照して説明したことと同一／類似であり得る。

第１基板１の前面１ａは、第１層間絶縁膜ＩＬ１で覆われ得る。前記第１層間絶縁膜ＩＬ１の間又は内には、第１配線１７が配置され得る。浮遊拡散領域ＦＤは、第１コンタクトプラグ１５によって、前記第１配線１７に連結され得る。最下層の第１層間絶縁膜ＩＬ１内には、第１導電パッドＣＰ１が配置され得る。第１導電パッドＣＰ１は、銅を含み得る。

前記縁領域ＥＧで、連結コンタクトＢＣＡは、第１保護膜４４、固定電荷膜２４、及び前記第１基板１の一部を貫通して、前記第１及び第２シリコンパターン１３、１５と接することができる。前記連結コンタクトＢＣＡは、第３トレンチ４６内に位置することができる。前記連結コンタクトＢＣＡは、前記第３トレンチ４６の内側壁と底面をコンフォーマルに覆う拡散防止パターン４８ｇ、前記拡散防止パターン４８ｇ上の第１金属パターン５２、および、前記第３トレンチ３６を満たす第２金属パターン５４を含むことができる。前記拡散防止パターン４８ｇは、例えば、チタニウムを含むことができる。前記第１金属パターン５２は、例えば、タングステンを含むことができる。前記第２金属パターン５４は、例えば、アルミニウムを含むことができる。前記拡散防止パターン４８ｇと前記第１金属パターン５２は、前記第１保護膜４４上に延長されて、他の配線やビア／コンタクトと電気的に連結され得る。

第１保護膜４４上には、第２保護膜５６が積層される。前記第２保護膜５６は、遮光パターン４８ａ、低屈折パターン５０ａ、及び前記連結コンタクトＢＣＡをコンフォーマルに覆うことができる。

前記縁領域ＥＧで、前記第２保護膜５６上には、第１光学ブラックパターンＣＦＢが配置され得る。前記第１光学ブラックパターンＣＦＢは、例えば、青色のカラーフィルターと同一な物質を含み得る。

前記縁領域ＥＧで、第１光学ブラックパターンＣＦＢ上には、レンズ残り層ＭＬＲが配置され得る。レンズ残り層ＭＬＲは、マイクロレンズＭＬと同一な物質を含むことができる。

第２サブチップＣＨ２は、第２基板ＳＢ２、その上に配置される選択ゲートＳＥＬ、ソースフォロワーゲートＳＦ、及びリセットゲート（図示せず）、並びに、これらを覆う第２層間絶縁膜ＩＬ２を含むことができる。第２基板ＳＢ２には、第２素子分離部ＳＴＩ２が配置されて、活性領域を定義する。前記第２層間絶縁膜ＩＬ２内には、第２コンタクト２１７及び第２配線２１５が配置され得る。最上層の第２層間絶縁膜ＩＬ２内には、第２導電パッドＣＰ２が配置され得る。第２導電パッドＣＰ２は、銅を含み得る。第２導電パッドＣＰ２は、第１導電パッドＣＰ１と接することができる。前記ソースフォロワーゲートＳＦは、第１サブチップＣＨ１の浮遊拡散領域ＦＤと各々連結され得る。

第３サブチップＣＨ３は、第３基板ＳＢ３、その上に配置される周辺トランジスタＰＴＲ、および、これらを覆う第３層間絶縁膜ＩＬ３を含むことができる。第３基板ＳＢ３には、第３素子分離部ＳＴＩ３が配置されて、活性領域を定義する。前記第３層間絶縁膜ＩＬ３内には、第３コンタクト３１７及び第３配線３１５が配置され得る。最上層の第３層間絶縁膜ＩＬ３は、第２基板ＳＢ２と接する。貫通電極ＴＳＶは、第２層間絶縁膜ＩＬ２、第２素子分離部ＳＴＩ２、第２基板ＳＢ２、及び第３層間絶縁膜ＩＬ３を貫通して、第２配線２１５と第３配線３１５を連結させることができる。貫通電極ＴＳＶの側壁は、ビア絶縁膜ＴＶＬで囲まれ得る。第３サブチップＣＨ３は、第１及び／又は第２サブチップＣＨ１、ＣＨ２を駆動するか、或いは、第１及び／又は第２サブチップＣＨ１、ＣＨ２で発生された電気的信号を格納するための回路を含むことができる。

以上、添付された図面を参照して本発明の実施形態を説明したが、本発明が属する技術分野で通常の知識を有する者であれば、本発明がその技術的思想や必須の特徴を変更しなくとも他の具体的な形態に実施され得ることを理解することができる。したがって、以上で記述した実施形態は、すべての面で例示的なものであり、限定的ではないものと理解しなければならない。図３Ａ乃至図１７の実施形態は、互いに組み合わされ得る

１ 基板
１１ 自然酸化膜
１２ 分離絶縁パターン
１３、１５ シリコンパターン
１５ｒ１、１５ｒ２ 残りシリコンパターン
１４，１６ 埋め込み絶縁パターン
１７ 第１配線
２２ 深いトレンチ
２４ 固定電荷膜
５００ イメージセンサー
ＶＤ ボイド領域
ＣＦ１、ＣＦ２ カラーフィルター
ＤＴＩ 画素分離部
ＦＤ 浮遊拡散領域
Ｇｏｘ ゲート絶縁膜
ＩＬ 第１層間絶縁膜
ＭＬ マイクロレンズ
Ｐ１～Ｐ３ 分離部分
ＰＤ 光電変換部
ＰＸ 単位画素
ＰＸ（１）～ＰＸ（４） 画素
ＴＧ 伝送ゲート

Claims (20)

1. イメージセンサーであって、
   第１面と、これに反対になる第２面とを有する基板、および、
   前記基板内に配置され、画素を互いに分離させる画素分離部、を含み、
   前記画素は、時計回りに沿って配置される第１画素乃至第４画素を含み、
   前記画素分離部は、
   前記第１画素と前記第２画素との間に介在される第１部分、および、
   前記第１画素と前記第３画素との間に介在される第２部分、を含み、
   前記第１部分と前記第２部分は、それぞれに、
   前記基板の側面を覆う第１絶縁パターン、および、
   前記第１絶縁パターンの側面を覆う第１シリコンパターン、を含み、
   前記第２部分は、前記第１シリコンパターンの側壁に隣接する第２シリコンパターンをさらに含み、
   前記第２シリコンパターンは、平面視において斜方形状を有する、
   イメージセンサー。
2. 前記第１画素と前記第２画素は、第１方向に沿って並んで配置され、
   前記第１画素と前記第３画素は、前記第１方向と交差する第２方向に沿って並んで配置され、
   前記第１部分は、前記第１方向に沿って第１幅を有し、
   前記第２部分は、前記第２方向に沿って第２幅を有し、かつ、
   前記第２幅は、前記第１幅より大きい、
   請求項１に記載のイメージセンサー。
3. 前記第１部分の前記第１幅は、前記第１方向に沿って変動する、
   請求項２に記載のイメージセンサー。
4. 前記画素分離部は、前記第１画素の中心と前記第２画素の中心との間に位置する第３部分をさらに含み、
   前記第３部分は、前記第１方向に第３幅を有し、
   前記第３幅は、前記第１幅より大きく、かつ、前記第２幅より小さい、
   請求項２に記載のイメージセンサー。
5. 前記第１部分は、前記第１シリコンパターンの側壁と接する第１埋め込み絶縁パターンをさらに含む、
   請求項１に記載のイメージセンサー。
6. 前記第１部分は、前記第１埋め込み絶縁パターンの上部に位置する第１残りシリコンパターンをさらに含み、
   前記第１残りシリコンパターンは、前記第１シリコンパターンと離隔される、
   請求項５に記載のイメージセンサー。
7. 前記第１残りシリコンパターンは、平面視において楕円形状を有する、
   請求項６に記載のイメージセンサー。
8. 前記第１部分は、前記第１埋め込み絶縁パターンの上部に位置する第１残りシリコンパターンをさらに含み、
   前記第１残りシリコンパターンは、前記第１シリコンパターンと接し、
   前記第１残りシリコンパターンは、前記第２シリコンパターンと連結される、
   請求項５に記載のイメージセンサー。
9. 前記第２部分は、前記第２シリコンパターンの側壁と接する第２埋め込み絶縁パターンをさらに含む、
   請求項１に記載のイメージセンサー。
10. 前記第１シリコンパターンは、第１グレイン平均サイズを有し、
    前記第２シリコンパターンは、前記第１グレイン平均サイズより大きい第２グレイン平均サイズを有する、
    請求項１に記載のイメージセンサー。
11. 前記第１シリコンパターンは、第１ホウ素濃度を有し、
    前記第２シリコンパターンは、前記第１ホウ素濃度より小さい第２ホウ素濃度を有する、
    請求項１に記載のイメージセンサー。
12. 前記イメージセンサーは、前記第１シリコンパターンと前記第２シリコンパターンとの間に介在される自然酸化膜をさらに含み、
    前記自然酸化膜は、１Å～５Åの厚さを有する、
    請求項１に記載のイメージセンサー。
13. 前記イメージセンサーは、前記第２シリコンパターンの内部に配置されるボイドをさらに含む、
    請求項１に記載のイメージセンサー。
14. 前記イメージセンサーは、
    前記第１面上に配置される伝送ゲートと、
    前記第２面上に配置される固定電荷膜と、をさらに含み、
    前記固定電荷膜の一部は、前記ボイドの上端を定義するか、又は、前記ボイドの内部に挿入される、
    請求項１３に記載のイメージセンサー。
15. 前記第１シリコンパターンは、第１厚さを有し、
    前記第２シリコンパターンは、前記第１厚さより大きい第２厚さを有する、
    請求項１に記載のイメージセンサー。
16. イメージセンサーであって、
    第１面と、これに反対になる第２面を有する基板と、
    前記基板には、深いトレンチが形成され、
    前記基板内に配置され、画素を互いに分離させ、前記深いトレンチ内に配置される、画素分離部と、を含み、
    前記画素は、時計回りに沿って配置される第１画素乃至第４画素を含み、
    前記深いトレンチは、前記第１画素と前記第２画素との間に位置する第１深いトレンチ、および、前記第１画素と前記第３画素との間に介在される第２深いトレンチ、を含み、
    前記画素分離部は、前記第１深いトレンチ内に配置される第１部分、および、前記第２深いトレンチ内に配置される第２部分を含み、
    前記第１部分と前記第２部分は、それぞれに、
    前記基板の側面を覆う第１絶縁パターン、および、
    前記第１絶縁パターンの側面を覆う第１シリコンパターン、を含み、
    前記第１部分は、前記第１シリコンパターンの側壁と接する第１埋め込み絶縁パターンをさらに含み、
    前記第２部分は、前記第１シリコンパターンの側壁と接し、前記第２深いトレンチを満たす第２シリコンパターンをさらに含む、
    イメージセンサー。
17. 前記第１シリコンパターンは、第１グレイン平均サイズを有し、
    前記第２シリコンパターンは、前記第１グレイン平均サイズより大きい第２グレイン平均サイズを有する、
    請求項１６に記載のイメージセンサー。
18. 前記第１シリコンパターンは、第１ホウ素濃度を有し、
    前記第２シリコンパターンは、前記第１ホウ素濃度より小さい第２ホウ素濃度を有する、
    請求項１６に記載のイメージセンサー。
19. 第１面と、これに反対になる第２面を有する基板と、
    前記基板内に配置され、画素を互いに分離させる画素分離部と、を含み、
    前記画素は、時計回りに沿って配置される第１乃至第４画素を含み、
    前記画素分離部は、
    前記第１画素と前記第２画素との間に介在される第１部分、および、前記第１画素と前記第３画素との間に介在される第２部分を含み、
    前記第１部分と前記第２部分とは、それぞれに、
    前記基板の側面を覆う第１絶縁パターン、および、
    前記第１絶縁パターンの側面を覆う第１シリコンパターン、を含み、
    前記第２部分は、前記第１シリコンパターンの側壁に隣接する第２シリコンパターン、および、前記第２シリコンパターンの内部に配置されるボイドをさらに含む、
    請求項１に記載のイメージセンサー。
20. 前記第１画素と前記第２画素は、第１方向に沿って並んで配置され、
    前記第１画素と前記第３画素は、前記第１方向と交差する第２方向に沿って並んで配置され、
    前記第１部分は、前記第１方向に沿って第１幅を有し、
    前記第２部分は、前記第２方向に沿って第２幅を有し、
    前記画素分離部は、前記第１画素の中心と前記第２画素の中心との間に位置する第３部分をさらに含み、
    前記第３部分は、前記第１方向に第３幅を有し、
    前記第３幅は、前記第１幅より大きく、かつ、前記第２幅より小さい、
    請求項１９に記載のイメージセンサー。

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