JP2023129340A - イメージセンサー - Google Patents

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Abstract

【課題】電気的特性が向上されたイメージセンサーを提供する。【解決手段】本発明の概念にしたがうイメージセンサーは、単位画素領域を含み、互いに反対になる第１面及び第２面を含む第１基板と、前記第１基板の前記第１面下に配置される第２基板と、前記第２基板の下に配置される第３基板と、前記第２基板と前記第３基板との間に配置される下部絶縁層と、前記下部絶縁層内に配置される下部配線と、前記第１基板と前記第２基板との間の中間絶縁層と、前記中間絶縁層内に配置される第１ボンディングパッドと、前記第２基板を貫通して前記下部配線と前記第１ボンディングパッドを電気的に連結する連結コンタクトと、前記中間絶縁層内で前記第１ボンディングパッド下に配置されるコンタクトパターンと、を含み、前記第１ボンディングパッドは前記コンタクトパターンによって前記連結コンタクトから垂直に離隔されることができる。【選択図】図５

Description

本発明はイメージセンサーに関し、より詳細にはＣＭＯＳ形イメージセンサーに関する。
イメージセンサーは光学映像（Ｏｐｔｉｃａｌ ｉｍａｇｅ）を電気的信号に変換する素子である。イメージセンサーはＣＣＤ（Ｃｈａｒｇｅ ｃｏｕｐｌｅｄ ｄｅｖｉｃｅ）形及びＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型に分類されることができる。ＣＭＯＳ型イメージセンサーはＣＩＳ（ＣＭＯＳ ｉｍａｇｅ ｓｅｎｓｏｒ）と略称される。前記ＣＩＳは２次元的に配列された複数の単位画素領域を具備する。単位画素領域の各々はフォトダイオード（ｐｈｏｔｏｄｉｏｄｅ）を含む。フォトダイオードは入射される光を電気信号に変換する役割をする。
米国特許第１０，１２１，８１２Ｂ２号公報
本発明が解決しようとする課題は電気的特性が向上されたイメージセンサーを提供することにある。
本発明の概念にしたがうイメージセンサーは、単位画素領域を含み、互いに反対になる第１面及び第２面を含む第１基板と、前記第１基板の前記第１面下に配置される第２基板と、前記第２基板の下に配置される第３基板と、前記第２基板と前記第３基板との間に配置される下部絶縁層と、前記下部絶縁層内に配置される下部配線と、前記第１基板と前記第２基板との間の中間絶縁層と、前記中間絶縁層内に配置される第１ボンディングパッドと、前記第２基板を貫通して前記下部配線と前記第１ボンディングパッドを電気的に連結する連結コンタクトと、前記中間絶縁層内で前記第１ボンディングパッド下に配置されるコンタクトパターンと、を含み、前記第１ボンディングパッドは、前記コンタクトパターンによって前記連結コンタクトから垂直に離隔されることができる。
本発明の他の概念にしたがうイメージセンサーは、単位画素領域を含む第１基板と、前記第１基板下の第２基板と、前記第２基板下の第３基板と、前記第１及び第２基板の間の第１配線層及び第２配線層、前記第１配線層は前記第２配線層より前記第１基板にさらに隣接し、前記第２及び第３基板の間の第３配線層と、前記第２基板を貫通して前記第２配線層と前記第３配線層を電気的に連結する連結コンタクトと、を含み、前記第２配線層は、前記第１配線層に隣接する第１ボンディングパッド及び前記第１ボンディングパッドと前記連結コンタクトとの間のコンタクトパターンを含み、前記コンタクトパターンはその上面から前記第２基板に向かう方向に陥没されたリセス領域を含み、前記第１ボンディングパッドは、第１方向に延長されるライン部と、前記ライン部から前記コンタクトパターンの前記リセス領域に向かって突出される突出部と、を含むことができる。
本発明のその他の概念にしたがうイメージセンサーは、互いに反対になる第１面及び第２面を含む第１基板と、前記第１基板内に提供されて単位画素領域を定義する画素分離パターン、前記画素分離パターンは第１分離パターン及び前記第１分離パターンと前記第１基板との間に介在される第２分離パターンと、を含み、前記単位画素領域内に各々提供される光電変換領域と、前記単位画素領域内に各々提供され、前記第１基板の前記第１面に隣接する浮遊拡散領域と、前記第１基板の前記第１面上の伝送ゲートと、前記伝送ゲートを覆う第１配線層、前記第１配線層は上部絶縁層及び前記上部絶縁層内の上部配線と第１ボンディングパッドと、を含み、前記第１配線層下の第２基板と、前記第２基板上に配置されるゲート電極と、前記第２基板内に配置されて前記ゲート電極の両側に提供されるソース／ドレイン領域と、前記第２基板と前記第１配線層との間の第２配線層、前記第２配線層は中間絶縁層及び前記中間絶縁層内に提供されて前記第１ボンディングパッドと接触する第２ボンディングパッドと、を含み、前記第２基板下の第３基板と、前記第３基板上に配置されるロジックトランジスタと、前記第２基板と前記第３基板との間の第３配線層、前記第３配線層は下部絶縁層及び前記下部絶縁層内の下部配線と、を含み、前記第２基板を貫通して前記下部配線と前記第２ボンディングパッドを電気的に連結する連結コンタクトと、前記中間絶縁層内で前記第２ボンディングパッドと前記連結コンタクトとの間に配置されるコンタクトパターンと、前記第１基板の前記第２面上のカラーフィルターと、前記カラーフィルター上のマイクロレンズ部と、を含み、前記第１ボンディングパッドは、前記コンタクトパターンによって前記連結コンタクトから垂直に離隔されることができる。
本発明によれば、中間絶縁層内にコンタクトパターンが提供されることができる。コンタクトパターンは、第２ボンディングパッド下に配置されて第２ボンディングパッドと電気的に連結されることができる。コンタクトパターンが中間絶縁層の下部に配置されることによって、第２ボンディングパッドと第２下部配線を電気的に連結する連結コンタクトの長さを相対的に短く形成することが可能である。したがって、連結コンタクトを形成するためのコンタクトホールが十分に深く掘られないので、第２ボンディングパッドと第２下部配線が電気的に連結されない不良を防止することができる。
また、前記不良を防止するために中間絶縁層の厚さを薄く形成しなくてもよいので、第２ボンディングパッドと第２ゲート電極が互いに接触する不良を防止することができる。結果的に、イメージセンサーの電気的特性が向上されることができる。
本発明の実施形態によるイメージセンサーの回路図である。 本発明の実施形態によるイメージセンサーを示した平面図である。 図２のＡ－Ａ’線に沿う断面図である。 図２のＭ領域を拡大した平面図である。 図４のＡ－Ａ’線に沿う断面図である。 図５のＮ領域を拡大した断面図である。 本発明の比較例にしたがうイメージセンサーを説明するための図面であって、図５のＮ領域を拡大した断面図である。 本発明の実施形態によるイメージセンサーの製造方法を説明するための断面図である。 本発明の実施形態によるイメージセンサーの製造方法を説明するための断面図である。 本発明の実施形態によるイメージセンサーの製造方法を説明するための断面図である。 本発明の実施形態によるイメージセンサーの製造方法を説明するための断面図である。 本発明の実施形態によるイメージセンサーの製造方法を説明するための断面図である。 本発明の実施形態によるイメージセンサーの製造方法を説明するための断面図である。 本発明の実施形態によるイメージセンサーの製造方法を説明するための断面図である。 本発明の実施形態によるイメージセンサーを説明するための図面であって、図４のＡ－Ａ’線に沿う断面図である。 本発明の実施形態によるイメージセンサーを説明するための図面であって、図４のＡ－Ａ’線に沿う断面図である。 本発明の実施形態によるイメージセンサーを説明するための図面であって、図４のＡ－Ａ’線に沿う断面図である。 本発明の実施形態によるイメージセンサーを説明するための断面図である。 本発明の実施形態によるイメージセンサーを説明するための図面であって、図４のＡ－Ａ’線に沿う断面図である。 図１１のＮ領域を拡大した断面図である。 本発明の実施形態によるイメージセンサーの製造方法を説明するための断面図である。 本発明の実施形態によるイメージセンサーの製造方法を説明するための断面図である。
図１は、本発明の実施形態によるイメージセンサーの回路図である。
図１を参照すれば、イメージセンサーの単位画素領域は、フォトダイオードＰＤ１、ＰＤ２、伝送トランジスタＴＸ、ソースフォロワートランジスタＳＸ、リセットトランジスタＲＸ、デュアルコンバージョントランジスタＤＣＸ、及び選択トランジスタＡＸを含むことができる。伝送トランジスタＴＸ、ソースフォロワートランジスタＳＸ、リセットトランジスタＲＸ、デュアルコンバージョントランジスタＤＣＸ、及び選択トランジスタＡＸは、各々伝送ゲートＴＧ、ソースフォロワーゲートＳＦ、リセットゲートＲＧ、デュアルコンバージョンゲートＤＣＧ、及び選択ゲートＳＥＬを含むことができる。
フォトダイオードＰＤ１、ＰＤ２はｎ型不純物領域とｐ型不純物領域を含むことができる。浮遊拡散領域ＦＤは、伝送トランジスタＴＸのドレインとして機能することができる。浮遊拡散領域ＦＤは、デュアルコンバージョントランジスタＤＣＸのソースとして機能することができる。浮遊拡散領域ＦＤは、前記ソースフォロワートランジスタＳＸ（ｓｏｕｒｃｅ ｆｏｌｌｏｗｅｒ ｔｒａｎｓｉｓｔｏｒ）のソースフォロワーゲートＳＦと電気的に連結されることができる。ソースフォロワートランジスタＳＸは、選択トランジスタＡＸ（ｓｅｌｅｃｔｉｏｎ ｔｒａｎｓｉｓｔｏｒ）に連結されることができる。
図１を参照してイメージセンサーの動作を説明すれば、次の通りである。先ず、光が遮断された状態で前記リセットトランジスタＲＸのドレインと前記ソースフォロワートランジスタＳＸのドレインに電源電圧ＶＤＤを印加し、前記リセットトランジスタＲＸ及びデュアルコンバージョントランジスタＤＣＸをターンオン（ｔｕｒｎ－ｏｎ）させて浮遊拡散領域ＦＤに残留する電荷を放出させる。その後、リセットトランジスタＲＸをオフ（ＯＦＦ）させ、外部からの光をフォトダイオードＰＤ１、ＰＤ２に入射させれば、フォトダイオードＰＤ１、ＰＤ２の各々で電子－正孔対が生成される。正孔はフォトダイオードＰＤ１、ＰＤ２のｐ型不純物領域に、電子はｎ型不純物領域に移動して蓄積される。伝送トランジスタＴＸをオン（ＯＮ）させれば、このような電子及び正孔のような電荷は、浮遊拡散領域ＦＤに伝達されて蓄積される。蓄積された電荷量に比例して前記ソースフォロワートランジスタＳＸのゲートバイアスが変わって、ソースフォロワートランジスタＳＸのソース電位の変化をもたらすことになる。この時、選択トランジスタＡＸをオン（ＯＮ）させれば、カラムラインに電荷による信号が読み出すようになる。
配線ラインが、伝送ゲートＴＧ、ソースフォロワーゲートＳＦ、デュアルコンバージョンゲートＤＣＧ、リセットゲートＲＧ、及び選択ゲートＳＥＬの中で少なくとも１つと電気的に連結されることができる。配線ラインは、リセットトランジスタＲＸのドレイン又はソースフォロワートランジスタＳＸのドレインに電源電圧ＶＤＤを印加するように構成されることができる。配線ラインは、選択トランジスタＡＸと連結されたカラムラインを含むことができる。配線ラインは後述する配線である。
図１でフォトダイオードＰＤ１、ＰＤ２が１つの浮遊拡散領域ＦＤを電気的に共有する形態を例示しているが、本発明の実施形態がこれに限定されることではない。例えば、１つの単位画素領域がフォトダイオードＰＤ１、ＰＤ２の中でいずれか１つと浮遊拡散領域ＦＤ及び４つのトランジスタＴＸ、ＲＸ、ＡＸ、ＳＸを具備することができ、リセットトランジスタＲＸ、ソースフォロワートランジスタＳＸ、又は選択トランジスタＡＸは、隣接する単位画素領域によって互いに共有されることができる。また、１つの浮遊拡散領域ＦＤを電気的に共有するフォトダイオードＰＤ１、ＰＤ２の数もこれに限定されることではない。したがって、イメージセンサーの集積度が向上されることができる。
図２は、本発明の実施形態によるイメージセンサーを示した平面図である。図３は、図２のＡ－Ａ’線に沿う断面図である。
図２及び図３を参照すれば、イメージセンサーは、センサーチップ１０００及びロジックチップ２０００を含むことができる。センサーチップ１０００は、第１半導体チップＳＣ１及び第２半導体チップＳＣ２を含むことができる。ロジックチップ２０００は、第３半導体チップＳＣ３を含むことができる。第１半導体チップＳＣ１は、光電変換層１０、第１配線層２０ａ、及び光透過層３０を含むことができる。光電変換層１０は、第１基板１００、画素分離パターン１５０、第１素子分離パターン１０３、及び第１基板１００内に提供される光電変換領域１１０を含むことができる。外部から入射された光は、光電変換領域１１０で電気的信号に変換されることができる。
第１基板１００は、平面視において画素アレイ領域ＡＲ、光学ブラック領域ＯＢ、及びパッド領域ＰＡＤを含むことができる。画素アレイ領域ＡＲは、平面視において第１基板１００のセンター部分に配置されることができる。画素アレイ領域ＡＲは、複数の単位画素領域ＰＸを含むことができる。単位画素領域ＰＸは、入射光（ｉｎｃｉｄｅｎｔ ｌｉｇｈｔ）から光電信号を出力することができる。単位画素領域ＰＸは、列及び行をなし、２次元的に配列されることができる。列は第１方向Ｄ１と平行である。行は第２方向Ｄ２と平行である。本明細書で、第１方向Ｄ１は第１基板１００の第１面１００ａと平行である。第２方向Ｄ２は、第１基板１００の第１面１００ａに平行であり、第１の方向Ｄ１と交差する。第３方向Ｄ３は、第１基板１００の第１面１００ａと実質的に垂直である。
パッド領域ＰＡＤは、第１基板１００のエッジ部分に提供され、平面視において画素アレイ領域ＡＲを囲むことができる。第２パッド端子８３がパッド領域ＰＡＤ上に提供されることができる。第２パッド端子８３は、単位画素領域ＰＸで発生した電気的信号を外部に出力することができる、又は外部の電気的信号又は電圧は第２パッド端子８３を通じて単位画素領域ＰＸに伝達されることができる。パッド領域ＰＡＤが第１基板１００のエッジ部分に配置されるので、第２パッド端子８３が外部と容易に接続することができる。
光学ブラック領域ＯＢは、第１基板１００の画素アレイ領域ＡＲ及びパッド領域ＰＡＤの間に配置されることができる。光学ブラック領域ＯＢは、画素アレイ領域ＡＲを、平面視において囲むことができる。光学ブラック領域ＯＢは複数のダミー領域１１１を含むことができる。ダミー領域１１１で発生された信号は、その後の工程ノイズを除去する情報として使用されることができる。以下、図４及び図５を参照して、イメージセンサーの画素アレイ領域ＡＲに対してより詳細に説明する。
図４は、図２のＭ領域を拡大した平面図である。図５は、図４のＡ－Ａ’線に沿う断面図である。図６は、図５のＮ領域を拡大した断面図である。
図４及び図５を参照すれば、イメージセンサーは、第３方向Ｄ３に順に積層された第３半導体チップＳＣ３、第２半導体チップＳＣ２、及び第１半導体チップＳＣ１を含むことができる。第１半導体チップＳＣ１は、光電変換層１０、第１ゲート電極ＧＥａ、伝送ゲートＴＧ、第１配線層２０ａ、及び光透過層３０を含むことができる。光電変換層１０は、第１基板１００、画素分離パターン１５０、及び第１素子分離パターン１０３を含むことができる。
第１基板１００は、互いに対向する第１面１００ａ及び第２面１００ｂを有することができる。光は、第１基板１００の第２面１００ｂに入射されることができる。第１配線層２０ａは第１基板１００の第１面１００ａ上に配置されることができ、光透過層３０は第１基板１００の第２面１００ｂ上に配置されることができる。第１基板１００は、半導体基板又はＳＯＩ（ｓｉｌｉｃｏｎ ｏｎ ｉｎｓｕｌａｔｏｒ）基板であり得る。第１基板１００は、例えばシリコン基板、ゲルマニウム基板、又はシリコン－ゲルマニウム基板を含むことができる。第１基板１００は、第１導電型の不純物を含むことができる。例えば、第１導電型の不純物は、アルミニウム（Ａｌ）、ホウ素（Ｂ）、インジウム（Ｉｎ）、及び／又はガリウム（Ｇａ）のようなＰ型不純物を含むことができる。
第１基板１００は、画素分離パターン１５０によって定義された複数の単位画素領域ＰＸを含むことができる。複数の単位画素領域ＰＸは、互いに交差する第１の方向Ｄ１及び第２方向Ｄ２に沿ってマトリックス形状に配列されることができる。第１基板１００は光電変換領域１１０を含むことができる。光電変換領域１１０が第１基板１００内で単位画素領域ＰＸに各々提供されることができる。光電変換領域１１０は、図１のフォトダイオードＰＤ１、ＰＤ２と同一な機能及び役割を遂行することができる。
光電変換領域１１０は、第１基板１００内に第２導電型の不純物でドーピングされた領域である。第２導電型の不純物は、第１導電型の不純物と反対である導電型を有することができる。第２導電型の不純物は、リン、ヒ素、ビスマス、及び／又はアンチモンのようなｎ型不純物を含むことができる。各々の光電変換領域１１０は、第１面１００ａに隣接する第１領域と第２面１００ｂに隣接する第２領域を含むことができる。光電変換領域１１０の前記第１領域と前記第２領域との間に不純物濃度の差を有することができる。したがって、光電変換領域１１０は、第１基板１００の第１面１００ａと第２面１００ｂとの間でポテンシャル勾配を有することができる。
第１基板１００と光電変換領域１１０は、フォトダイオードを構成することができる。即ち、第１導電型の第１基板１００と第２導電型の光電変換領域１１０との間のｐ－ｎ接合（ｐ－ｎ ｊｕｎｃｔｉｏｎ）によってフォトダイオードが構成されることができる。フォトダイオードを構成する光電変換領域１１０は、入射光の強さに比例して光電荷を生成及び蓄積することができる。
画素分離パターン１５０が、第１基板１００内に提供され、単位画素領域ＰＸを定義することができる。例えば、画素分離パターン１５０は、第１基板１００の単位画素領域ＰＸの間に提供されることができる。平面視において、画素分離パターン１５０は、格子構造を有することができる。平面視において、画素分離パターン１５０は、単位画素領域ＰＸの各々を完全に囲むことができる。画素分離パターン１５０は、第１トレンチＴＲ１内に提供されることができる。第１トレンチＴＲ１は、第１基板１００の第１面１００ａからリセスされる（recessed）ことができる。画素分離パターン１５０は、第１基板１００の第１面１００ａから第２面１００ｂに向かって延長されることができる。画素分離パターン１５０は、深い素子分離（ｄｅｅｐ ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏｎ；ＤＴＩ）膜であり得る。画素分離パターン１５０は第１基板１００を貫通することができる。画素分離パターン１５０の垂直高さは、第１基板１００の垂直厚さと実質的に同一であることができる。一例として、画素分離パターン１５０の幅は、第１基板１００の第１面１００ａから第２面１００ｂに行くほど、ますます減少することができる。画素分離パターン１５０の第１面１００ａでの幅は第１幅Ｗ１であり、画素分離パターン１５０の第２面１００ｂでの幅は第２幅Ｗ２であり得る。即ち、第１幅Ｗ１は、第２幅Ｗ２より大きくすることができる。
画素分離パターン１５０は、第１分離パターン１５１、第２分離パターン１５３、及びキャッピングパターン１５５を含むことができる。第１分離パターン１５１は、第１トレンチＴＲ１の側壁に沿って提供されることができる。第１分離パターン１５１は、一例としてシリコン系絶縁物質（例えば、シリコン窒化物、シリコン酸化物、及び／又はシリコン酸化窒化物）及び／又は高誘電物質（例えば、ハフニウム酸化物及び／又はアルミニウム酸化物）を含むことができる。他の例として、第１分離パターン１５１は複数の層を含み、前記層は互いに異なる物質を含むことができる。第１分離パターン１５１は、第１基板１００より低い屈折率を有することができる。したがって、第１基板１００の単位画素領域ＰＸの間でクロストーク現象が防止又は減少することができる。
第２分離パターン１５３は、第１分離パターン１５１内に提供されることができる。例えば、第２分離パターン１５３の側壁は、第１分離パターン１５１によって囲まれることがきる。第１分離パターン１５１は、第２分離パターン１５３及び第１基板１００の間に介在されることができる。第２分離パターン１５３は、第１分離パターン１５１によって第１基板１００と離隔されることができる。したがって、イメージセンサー動作の時、第２分離パターン１５３が第１基板１００と電気的に分離されることができる。第２分離パターン１５３は、結晶質半導体物質、例えばポリシリコンを含むことができる。一例として、第２分離パターン１５３はドーパントをさらに含むことができ、前記ドーパントは第１導電型の不純物又は第２導電型の不純物を含むことができる。例えば、第２分離パターン１５３は、ドーピングされたポリシリコンを含むことができる。他の例として、第２分離パターン１５３は、ドーピングされない（ｕｎｄｏｐｅｄ）結晶質半導体物質を含むことができる。例えば、第２分離パターン１５３は、ドーピングされないポリシリコンを含むことができる。“ドーピングされない”という用語は意図的なドーピング工程を遂行しないことを意味することができる。前記ドーパントは、Ｎ型ドーパント及びＰ型ドーパントを含むことができる。
キャッピングパターン１５５が、第２分離パターン１５３の底面上に提供されることができる。キャッピングパターン１５５は、第１基板１００の第１面１００ａに隣接するように配置されることができる。キャッピングパターン１５５の底面は、第１基板１００の第１面１００ａと共面（ｃｏｐｌａｎａｒ）をなすことができる。キャッピングパターン１５５の上面は、第２分離パターン１５３の底面と実質的に同一であることができる。キャッピングパターン１５５は、非導電性物質を含むことができる。一例として、キャッピングパターン１５５は、シリコン系絶縁物質（例えば、シリコン窒化物、シリコン酸化物、及び／又はシリコン酸化窒化物）及び／又は高誘電物質（例えば、ハフニウム酸化物及び／又はアルミニウム酸化物）を含むことができる。したがって、画素分離パターン１５０は、単位画素領域ＰＸの各々に入射される入射光によって生成された光電荷がランダムドリフト（ｒａｎｄｏｍ ｄｒｉｆｔ）によって隣接する単位画素領域ＰＸに入射されることを防止することができる。即ち、画素分離パターン１５０は、単位画素領域ＰＸの間のクロストーク現象を防止することができる。
第１素子分離パターン１０３が、第１基板１００内に提供されることができる。例えば、第１素子分離パターン１０３は、第２トレンチＴＲ２内に提供されることができる。第２トレンチＴＲ２は、第１基板１００の第１面１００ａからリセスされることができる。第１素子分離パターン１０３は、浅い素子分離（ｓｈａｌｌｏｗ ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏｎ；ＳＴＩ）膜であり得る。第１素子分離パターン１０３は、第１活性パターンＡＣＴ１及び第２活性パターンＡＣＴ２を定義することができる（図４参照）。第１素子分離パターン１０３の上面は、第１基板１００内に提供されることができる。第１素子分離パターン１０３の幅は、第１基板１００の第１面１００ａで第２面１００ｂに行くほど、ますます減少することができる。第１素子分離パターン１０３の上面は、光電変換領域１１０と垂直に離隔されることができる。画素分離パターン１５０は、第１素子分離パターン１０３の一部と重畳されることができる。画素分離パターン１５０は第１素子分離パターン１０３を貫通することができる。第１素子分離パターン１０３の少なくとも一部は、画素分離パターン１５０の下部側壁上に配置され、画素分離パターン１５０の下部側壁と接することができる。第１素子分離パターン１０３の側壁と上面及び画素分離パターン１５０の側壁は、階段形状の構造をなすことができる。第１素子分離パターン１０３の深さは画素分離パターン１５０の深さより小さくすることができる。第１素子分離パターン１０３はシリコン系絶縁材料を含むことができる。一例として、第１素子分離パターン１０３は、シリコン窒化物、シリコン酸化物、及び／又はシリコン酸化窒化物を含むことができる。他の例として、第１素子分離パターン１０３は複数の層を含み、前記層は互いに異なる物質を含むことができる。
各々の単位画素領域ＰＸは、素子分離パターン１０３によって定義される第１活性パターンＡＣＴ１を含むことができる。第１活性パターンＡＣＴ１は、‘Ｌ’字形状の平面的形状を有することができる。各々の単位画素領域ＰＸは、第２活性パターンＡＣＴ２を含むことができる。第２活性パターンＡＣＴ２は、第２方向Ｄ２に延長されるライン形状を有することができる。しかし、第１及び第２活性パターンＡＣＴ１、ＡＣＴ２の平面的形状が図４に示した形状に限定されることではなく、多様に変更されることができる。
先に図１を参照して説明した伝送トランジスタＴＸ、ソースフォロワートランジスタＳＸ、リセットトランジスタＲＸ、デュアルコンバージョントランジスタＤＣＸ、及び選択トランジスタＡＸが、第１基板１００の第１面１００ａ上に提供されることができる。
伝送トランジスタＴＸは、第１活性パターンＡＣＴ１上に提供されることができる。リセットトランジスタＲＸ、デュアルコンバージョントランジスタＤＣＸ、及び選択トランジスタＡＸの中でいずれか１つは、第２活性パターンＡＣＴ２上に提供されることができる。
伝送トランジスタＴＸは、光電変換領域１１０と電気的に連結されることができる。伝送トランジスタＴＸは、伝送ゲートＴＧ及び浮遊拡散領域ＦＤを含むことができる。伝送ゲートＴＧは、第１基板１００の第１面１００ａ上に提供された第２部分ＴＧｂと前記第２部分ＴＧｂから第１基板１００内に延長される第１部分ＴＧａを含むことができる。第２部分ＴＧｂの第２方向Ｄ２への最大幅は、第１部分ＴＧａの第２方向Ｄ２への最大幅より大きくすることができる。伝送ゲートＴＧと第１基板１００との間にゲート誘電パターンＧＩが介在されることができる。ゲート誘電パターンＧＩは、第１部分ＴＧａの上面及び側壁に沿って延長されることができる。浮遊拡散領域ＦＤは、伝送ゲートＴＧの一側に隣接することができる。浮遊拡散領域ＦＤは、第１活性パターンＡＣＴ１内に位置することができる。浮遊拡散領域ＦＤは、第１基板１００と反対である第２導電型（例えば、ｎ型）を有することができる。
リセットトランジスタＲＸ、デュアルコンバージョントランジスタＤＣＸ、及び選択トランジスタＡＸが、単位画素領域ＰＸの第２活性パターンＡＣＴ２上に提供されることができる。選択トランジスタＡＸは、選択ゲートＳＥＬを含むことができる。リセットトランジスタＲＸはリセットゲートＲＧを含むことができ、デュアルコンバージョントランジスタＤＣＸはデュアルコンバージョンゲートＤＣＧを含むことができる。第１ゲート電極ＧＥａは、選択ゲートＳＥＬ、リセットゲートＲＧ、又はデュアルコンバージョンゲートＤＣＧの中でいずれか１つであり得る。第１ゲート電極ＧＥａの側壁上にゲートスペーサーＧＳが提供されることができる。ゲートスペーサーＧＳは、一例としてシリコン窒化物、シリコン炭化窒化物、又はシリコン酸化窒化物を含むことができる。第１ゲート電極ＧＥａと第１基板１００との間にゲート誘電パターンＧＩが介在されることができる。第１ソース／ドレイン領域ＳＤａが第１基板１００内に提供されることができる。第１ソース／ドレイン領域ＳＤａは、第２活性パターンＡＣＴ２内にドーピングされた領域であり得る。第１ソース／ドレイン領域ＳＤａは、第１ゲート電極ＧＥａの両側に提供されることができる。一例として、第１ソース／ドレイン領域ＳＤａは、第１基板１００と反対である第２導電型（例えば、ｎ型）を有することができる。
第１配線層２０ａは、上部絶縁層２２１、２２２、上部配線２１１、上部ビア２１５、及び上部コンタクト２０１を含むことができる。上部絶縁層２２１、２２２は、第１上部絶縁層２２１及び第２上部絶縁層２２２を含むことができる。第１上部絶縁層２２１は、第１基板１００の第１面１００ａを覆うことができる。第１上部絶縁層２２１は、伝送ゲートＴＧ及び第１ゲート電極ＧＥａを覆うことができる。第２上部絶縁層２２２は、第１上部絶縁層２２１上に提供されることができる。第１及び第２上部絶縁層２２１、２２２は非導電性物質を含むことができる。例えば、第１及び第２上部絶縁層２２１、２２２は、シリコン酸化物、シリコン窒化物、及び／又はシリコン酸化窒化物のようなシリコン系絶縁材料を含むことができる。
上部配線２１１が第１上部絶縁層２２１上に提供されることができる。上部配線２１１は、第２上部絶縁層２２２内に提供されることができる。上部配線２１１は、第２上部絶縁層２２２の上部に提供されることができる。第２上部絶縁層２２２の下部に第１ボンディングパッドＢＰ１が提供されることができる。第１ボンディングパッドＢＰ１の底面は、第２上部絶縁層２２２によって露出されることができる。上部ビア２１５が第２上部絶縁層２２２内に提供されることができる。上部ビア２１５は、上部配線２１１及び第１ボンディングパッドＢＰ１を互いに連結することができる。上部コンタクト２０１が第１上部絶縁層２２１を貫通することができる。上部配線２１１は、上部コンタクト２０１を通じて伝送ゲートＴＧ、第１ゲート電極ＧＥａ、及び浮遊拡散領域ＦＤの中でいずれか１つと連結されることができる。
上部配線２１１の配列は、光電変換領域１１０の配列と関わらず、配置されることができ、図示された配列に限定されなく、多様に変更されることができる。上部配線２１１、上部ビア２１５、上部コンタクト２０１、及び第１ボンディングパッドＢＰ１は、金属物質を含むことができる。一例として、上部配線２１１、上部ビア２１５、上部コンタクト２０１、及び第１ボンディングパッドＢＰ１は、タングステン（Ｗ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、タングステン窒化物（ＷＮ）、タンタル窒化物（ＴａＮ）、及びチタニウム窒化物（ＴｉＮ）の中で少なくとも１つを含むことができる。具体的に、上部配線２１１、上部ビア２１５、上部コンタクト２０１、及び第１ボンディングパッドＢＰ１は、各々銅を含むことができる。
光透過層３０は、カラーフィルター３０３及びマイクロレンズ部３０６を含むことができる。光透過層３０は、外部から入射される光を集光及びフィルタリングして、光を光電変換層１０に提供することができる。第１基板１００の第２面１００ｂ上にカラーフィルター３０３が提供されることができる。カラーフィルター３０３が単位画素領域ＰＸ上に各々配置されることができる。カラーフィルター３０３は、原色カラーフィルター（ｐｒｉｍａｒｙ ｃｏｌｏｒ ｆｉｌｔｅｒ）を含むことができる。カラーフィルター３０３は、互いに異なる色を有する第１乃至第３カラーフィルターを含むことができる。一例として、第１乃至第３カラーフィルターは、各々緑色、赤色、及び青色のカラーフィルターを含むことができる。第１乃至第３カラーフィルターは、各々緑色、赤色、及び青色のカラーフィルターを含むことができる。第１乃至第３カラーフィルターは、ベイヤーパターン（ｂａｙｅｒ ｐａｔｔｅｒｎ）方式に配列されることができる。他の例として、第１乃至第３カラーフィルターは、シアン（ｃｙａｎ）、マゼンタ（ｍａｇｅｎｔａ）、又は黄色（ｙｅｌｌｏｗ）等のような異なるカラーを含んでもよい。
光透過層３０は、第１基板１００の第２面１００ｂとカラーフィルター３０３との間に順次的に提供される第１固定電荷膜１３２、第２固定電荷膜１３４、及び平坦化膜１３６をさらに含むことができる。第１固定電荷膜１３２、第２固定電荷膜１３４、及び平坦化膜１３６の各々は、互いに異なる物質を含むことができる。一例として、第１固定電荷膜１３２はアルミニウム酸化物、第２固定電荷膜１３４はハフニウム酸化物、そして平坦化膜１３６はシリコン酸化物を含むことができる。第１固定電荷膜１３２、第２固定電荷膜１３４、及び平坦化膜１３６は、第１基板１００の第２面１００ｂに入射される光が光電変換領域１１０に円滑に到達できるように光の反射を防止することができる。
カラーフィルター３０３上にマイクロレンズ部３０６が提供されることができる。マイクロレンズ部３０６は、カラーフィルター３０３と接触する平坦部３０５及び前記平坦部３０５上に提供されて各々の単位画素領域ＰＸ上に配置されるマイクロレンズ３０７を含むことができる。平坦部３０５は、一例として有機物を含むことができる。他の例として、平坦部３０５は、シリコン酸化物又はシリコン酸化窒化物を含むことができる。マイクロレンズ３０７は、単位画素領域ＰＸに入射される光を集光させるように膨らんでいる形状を有することができる。各々のマイクロレンズ３０７は、光電変換領域１１０と垂直に重畳されることができる。
光透過層３０は、低屈折パターン３１１、保護膜３１６、及び遮光パターン３１５をさらに含むことができる。遮光パターン３１５が平坦化膜１３６の上面上に提供されることができる。遮光パターン３１５は、画素分離パターン１５０と垂直に重畳されることができる。即ち、遮光パターン３１５は格子構造を有することができる。遮光パターン３１５は、例えばチタニウム、タンタル、タングステン、又はチタニウム窒化物のような金属又は金属窒化物の中で少なくともいずれか１つを含むことができる。
低屈折パターン３１１が互いに隣接するカラーフィルター３０３の間に配置されてこれらを互いに分離することができる。低屈折パターン３１１は、遮光パターン３１５の上面上に配置されることができる。低屈折パターン３１１は、画素分離パターン１５０及び遮光パターン３１５と垂直に重畳されることができる。即ち、低屈折パターン３１１は格子構造を有することができる。低屈折パターン３１１は、カラーフィルター３０３より低い屈折率を有する物質で成されることができる。低屈折パターン３１１は有機物質で成されることができる。例えば、低屈折パターン３１１は、シリカナノパーティクルが含まれたポリマー層であり得る。低屈折パターン３１１は、低い屈折率を有するので、光電変換領域１１０に入射される光の量を増大させることができ、単位画素領域ＰＸの間のクロストークを低下させることができる。即ち、各光電変換領域１１０で受光効率が増加されることができ、ＳＮＲ（Ｓｉｇｎａｌ Ｎｏｉｓｅ Ｒａｔｉｏ）特性が改善されることができる。
保護膜３１６が、低屈折パターン３１１の表面を実質的に均一な厚さで覆うことができる。保護膜３１６は、カラーフィルター３０３の各々の上面上にさらに延長されることができる。保護膜３１６は、例えばアルミニウム酸化膜とシリコン炭化酸化膜の中で少なくとも１つの単一膜又は多重膜を含むことができる。保護膜３１６は、カラーフィルター３０３を保護し、吸湿機能を遂行することができる。
第２半導体チップＳＣ２が第１半導体チップＳＣ１と電気的に連結されることができる。第２半導体チップＳＣ２は、第１基板１００の第１面１００ａに隣接することができる。第２半導体チップＳＣ２は、第２基板２００及び第２配線層２０ｂを含むことができる。
第２基板２００は、互いに反対になる第３面２００ａ及び第４面２００ｂを有することができる。第２配線層２０ｂは、第２基板２００の第３面２００ａ上に配置されることができる。第２配線層２０ｂは、第１配線層２０ａと第２基板２００との間に配置されることができる。第２基板２００は、半導体基板又はＳＯＩ（ｓｉｌｉｃｏｎ ｏｎ ｉｎｓｕｌａｔｏｒ）基板であり得る。第２基板２００は、例えばシリコン基板、ゲルマニウム基板、又はシリコン－ゲルマニウム基板を含むことができる。第２基板２００は第１導電型の不純物を含むことができる。例えば、第１導電型の不純物は、アルミニウム（Ａｌ）、ホウ素（Ｂ）、インジウム（Ｉｎ）、及び／又はガリウム（Ｇａ）のようなＰ型不純物を含むことができる。
第２基板２００の第３面２００ａ上に第２ゲート電極ＧＥｂが配置されることができる。第２ゲート電極ＧＥｂの両側に第２ソース／ドレイン領域ＳＤｂが提供されることができる。第２ソース／ドレイン領域ＳＤｂは、第２基板２００内に提供されることができる。第２ソース／ドレイン領域ＳＤｂは、第２基板２００の第３面２００ａに隣接することができる。一例として、第２ソース／ドレイン領域ＳＤｂは、第２基板２００と反対である第２導電型（例えば、ｎ型）を有することができる。第２ゲート電極ＧＥｂと第２ソース／ドレイン領域ＳＤｂは、図１を参照して説明したソースフォロワートランジスタＳＸを構成することができる。再び言えば、第２ゲート電極ＧＥｂは、図１を参照して説明したソースフォロワーゲートＳＦであり得る。第２ゲート電極ＧＥｂは、上部配線２１１、第１ボンディングパッドＢＰ１、及び後述する第２ボンディングパッドＢＰ２を通じて浮遊拡散領域ＦＤと電気的に連結されることができる。
第２ゲート電極ＧＥｂの側壁上にゲートスペーサーＧＳが提供されることができる。第２ゲート電極ＧＥｂと第２基板２００との間にゲート誘電パターンＧＩが介在されることができる。
第２配線層２０ｂは、第２基板２００の第３面２００ａを覆うことができる。第２配線層２０ｂは、中間絶縁層２２３、中間コンタクト２０２、第２ボンディングパッドＢＰ２、及びコンタクトパターンＣＰを含むことができる。
中間絶縁層２２３は、第２基板２００の第３面２００ａを覆うことができる。中間絶縁層２２３は第２ゲート電極ＧＥｂを覆うことができる。中間絶縁層２２３は非導電性物質を含むことができる。例えば、中間絶縁層２２３は、シリコン酸化物、シリコン窒化物、及び／又はシリコン酸化窒化物のようなシリコン系絶縁材料を含むことができる。
第２ボンディングパッドＢＰ２が中間絶縁層２２３内に提供されることができる。第２ボンディングパッドＢＰ２は、中間絶縁層２２３の上部に提供されることができる。中間絶縁層２２３内に中間コンタクト２０２が提供されることができる。中間コンタクト２０２は、第２ゲート電極ＧＥｂ又は第２ソース／ドレイン領域ＳＤｂの中でいずれか１つに連結されることができる。中間コンタクト２０２は、第２ボンディングパッドＢＰ２と第２ゲート電極ＧＥｂ、又は第２ボンディングパッドＢＰ２と第２ソース／ドレイン領域ＳＤｂとの間に介在されることができる。即ち、第２ボンディングパッドＢＰ２は、中間コンタクト２０２を通じて第２ゲート電極ＧＥｂ及び第２ソース／ドレイン領域ＳＤｂの中でいずれか１つと連結されることができる。第２ボンディングパッドＢＰ２の上面は、中間絶縁層２２３によって露出されることができる。
第２ボンディングパッドＢＰ２は、第１ボンディングパッドＢＰ１と接触することができる。第２ボンディングパッドＢＰ２は第１配線層２０ａに隣接し、第１ボンディングパッドＢＰ１は第２配線層２０ｂに隣接することができる。第１ボンディングパッドＢＰ１と第２ボンディングパッドＢＰ２を通じて第１半導体チップＳＣ１と第２半導体チップＳＣ２が電気的に連結されることができる。
第２基板２００を貫通する連結コンタクトＴＶが提供されることができる。連結コンタクトＴＶは、後述する第３半導体チップＳＣ３と第２半導体チップＳＣ２を電気的に連結することができる。
連結コンタクトＴＶと第２ボンディングパッドＢＰ２との間にコンタクトパターンＣＰが介在されることができる。コンタクトパターンＣＰは、第２ボンディングパッドＢＰ２と連結コンタクトＴＶとの間に配置されてこれらを電気的に連結することができる。コンタクトパターンＣＰは、中間絶縁層２２３の下部に提供されることができる。
中間コンタクト２０２、第２ボンディングパッドＢＰ２、及び連結コンタクトＴＶは、金属物質を含むことができる。一例として、中間コンタクト２０２、第２ボンディングパッドＢＰ２、及び連結コンタクトＴＶは、タングステン（Ｗ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、タングステン窒化物（ＷＮ）、タンタル窒化物（ＴａＮ）、及びチタニウム窒化物（ＴｉＮ）の中で少なくとも１つを含むことができる。具体的に、中間コンタクト２０２、第２ボンディングパッドＢＰ２、及び連結コンタクトＴＶは、各々銅を含むことができる。
第３半導体チップＳＣ３が第２半導体チップＳＣ２と電気的に連結されることができる。第３半導体チップＳＣ３は、第２基板２００の第４面２００ｂに隣接することができる。第３半導体チップＳＣ３は、第３基板３００及び第３配線層２０ｃを含むことができる。
第３基板３００は、互いに反対になる第５面３００ａ及び第６面３００ｂを有することができる。第３配線層２０ｃは、第３基板３００の第５面２００ａ上に配置されることができる。第３配線層２０ｃは、第２基板２００と第３基板３００との間に配置されることができる。第３基板３００は、半導体基板又はＳＯＩ（ｓｉｌｉｃｏｎ ｏｎ ｉｎｓｕｌａｔｏｒ）基板であり得る。第３基板３００は、例えばシリコン基板、ゲルマニウム基板、又はシリコン－ゲルマニウム基板を含むことができる。第３基板３００は第１導電型の不純物を含むことができる。例えば、第１導電型の不純物は、アルミニウム（Ａｌ）、ホウ素（Ｂ）、インジウム（Ｉｎ）、及び／又はガリウム（Ｇａ）のようなＰ型不純物を含むことができる。
第２素子分離パターン１０５が第３基板３００内に提供されることができる。例えば、第２素子分離パターン１０５は、第７トレンチＴＲ７内に提供されることができる。第７トレンチＴＲ７は、第３基板３００の第５面３００ａからリセスされることができる。第２素子分離パターン１０５の底面は、第３基板３００内に提供されることができる。第２素子分離パターン１０５は、第１素子分離パターン１０３と同一であるか、或いは類似の構造を有することができる。第２素子分離パターン１０５の幅は、第３基板３００の第５面３００ａで第６面３００ｂに行くほど、ますます減少することができる。第２素子分離パターン１０５はシリコン系絶縁材料を含むことができる。一例として、第２素子分離パターン１０５は、シリコン窒化物、シリコン酸化物、及び／又はシリコン酸化窒化物を含むことができる。他の例として、第２素子分離パターン１０５は複数の層を含み、前記層は互いに異なる物質を含むことができる。
第３基板３００の第５面３００ａ上に第３ゲート電極ＧＥｃが配置されることができる。第３ゲート電極ＧＥｃの両側に第３ソース／ドレイン領域ＳＤｃが提供されることができる。第３ソース／ドレイン領域ＳＤｃは、第３基板３００内に提供されることができる。第３ソース／ドレイン領域ＳＤｃは、第３基板３００の第５面３００ａに隣接することができる。一例として、第３ソース／ドレイン領域ＳＤｃは、第３基板３００と反対である第２導電型（例えば、ｎ型）を有することができる。第３ゲート電極ＧＥｃと第３ソース／ドレイン領域ＳＤｃは、ロジックトランジスタＬＴを構成することができる。ロジックトランジスタＬＴはロジック回路を構成することができる。前記ロジック回路は、一例としてピクセルアレイ（Ｐｉｘｅｌ ａｒｒａｙ）、行デコーダー（ｒｏｗ ｄｅｃｏｄｅｒ）、行ドライバー（ｒｏｗ ｄｒｉｖｅｒ）、列デコーダー（ｃｏｌｕｍｎ ｄｅｃｏｄｅｒ）、タイミング発生器（ｔｉｍｉｎｇ ｇｅｎｅｒａｔｏｒ）、相関二重サンプラー（ＣＤＳ：Ｃｏｒｒｅｌａｔｅｄ Ｄｏｕｂｌｅ Ｓａｍｐｌｅｒ）、アナログデジタルコンバータ（ＡＤＣ：Ａｎａｌｏｇ ｔｏ Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ）、及び入出力バッファ（Ｉ／Ｏ ｂｕｆｆｅｒ）を含むことができる。
第３ゲート電極ＧＥｃの側壁上にゲートスペーサーＧＳが提供されることができる。第３ゲート電極ＧＥｃと第３基板３００との間にゲート誘電パターンＧＩが介在されることができる。
第３配線層２０ｃは、第３基板３００の第５面３００ａを覆うことができる。第３配線層２０ｃは、下部絶縁層２２４、２２５、下部コンタクト２０３、下部配線２１２、２１３、下部ビア２１７を含むことができる。下部絶縁層２２４、２２５は、第１下部絶縁層２２４及び第２下部絶縁層２２５を含むことができる。第１下部絶縁層２２４は第３基板３００の第５面３００ａを覆うことができる。第１下部絶縁層２２４は第３ゲート電極ＧＥｃを覆うことができる。第２下部絶縁層２２５は第１下部絶縁層２２４上に提供されることができる。第１及び第２下部絶縁層２２４、２２５は、非導電性物質を含むことができる。例えば、第１及び第２下部絶縁層２２４、２２５は、シリコン酸化物、シリコン窒化物、及び／又はシリコン酸化窒化物のようなシリコン系絶縁材料を含むことができる。
下部配線２１２、２１３が第２下部絶縁層２２５内に提供されることができる。下部配線２１２、２１３は、第１下部配線２１２及び第２下部配線２１３を含むことができる。第２下部絶縁層２２５の下部に第１下部配線２１２が提供されることができる。第１下部配線２１２の底面は、第２下部絶縁層２２５によって露出されることができる。第２下部絶縁層２２５の上部に第２下部配線２１３が提供されることができる。第２下部配線２１３の上面は、第２下部絶縁層２２５によって露出されることができる。連結コンタクトＴＶは、第２下部配線２１３とコンタクトパターンＣＰとの間に配置されてこれらを電気的に連結することができる。
下部ビア２１７が第２下部絶縁層２２５内に提供されることができる。下部ビア２１７は、第１下部配線２１２及び第２下部配線２１３を互いに連結することができる。下部コンタクト２０３が第１下部絶縁層２２４を貫通することができる。下部配線２１２、２１３は、下部コンタクト２０３を通じて第３ゲート電極ＧＥｃ又は第３ソース／ドレイン領域ＳＤｃの中でいずれか１つと連結されることができる。
下部配線２１２、２１３の配列は図示された配列に限定されなく、多様に変更されることができる。下部配線２１２、２１３、下部ビア２１７、及び下部コンタクト２０３は、金属物質を含むことができる。一例として、下部配線２１２、２１３、下部ビア２１７、及び下部コンタクト２０３は、タングステン（Ｗ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、タングステン窒化物（ＷＮ）、タンタル窒化物（ＴａＮ）、及びチタニウム窒化物（ＴｉＮ）の中で少なくとも１つを含むことができる。具体的に、下部配線２１２、２１３、下部ビア２１７、及び下部コンタクト２０３は、各々銅を含むことができる。
図３を再び参照すれば、イメージセンサーはロジックチップ２０００をさらに含むことができる。ロジックチップ２０００は、センサーチップ１０００の下に積層されることができる。
光学ブラック領域ＯＢで第１基板１００上に第１連結構造体５０、第１パッド端子８１、及びバルクカラーフィルター９０が提供されることができる。第１連結構造体５０は、第１遮光パターン５１、第１絶縁パターン５３、及び第１キャッピング膜５５を含むことができる。第１遮光パターン５１が第１基板１００の第２面１００ｂ上に提供されることができる。第１遮光パターン５１は、第３トレンチＴＲ３及び第４トレンチＴＲ４の内側壁をコンフォーマルに覆うことができる。第１遮光パターン５１は、光電変換層１０及び第１配線層２０ａ、第２配線層２０ｂ、及び第２基板２００を貫通して光電変換層１０及び第２配線層２０ｂを電気的に連結することができる。より具体的に、第１遮光パターン５１は、第２配線層２０ｂ内の配線及び光電変換層１０内の画素分離パターン１５０と接触することができる。したがって、第１連結構造体５０は、第２配線層２０ｂ内の配線と電気的に連結されることができる。第１遮光パターン５１は、光学ブラック領域ＯＢ内に入射される光を遮断することができる。
第１パッド端子８１が第３トレンチＴＲ３の内部に提供されて第３トレンチＴＲ３の残部を満たすことができる。第１パッド端子８１は、金属物質、例えばアルミニウムを含むことができる。第１パッド端子８１は、画素分離パターン１５０、より具体的には第２分離パターン１５３と連結されることができる。したがって、第１パッド端子８１を通じて画素分離パターン１５０に負電圧を印加することができる。
第１絶縁パターン５３が第１遮光パターン５１上に提供されて、第４トレンチＴＲ４の残部を満たすことができる。第１絶縁パターン５３は、光電変換層１０及び第１配線層２０ａ、第２配線層２０ｂ、及び第２基板２００を貫通することができる。第１絶縁パターン５３上に第１キャッピング膜５５が提供されることができる。第１キャッピング膜５５が第１絶縁パターン５３上に提供されることができる。第１キャッピング膜５５は、キャッピングパターン１５５と同一な物質を含むことができる。
バルクカラーフィルター９０が、第１パッド端子８１、第１遮光パターン５１、及び第１キャッピング膜５５上に提供されることができる。バルクカラーフィルター９０は、第１パッド端子８１、第１遮光パターン５１、及び第１キャッピング膜５５を覆うことができる。第１保護膜７１が、バルクカラーフィルター９０上に提供されてバルクカラーフィルター９０を覆うことができる。
第１基板１００の光学ブラック領域ＯＢに光電変換領域１１０’及びダミー領域１１１が提供されることができる。前記光電変換領域１１０’は、例えば第１導電型と異なる第２導電型（例えば、ｎ型）の不純物でドーピングされることができる。光電変換領域１１０’は、図５で説明した光電変換領域１１０と類似の構造を有するが、光を受けて電気的信号を発生させる動作を遂行しないこともあり得る。ダミー領域１１１は不純物でドーピングされない領域であり得る。光電変換領域１１０’及びダミー領域１１１で発生された信号は、その後の工程ノイズを除去する情報として使用されることができる。
パッド領域ＰＡＤで、第１基板１００上に第２連結構造体６０、第２パッド端子８３、及び第２保護膜７３が提供されることができる。第２連結構造体６０は、第２遮光パターン６１、第２絶縁パターン６３、及び第２キャッピング膜６５を含むことができる。
第２遮光パターン６１が第１基板１００の第２面１００ｂ上に提供されることができる。より具体的に、第２遮光パターン６１は、第５トレンチＴＲ５及び第６トレンチＴＲ６の内側壁をコンフォーマルに覆うことができる。第２遮光パターン６１は、光電変換層１０、及び第１配線層２０ａ、第２配線層２０ｂ、及び第２基板２００を貫通することができる。より具体的に、第２遮光パターン６１は、第３配線層２０ｃ内の配線と接触することができる。第２遮光パターン６１は、金属物質、例えばタングステンを含むことができる。
第２パッド端子８３が第５トレンチＴＲ５の内部に提供されることができる。第２パッド端子８３は、第２遮光パターン６１上に提供されて第５トレンチＴＲ５の残部を満たすことができる。第２パッド端子８３は、金属物質、例えばアルミニウムを含むことができる。第２パッド端子８３は、イメージセンサー素子と外部との間の電気的連結通路の役割を遂行することができる。第２絶縁パターン６３が第６トレンチＴＲ６の残部を満たすことができる。第２絶縁パターン６３は、光電変換層１０及び第１配線層２０ａ、第２配線層２０ｂ、及び第２基板２００を貫通することができる。第２キャッピング膜６５が第２絶縁パターン６３上に提供されることができる。第２キャッピング膜６５はキャッピングパターン１５５と同一な物質を含むことができる。第２保護膜７３が、第２遮光パターン６１の一部及び第２キャッピング膜６５を覆うことができる。
第２パッド端子８３を通じて印加された電流は、第２遮光パターン６１、第２配線層２０ｂ内の配線、及び第１遮光パターン５１を通じて画素分離パターン１５０に流れることができる。光電変換領域１１０、１１０’及びダミー領域１１１から発生した電気的信号は、第２配線層２０ｂ内の配線、第３配線層２０ｃ内の配線、第２遮光パターン６１、及び第２パッド端子８３を通じて外部に伝送されることができる。
図６を参照してコンタクトパターンＣＰ及び連結コンタクトＴＶに対してより詳細に説明する。
図６を参照すれば、連結コンタクトＴＶと第２ボンディングパッドＢＰ２との間にコンタクトパターンＣＰが配置されることができる。連結コンタクトＴＶは、第２下部配線２１３からコンタクトパターンＣＰに向かって延長されることができる。連結コンタクトＴＶはコンタクトパターンＣＰと接触することができる。具体的に、連結コンタクトＴＶは、コンタクトパターンＣＰの底面と接触することができる。中間絶縁層２２３はその内部にオープニング（開口部）ＯＰを含むことができる。オープニングＯＰの内側壁に沿ってコンタクトパターンＣＰがコンフォーマルに提供されることができる。オープニングＯＰの幅は、第２基板２００に向かう方向に行くほど、小さくなることができる。
第２ボンディングパッドＢＰ２は、コンタクトパターンＣＰによって連結コンタクトＴＶと電気的に連結され、連結コンタクトＴＶと直接的に接触しないことがあり得る。第２ボンディングパッドＢＰ２の突出部ＰＴＰは、コンタクトパターンＣＰによって連結コンタクトＴＶから垂直に（即ち、第３方向Ｄ３）離隔されることができる。
コンタクトパターンＣＰは、その上面から第２基板２００に向かう方向に陥没されるリセス領域ＲＳＲを含むことができる。リセス領域ＲＳＲの幅は、第２基板２００に向かう方向に行くほど、小さくなることができる。
コンタクトパターンＣＰは金属物質を含むことができる。一例として、コンタクトパターンＣＰは、タングステン（Ｗ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、タングステン窒化物（ＷＮ）、タンタル窒化物（ＴａＮ）、及びチタニウム窒化物（ＴｉＮ）の中で少なくとも１つを含むことができる。コンタクトパターンＣＰは、第２ボンディングパッドＢＰ２と異なる金属物質を含むことができる。具体的に、第２ボンディングパッドＢＰ２は銅を含み、コンタクトパターンＣＰはタングステンを含むことができる。他の例として、コンタクトパターンＣＰは、第２ボンディングパッドＢＰ２と同一な物質を含むことができる。
コンタクトパターンＣＰ上に配置される第２ボンディングパッドＢＰ２は、ライン部ＬＩＮ及び突出部ＰＴＰを含むことができる。ライン部ＬＩＮは、中間絶縁層２２３の上部で第２方向Ｄ２に延長される部分であり得る。突出部ＰＴＰは、ライン部ＬＩＮからコンタクトパターンＣＰに向かって突出される部分であり得る。突出部ＰＴＰは、コンタクトパターンＣＰのリセス領域ＲＳＲに突出されることができる。突出部ＰＴＰはリセス領域ＲＳＲを満たすことができる。コンタクトパターンＣＰの上面は、ライン部ＬＩＮの底面と接触することができる。突出部ＰＴＰの幅は第３幅Ｗ３であり得る。第３幅Ｗ３は、第２基板２００に向かう方向に行くほど、小さくなることができる。
コンタクトパターンＣＰの底面は、第２基板２００の上面と共面をなすことができる。コンタクトパターンＣＰの底面は、第１レベルＬＶ１に位置することができる。連結コンタクトＴＶの上面は、第２レベルＬＶ２に位置することができる。第２ボンディングパッドＢＰ２の最下面は、第３レベルＬＶ３に位置することができる。即ち、第２ボンディングパッドＢＰ２の突出部ＰＴＰの底面は第３レベルＬＶ３に位置することができる。一例として、第２レベルＬＶ２は第１レベルＬＶ１より高く、第３レベルＬＶ３は第２レベルＬＶ２より高いことができる。第２レベルＬＶ２は、第１レベルＬＶ１と第３レベルＬＶ３との間に位置することができる。連結コンタクトＴＶの上面と側壁の一部分はコンタクトパターンＣＰと接触することができる。他の例として、第１レベルＬＶ１と第２レベルＬＶ２は、実質的に同一なレベルに位置することができる。即ち、連結コンタクトＴＶの上面は、コンタクトパターンＣＰの底面と接触することができる。
図７は、本発明の比較例にしたがうイメージセンサーを説明するための図面であって、図５のＮ領域を拡大した断面図である。本比較例では、図４乃至図６を参照して説明したことと重複される内容は説明を省略し、相違点に対して詳細に説明する。
図７を参照すれば、図６を参照して説明したコンタクトパターンＣＰが省略されることができる。第２ボンディングパッドＢＰ２は、また図６を参照して説明した突出部ＰＴＰを含まないことがあり得る。したがって、第２ボンディングパッドＢＰ２と第２下部配線２１３との間の距離が相対的に遠くなることができる。即ち、第２ボンディングパッドＢＰ２と第２下部配線２１３との間を電気的に連結するためには第２基板２００と中間絶縁層２２３を貫通する連結コンタクトＴＶの長さが相対的に長くならなければならない。この時、連結コンタクトＴＶを形成するためのコンタクトホールが十分に深く掘られないので、第２ボンディングパッドＢＰ２と第２下部配線２１３が電気的に連結されないことがあり得る。これを防止するために、中間絶縁層２２３の厚さを薄く形成する場合、第２ボンディングパッドＢＰ２と第２ゲート電極ＧＥｂが、互いに接触する不良が発生する可能性がある（図５参照）。
本発明によれば、中間絶縁層２２３内にコンタクトパターンＣＰが提供されることができる。コンタクトパターンＣＰは、第２ボンディングパッドＢＰ２下に配置されて第２ボンディングパッドＢＰ２と電気的に連結されることができる。コンタクトパターンＣＰが、中間絶縁層２２３の下部に配置されることによって、第２ボンディングパッドＢＰ２と第２下部配線２１３を電気的に連結する連結コンタクトＴＶの長さを相対的に短く形成することが可能である。したがって、連結コンタクトＴＶを形成するためのコンタクトホールが十分に深く掘られないので、第２ボンディングパッドＢＰ２と第２下部配線２１３が、電気的に連結されない不良を防止することができる。また、前記不良を防止するために、中間絶縁層２２３の厚さを薄く形成しなくともよいので、第２ボンディングパッドＢＰ２と第２ゲート電極ＧＥｂが互いに接触する不良を防止することができる。結果的に、イメージセンサーの電気的特性が向上されることができる。
図８Ａ乃至図８Ｇは、本発明の実施形態によるイメージセンサーの製造方法を説明するための断面図である。
図８Ａを参照すれば、互いに反対になる第１面１００ａ及び第２面１００ｂを有する第１基板１００が準備されることができる。第１基板１００は、第１導電型（例えば、ｐ型）の不純物を含むことができる。一例として、第１基板１００は、第１導電型バルク（ｂｕｌｋ）シリコン基板上に第１導電型エピタキシャル層が形成された基板である。他の例として、第１基板１００は第１導電型のウェルを含むバルク基板である。
第１基板１００の第１面１００ａ上に第２トレンチＴＲ２を形成することができる。第２トレンチＴＲ２内に第１素子分離パターン１０３が形成されることができる。第１素子分離パターン１０３と第１基板１００を蝕刻して第１トレンチＴＲ１が形成されることができる。第１トレンチＴＲ１内に画素分離パターン１５０が形成されることができる。第１トレンチＴＲ１の底面ＴＲ１ｂは、第１基板１００の第２面１００ｂより高いレベルに位置することができる。
第１基板１００内に不純物をドーピングして、光電変換領域１１０が形成されることができる。光電変換領域１１０は、前記第１導電型（例えば、ｐ型）と異なる第２導電型（例えば、ｎ型）を有することができる。
第１基板１００の第１面１００ａ上に伝送ゲートＴＧが形成されることができる。伝送ゲートＴＧは、第１基板１００の第１面１００ａ上に提供される第２部分ＴＧｂ及び第２部分ＴＧｂから第１基板１００内に延長される第１部分ＴＧａを含むことができる。図示されなかったが、第１基板１００の第１面１００ｂ上に図４を参照して説明した第１ゲート電極ＧＥａが形成されることができる。
第１基板１００の第１面１００ａ上に不純物が注入されて浮遊拡散領域ＦＤが形成されることができる。浮遊拡散領域ＦＤは、第２導電型（例えば、ｎ型）の不純物を含むことができる。図示されなかったが、第１ゲート電極ＧＥａの両側に図４を参照して説明した第１ソース／ドレイン領域ＳＤａが形成されることができる。
伝送ゲートＴＧを覆う第１上部絶縁層２２１が形成されることができる。第１上部絶縁層２２１内に上部コンタクト２０１が形成されることができる。第１上部絶縁層２２１上に上部配線２１１が形成されることができる。上部配線２１１を覆う第２上部絶縁層２２２が第１上部絶縁層２２１上に形成されることができる。第２上部絶縁層２２２内に上部ビア２１５及び第１ボンディングパッドＢＰ１が形成されることができる。第１ボンディングパッドＢＰ１の上面は、第２上部絶縁層２２２によって露出されることができる。最終的に、第１ウエハ部分ＷＦ１が形成されることができる。第１ウエハ部分ＷＦ１は、最終的に図５を参照して説明した第１半導体チップＳＣ１を構成することができる。
図８Ｂを参照すれば、互いに反対になる第３面２００ａ及び第４面２００ｂを有する第２基板２００が準備されることができる。第２基板２００は、第１導電型（例えば、ｐ型）の不純物を含むことができる。一例として、第２基板２００は、第１導電型バルク（ｂｕｌｋ）シリコン基板上に第１導電型エピタキシャル層が形成された基板であり得る。他の例として、第２基板２００は、第１導電型のウェルを含むバルク基板であり得る。
第２基板２００の第３面２００ａ上に第２ゲート電極ＧＥｂが形成されることができる。第２ゲート電極ＧＥｂの両側に第２ソース／ドレイン領域ＳＤｂが形成されることができる。第２ゲート電極ＧＥｂと第２ソース／ドレイン領域ＳＤｂは図１を参照して説明したソースフォロワートランジスタＳＸを構成することができる。
図８Ｃを参照すれば、第２ゲート電極ＧＥｂを覆う第１中間絶縁膜２２３ａが形成されることができる。第１中間絶縁膜２２３ａを貫通するオープニングＯＰが形成されることができる。オープニングＯＰによって第２基板２００の第３面２００ａが露出されることができる。
オープニングＯＰの底面及び内側壁、そして第１中間絶縁膜２２３ａの上面に沿って予備コンタクトパターンＰＣＰがコンフォーマルに形成されることができる。一例として、予備コンタクトパターンＰＣＰはタングステンを含むことができる。
図８Ｄを参照すれば、予備コンタクトパターンＰＣＰ上に平坦化工程が遂行されることができる。前記平坦化工程は、第１中間絶縁膜２２３ａの上面が露出される時まで遂行されることができる。結果的に、第１中間絶縁膜２２３ａ内にコンタクトパターンＣＰが形成されることができる。コンタクトパターンＣＰは、その上面から第２基板２００に向かって陥没されたリセス領域ＲＳＲを含むことができる。第１中間絶縁膜２２３ａ内に中間コンタクト２０２が形成されることができる。
第１中間絶縁膜２２３ａ上に第２ボンディングパッドＢＰ２が形成されることができる。コンタクトパターンＣＰと連結される第２ボンディングパッドＢＰ２は、ライン部ＬＩＮ及びライン部ＬＩＮからコンタクトパターンＣＰのリセス領域ＲＳＲに向かって突出される突出部ＰＴＰを含むことができる。即ち、第２ボンディングパッドＢＰ２の突出部ＰＴＰは、リセス領域ＲＳＲを満たすことができる。第１中間絶縁膜２２３ａ上に第２中間絶縁膜２２３ｂが形成されることができる。第２中間絶縁膜２２３ｂを形成することは、第１中間絶縁膜２２３ａ上に絶縁膜（図示せず）を形成すること及び第２ボンディングパッドＢＰ２の上面が露出される時まで平坦化工程を遂行することを含むことができる。第１中間絶縁膜２２３ａ及び第２中間絶縁膜２２３ｂは、中間絶縁層２２３を構成することができる。結果的に、第２ウエハ部分ＷＦ２が形成されることができる。第２ウエハ部分ＷＦ２は、最終的に図５を参照して説明した第２半導体チップＳＣ２を構成することができる。
図８Ｅを参照すれば、互いに反対になる第５面３００ａ及び第６面３００ｂを有する第３基板３００が準備されることができる。第３基板３００は、第１導電型（例えば、ｐ型）の不純物を含むことができる。一例として、第３基板３００は、第１導電型バルク（ｂｕｌｋ）シリコン基板上に第１導電型エピタキシャル層が形成された基板であり得る。他の例として、第３基板３００は、第１導電型のウェルを含むバルク基板であり得る。
第３基板３００の第５面３００ａ上に第７トレンチＴＲ７を形成することができる。第７トレンチＴＲ７内に第２素子分離パターン１０５が形成されることができる。第３基板３００の第５面３００ａ上に第３ゲート電極ＧＥｃが形成されることができる。第３ゲート電極ＧＥｃの両側に第３ソース／ドレイン領域ＳＤｃが形成されることができる。第３ゲート電極ＧＥｃと第３ソース／ドレイン領域ＳＤｃはロジックトランジスタＬＴを構成することができる。
第３ゲート電極ＧＥｃを覆う第１下部絶縁層２２４が形成されることができる。第１下部絶縁層２２４内に下部コンタクト２０３が形成されることができる。第１下部絶縁層２２４上に第１下部配線２１２が形成されることができる。第１下部配線２１２を覆う第２下部絶縁層２２５が第１下部絶縁層２２４上に形成されることができる。第２下部絶縁層２２５内に下部ビア２１７及び第２下部配線２１３が形成されることができる。第２下部配線２１３の上面は、第２下部絶縁層２２５によって露出されることができる。結果的に、第３半導体チップＳＣ３が形成されることができる。
図８Ｆを参照すれば、第２ウエハ部分ＷＦ２をフリップして第１ウエハ部分ＷＦ１上に付着することができる。具体的に、第２ウエハ部分ＷＦ２をフリップ（ｆｌｉｐ）して第１ボンディングパッドＢＰ１と第２ウエハ部分ＷＦ２の第２ボンディングパッドＢＰ２を互いに接触させた後、熱圧着工程等を進行して第２ウエハ部分ＷＦ２と第１ウエハ部分ＷＦ１をボンディングすることができる。
第２基板２００の第４面２００ｂ上に薄膜化工程が遂行されることができる。したがって、第２基板２００の厚さは薄くなることができる。結果的に、第２半導体チップＳＣ２が形成されることができる。第２基板２００を貫通するコンタクトホールＶＨが形成されることができる。コンタクトホールＶＨによってコンタクトパターンＣＰの上面が露出されることができる。
本発明によれば、コンタクトパターンＣＰが提供されることによって、コンタクトホールＶＨを相対的に深く形成しなくともよい。したがって、コンタクトホールＶＨが深く掘られないので、後述する第２下部配線２１３と第２ボンディングパッドＢＰ２が電気的に連結されない不良を防止することができる。
図８Ｇを参照すれば、コンタクトホールＶＨ内に連結コンタクトＴＶが形成されることができる。その後、第３半導体チップＳＣ３をフリップして第２半導体チップＳＣ２上に付着することができる。具体的に、第３半導体チップＳＣ３をフリップして連結コンタクトＴＶと第２下部配線２１３を接触させた後、熱圧着工程等を進行して第３半導体チップＳＣ３と第２半導体チップＳＣ２をボンディングすることができる。
図５を再び参照すれば、第１基板１００の第２面１００ｂ上に薄膜化工程が遂行されることができる。したがって、第１及び第２分離パターン１５１、１５３の底面が露出されることができる。結果的に、第１半導体チップＳＣ１が形成されることができる。第１基板１００の第２面１００ｂ上に第１固定電荷膜１３２、第２固定電荷膜１３４、及び平坦化膜１３６が形成されることができる。平坦化膜１３６上に遮光パターン３１５及び低屈折パターン３１１が形成されることができる。低屈折パターン３１１を覆う保護膜３１６が形成されることができる。保護膜３１６上にカラーフィルター３０３が形成されることができる。カラーフィルター３０３上にマイクロレンズ部３０６が形成されることができる。
図９Ａ乃至図９Ｃは、本発明の実施形態によるイメージセンサーを説明するための図面であって、各々図４のＡ－Ａ’線に沿う断面図である。本実施形態では、図４乃至図６を参照して説明したことと重複される内容は説明を省略し、相違点に対して詳細に説明する。
図９Ａを参照すれば、画素分離パターン１５０が第１トレンチＴＲ１内に提供されることができる。画素分離パターン１５０の第１トレンチＴＲ１は、第１基板１００の第２面１００ｂからリセスされることができる。第１トレンチＴＲ１は、第１基板１００の第２面１００ｂで第１面１００ａに向かう方向に行くほど、その幅が減少することができる。
画素分離パターン１５０は、第１トレンチＴＲ１の内壁に沿ってコンフォーマルに提供される固定電荷膜１５７及び固定電荷膜１５７上に提供される埋め込み絶縁パターン１５９を含むことができる。固定電荷膜１５７は、負の固定電荷を有することができる。固定電荷膜１５７は、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、アルミニウム（Ａｌ）、タンタル（Ｔａ）、チタニウム（Ｔｉ）、イットリウム（Ｙ）、及びランタノイドを含むグループで選択される少なくとも１つの金属を含む金属酸化物（ｍｅｔａｌ ｏｘｉｄｅ）又は金属フッ化物（ｍｅｔａｌ ｆｌｕｏｒｉｄｅ）で成されることができる。例えば、固定電荷膜１５７は、ハフニウム酸化膜又はアルミニウム酸化膜であり得る。固定電荷膜１５７の周辺には正孔の蓄積（ｈｏｌｅ ａｃｃｕｍｕｌａｔｉｏｎ）が発生する場合がある。したがって、暗電流の発生及びホワイトスポット（ｗｈｉｔｅ ｓｐｏｔ）を効果的に減少させることができる。埋め込み絶縁パターン１５９は、ステップカバレッジ特性が優れる絶縁材料を含むことができる。例えば、埋め込み絶縁パターン１５９はシリコン酸化膜を含むことができる。固定電荷膜１５７は第１基板１００の第２面１００ｂ上に延長されることができる。埋め込み絶縁パターン１５９は、また第１基板１００の第２面１００ｂ上に延長されることができる。
埋め込み絶縁パターン１５９の上面上に第１パッシベーション膜３２２及び第２パッシベーション膜３２４が順次的に提供されることができる。第１パッシベーション膜３２２及び第２パッシベーション膜３２４の各々は、無機酸化物を含むことができる。一例として、第１パッシベーション膜３２２及び第２パッシベーション膜３２４の各々は、シリコン酸化物を含むことができる。
ドーピング領域１３０が、第１基板１００の第１面１００ａ及び画素分離パターン１５０の間に介在されることができる。ドーピング領域１３０は第１導電型（例えば、ｐ型）を有することができる。ドーピング領域１３０は画素分離パターン１５０の下面を囲むことができる。
図９Ｂを参照すれば、画素分離パターン１５０は、図９Ａの画素分離パターン１５０と実質的に同一であり、第１素子分離パターン１０３が第１基板１００の第１面１００ａと画素分離パターン１５０との間に提供されることができる。第１素子分離パターン１０３ａ及び画素分離パターン１５０は、垂直に互いに離隔されることができる。即ち、第１基板１００の一部分が、第１素子分離パターン１０３と画素分離パターン１５０のとの間に延長されることができる。
図９Ｃを参照すれば、画素分離パターン１５０は図９Ａの画素分離パターン１５０と実質的に同一であり、第１素子分離パターン１０３は画素分離パターン１５０と接することができる。第１素子分離パターン１０３は、第１基板１００の第１面１００ａ及び画素分離パターン１５０の間に介在されることができる。
図１０は、本発明の実施形態によるイメージセンサーを説明するための図面である。
図１０を参照すれば、第１基板１００の第１面１００ａに隣接するように第１浮遊拡散領域ＦＤ１及び第２浮遊拡散領域ＦＤ２が提供されることができる。第２浮遊拡散領域ＦＤ２は、第１素子分離パターン１０３によって第１浮遊拡散領域ＦＤ１から離隔されることができる。
第１基板１００の第２面１００ｂ上に第１絶縁膜１３８が提供されることができる。第１絶縁膜１３８上には各々の単位画素領域ＰＸ毎にカラーフィルター３０３ａ、３０３ｃが配置されることができる。カラーフィルター３０３ａ、３０３ｃの間で第１絶縁膜１３８上に遮光パターン３１５が配置されることができる。カラーフィルター３０３ａ、３０３ｃの側面、上面、そして遮光パターン３１５の上面は、第２絶縁膜１３９によって覆われることができる。カラーフィルター３０３ａ、３０３ｃの間の空間は、低屈折パターン３１１で満たされることができる。
第２絶縁膜１３９と低屈折パターン３１１上に第３絶縁膜１４０が提供されることができる。第３絶縁膜１４０上に単位画素領域ＰＸ毎に画素電極１４２が提供されることができる。画素電極１４２の間には絶縁パターン１４８が介在されることができる。絶縁パターン１４８は、一例としてシリコン酸化膜又はシリコン窒化膜を含むことができる。画素電極１４２上には光電変換パターン１６３が提供されることができる。光電変換パターン１６３上には共通電極１４４が提供されることができる。共通電極１４４上には、パッシベーション膜１４９が提供されることができる。パッシベーション膜１４９上にはマイクロレンズ３０７が提供されることができる。
画素電極１４２と共通電極１４４は、ＩＴＯ（ｉｎｄｉｕｍ ｔｉｎ ｏｘｉｄｅ）、ＩＺＯ（ｉｎｄｉｕｍ ｚｉｎｃ ｏｘｉｄｅ）、ＺｎＯ（ｚｉｎｃ ｏｘｉｄｅ）、及び／又は有機透明導電物質を含むことができる。光電変換パターン１６３は、例えば有機光電変換層であり得る。光電変換パターン１６３はｐ型有機半導体物質及びｎ型有機半導体物質を含むことができ、ｐ型有機半導体物質とｎ型有機半導体物質はｐ－ｎ接合を形成することができる。又は、光電変換パターン１６３は、量子点（ｑｕａｎｔｕｍ ｄｏｔ）又はカルコゲナイド（ｃｈａｌｃｏｇｅｎｉｄｅ）を含むことができる。
画素電極１４２は、ビアプラグ１４６によって画素分離パターン１５０と電気的に連結されることができる。より具体的に、画素電極１４２は、画素分離パターン１５０の第２分離パターン１５３と電気的に連結されることができる。ビアプラグ１４６は、第３絶縁膜１４０、低屈折パターン３１１、第２絶縁膜１３９、遮光パターン３１５、及び第１絶縁膜１３８を貫通して画素分離パターン１５０と接することができる。ビアプラグ１４６の側壁は、ビア絶縁膜１４７で覆われることができる。画素分離パターン１５０は、上部配線２１１及び上部コンタクト２０１ａ、２０１ｂによって第２浮遊拡散領域ＦＤ２と電気的に連結されることができる。第１上部コンタクト２０１ａは、伝送ゲートＴＧ及び第１及び第２浮遊拡散領域ＦＤ１、ＦＤ２の中で少なくとも１つと接続することができる。第２上部コンタクト２０１ｂは、第２分離パターン１５５と接続することができる。第２上部コンタクト２０１ｂの上面は、第１上部コンタクト２０１ａの底面より高いレベルに位置することができる。
図１１は、本発明の実施形態によるイメージセンサーを説明するための図面であって、図４のＡ－Ａ’線に沿う断面図である。図１２は、図１１のＮ領域を拡大した断面図である。本実施形態では、図４乃至図６を参照して説明したことと重複される内容は説明を省略し、相違点に対して詳細に説明する。
図１１及び図１２を参照すれば、図６を参照して説明した第２ボンディングパッドＢＰ２の突出部ＰＴＰが省略されることができる。中間絶縁層２２３内にオープニングＯＰが複数に提供されることができる。コンタクトパターンＣＰもまた複数に提供されて各々のオープニングＯＰを満たすことができる。コンタクトパターンＣＰは、中間絶縁層２２３の底面から第２ボンディングパッドＢＰ２に向かって延長されることができる。コンタクトパターンＣＰの上面は、第２ボンディングパッドＢＰ２の底面と接触することができる。コンタクトパターンＣＰ２は、第２方向Ｄ２に互いに離隔されて配置されることができる。
連結コンタクトＴＶがコンタクトパターンＣＰと電気的に連結されることができる。一例として、連結コンタクトＴＶは、コンタクトパターンＣＰの中で一部と接触することができる。したがって、コンタクトパターンＣＰの中で一部は連結コンタクトＴＶと接触しなくともよい。連結コンタクトＴＶと接触しないコンタクトパターンＣＰの底面は、第２基板２００と接触することができる。他の例として、図示されたことと異なり、連結コンタクトＴＶは、コンタクトパターンＣＰの全部と接触することができる。連結コンタクトＴＶは、複数のコンタクトパターンＣＰと接触することができる。
コンタクトパターンＣＰの底面は、第２基板２００の上面と共面をなすことができる。コンタクトパターンＣＰの底面は、第１レベルＬＶ１に位置することができる。連結コンタクトＴＶの上面は、第２レベルＬＶ２に位置することができる。第２ボンディングパッドＢＰ２の底面は、第３レベルＬＶ３に位置することができる。一例として、第２レベルＬＶ２は第１レベルＬＶ１より高く、第３レベルＬＶ３は第２レベルＬＶ２より高いことができる。第２レベルＬＶ２は、第１レベルＬＶ１と第３レベルＬＶ３との間に位置することができる。連結コンタクトＴＶの上面と側壁の一部分は、コンタクトパターンＣＰと接触することができる。他の例として、第１レベルＬＶ１と第２レベルＬＶ２は、実質的に同一なレベルに位置することができる。即ち、連結コンタクトＴＶの上面は、コンタクトパターンＣＰの底面と接触することができる。
図１３Ａ及び図１３Ｂは、本発明の実施形態によるイメージセンサーの製造方法を説明するための断面図である。
図１３Ａを参照すれば、図８Ｂを参照して説明した工程の後に第２ゲート電極ＧＥｂを覆う第１中間絶縁膜２２３ａが形成されることができる。第１中間絶縁膜２２３ａを貫通するオープニングＯＰが形成されることができる。オープニングＯＰによって第２基板２００の第３面２００ａが露出されることができる。オープニングＯＰは複数に提供されることができる。オープニングＯＰは、図８Ｃを参照して説明したオープニングＯＰより相対的にその幅が小さくすることができる。
第１中間絶縁膜２２３ａの上面に沿って予備コンタクトパターンＰＣＰがコンフォーマルに形成されることができる。一例として、予備コンタクトパターンＰＣＰはタングステンを含むことができる。予備コンタクトパターンＰＣＰは、オープニングＯＰを完全に満たすことができる。
図１３Ｂを参照すれば、予備コンタクトパターンＰＣＰ上に平坦化工程が遂行されることができる。前記平坦化工程は、第１中間絶縁膜２２３ａの上面が露出される時まで遂行されることができる。結果的に、第１中間絶縁膜２２３ａ内に複数のコンタクトパターンＣＰが形成されることができる。第１中間絶縁膜２２３ａ内に中間コンタクト２０２が形成されることができる。
第１中間絶縁膜２２３ａ上に第２ボンディングパッドＢＰ２が形成されることができる。第１中間絶縁膜２２３ａ上に第２中間絶縁膜２２３ｂが形成されることができる。第２中間絶縁膜２２３ｂを形成することは、第１中間絶縁膜２２３ａ上に絶縁膜（図示せず）を形成すること及び第２ボンディングパッドＢＰ２の上面が露出される時まで平坦化工程を遂行することを含むことができる。第１中間絶縁膜２２３ａ及び第２中間絶縁膜２２３ｂは、中間絶縁層２２３を構成することができる。その後、図８Ｅ乃至図８Ｇを参照して説明した工程と実質的に同一な工程が遂行されることができる。結果的に、図１１及び図１２を参照して説明したイメージセンサーが形成されることができる。
以上、添付された図面を参照して本発明の実施形態を説明したが、本発明が属する技術分野の通常の知識を有する者は本発明がその技術的思想や必須の特徴を変更しなくとも、他の具体的な形態に実施されることができることを理解することができる。したがって、以上で記述した実施形態はすべての面で例示的なことであり、限定的ではないことと理解しなければならない。
１０ 光電変換層
２０ａ 第１配線層
２０ｂ 第２配線層
２０ｃ 第３配線層
３０ 光透過層
１００ 第１基板
１１０ 光電変換領域
２００ 第２基板
３００ 第３基板
２１１ 上部配線
２１２、２１３下部配線
２２１、２２２ 上部絶縁層
２２３ 中間絶縁層
２２４、２２５ 下部絶縁層
ＢＰ１、ＢＰ２ ボンディングパッド
ＡＲ 画素アレイ領域
ＣＰ コンタクトパターン
ＦＤ 浮遊拡散領域
ＬＴ ロジックトランジスタ
ＯＢ 光学ブラック領域
ＰＡＤ パッド領域
ＰＸ 単位画素領域
ＴＶ 連結コンタクト

Claims (10)

  1. 単位画素領域を含み、互いに反対になる第１面及び第２面を含む第１基板と、
    前記第１基板の前記第１面の下に配置される第２基板と、
    前記第２基板の下に配置される第３基板と、
    前記第２基板と前記第３基板との間に配置される下部絶縁層と、
    前記下部絶縁層内に配置される下部配線と、
    前記第１基板と前記第２基板との間の中間絶縁層と、
    前記中間絶縁層内に配置される第１ボンディングパッドと、
    前記第２基板を貫通して前記下部配線と前記第１ボンディングパッドを電気的に連結する連結コンタクトと、
    前記中間絶縁層内で前記第１ボンディングパッドの下に配置されるコンタクトパターンと、を含み、
    前記第１ボンディングパッドは、前記コンタクトパターンによって前記連結コンタクトから垂直に離隔される、イメージセンサー。
  2. 前記第１基板の前記第１面と前記中間絶縁層との間の上部絶縁層と、
    前記上部絶縁層の下部に提供される第２ボンディングパッドと、をさらに含み、
    前記第１ボンディングパッドは、前記第２ボンディングパッドと接触する、請求項１に記載のイメージセンサー。
  3. 前記第３基板上に配置されるロジックトランジスタをさらに含み、
    前記下部絶縁層は、前記ロジックトランジスタを覆う、請求項１に記載のイメージセンサー。
  4. 前記第２基板上に配置されるソースフォロワートランジスタと、
    前記第１基板の前記第１面に隣接するように提供される浮遊拡散領域と、をさらに含み、
    前記ソースフォロワートランジスタは、前記第１ボンディングパッドを通じて前記浮遊拡散領域と電気的に連結される、請求項１に記載のイメージセンサー。
  5. 前記第１基板内に提供されて前記単位画素領域を定義する画素分離パターンをさらに含み、
    前記画素分離パターンの幅は、前記第１面で前記第２面に向かう方向に行くほど、大きくなる、請求項１に記載のイメージセンサー。
  6. 前記コンタクトパターンと前記第１ボンディングパッドは、互いに異なる物質を含む、請求項１に記載のイメージセンサー。
  7. 前記連結コンタクトの上面は、前記コンタクトパターンの底面より高いレベルに位置する、請求項１に記載のイメージセンサー。
  8. 前記コンタクトパターンは、その上面から前記第２基板に向かう方向に陥没されたリセス領域を含む、請求項１に記載のイメージセンサー。
  9. 前記第１ボンディングパッドは、
    第１方向に延長されるライン部と、
    前記ライン部から前記コンタクトパターンの前記リセス領域に向かって突出される突出部と、を含み、
    前記突出部の幅は、前記第２基板に向かう方向に行くほど、小さくなる、請求項８に記載のイメージセンサー。
  10. 前記コンタクトパターンは、複数のコンタクトパターンを含み、
    前記連結コンタクトは、前記複数のコンタクトパターンの中で一部と接触する、請求項１に記載のイメージセンサー。
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