KR20220043943A - 이미지 센서 - Google Patents

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이태헌
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Abstract

이미지 센서가 제공된다. 서로 대향하는 제1 면 및 제2 면을 갖는 기판; 및 상기 기판 내에 제공되고 단위 화소 영역들을 정의하는 화소 분리 패턴이 제공된다. 상기 단위 화소 영역들은 제1 방향으로 인접하고 각각 제1 전송 게이트 및 제2 전송 게이트를 포함하는 제1 단위 화소 영역 및 제2 단위 화소 영역을 포함한다. 상기 화소 분리 패턴은 상기 제1 단위 화소 영역과 상기 제2 단위 화소 영역 사이의 제1 화소 분리 부분 및 상기 제2 전송 게이트를 사이에 두고 상기 제1 화소 분리 부분과 상기 제1 방향으로 이격되는 제2 화소 분리 부분을 포함한다. 상기 제1 화소 분리 부분의 상면은 상기 제2 화소 분리 부분의 상면보다 낮다.

Description

이미지 센서{Image sensor}
본 발명은 이미지 센서에 관한 것으로, 더욱 상세하게는 이미지 센서의 도전 구조체에 관한 것이다.
이미지 센서는 광학 영상(Optical image)을 전기적 신호로 변환하는 소자이다. 이미지 센서는 CCD(Charge coupled device)형 및 CMOS(Complementary metal oxide semiconductor)형으로 분류될 수 있다. CMOS형 이미지 센서는 CIS(CMOS image sensor)라고 약칭된다. 상기 CIS는 2차원적으로 배열된 복수개의 단위 화소 영역들을 구비한다. 단위 화소 영역들 각각은 포토다이오드(photodiode)를 포함한다. 포토다이오드는 입사되는 광을 전기 신호로 변환해주는 역할을 한다.
본 발명이 해결하고자 하는 과제는 전계 집중 현상이 완화될 수 있는 이미지 센서를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 전송 게이트들을 형성하기 위한 패터닝 마진을 확보할 수 있는 이미지 센서를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 개념에 따른 이미지 센서는, 서로 대향하는 제1 면 및 제2 면을 갖는 기판; 및 상기 기판 내에 제공되고 단위 화소 영역들을 정의하는 화소 분리 패턴을 포함하고, 상기 단위 화소 영역들은 제1 방향으로 인접하고 각각 제1 전송 게이트 및 제2 전송 게이트를 포함하는 제1 단위 화소 영역 및 제2 단위 화소 영역을 포함하고, 상기 화소 분리 패턴은 상기 제1 단위 화소 영역과 상기 제2 단위 화소 영역 사이의 제1 화소 분리 부분 및 상기 제2 전송 게이트를 사이에 두고 상기 제1 화소 분리 부분과 상기 제1 방향으로 이격되는 제2 화소 분리 부분을 포함하고, 상기 제1 화소 분리 부분의 상면은 상기 제2 화소 분리 부분의 상면보다 낮을 수 있다.
본 발명의 개념에 따른 이미지 센서는, 소자 분리막에 의하여 정의되는 활성 영역들을 포함하고 서로 대향하는 제1 면 및 제2 면을 갖는 기판; 및 상기 기판 내에 제공되고 단위 화소 영역들을 정의하는 화소 분리 패턴을 포함하고, 상기 단위 화소 영역들은 제1 방향으로 이격되는 제1 단위 화소 영역 및 제2 단위 화소 영역을 포함하고, 상기 제1 단위 화소 영역은 제1 플로팅 확산 영역 및 제1 전송 게이트를 포함하고, 상기 제2 단위 화소 영역은 제2 플로팅 확산 영역 및 제2 전송 게이트를 포함하고, 상기 제1 전송 게이트와 상기 제2 전송 게이트 사이의 상기 소자 분리막의 제1 상면은 상기 제1 플로팅 확산 영역과 상기 제2 플로팅 확산 영역 사이의 상기 소자 분리막의 제2 상면보다 낮을 수 있다.
본 발명의 개념에 따른 이미지 센서는, 서로 대향하는 제1 면 및 제2 면을 갖는 기판; 상기 기판 내에 제공되고 단위 화소 영역들을 정의하는 화소 분리 패턴; 상기 기판의 상기 제2 면 상에 제공되는 반사 방지막; 상기 반사 방지막 상에 제공되는 컬러 필터들 및 마이크로 렌즈들; 및 상기 기판의 상기 제1 면 상의 배선층을 포함하고, 상기 단위 화소 영역들은 제1 방향으로 인접하고 각각 제1 전송 게이트 및 제2 전송 게이트를 포함하는 제1 단위 화소 영역 및 제2 단위 화소 영역을 포함하고, 상기 화소 분리 패턴은 상기 제1 단위 화소 영역과 상기 제2 단위 화소 영역 사이의 제1 화소 분리 부분 및 상기 제2 전송 게이트를 사이에 두고 상기 제1 화소 분리 부분과 상기 제1 방향으로 이격되는 제2 화소 분리 부분을 포함하고, 상기 제1 화소 분리 부분의 상면은 상기 제2 화소 분리 부분의 상면보다 낮을 수 있다.
본 발명에 따른 이미지 센서는, 서로 인접한 전송 게이트들의 형성을 위한 제1 리세스 부분들을 서로 연결된 레이아웃을 기준으로 형성하여 전송 게이트들의 형성을 위한 패터닝 마진을 확보할 수 있으며, 전송 게이트와 플로팅 확산 영역 사이의 전계 집중 현상을 완화할 수 있다.
도 1은 본 발명의 실시예들에 따른 이미지 센서를 개략적으로 나타내는 블록도이다.
도 2는 본 발명의 실시예들에 따른 이미지 센서의 액티브 픽셀 센서 어레이의 회로도이다.
도 3은 실시예들에 따른 이미지 센서를 나타낸 평면도이다.
도 4는 도 3의 A-A'선을 따라 자른 단면도이다.
도 5는 도 3의 Q영역을 확대 도시한 평면도이다.
도 6은 도 5의 Ⅰ-Ⅰ'선을 따라 자른 단면도이다.
도 7은 도 5의 Ⅱ-Ⅱ'선을 따라 자른 단면도이다.
도 8은 도 5의 Ⅲ-Ⅲ'선을 따라 자른 단면도이다.
도 9는 도 5의 R 영역을 확대 도시한 평면도이다.
도 10은 도 6의 S1 영역의 확대도이다.
도 11은 도 7의 S2 영역의 확대도이다.
도 12 및 도 13은 본 발명의 실시예들에 따른 이미지 센서를 나타낸 단면도들로 각각 도 5의 Ⅰ-Ⅰ'선 및 Ⅱ-Ⅱ'선을 따라 자른 단면도들이다.
도 14 내지 도 23은 본 발명의 실시예들에 따른 이미지 센서의 제조 방법을 설명하기 도면들로, 도 14, 도 16, 도 18, 도 20, 및 도 22는 도 5의 Ⅰ-Ⅰ'선을 따라 자른 단면도들이고, 도 15, 도 17, 도 19, 도 21 및 도 23은 도 5의 Ⅱ-Ⅱ'선을 따라 자른 단면도들이다.
도 24는 도 3의 Q 영역을 확대 도시한 평면도이다.
도 1은 본 발명의 실시예들에 따른 이미지 센서를 개략적으로 나타내는 블록도이다.
도 1을 참조하면, 이미지 센서는 액티브 픽셀 센서 어레이(Active Pixel Sensor array; 1), 행 디코더(row decoder; 2), 행 드라이버(row driver; 3), 열 디코더(column decoder; 4), 타이밍 발생기(timing generator; 5), 상관 이중 샘플러(CDS: Correlated Double Sampler; 6), 아날로그 디지털 컨버터(ADC: Analog to Digital Converter; 7) 및 입출력 버퍼(I/O buffer; 8)를 포함할 수 있다.
상기 액티브 픽셀 센서 어레이(1)는 2차원적으로 배열된 복수의 픽셀들을 포함할 수 있고, 광 신호를 전기적 신호로 변환할 수 있다. 상기 액티브 픽셀 센서 어레이(1)는 행 드라이버(3)로부터 제공되는, 픽셀 선택 신호, 리셋 신호 및 전하 전송 신호와 같은 복수의 구동 신호들에 의해 구동될 수 있다. 또한, 상기 액티브 픽셀 센서 어레이(1)에 의해 변환된 전기적 신호는 상관 이중 샘플러(6)에 제공될 수 있다.
상기 행 드라이버(3)는, 상기 행 디코더(2)에서 디코딩된 결과에 따라, 상기 복수의 픽셀들을 구동하기 위한 다수의 구동 신호들을 상기 액티브 픽셀 센서 어레이(1)로 제공할 수 있다. 상기 복수의 픽셀들이 행렬 형태로 배열된 경우에는 각 행별로 구동 신호들이 제공될 수 있다. 상기 타이밍 발생기(5)는 상기 행 디코더(2) 및 상기 열 디코더(4)에 타이밍(timing) 신호 및 제어 신호를 제공할 수 있다. 상기 상관 이중 샘플러(CDS; 6)는 상기 액티브 픽셀 센서 어레이(1)에서 생성된 전기 신호를 수신하여 유지(hold) 및 샘플링할 수 있다. 상기 상관 이중 샘플러(6)는 특정한 잡음 레벨(noise level)과 전기적 신호에 의한 신호 레벨을 이중으로 샘플링하여, 잡음 레벨과 신호 레벨의 차이에 해당하는 차이 레벨을 출력할 수 있다.
상기 아날로그 디지털 컨버터(ADC; 7)는 상기 상관 이중 샘플러(6)에서 출력된 차이 레벨에 해당하는 아날로그 신호를 디지털 신호로 변환하여 출력할 수 있다. 상기 입출력 버퍼(8)는 디지털 신호를 래치(latch)하고, 래치된 신호를 열 디코더(4)에서의 디코딩 결과에 따라 순차적으로 영상 신호 처리부(도면 미도시)로 출력할 수 있다.
도 2는 본 발명의 실시예들에 따른 이미지 센서의 액티브 픽셀 센서 어레이의 회로도이다.
도 1 및 도 2를 참조하면, 상기 액티브 픽셀 센서 어레이(1)는 복수의 픽셀들(PX)을 포함할 수 있고, 상기 픽셀들(PX)은 매트릭스 형태로 배열될 수 있다. 상기 픽셀들(PX)의 각각은 전송 트랜지스터(TX)와 로직 트랜지스터들(RX, SX, AX)을 포함할 수 있다. 상기 로직 트랜지스터들은 리셋 트랜지스터(RX), 선택 트랜지스터(AX), 및 소스 팔로워 트랜지스터(SX)를 포함할 수 있다. 상기 전송 트랜지스터(TX), 상기 리셋 트랜지스터(RX), 및 상기 선택 트랜지스터(AX)는 각각 전송 게이트(TG), 리셋 게이트(RG), 및 선택 게이트(SEL)를 포함할 수 있다. 상기 픽셀들(PX)의 각각은 광전 변환 소자(PD) 및 플로팅 확산 영역(FD)을 더 포함할 수 있다.
상기 광전 변환 소자(PD)는 외부에서 입사된 빛의 양에 비례하여 광전하들을 생성 및 축적할 수 있다. 상기 광전 변환 소자(PD)는 P형 불순물 영역과 N형 불순물 영역을 포함하는 포토다이오드일 수 있다. 상기 전송 트랜지스터(TX)는 광전 변환 소자(PD)에서 생성된 전하를 상기 플로팅 확산 영역(FD)으로 전송할 수 있다. 상기 플로팅 확산 영역(FD)은 광전 변환 소자(PD)에서 생성된 전하를 전송 받아 누적적으로 저장할 수 있다. 상기 플로팅 확산 영역(FD)에 축적된 광전하들의 양에 따라 상기 소스 팔로워 트랜지스터(SX)가 제어될 수 있다.
상기 리셋 트랜지스터(RX)는 상기 플로팅 확산 영역(FD)에 축적된 전하들을 주기적으로 리셋시킬 수 있다. 상기 리셋 트랜지스터(RX)의 드레인 전극은 상기 플로팅 확산 영역(FD)과 연결되고, 상기 리셋 트랜지스터(RX)의 소스 전극은 전원 전압(VDD)에 연결될 수 있다. 상기 리셋 트랜지스터(RX)가 턴 온(turn-on)되면, 상기 리셋 트랜지스터(RX)의 소스 전극에 연결된 전원 전압(VDD)이 상기 플로팅 확산 영역(FD)으로 인가될 수 있다. 따라서, 상기 리셋 트랜지스터(RX)가 턴 온되면, 상기 플로팅 확산 영역(FD)에 축적된 전하들이 배출되어 상기 플로팅 확산 영역(FD)이 리셋될 수 있다.
상기 소스 팔로워 트랜지스터(SX)는 소스 팔로워 버퍼 증폭기(source follower buffer amplifier) 역할을 할 수 있다. 상기 소스 팔로워 트랜지스터(SX)는 상기 플로팅 확산 영역(FD)에서의 전위 변화를 증폭하고, 이를 출력 라인(Vout)으로 출력할 수 있다. 상기 선택 트랜지스터(AX)는 행 단위로 읽어낼 픽셀들(PX)을 선택할 수 있다. 상기 선택 트랜지스터(AX)가 턴 온될 때, 전원 전압(VDD)이 상기 소스 팔로워 트랜지스터(SX)의 드레인 전극으로 인가될 수 있다.
도 2에서 하나의 광전 변환 소자(PD)와 4개의 트랜지스터들(TX, RX, AX, SX)을 구비하는 단위 픽셀(PX)을 예시하고 있지만, 본 발명에 따른 이미지 센서는 이에 한정되지 않는다. 일 예로, 상기 리셋 트랜지스터(RX), 상기 소스 팔로워 트랜지스터(SX), 또는 상기 선택 트랜지스터(AX)는 이웃하는 픽셀들(PX)에 의해 서로 공유될 수 있다. 또한, 단위 픽셀(PX)은 복수 개의 광전 변환 소자(PD)를 포함할 수 있다. 이웃하는 복수 개의 픽셀들(PX)은 하나의 플로팅 확산 영역(FD)을 공유할 수 있다.
도 3은 실시예들에 따른 이미지 센서를 나타낸 평면도이다. 도 4는 도 3의 A-A'선을 따라 자른 단면도이다.
도 3 및 도 4를 참조하면, 이미지 센서는 센서 칩(1000) 및 로직 칩(2000)을 포함할 수 있다. 센서 칩(1000)은 광전 변환층(10), 제1 배선층(21), 및 광 투과층(30)을 포함할 수 있다. 광전 변환층(10)은 제1 기판(100), 화소 분리 패턴(150), 소자 분리 패턴(103) 및 제1 기판(100) 내에 제공된 광전 변환 영역들(110)을 포함할 수 있다. 외부에서 입사된 광은 광전 변환 영역들(110)에서 전기적 신호로 변환될 수 있다.
제1 기판(100)은 평면적 관점에서 화소 어레이 영역(AR), 광학 블랙 영역(OB), 및 패드 영역(PAD)을 포함할 수 있다. 화소 어레이 영역(AR)은 평면적 관점에서 제1 기판(100)의 센터 부분에 배치될 수 있다. 화소 어레이 영역(AR)은 복수의 단위 화소 영역들(PX)을 포함할 수 있다. 단위 화소 영역들(PX)은 입사광(incident light)으로부터 광전 신호를 출력할 수 있다. 단위 화소 영역들(PX)은 열들 및 행들을 이루며, 2차원 적으로 배열될 수 있다. 열들은 제1 방향(D1)과 나란할 수 있다. 행들은 제2 방향(D2)과 나란할 수 있다. 본 명세서에서, 제1 방향(D1)은 제1 기판(100)의 제1 면(100a)에 평행할 수 있다. 제2 방향(D2)은 제1 기판(100)의 제1 면(100a)에 평행하고, 제1 방향(D1)과 다를 수 있다. 예를 들어, 제2 방향(D2)은 제1 방향(D1)과 실질적으로 수직할 수 있다. 제3 방향(D3)은 제1 기판(100)의 제1 면(100a)과 실질적으로 수직할 수 있다.
패드 영역(PAD)은 제1 기판(100)의 엣지 부분에 제공되고, 평면적 관점에서 화소 어레이 영역(AR)을 둘러쌀 수 있다. 제2 패드 단자들(83)이 패드 영역(PAD) 상에 제공될 수 있다. 제2 패드 단자들(83)은 단위 화소 영역들(PX)에서 발생한 전기적 신호를 외부로 출력할 수 있다. 또는 외부의 전기적 신호 또는 전압은 제2 패드 단자들(83)을 통해 단위 화소 영역들(PX)로 전달될 수 있다.
옵티컬 블랙 영역(OB)은 제1 기판(100)의 화소 어레이 영역(AR) 및 패드 영역(PAD) 사이에 배치될 수 있다. 옵티컬 블랙 영역(OB)은 화소 어레이 영역(AR)을 평면적 관점에서 둘러쌀 수 있다. 옵티컬 블랙 영역(OB)은 광전 변환 영역(110)을 포함하지 않는 복수의 더미 영역(111)을 포함할 수 있다. 옵티컬 블랙 영역(OB)의 광전 변환 영역(110')은 화소 어레이 영역(AR)의 광전 변환 영역(110)과 유사한 구조를 갖지만, 빛을 받아 전기적 신호를 발생시키는 동작을 수행하지 않을 수 있다. 옵티컬 블랙 영역(OB)의 광전 변환 영역(110') 및 더미 영역(111)에서 발생된 신호는 이후 공정 노이즈를 제거하는 정보로 사용될 수 있다.
회로 칩(2000)은 센서 칩(1000) 상에 적층될 수 있다. 회로 칩(2000)은 제2 기판(40) 및 제2 배선층(23)을 포함할 수 있다. 제2 배선층(23)은 제1 배선층(21) 및 제2 기판(40) 사이에 개재될 수 있다. 제2 배선층(23)과 제1 배선층(21)은 배선 구조체(20)를 이룰 수 있다. 제2 기판(40)은 도 1의 액티브 픽셀 센서 어레이(1) 이외의 구성들을 위한 복수의 트랜지스터들을 포함할 수 있다.
광학 블랙 영역(OB)에서 제1 기판(100) 상에 제1 연결 구조체(50), 제1 패드 단자(81), 및 벌크 컬러 필터(90)가 제공될 수 있다. 제1 연결 구조체(50)는 제1 차광 패턴(51), 제1 절연 패턴(53), 및 제1 캐핑 패턴(55)을 포함할 수 있다. 제1 차광 패턴(51)이 제1 기판(100)의 제2 면(100b) 상에 제공될 수 있다. 제1 차광 패턴(51)은 제2 면(100b)을 덮되, 제3 트렌치(TR3) 및 제4 트렌치(TR4)의 내벽을 콘포말하게 덮을 수 있다. 제1 차광 패턴(51)은 광전 변환층(10) 및 제1 배선층(21)을 관통하여 광전 변환층(10) 및 제1 배선층(21)을 전기적으로 연결할 수 있다. 보다 구체적으로, 제1 차광 패턴(51)은 제1 배선층(21) 내의 배선들 및 광전 변환층(10) 내의 화소 분리 패턴(150)과 접촉할 수 있다. 이에 따라, 제1 연결 구조체(50)는 제1 배선층(21) 내의 배선들과 전기적으로 연결될 수 있다. 제1 차광 패턴(51)은 광학 블랙 영역(OB) 내로 입사되는 빛을 차단할 수 있다.
제1 패드 단자(81)가 제3 트렌치(TR3)의 내부에 제공되어 제3 트렌치(TR3)의 나머지 부분을 채울 수 있다. 제1 패드 단자(81)는 금속 물질, 예를 들어, 알루미늄을 포함할 수 있다. 제1 패드 단자(81)는 화소 분리 패턴(150)과 연결될 수 있다. 이에 따라, 제1 패드 단자(81)를 통해 화소 분리 패턴(150)에 음의 전압을 인가할 수 있다.
제1 절연 패턴(53)이 제1 차광 패턴(51) 상에 제공되어, 제4 트렌치(TR4)의 나머지 부분을 채울 수 있다. 제1 절연 패턴(53)은 광전 변환층(10) 및 제1 배선층(21)을 관통할 수 있다. 제1 절연 패턴(53) 상에 제1 캐핑 패턴(55)이 제공될 수 있다. 제1 캐핑 패턴(55)이 제1 절연 패턴(53) 상에 제공될 수 있다.
벌크 컬러 필터(90)가 제1 패드 단자(81), 제1 차광 패턴(51), 및 제1 캐핑 패턴(55) 상에 제공될 수 있다. 벌크 컬러 필터(90)는 제1 패드 단자(81), 제1 차광 패턴(51), 및 제1 캐핑 패턴(55)을 덮을 수 있다. 제1 보호막(71)이 벌크 컬러 필터(90) 상에 제공되어 벌크 컬러 필터(90)를 덮을 수 있다.
패드 영역(PAD)에서, 제1 기판(100) 상에 제2 연결 구조체(60), 제2 패드 단자(83), 및 제2 보호막(73)이 제공될 수 있다. 제2 연결 구조체(60)는 제2 차광 패턴(61), 제2 절연 패턴(63), 및 제2 캐핑 패턴(65)을 포함할 수 있다.
제2 차광 패턴(61)이 제1 기판(100)의 제2 면(100b) 상에 제공될 수 있다. 보다 구체적으로, 제2 차광 패턴(61)은 제2 면(100b)을 덮되, 제5 트렌치(TR5) 및 제6 트렌치(TR6)의 내벽을 콘포말하게 덮을 수 있다. 제2 차광 패턴(61)은 광전 변환층(10) 및 제1 배선층(21)의 일부를 관통할 수 있다. 보다 구체적으로, 제2 차광 패턴(61)은 제2 배선층(23) 내의 배선들(231, 232)과 접촉할 수 있다. 제2 차광 패턴(61)은 금속 물질 예를 들어, 텅스텐(W)을 포함할 수 있다.
제2 패드 단자(83)가 제5 트렌치(TR5)의 내부에 제공될 수 있다. 제2 패드 단자(83)는 제2 차광 패턴(61) 상에 제공되어 제5 트렌치(TR5)의 나머지 부분을 채울 수 있다. 제2 패드 단자(83)는 금속 물질 예를 들어, 알루미늄을 포함할 수 있다. 제2 패드 단자(83)는 이미지 센서 소자와 외부 사이의 전기적 연결 통로 역할을 할 수 있다. 제2 절연 패턴(63)이 제6 트렌치(TR6)의 나머지 부분을 채울 수 있다. 제2 절연 패턴(63)은 광전 변환층(10) 및 제1 배선층(21)을 전부 또는 일부를 관통할 수 있다. 제2 캐핑 패턴(65)이 제2 절연 패턴(63) 상에 제공될 수 있다. 제2 보호막(73)이 제2 차광 패턴(61)의 일부 및 제2 캐핑 패턴(65)을 덮을 수 있다.
제2 패드 단자(83)를 통해 인가된 전류는 제2 차광 패턴(61), 제2 배선층(23) 내의 배선들(231, 232), 및 제1 차광 패턴(51)을 통해 화소 분리 패턴(150)으로 흐를 수 있다. 광전 변환 영역들(110, 110') 및 더미 영역(111)으로부터 발생한 전기적 신호는 제1 배선층(21)의 배선들, 제2 배선층(23) 내의 배선들(231, 232), 제2 차광 패턴(61), 및 제2 패드 단자(83)를 통해 회로 칩(2000)의 제2 기판(40) 내의 로직 트랜지스터들로 전송될 수 있다.
이하, 도 5 내지 도 11를 참조하여, 이미지 센서의 화소 어레이 영역(AR)에 대하여 보다 상세하게 설명한다.
도 5는 도 3의 Q영역을 확대 도시한 평면도이다. 도 6은 도 5의 Ⅰ-Ⅰ'선을 따라 자른 단면도이다. 도 7은 도 5의 Ⅱ-Ⅱ'선을 따라 자른 단면도이다. 도 8은 도 5의 Ⅲ-Ⅲ'선을 따라 자른 단면도이다. 도 9는 도 5의 R 영역을 확대 도시한 평면도이다. 도 10은 도 6의 S1 영역의 확대도이다. 도 11은 도 7의 S2 영역의 확대도이다. 이하, 설명의 간소화를 위하여 이미지 센서의 센서 칩(1000)을 중심으로 설명한다.
도 5 내지 도 11을 참조하면, 본 발명의 실시예들에 따른 이미지 센서는 광전 변환층(10), 게이트 전극들(TG, RG, SEL, SF), 제1 배선층(21), 및 광 투과층(30)을 포함할 수 있다. 광전 변환층(10)은 제1 기판(100), 화소 분리 패턴(150), 및 소자 분리 패턴(103)을 포함할 수 있다.
제1 기판(100)은 서로 대향하는 제1 면(100a; 또는 전면) 및 제2 면(100b; 또는 후면)을 가질 수 있다. 빛은 제1 기판(100)의 제2 면(100b)으로 입사될 수 있다. 제1 배선층(21)은 제1 기판(100)의 제1 면(100a) 상에 배치될 수 있고, 광 투과층(30)은 제1 기판(100)의 제2 면(100b) 상에 배치될 수 있다. 제1 기판(100)은 반도체 기판 또는 SOI(Silicon on insulator) 기판일 수 있다. 반도체 기판은 예를 들어, 실리콘 기판, 게르마늄 기판, 또는 실리콘-게르마늄 기판을 포함할 수 있다. 제1 기판(100)은 제1 도전형의 불순물을 포함할 수 있다. 예를 들어, 제1 도전형의 불순물은 알루미늄(Al), 붕소(B), 인듐(In) 및/또는 갈륨(Ga)과 같은 p형 불순물을 포함할 수 있다.
제1 기판(100)은 화소 분리 패턴(150)에 의해 정의된 복수 개의 단위 화소 영역들(PX)을 포함할 수 있다. 복수 개의 단위 화소 영역들(PX)은, 서로 교차하는 제1 방향(D1) 및 제2 방향(D2)을 따라 매트릭스 형태로 배열될 수 있다. 제1 기판(100)은 광전 변환 영역들(110)을 포함할 수 있다. 광전 변환 영역들(110)은 제1 기판(100) 내에서 상기 단위 화소 영역들(PX)에 각각 제공될 수 있다. 광전 변환 영역들(110)은 제1 기판(100) 내에 제2 도전형의 불순물로 도핑된 영역일 수 있다. 제2 도전형의 불순물은 제1 도전형의 불순물과 반대되는 도전형을 가질 수 있다. 제2 도전형의 불순물은 인, 비소, 비스무스, 및/또는 안티몬과 같은 n형 불순물을 포함할 수 있다. 광전 변환 영역들(110)은 제2 면(100b)보다 제1 면(100a)에 더 가깝게 배치될 수 있다. 일 예로, 각각의 광전 변환 영역들(110)은, 제1 면(100a)에 인접한 제1 영역과 제2 면(100b)에 인접한 제2 영역을 포함할 수 있다. 광전 변환 영역(110)은 상기 제1 영역과 상기 제2 영역 간에 불순물 농도 차이를 가질 수 있다. 이에 따라, 광전 변환 영역(110)은 제1 기판(100)의 제1 면(100a)과 제2 면(100b) 사이에서 포텐셜 기울기를 가질 수 있다. 다른 예로, 광전 변환 영역(110)은 제1 기판(100)의 제1 면(100a)과 제2 면(100b) 사이에서 포텔셜 기울기를 가지지 않을 수 있다.
제1 기판(100)과 광전 변환 영역(110)은 포토다이오드를 구성할 수 있다. 즉, 제1 도전형의 제1 기판(100)과 제2 도전형의 광전 변환 영역(110)의 p-n 접합(p-n junction)에 의해 포토다이오드가 구성될 수 있다. 포토다이오드를 구성하는 광전 변환 영역(110)은, 입사광의 세기에 비례하여 광전하를 생성 및 축적할 수 있다.
화소 분리 패턴(150)은 제1 기판(100)의 단위 화소 영역들(PX) 사이로 연장될 수 있다. 화소 분리 패턴(150)은 격자 구조를 가질 수 있다. 평면적 관점에서, 화소 분리 패턴(150)은 단위 화소 영역들(PX) 각각을 완전히 둘러쌀 수 있다. 화소 분리 패턴(150)은 제1 트렌치(TR1) 내에 제공될 수 있고, 제1 트렌치(TR1)는 제1 기판(100)의 제1 면(100a)으로부터 리세스된 영역일 수 있다. 화소 분리 패턴(150)은 제1 기판(100)의 제1 면(100a)으로부터 제2 면(100b)을 향해 연장될 수 있다. 화소 분리 패턴(150)은 깊은 소자 분리(Deep Trench Isolation)막일 수 있다. 화소 분리 패턴(150)은 제1 기판(100)을 관통할 수 있다. 화소 분리 패턴(150)의 수직적 높이는 제1 기판(100)의 수직적 두께와 실질적으로 동일할 수 있다. 일 예로, 화소 분리 패턴(150)의 폭은 제1 기판(100)의 제1 면(100a)으로부터 제2 면(100b)으로 갈수록 점점 감소할 수 있다.
화소 분리 패턴(150)은 제1 분리 패턴(151), 제2 분리 패턴(153), 및 캐핑 패턴(155)을 포함할 수 있다. 제1 분리 패턴(151)은 제1 트렌치(TR1)의 측벽을 따라 제공될 수 있다. 제1 분리 패턴(151)은 일 예로, 실리콘계 절연 물질(예를 들어, 실리콘 질화물, 신리콘 산화물, 및/또는 실리콘 산화질화물) 및/또는 고유전 물질(예를 들어, 하프늄 산화물 및/또는 알루미늄 산화물)을 포함할 수 있다. 다른 예로, 제1 분리 패턴(151)은 복수의 층들을 포함하고, 상기 층들은 서로 다른 물질을 포함할 수 있다. 제1 분리 패턴(151)은 제1 기판(100) 보다 낮은 굴절률을 가질 수 있다. 이에 따라, 제1 기판(100)의 단위 화소 영역들(PX) 사이에 크로스 토크 현상이 방지 또는 감소할 수 있다.
제2 분리 패턴(153)은 제1 분리 패턴(151) 내에 제공될 수 있다. 예를 들어, 제2 분리 패턴(153)의 측벽은 제1 분리 패턴(151)에 의해 둘러싸일 수 있다. 제1 분리 패턴(151)은 제2 분리 패턴(153) 및 제1 기판(100) 사이에 개재될 수 있다. 제2 분리 패턴(153)은 제1 분리 패턴(151)에 의해 제1 기판(100)과 이격될 수 있다. 이에 따라, 이미지 센서 동작 시, 제2 분리 패턴(153)이 제1 기판(100)과 전기적으로 분리될 수 있다. 제2 분리 패턴(153)은 결정질 반도체 물질, 예를 들어, 다결정 실리콘을 포함할 수 있다. 일 예로, 제2 분리 패턴(153)은 도펀트를 포함할 수 있고, 상기 도펀트는 제1 도전형의 불순물 또는 제2 도전형의 불순물을 포함할 수 있다. 예를 들어, 제2 분리 패턴(153)은 도핑된 다결정 실리콘을 포함할 수 있다. 다른 예로, 제2 분리 패턴(153)은 도핑되지 않은(un-doped) 결정질 반도체 물질을 포함할 수 있다. 예를 들어, 제2 분리 패턴(153)은 도핑되지 않는 다결정 실리콘을 포함할 수 있다. “도핑되지 않은”의 용어는 의도적인 도핑 공정을 수행하지 않은 상태를 의미할 수 있다. 상기 도펀트는 n형 도펀트 및 p형 도펀트를 포함할 수 있다.
캐핑 패턴(155)이 제2 분리 패턴(153)의 상면 상에 제공될 수 있다. 캐핑 패턴(155)은 제1 기판(100)의 제1 면(100a)에 인접하게 배치될 수 있다. 캐핑 패턴(155)의 상면은 제1 기판(100)의 제1 면(100a)과 공면(coplanar)을 이룰 수 있다. 캐핑 패턴(155)은 비전도성 물질을 포함할 수 있다. 일 예로, 캐핑 패턴(155)은 실리콘계 절연물질(예를 들어, 실리콘 질화물, 신리콘 산화물, 및/또는 실리콘 산화질화물) 및/또는 고유전 물질(예를 들어, 하프늄 산화물 및/또는 알루미늄 산화물)을 포함할 수 있다. 이에 따라, 화소 분리 패턴(150)은 단위 화소 영역들(PX) 각각으로 입사되는 입사광에 의해 생성된 광전하들이 랜덤 드리프트(random drift)에 의해 인접하는 단위 화소 영역들(PX)로 입사되는 것을 방지할 수 있다. 즉, 화소 분리 패턴(150)은 단위 화소 영역들(PX) 간의 크로스 토크(crosstalk) 현상을 방지할 수 있다.
소자 분리 패턴(103)이 제1 기판(100) 내에 제공될 수 있다. 예를 들어, 소자 분리 패턴(103)은 제2 트렌치(TR2) 내에 제공될 수 있고, 제2 트렌치(TR2)는 제1 기판(100)의 제1 면(100a)으로부터 리세스될 수 있다. 소자 분리 패턴(103)은 얕은 소자 분리(STI)막일 수 있다. 소자 분리 패턴(103)은 제1 활성 패턴들(ACT1) 및 제2 활성 패턴들(ACT2)을 정의할 수 있다. 소자 분리 패턴(103)의 하면은 제1 기판(100) 내에 제공될 수 있다. 소자 분리 패턴(103)의 폭은 제1 기판(100)의 제1 면(100a)에서 제2 면(100b)으로 갈수록 점차 감소할 수 있다. 소자 분리 패턴(103)의 하면은 광전 변환 영역들(110)과 수직적으로 이격될 수 있다. 화소 분리 패턴(150)은 소자 분리 패턴(103)과 연결될 수 있다. 소자 분리 패턴(103)의 적어도 일부는 화소 분리 패턴(150)의 상부 측벽 상에 배치되며, 화소 분리 패턴(150)의 상부 측벽과 연결될 수 있다. 소자 분리 패턴(103)의 측벽과 하면 및 화소 분리 패턴(150)의 측벽은 계단형 구조를 가질 수 있다. 소자 분리 패턴(103)의 깊이는 화소 분리 패턴(150)의 깊이보다 작을 수 있다. 소자 분리 패턴(103)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 산질화물을 포함할 수 있다.
각각의 단위 화소 영역들(PX)은, 소자 분리 패턴(103)에 의해 정의되는 제1 활성 패턴(ACT1) 및 제2 활성 패턴(ACT2)을 포함할 수 있다. 제1 및 제2 활성 패턴들(ACT1, ACT2)의 평면적 형상은 도 5에 나타난 형태로 한정되는 것은 아니며, 다양하게 변경될 수 있다.
도 2를 참조하여 설명한 전송 트랜지스터(TX), 소스 팔로워 트랜지스터(SX), 리셋 트랜지스터(RX), 및 선택 트랜지스터(AX)가 제1 기판(100)의 제1 면(100a) 상에 제공될 수 있다. 각 트랜지스터들의 게이트 전극들(TG, SEL, SF, RG)이 제1 기판(100)의 제1 면(100a) 상에 제공될 수 있다. 게이트 전극들(TG, SEL, SF, RG)은 전송 게이트(TG), 선택 게이트(SEL), 소스 팔로워 게이트(SF), 및 리셋 게이트(RG)를 포함할 수 있다.
전송 트랜지스터(TX)가 단위 화소 영역들(PX) 각각의 제1 활성 패턴(ACT1) 상에 제공될 수 있다. 전송 트랜지스터(TX)는 광전 변환 영역(110)과 전기적으로 연결될 수 있다. 전송 트랜지스터(TX)는, 제1 활성 패턴(ACT1) 상의 전송 게이트(TG) 및 플로팅 확산 영역(FD)을 포함할 수 있다. 전송 게이트(TG)는 제1 기판(100) 내로 삽입된 매립부(VP) 및 제1 기판(100)의 제1 면(100a) 상으로 돌출되는 돌출부(PP)를 포함할 수 있다. 돌출부(PP)의 측벽 상에는 게이트 스페이서(GS)가 제공될 수 있다. 전송 게이트(TG)와 제1 기판(100) 사이에 게이트 유전막(GI)이 개재될 수 있다. 플로팅 확산 영역(FD)은 전송 게이트(TG)의 일측의 제1 활성 패턴(ACT1) 내에 위치할 수 있다. 플로팅 확산 영역(FD)은 제1 기판(100)과 반대인 제2 도전형(예를 들어, n형)을 가질 수 있다. 게이트 스페이서(GS)는 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다. 게이트 유전막(GI)은 실리콘 산화막 또는 실리콘 산화막보다 유전 상수가 큰 고유전막을 포함할 수 있다.
소스 팔로워 트랜지스터(SX) 및 선택 트랜지스터(AX)가 단위 화소 영역들(PX)의 제1 활성 패턴들(ACT1) 상에 제공될 수 있다. 단위 화소 영역들(PX)의 제2 활성 패턴들(ACT2) 상에 리셋 트랜지스터(RX)가 제공될 수 있다. 전송 게이트(TG), 선택 게이트(SEL), 소스 팔로워 게이트(SF), 및 리셋 게이트(RG) 각각과 제1 기판(100) 사이에 게이트 유전막들이 개재될 수 있다.
제1 배선층(21)은 절연층들(221, 222, 223), 도전 구조체들(200), 배선들(212, 213), 및 비아들(215)을 포함할 수 있다. 절연층들(221, 222)은 제1 절연층(221), 및 제2 절연층들(222, 223)을 포함할 수 있다. 제1 절연층(221)은 제1 기판(100)의 제1 면(100a)을 덮을 수 있다. 제1 절연층(221)은 배선들(212, 213) 및 제1 기판(100)의 제1 면(100a) 사이에 제공되어, 게이트 전극들(TG, SEL, SF, RG)을 덮을 수 있다. 제2 절연층들(222, 223)은 제1 절연층(221) 상에 적층될 수 있다. 제1 및 제2 절연층들(212, 222, 223)은 비전도성 물질을 포함할 수 있다. 예를 들어, 제1 및 제2 절연층들(212, 222, 223)은 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 산화질화물과 같은 실리콘계 절연물질을 포함할 수 있다.
제1 절연층(221)과 제1 기판(100)의 제1 면(100a) 사이에 식각 정지막(204)이 제공될 수 있다. 식각 정지막(204)은 게이트 전극들(TG, SEL, SF, RG)을 덮을 수 있다. 식각 정지막(204)은 실리콘 질화물, 실리콘 산화질화물, 또는 실리콘탄화질화물 중 적어도 하나를 포함할 수 있다. 일 예로, 식각 정지막(204)은 서로 밀도가 다른 두 층의 실리콘 질화막들을 포함할 수 있다.
배선들(212, 213)이 제1 절연층(221) 상에 제공될 수 있다. 보다 구체적으로 배선들(212, 213)은 제1 기판(100)의 제1 면(100a) 상에 적층된 제2 절연층들(222, 223) 내에 배치될 수 있다. 배선들(212, 213)은 비아들(215)을 통해 전송 트랜지스터들(TX), 소스 팔로워 트랜지스터들(SX), 리셋 트랜지스터들(RX), 및 선택 트랜지스터들(AX)과 수직적으로 연결될 수 있다. 광전 변환 영역들(110)에서 변환된 전기적 신호는 제1 배선층(21)을 통하여 회로 칩으로 전달될 수 있다. 비아들(215)은 전송 게이트들(TG) 또는 플로팅 확산 영역(FD)과 연결되는 하부 비아들(205)을 포함할 수 있다. 제1 내지 제2 배선들(212, 213) 및 비아들(215)은 금속 물질 예를 들어, 구리(Cu)를 포함할 수 있다. 제1 내지 제2 배선들(212, 213) 및 비아들(215)은 도전 구조체(200)와 다른 물질을 포함할 수 있다. 제1 내지 제2 배선들(212, 213) 및 비아들(215)은 도전 구조체와 전기적으로 연결될 수 있다.
광 투과층(30)은 컬러 필터들(303) 및 마이크로 렌즈들(307)을 포함할 수 있다. 광 투과층(30)은 외부에서 입사되는 광을 집광 및 필터링하여, 광을 광전 변환층(10)으로 제공할 수 있다. 구체적으로, 제1 기판(100)의 제2 면(100b) 상에 컬러 필터들(303) 및 마이크로 렌즈들(307)이 제공될 수 있다. 컬러 필터들(303)은 단위 화소 영역들(PX) 상에 각각 배치될 수 있다. 마이크로 렌즈들(307)은 컬러 필터들(303) 상에 각각 배치될 수 있다. 제1 기판(100)의 제2 면(100b)과 컬러 필터들(303) 사이에 반사 방지막(132) 및 제1 및 제2 하부 절연막들(134, 136)이 배치될 수 있다. 반사 방지막(132)은 제1 기판(100)의 제2 면(100b)으로 입사되는 광이 광전 변환 영역들(110)에 원활히 도달할 수 있도록 광의 반사를 방지할 수 있다. 컬러 필터들(303)과 마이크로 렌즈들(307) 사이에 제3 하부 절연막(305)이 배치될 수 있다. 제1 및 제2 하부 절연막들(134, 136) 각각은 고정전하층, 접착층, 및 보호층 중 적어도 하나를 포함할 수 있다.
컬러 필터들(303)은 원색 컬러 필터들(Primary Color Filter)을 포함할 수 있다. 컬러 필터들(303)은 서로 다른 색을 갖는 제1 내지 제3 컬러 필터들을 포함할 수 있다. 일 예로, 제1 내지 제3 컬러 필터들은 각각 녹색, 적색 및 청색의 컬러 필터들을 포함할 수 있다. 제1 내지 제3 컬러 필터들은 베이어 패턴(bayer pattern) 방식으로 배열될 수 있다. 다른 예로, 제1 내지 제3 컬러 필터들은 시안(cyan), 마젠타(magenta) 또는 황색(yellow) 등과 같은 다른 컬러를 포함할 수도 있다.
마이크로 렌즈들(307)은 단위 화소 영역들(PX)로 입사되는 빛을 집광시킬 수 있도록 볼록한 형태를 가질 수 있다. 평면적 관점에서, 마이크로 렌즈들(307)은 광전 변환 영역들(110)과 각각 중첩될 수 있으나 이에 한정되지 않는다.
도 5를 참조하면, 제1 기판(100)은 복수 개의 단위 화소 영역들(PX)을 포함하는 화소 그룹들(PG)을 포함할 수 있다. 화소 그룹들(PG)은 평면적 관점에서 행들 및 열들을 따라 2차원적으로 배열될 수 있다. 화소 그룹(PG) 하나는 제1 단위 화소 영역(PX1), 제2 단위 화소 영역(PX2), 제3 단위 화소 영역(PX3), 및 제4 단위 화소 영역(PX4)을 포함할 수 있다. 제1 내지 제4 단위 화소 영역들(PX1, PX2, PX3, PX4)은 화소 분리 패턴(150)에 의해 구분될 수 있다. 제1 내지 제4 단위 화소 영역들(PX1, PX2, PX3, PX4)은 2개의 행 및 2개의 열을 이루며 2차원적으로 배열될 수 있다. 실시예들에 따르면, 제1 단위 화소 영역(PX1)은 제2 단위 화소 영역(PX2)으로부터 제1 방향(D1)으로 이격될 수 있고, 제3 단위 화소 영역(PX3)은 제1 단위 화소 영역(PX1)으로부터 제2 방향(D2)으로 이격될 수 있다. 제4 단위 화소 영역(PX4)은 제2 단위 화소 영역(PX2)으로부터 제2 방향(D2)으로 이격될 수 있다. 화소 분리 패턴(150)은 제1 단위 화소 영역(PX1)과 제2 단위 화소 영역(PX2) 사이의 제1 화소 분리 부분(150P1)을 포함할 수 있다. 제1 화소 분리 부분(150P1)은 제3 단위 화소 영역(PX3)과 제4 단위 화소 영역(PX4) 사이로 연장될 수 있다. 소자 분리 패턴(103)은 제1 화소 분리 부분(150P1)과 인접한 제1 부분(103P1)을 포함할 수 있다.
화소 분리 패턴(150)은 제1 단위 화소 영역(PX1)과 제4 단위 화소 영역(PX4) 사이의 제3 화소 분리 부분(150P3)을 포함할 수 있다. 제3 화소 분리 부분(150P3)은 제2 단위 화소 영역(PX2)과 제3 단위 화소 영역(PX3) 사이로 연장될 수 있다. 제1 방향(D1)으로 연장되는 제3 화소 분리 부분(150P3)은 제2 방향(D2)으로 연장되는 제1 화소 분리 부분(150P1)과 교차할 수 있다.
화소 분리 패턴(150)은 제1 단위 화소 영역(PX1) 또는 제2 단위 화소 영역(PX2)을 사이에 두고 제1 화소 분리 부분(150P1)과 제1 방향(D1)(또는 제1 방향(D1)의 반대 방향)으로 이격되는 제2 화소 분리 부분들(150P2)을 포함할 수 있다. 유사하게, 제2 화소 분리 부분들(150P2)은 제3 단위 화소 영역(PX3) 또는 제4 단위 화소 영역(PX4)을 사이에 두고 제1 화소 분리 부분(150P1)과 제1 방향(D1)(또는 제1 방향(D1)의 반대 방향)으로 이격되는 부분들을 포함할 수 있다. 일 예로, 제2 화소 분리 부분들(150P2)은 화소 그룹(PG)을 둘러쌀 수 있다.
소자 분리 패턴(103)은 제2 화소 분리 부분(150P2) 및 제3 화소 분리 부분(150P3)과 각각 인접한 제2 부분(103P2) 및 제3 부분(103P3)을 포함할 수 있다.
제1 단위 화소 영역(PX1)은 제1 화소 분리 부분(150P1)을 사이에 두고 제2 단위 화소 영역(PX2)와 경면 대칭 구조를 가질 수 있다. 제3 단위 화소 영역(PX3)은 제3 화소 분리 부분(150P3)을 사이에 두고 제1 단위 화소 영역(PX1)와 경면 대칭 구조를 가질 수 있다. 일 예로, 제1 단위 화소 영역(PX1)의 제1 전송 게이트(TG1)는 도 5에 도시된 것과 같이 제2 단위 화소 영역(PX2)의 제2 전송 게이트(TG2)와 경면 대칭 형상을 가질 수 있다.
제1 방향(D1)을 따라 배치되는 전송 게이트들(TG)은 서로 인접한 2개의 전송 게이트들(TG)이 쌍을 이루는 형태로 배치될 수 있다. 일 예로, 제1 전송 게이트(TG1)와 제2 전송 게이트(TG2)는 가장 가까운 쌍(nearest pair)일 수 있다. 즉, 제1 전송 게이트(TG1)와 제2 전송 게이트(TG2) 사이의 거리는 도 5에 예시적으로 도시된 제5 단위 화소 영역(PX5)의 제5 전송 게이트(TG5)와 제2 전송 게이트(TG2) 사이의 거리보다 가까울 수 있다.
제1 전송 게이트(TG1)와 제2 전송 게이트(TG2) 사이에, 제1 기판(100)의 제1 면(100a)으로부터 제3 방향(D3)으로 함몰된 리세스 영역(RR)이 제공될 수 있다. 일 예로, 제1 기판(100)의 제1 면(100a)은 제2 높이(H2)를 갖고, 리세스 영역(RR)의 바닥면은 제2 높이(H2)보다 더 낮은 레벨의 제1 높이(H1)를 가질 수 있다. 이하, 리세스 영역(RR)의 높이는 바닥면의 높이로 설명될 수 있다. 본 실시예에 있어서, 리세스 영역(RR)의 바닥면은 제1화소 분리 부분(150P1)의 상면과 소자 분리 패턴(103)의 제1 부분(103P1)의 상면으로 정의될 수 있다. 즉, 제1 화소 분리 부분(150P1)의 상면과 소자 분리 패턴(103)의 제1 부분(103P1)의 상면은 각각 제1 높이(H1)를 갖는 부분을 포함할 수 있다. 식각 정지막(204)은 리세스 영역(RR)의 측벽 및 바닥면을 실질적으로 콘포멀하게 덮을 수 있다.
도 5에 도시된 것과 같이, 리세스 영역(RR)은 제1 방향(D1)으로 서로 인접한 2개의 전송 게이트들(TG) 사이에 한정되어 제공될 수 있다. 일 예로, 리세스 영역(RR)은 제1 전송 게이트(TG1)와 제2 전송 게이트(TG2) 사이에 한정되어 제공될 수 있다. 유사하게, 리세스 영역(RR)은 제3 단위 화소 영역(PX3)의 제3 전송 게이트(TG3)와 제4 단위 화소 영역(PX4)의 제4 전송 게이트(TG4) 사이에도 제공될 수 있다. 리세스 영역(RR)은 상술한 바와 같이, 제1 방향(D1)을 따라 배치되는 전송 게이트들(TG) 중 서로 인접한 2개의 전송 게이트들(TG) 사이에는 제공되나, 서로 인접하지 않는 2개의 전송 게이트들(TG) 사이에는 제공되지 않을 수 있다. 일 예로, 리세스 영역(RR)은 제2 단위 화소 영역(PX2)의 제2 전송 게이트(TG2)와 제5 단위 화소 영역(PX5)의 제5 전송 게이트(TG5) 사이에는 제공되지 않을 수 있다. 또한, 리세스 영역(RR)은 제2 방향(D2)으로 인접한 전송 게이트들(TG) 사이에는 제공되지 않을 수 있다.
리세스 영역(RR)은 제2 화소 분리 부분(150P2) 및 제3 화소 분리 부분(150P3) 상에는 제공되지 않을 수 있다. 즉, 제2 화소 분리 부분(150P2)의 상면은 제1 높이(H1)보다 더 높고 제1 기판(100)의 제1 면(100a)의 높이와 실질적으로 동일한 제2 높이(H2)에 배치될 수 있다. 또한, 소자 분리 패턴(103)의 제2 부분(103P2)의 상면은 제2 높이(H2)에 배치될 수 있다.
유사하게, 제3 화소 분리 부분(150P3)의 상면은 제1 높이(H1)보다 더 높고 제1 기판(100)의 제1 면(100a)의 높이와 실질적으로 동일한 제3 높이(H3)에 배치될 수 있다. 제3 높이(H3)는 제2 높이(H2)와 실질적으로 동일할 수 있다. 또한, 소자 분리 패턴(103)의 제3 부분(103P3)의 상면은 제3 높이(H3)에 배치될 수 있다.
제1 방향(D1)으로 서로 인접한 단위 화소 영역들(PX) 사이에서, 리세스 영역(RR)은 제1 방향(D1)으로 서로 인접한 2개의 전송 게이트들(TG) 사이에 한정되어 제공되며, 그 외의 영역에는 제공되지 않을 수 있다. 일 예로, 리세스 영역(RR)은 제1 단위 화소 영역(PX1)의 제1 플로팅 확산 영역(FD1)과 제2 단위 화소 영역(PX2)의 제2 플로팅 확산 영역(FD2) 사이의 영역(이하, 비 리세스 영역(non-recessed region)(NR))에는 제공되지 않을 수 있다. 유사하게, 리세스 영역(RR)은 제3 단위 화소 영역(PX3)의 플로팅 확산 영역(FD)과 제4 단위 화소 영역(PX4)의 플로팅 확산 영역(FD) 사이에는 제공되지 않을 수 있다. 따라서, 제1 플로팅 확산 영역(FD1)과 제2 플로팅 확산 영역(FD2) 사이의 비 리세스 영역(NR) 내의 제1 화소 분리 부분(150P1)의 상면 및 소자 분리 패턴(103)의 제1 부분(103P1)상면은 제1 높이(H1)보다 더 높고 제1 기판(100)의 제1 면(100a)의 높이와 실질적으로 동일한 제2 높이(H2)에 배치될 수 있다.
도 10에 도시된 것과 같이, 전송 게이트(TG)의 매립부(VP)의 두께(t1)는 돌출부(PP)의 두께(t2) 보다 클 수 있다. 일 예로, 매립부(VP)의 두께(t1)는 약 3500Å내지 약 5000Å이고, 돌출부(PP)의 두께(t2)는 약 1000Å 내지 약 1400Å일 수 있다. 제1 기판(100)의 제1 면(100a)의 제2 높이(H2)를 기준으로, 리세스 영역(RR)의 깊이, 즉, 리세스 영역(RR)의 바닥면을 정의하는 제1 화소 분리 부분(150P1)의 상면과 소자 분리 패턴(103)의 제3 부분(103P3)의 상면의 제1 높이(H1)까지의 거리(d1)는 매립부(VP)의 두께(t1)의 약 15% 내지 약 35%일 수 있다. 일 예로, 리세스 영역(RR)의 깊이는 약 600 Å내지 약 1200Å일 수 있다.
도 9에 도시된 바와 같이, 플로팅 확산 영역(FD)은 전송 게이트(TG)로부터 제2 방향(D2)으로 인접할 수 있다. 전송 게이트(TG)의 매립부(VP)는 플로팅 확산 영역(FD)과 인접한 제1 측벽(TS1)을 포함하고, 상기 제1 측벽(TS1)은 플로팅 확산 영역(FD)의 제2 측벽(TS2)과 90도 이상의 사이각(α)을 갖고 교차할 수 있다. 플로팅 확산 영역(FD)의 제2 측벽(TS2)은 이를 정의하는 소자 분리 패턴(103)의 측벽과 동일할 수 있다. 전송 게이트(TG)의 매립부(VP)의 측벽은 플로팅 확산 영역(FD)과 접하는 영역에서 돌출부(PP)의 측벽과 일정한 이격 거리(DS)를 가질 수 있다. 위와 같은 전송 게이트(TG)의 형상에 의하여, 전송 게이트(TG)와 플로팅 확산 영역(FD)이 만나는 지점에서 전기장이 집중되는 현상이 완화될 수 있다.
도 12 및 도 13은 본 발명의 실시예들에 따른 이미지 센서를 나타낸 단면도들로 각각 도 5의 Ⅰ-Ⅰ'선 및 Ⅱ-Ⅱ'선을 따라 자른 단면도들이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 12 및 도 13을 참조하면, 화소 분리 패턴(150)이 제1 트렌치(TR1) 내에 제공될 수 있다. 제1 트렌치(TR1)는 제1 기판(100)의 제2 면(100b)으로부터 리세스된 영역일 수 있다. 화소 분리 패턴(150)의 하면에서의 너비(W2)는 화소 분리 패턴(150)의 상면에서의 너비(W1)보다 클 수 있다. 화소 분리 패턴(150)의 하면은 제2 면(100b)과 실질적으로 공면을 이룰 수 있다. 화소 분리 패턴(150)은 제1 기판(100)의 제2 면(100b)을 관통할 수 있다. 화소 분리 패턴(150)의 상면은 제1 기판(100) 내에 배치될 수 있다. 따라서, 화소 분리 패턴(150)은 제1 기판(100)의 제1 면(100a)과 수직적으로 이격될 수 있다. 이와는 달리, 화소 분리 패턴(150)과 연결될 수 있다. 화소 분리 패턴(150)은 도 6 내지 도 8을 참조하여 설명한 것과 달리, 제2 분리 패턴(153)을 포함하지 않을 수 있다. 화소 분리 패턴(150)은 결정질 반도체 물질, 예를 들어, 폴리 실리콘을 포함하지 않을 수 있다.
도 14 내지 도 23은 본 발명의 실시예들에 따른 이미지 센서의 제조 방법을 설명하기 도면들로, 도 14, 도 16, 도 18, 도 20, 및 도 22는 도 5의 Ⅰ-Ⅰ'선을 따라 자른 단면도들이고, 도 15, 도 17, 도 19, 도 21 및 도 23은 도 5의 Ⅱ-Ⅱ'선을 따라 자른 단면도들이다.
도 5, 도 14 및 도 15를 참조하면, 서로 대향하는 제1 면(100a) 및 제2 면(100b)을 갖는 제1 기판(100)이 준비될 수 있다. 제1 기판(100)은 제1 도전형(예를 들어, p형)의 불순물을 포함할 수 있다. 일 예로, 제1 기판(100)은 제1 도전형 벌크(bulk) 실리콘 기판 상에 제1 도전형 에피택셜층이 형성된 기판일 수 있다. 다른 예로, 제1 기판(100)은 제1 도전형의 웰을 포함하는 벌크 기판일 수 있다.
제1 기판(100)의 제1 면(100a)에 화소 분리 패턴(150) 및 소자 분리 패턴(103)이 형성될 수 있다. 소자 분리 패턴(103)은 제2 트렌치(TR2) 내에 형성될 수 있다. 화소 분리 패턴(150)은 제1 트렌치(TR1) 내에 형성될 수 있다. 제1 트렌치(TR1)는 소자 분리 패턴(103)을 형성하기 위한 절연막이 제2 트렌치(TR2)를 덮도록 형성된 후 형성될 수 있다. 그 결과, 화소 분리 패턴(150)은 소자 분리 패턴(103)을 관통하는 형태로 형성될 수 있다. 소자 분리 패턴(103)은 실리콘 산화물 또는 실리콘 산질화물을 포함할 수 있다. 제1 트렌치(TR1)의 하면(TR1b)은 제1 기판(100)의 제2 면(100b)과 이격될 수 있다.
화소 분리 패턴(150)은 제1 분리 패턴(151), 제2 분리 패턴(153), 및 캐핑 패턴(155)을 형성하기 위한 층들을 차례로 증착 한 후, 평탄화 공정을 수행하여 형성될 수 있다. 일 예로, 제1 분리 패턴(151)은 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 산질화물을 포함할 수 있다. 제2 분리 패턴(153)은 예를 들어 폴리 실리콘을 포함할 수 있다. 제2 분리 패턴(153)을 형성하는 공정은 빔 라인 이온 주입(Beam line Ion implantation) 공정 또는 플라즈마 도핑 공정(PLAD)과 같은 도핑 공정을 수행하는 것을 포함할 수 있다. 캐핑 패턴(155)은 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 산질화물을 포함할 수 있다.
도 5, 도 16 및 도 17를 참조하면, 단위 화소 영역들(PX) 내에 불순물을 도핑하여, 광전 변환 영역들(110)이 각각 형성될 수 있다. 광전 변환 영역들(110)은, 상기 제1 도전형(예를 들어, p형)과 다른 제2 도전형(예를 들어, n형)을 가질 수 있다. 제1 기판(100)의 일부를 제거하는 박막화 공정을 수행하여, 제1 기판(100)의 수직적 두께를 감소시킬 수 있다. 박막화 공정은 제1 기판(100)의 제2 면(100b)을 그라인딩(grinding) 또는 연마(polishing)하는 것 및 이방성 또는 등방성 식각하는 것을 포함할 수 있다. 이후, 이방성 또는 등방성 식각 공정을 수행하여 잔류하는 제1 기판(100)의 표면 결함들이 제거될 수 있다.
제1 기판(100)의 제2 면(100b)에 대한 박막화 공정을 수행함에 따라 제1 분리 패턴(151) 및 제2 분리 패턴(153)의 하면들이 노출될 수 있다. 제1 분리 패턴(151) 및 제2 분리 패턴(153)의 하면들은 제1 기판(100)의 제2 면(100b)과 실질적으로 동일한 레벨에 위치할 수 있다.
단위 화소 영역들(PX) 각각에 트랜지스터들이 형성될 수 있다. 트랜지스터들의 형성 공정은 전송 게이트(TG) 등의 게이트 전극들의 형성 공정을 포함할 수 있다. 전송 게이트(TG)를 형성하기 위하여, 제1 기판(100)의 제1 면(100a)에 리세스 부분(RS)이 형성될 수 있다. 리세스 부분(RS)의 형성 공정은 제1 기판(100)의 제1 면(100a) 상에 하드마스크 패턴(HM)을 형성하는 것을 포함할 수 있다. 하드마스크 패턴(HM)은 전송 게이트들(TG)이 형성될 영역들 및 인접한 한 쌍의 전송 게이트들(TG) 사이의 영역을 노출할 수 있다. 일 예로, 하드마스크 패턴(HM)은 실리콘 질화막 또는 실리콘 산화질화막을 포함할 수 있다. 하드마스크 패턴(HM)의 형성은 제1 기판(100)의 제1 면(100a)을 덮는 하드 마스크층을 형성한 후, 포토 레지스트 패턴으로 이를 패터닝하는 것을 포함할 수 있다. 이에 따라 형성된 리세스 부분(RS)은 전송 게이트들(TG)이 형성될 영역들인 제1 리세스 부분들(RP1) 및 제1 리세스 부분들(RP1) 사이의 제2 리세스 부분(RP2)을 포함할 수 있다. 제1 리세스 부분들(RP1)은 전송 게이트들(TG)이 형성될 영역들로 제2리세스 부분(RP2) 보다 상대적으로 깊을 수 있다. 제2 리세스 부분(RP2)은 소자 분리 패턴(103)의 상부 및 제1 화소 분리 부분(150P1)의 상부가 식각된 영역으로 제1 리세스 부분들(RP1)보다 덜 깊을 수 있다. 제1 리세스 부분들(RP1)과 제2 리세스 부분(RP2)은 동일한 식각 공정으로 함께 형성될 수 있다. 이와 같은 제1 리세스 부분들(RP1)과 제2 리세스 부분(RP2)의 깊이 차이는 식각되는 물질의 식각률 차이에 기인할 수 있다. 즉, 제1 리세스 부분들(RP1)은 제1 기판(100)을 구성하는 실리콘층이 식각되어 형성되며, 제2 리세스 부분(RP2)은 실리콘계 절연 물질로 형성된 제1 분리 패턴(151), 캐핑 패턴(155), 및 소자 분리 패턴(103)이 식각되어 형성되며, 본 식각 공정은 상대적으로 실리콘층에 식각률이 높은 레시피로 수행될 수 있다. 리세스 부분(RS)을 형성하기 위한 식각 공정은 복수의 식각 공정을 포함할 수 있다. 일 예로, 하드마스크 패턴(HM)을 형성한 후, 건식 식각 공정 및 습식 식각 공정이 차례로 수행될 수 있다. 제2 리세스 부분(RP2)의 바닥면을 구성하는 소자 분리 패턴(103)의 제1 부분(103P1)의 상면, 제1 분리 패턴(151)의 상면 및 캐핑 패턴(155)의 상면은 실질적으로 공면을 이룰 수 있다.
도 5, 도 18 및 도 19를 참조하면, 하드마스크 패턴(HM)을 제거한 후 리세스 부분(RS)을 차례로 채우는 예비 게이트 유전막(171) 및 예비 게이트층(172)이 형성될 수 있다. 예비 게이트 유전막(171)은 하드마스크 패턴(HM)의 제거에 의하여 노출된 제1 기판(100)의 제1 면(100a) 및 리세스 부분(RS)의 측벽 및 바닥면을 따라 실질적으로 콘포멀하게 형성될 수 있다. 예비 게이트 유전막(171)은 실리콘 산화막 또는 실리콘 산화막보다 유전상수가 큰 고유전막일 수 있다. 예비 게이트층(172)은 예비 게이트 유전막(171) 상에서 리세스 부분(RS)을 완전히 채우도록 형성될 수 있다. 일 예로, 예비 게이트층(172)은 다결정 실리콘과 같은 반도체 물질로 형성될 수 있다. 예비 게이트층(172)의 형성 공정은 복수의 증착 및 도핑 공정을 포함할 수 있다. 일 예로, 제1 다결정 실리콘층이 형성된 후 제1 불순물 주입 공정이 수행되고, 이후 제2 다결정 실리콘층이 형성된 후 제2 불순물 주입 공정이 수행될 수 있다. 이 경우, 제1 다결정 실리콘층과 제2 다결정 실리콘층 사이에는 자연 산화막이 형성될 수 있으나 이에 한정되지 않는다.
도 5, 도 20 및 도 21을 참조하면, 예비 게이트층(172)의 패터닝 공정이 수행되어 전송 게이트(TG)를 포함하는 게이트 전극들이 형성될 수 있다. 예비 게이트층(172)은 제2 리세스 부분(RP2)에서 제거되며 예비 게이트 유전막(171)을 노출하는 리세스 영역(RR)이 형성될 수 있다. 전송 게이트(TG)는 제1 리세스 부분(RP1)을 채우는 매립부(VP) 및 제1 기판(100)의 제1 면(100a) 위로 돌출된 돌출부(PP)를 포함하도록 형성될 수 있다. 매립부(VP)는 그 상부에 패터닝 공정에 의하여 형성된 단차 구조(ST)를 포함할 수 있다.
도 5, 도 22 및 도 23을 참조하면, 전송 게이트(TG)의 돌출부(PP)의 측벽 상에 게이트 스페이서(GS)가 형성될 수 있다. 게이트 스페이서(GS)는 스페이서 절연막의 증착 및 이방성 식각 공정을 통하여 형성될 수 있다. 상기 이방성 식각 공정 동안, 예비 게이트 유전막(171)이 함께 패터닝되어 게이트 유전막(GI)이 형성될 수 있다. 일 예로, 게이트 스페이서(GS)는 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다.
게이트 전극들이 형성된 결과물 상에, 불순물 주입 공정이 수행되어 플로팅 확산 영역(FD)을 포함하는 제1 활성 패턴(ACT1) 및 제2 활성 패턴(ACT2)이 형성될 수 있다. 이에 따라, 전송 트랜지스터(TX) 및 로직 트랜지스터들의 형성이 완료될 수 있다.
제1 기판(100)의 제1 면(100a) 및 리세스 영역(RR)을 덮는 식각 정지막(204)이 형성될 수 있다. 식각 정지막(204)은 실리콘 질화물, 실리콘 산화질화물, 또는 실리콘탄화질화물 중 적어도 하나로 형성될 수 있다. 식각 정지막(204)은 리세스 영역(RR) 내에서 제1화소 분리 부분(150P1)의 상면 및 소자 분리 패턴(103)의 상면과 접할 수 있으나, 이와는 달리, 게이트 유전막(GI)이 식각 정지막(204)과 제1화소 분리 부분(150P1) 사이, 및 식각 정지막(204)과 소자 분리 패턴(103) 사이에 잔류할 수 있다. 이 후, 식각 정지막(204)을 덮는 제1 절연층(221)이 형성될 수 있다.
도 5, 도 6 내지 도 8을 다시 참조하면, 제1 절연층(221)을 관통하여 전송 게이트들(TG) 또는 플로팅 확산 영역(FD)과 연결되는 하부 비아들(205)이 형성될 수 있다. 이후, 제1 절연층(221) 상에 제2 절연층들(222, 223)이 순차적으로 형성될 수 있다. 제2 절연층들(222, 223) 내에 배선들(212, 213) 및 비아들(215)이 형성되어, 제1 배선층(21)의 형성이 완료될 수 있다.
제1 기판(100)의 제2 면(100b) 상에 반사 방지막(132), 제1 하부 절연막(134) 및 제2 하부 절연막들(136)이 순차적으로 형성될 수 있다. 단위 화소 영역들(PX) 상에 컬러 필터들(303)이 각각 형성될 수 있다. 컬러 필터들(303) 상에 마이크로 렌즈들(307)이 각각 형성되어 광 투과층(30)의 형성이 완료될 수 있다.
이미지 센서의 집적도가 증가함에 따라 인접한 전송 게이트들(TG)의 형성을 위한 제1 리세스 부분들(RP1)을 서로 분리된 레이아웃을 기준으로 형성할 경우 인접한 복수 개의 전송 게이트들(TG)이 서로 분리되지 않거나, 플로팅 확산 영역(FD)과 접하는 전송 게이트(TG)의 측벽 형상이 과도하게 라운드되어 전계 집중을 초래할 수 있다. 본 발명의 실시예들에 따르면, 서로 인접한 전송 게이트들(TG)의 형성을 위한 제1 리세스 부분들(RP1)을 서로 연결된 레이아웃을 기준으로 형성할 수 있다. 그 결과, 인접한 복수 개의 전송 게이트들(TG)이 제공되는 제1 리세스 부분들(RP1)이 제2 리세스 부분(RP2)에 의하여 연결된 형태로 형성될 수 있다. 이에 따라, 전송 게이트들(TG)의 형성을 위한 패터닝 마진이 확보될 수 있으며 전송 게이트(TG)와 플로팅 확산 영역(FD)이 연결되는 부분에서 전계 집중 현상이 완화될 수 있다.
도 24는 도 3의 Q 영역을 확대 도시한 평면도이다. 설명의 간소화를 위하여 중복되는 구성에 대한 설명은 생략된다.
도 24를 참조하면, 본 발명의 실시예들에 따른 이미지 센서는 제1 기판(100)은 복수 개의 단위 화소 영역들(PX)을 포함하는 화소 그룹들(PG)을 포함할 수 있다. . 화소 그룹(PG) 하나는 제1 단위 화소 영역(PX1), 제2 단위 화소 영역(PX2), 제3 단위 화소 영역(PX3), 및 제4 단위 화소 영역(PX4)을 포함할 수 있다. 제1 내지 제4 단위 화소 영역들(PX1, PX2, PX3, PX4)은 화소 분리 패턴(150)에 의해 구분될 수 있다. 화소 분리 패턴(150)은 제1 기판(100)의 단위 화소 영역들(PX) 사이로 연장될 수 있다. 화소 분리 패턴(150)은 격자 구조를 가질 수 있다. 평면적 관점에서, 화소 분리 패턴(150)은 단위 화소 영역들(PX) 각각을 완전히 둘러쌀 수 있다. 제1 활성 패턴들(ACT1) 및 제2 활성 패턴들(ACT2)을 정의하는 소자 분리 패턴(103)이 제1 기판(100) 내에 제공될 수 있다.
화소 분리 패턴(150)은 제1 화소 분리 부분(150P1), 제2 화소 분리 부분(150P2), 및 제3 화소 분리 부분(150P3)을 포함할 수 있다. 제1 화소 분리 부분(150P1)은 제1 단위 화소 영역(PX1)과 제2 단위 화소 영역(PX2) 사이 및 제3 단위 화소 영역(PX3)과 제4 단위 화소 영역(PX4) 사이에 배치되고 제2 방향(D2)으로 연장될 수 있다. 제3 화소 분리 부분(150P3)은 제1 단위 화소 영역(PX1)과 제4 단위 화소 영역(PX4) 사이 및 제2 단위 화소 영역(PX2)과 제3 단위 화소 영역(PX3) 사이에 배치되고 제1 방향(D1)으로 연장될 수 있다. 제2 화소 분리 부분(150P2)은 화소 그룹(PG)을 둘러쌀 수 있다.
제1 단위 화소 영역(PX1), 제2 단위 화소 영역(PX2), 제3 단위 화소 영역(PX3) 및 제4 단위 화소 영역(PX4)은 각각 제1 전송 게이트(TG1), 제2 전송 게이트(TG2), 제3 전송 게이트(TG3) 및 제4 전송 게이트(TG4)를 포함할 수 있다. 본 실시예에 있어서, 제1 전송 게이트(TG1)와 제3 전송 게이트(TG3) 사이의 거리는 제1 전송 게이트(TG1)와 제2 전송 게이트(TG2) 사이의 거리와 실질적으로 동일할 수 있다. 일 예로, 제1 내지 제4 전송 게이트들(TG1-TG4)은 도 16 및 도 17을 참조하여 설명된 리세스 부분(RS)의 형성 시 제2 리세스 부분들(RP2)에 의하여 연결된 제1 리세스 부분들(RP1) 내에 형성될 수 있다. 즉, 제1 내지 제4 전송 게이트들(TG1-TG4)은 전송 게이트들의 형성을 위한 제1 리세스 부분들(RP1)이 서로 연결된 레이아웃을 기준으로 형성할 수 있다.
본 실시예에 있어서, 리세스 영역(RR)은 제1 화소 분리 부분(150P1) 및 제3 화소 분리 부분(150P3)에 제공될 수 있다. 제2 화소 분리 부분(150P2)은 비 리세스 영역(NR)일 수 있다. 일 예로, 도 24에 도시된 것과 같이, 리세스 영역(RR)은 제1 내지 제4 전송 게이트들(TG1-TG4) 사이의 영역에서 십자가 형상을 가질 수 있다. 제1 화소 분리 부분(150P1) 중, 제1 단위 화소 영역(PX1)의 제1 플로팅 확산 영역(FD1)과 제2 단위 화소 영역(PX2)의 제2 플로팅 확산 영역(FD2) 사이의 영역은 비 리세스 영역(NR)일 수 있다. 마찬가지로, 제1 화소 분리 부분(150P1) 중, 제3 단위 화소 영역(PX3)의 제3 플로팅 확산 영역(FD3)과 제4 단위 화소 영역(PX4)의 제4 플로팅 확산 영역(FD4) 사이의 영역은 비 리세스 영역(NR)일 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시 예들을 설명하였지만, 본 발명은 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수도 있다. 그러므로 이상에서 기술한 실시 예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야 한다.

Claims (20)

  1. 서로 대향하는 제1 면 및 제2 면을 갖는 기판; 및
    상기 기판 내에 제공되고 단위 화소 영역들을 정의하는 화소 분리 패턴을 포함하고,
    상기 단위 화소 영역들은 제1 방향으로 인접하고 각각 제1 전송 게이트 및 제2 전송 게이트를 포함하는 제1 단위 화소 영역 및 제2 단위 화소 영역을 포함하고,
    상기 화소 분리 패턴은 상기 제1 단위 화소 영역과 상기 제2 단위 화소 영역 사이의 제1 화소 분리 부분 및 상기 제2 전송 게이트를 사이에 두고 상기 제1 화소 분리 부분과 상기 제1 방향으로 이격되는 제2 화소 분리 부분을 포함하고,
    상기 제1 화소 분리 부분의 상면은 상기 제2 화소 분리 부분의 상면보다 낮은 이미지 센서.
  2. 제1 항에 있어서,
    상기 단위 화소 영역들은 상기 제1 단위 화소 영역과 상기 제1 방향과 수직한 제2 방향으로 인접한 제3 단위 화소 영역을 포함하고,
    상기 화소 분리 패턴은 상기 제1 단위 화소 영역과 상기 제3 단위 화소 영역 사이의 제3 화소 분리 부분을 더 포함하고,
    상기 제1 화소 분리 부분의 상면은 상기 제3 화소 분리 부분의 상면보다 낮은 이미지 센서.
  3. 제1 항에 있어서,
    상기 단위 화소 영역들은 상기 제2 단위 화소 영역을 사이에 두고 상기 제1 단위 화소 영역과 이격되는 제4 단위 화소 영역을 포함하고, 상기 제4 단위 화소 영역은 제4 전송 게이트를 포함하고,
    상기 제2 화소 분리 부분은 상기 제2 전송 게이트와 상기 제4 전송 게이트 사이에 배치되고,
    상기 제1 전송 게이트와 상기 제2 전송 게이트 사이의 거리는 상기 제2 전송 게이트와 상기 제4 전송 게이트 사이의 거리보다 가까운 이미지 센서.
  4. 제1 항에 있어서,
    상기 제1 전송 게이트는 상기 기판의 상기 제1 면 내로 삽입된 매립부 및 상기 제1 면 위로 돌출된 돌출부를 포함하고,
    상기 제1 면으로부터 상기 제1 화소 분리 부분의 상면까지의 거리는 상기 매립부의 두께의 15% 내지 35%인 이미지 센서.
  5. 제4 항에 있어서,
    상기 제2 화소 분리 부분의 상면으로부터 상기 제1 화소 분리 부분의 상면까지의 거리는 600Å 내지 1200Å이고,
    상기 매립부의 두께는 3500 Å내지 5000Å이고,
    상기 돌출부의 두께는 1000Å 내지 1400Å인 이미지 센서.
  6. 제1 항에 있어서,
    상기 제1 단위 화소 영역과 상기 제2 단위 화소 영역은 각각 상기 제1 면에 인접하여 배치되는 제1 플로팅 확산 영역 및 제2 플로팅 확산 영역을 포함하고,
    상기 제1 화소 분리 부분은 상기 제1 전송 게이트와 상기 제2 전송 게이트 사이의 제1 상면 및 상기 제1 플로팅 확산 영역과 상기 제2 플로팅 확산 영역 사이의 제2 상면을 포함하고,
    상기 제1 상면은 상기 제2 상면보다 낮은 이미지 센서.
  7. 제1 항에 있어서,
    상기 제1 단위 화소 영역은 상기 제1 면에 인접하여 배치되는 제1 플로팅 확산 영역을 포함하고,
    상기 제1 플로팅 확산 영역은 상기 제1 전송 게이트와 상기 제1 방향과 수직한 제2 방향으로 인접하고,
    상기 제1 전송 게이트의 상기 제1 플로팅 확산 영역과 인접한 제1 측벽은 상기 제1 플로팅 확산 영역의 제2 측벽과 90도 이상의 사이각을 갖고 교차하는 이미지 센서.
  8. 제1 항에 있어서,
    상기 기판은 활성 영역들을 정의하는 소자 분리막을 더 포함하고,
    상기 제1 전송 게이트와 상기 제2 전송 게이트 사이의 상기 소자 분리막의 제1 상면은 상기 기판의 상기 제1면보다 낮은 레벨에 배치되는 이미지 센서.
  9. 제8 항에 있어서,
    상기 제1 단위 화소 영역과 상기 제2 단위 화소 영역은 각각 상기 제1 면에 인접하여 배치되는 제1 플로팅 확산 영역 및 제2 플로팅 확산 영역을 포함하고,
    상기 소자 분리막의 상기 제1 상면은 상기 제1 플로팅 확산 영역과 상기 제2 플로팅 확산 영역 사이의 상기 소자 분리막의 제2 상면보다 낮은 레벨에 배치되는 이미지 센서.
  10. 제9 항에 있어서,
    상기 소자 분리막의 상기 제1 상면은 상기 제1 화소 분리 부분의 상면과 실질적으로 동일한 레벨인 이미지 센서.
  11. 소자 분리막에 의하여 정의되는 활성 영역들을 포함하고 서로 대향하는 제1 면 및 제2 면을 갖는 기판; 및
    상기 기판 내에 제공되고 단위 화소 영역들을 정의하는 화소 분리 패턴을 포함하고, 상기 단위 화소 영역들은 제1 방향으로 이격되는 제1 단위 화소 영역 및 제2 단위 화소 영역을 포함하고,
    상기 제1 단위 화소 영역은 제1 플로팅 확산 영역 및 제1 전송 게이트를 포함하고, 상기 제2 단위 화소 영역은 제2 플로팅 확산 영역 및 제2 전송 게이트를 포함하고,
    상기 제1 전송 게이트와 상기 제2 전송 게이트 사이의 상기 소자 분리막의 제1 상면은 상기 제1 플로팅 확산 영역과 상기 제2 플로팅 확산 영역 사이의 상기 소자 분리막의 제2 상면보다 낮은 이미지 센서.
  12. 제11 항에 있어서,
    상기 단위 화소 영역들은 상기 제1 단위 화소 영역과 상기 제1 방향과 수직한 제2 방향으로 인접하고 제3 전송 게이트를 포함하는 제3 단위 화소 영역을 포함하고,
    상기 제3 전송 게이트와 상기 제1 전송 게이트 사이의 상기 소자 분리막의 제3 상면은 상기 제1 상면보다 높고 상기 제2 상면과 실질적으로 동일한 레벨인 이미지 센서.
  13. 제11 항에 있어서,
    상기 단위 화소 영역들은 상기 제2 단위 화소 영역을 사이에 두고 상기 제1 단위 화소 영역과 이격되는 제4 단위 화소 영역을 포함하고, 상기 제4 단위 화소 영역은 제4 전송 게이트를 포함하고,
    상기 제4 전송 게이트와 상기 제2 전송 게이트 사이의 상기 소자 분리막의 제4 상면은 상기 제1 상면보다 높고 상기 제2 상면과 실질적으로 동일한 레벨인 이미지 센서.
  14. 제13 항에 있어서,
    상기 제1 전송 게이트와 상기 제2 전송 게이트 사이의 거리는 상기 제2 전송 게이트와 상기 제4 전송 게이트 사이의 거리보다 가까운 이미지 센서.
  15. 제13 항에 있어서,
    상기 제1 전송 게이트는 상기 기판의 상기 제1 면 내로 삽입된 매립부 및 상기 제1 면 위로 돌출된 돌출부를 포함하고,
    상기 제1 면으로부터 상기 소자 분리막의 제1 상면까지의 거리는 상기 매립부의 두께의 15% 내지 35%인 이미지 센서.
  16. 제15 항에 있어서,
    상기 제1 면으로부터 상기 소자 분리막의 제1 상면까지의 거리는 600Å 내지 1200Å이고,
    상기 매립부의 두께는 3500 Å내지 5000Å이고,
    상기 돌출부의 두께는 1000Å 내지 1400Å인 이미지 센서.
  17. 제11 항에 있어서,
    상기 화소 분리 패턴은 상기 제1 단위 화소 영역과 상기 제2 단위 화소 영역 사이의 제1 화소 분리 패턴을 포함하고,
    상기 제1 전송 게이트와 상기 제2 전송 게이트는 상기 제1 화소 분리 패턴을 기준으로 경면 대칭인 이미지 센서.
  18. 서로 대향하는 제1 면 및 제2 면을 갖는 기판;
    상기 기판 내에 제공되고 단위 화소 영역들을 정의하는 화소 분리 패턴;
    상기 기판의 상기 제2 면 상에 제공되는 반사 방지막;
    상기 반사 방지막 상에 제공되는 컬러 필터들 및 마이크로 렌즈들; 및
    상기 기판의 상기 제1 면 상의 배선층을 포함하고,
    상기 단위 화소 영역들은 제1 방향으로 인접하고 각각 제1 전송 게이트 및 제2 전송 게이트를 포함하는 제1 단위 화소 영역 및 제2 단위 화소 영역을 포함하고,
    상기 화소 분리 패턴은 상기 제1 단위 화소 영역과 상기 제2 단위 화소 영역 사이의 제1 화소 분리 부분 및 상기 제2 전송 게이트를 사이에 두고 상기 제1 화소 분리 부분과 상기 제1 방향으로 이격되는 제2 화소 분리 부분을 포함하고,
    상기 제1 화소 분리 부분의 상면은 상기 제2 화소 분리 부분의 상면보다 낮은 이미지 센서.
  19. 제18 항에 있어서,
    상기 단위 화소 영역들은 상기 제1 단위 화소 영역과 상기 제1 방향과 수직한 제2 방향으로 인접한 제3 단위 화소 영역을 포함하고,
    상기 화소 분리 패턴은 상기 제1 단위 화소 영역과 상기 제3 단위 화소 영역 사이의 제3 화소 분리 부분을 더 포함하고,
    상기 제1 화소 분리 부분의 상면은 상기 제3 화소 분리 부분의 상면보다 낮은 이미지 센서.
  20. 제18 항에 있어서,
    상기 단위 화소 영역들은 상기 제2 단위 화소 영역을 사이에 두고 상기 제1 단위 화소 영역과 이격되는 제4 단위 화소 영역을 포함하고, 상기 제4 단위 화소 영역은 제4 전송 게이트를 포함하고,
    상기 제2 화소 분리 부분은 상기 제2 전송 게이트와 상기 제4 전송 게이트 사이에 배치되고,
    상기 제1 전송 게이트와 상기 제2 전송 게이트 사이의 거리는 상기 제2 전송 게이트와 상기 제4 전송 게이트 사이의 거리보다 가까운 이미지 센서.
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